JP2000195720A - 積層電子部品 - Google Patents

Abstract

(57)【要約】 【課題】 同じ厚さのセラミックグリーンシートを使用
してインダクタンス値が異なる複数種類の積層電子部品
を製造可能とし、しかも低インダクタンス値の積層電子
部品の浮遊容量を小さくする。 【解決手段】 積層電子部品は、複数層のセラミック層
１、１’を積層した積層体１１と、この積層体１１のセ
ラミック層１の層間に形成された内部電極５ａ〜５ｄ
と、少なくとも一部の内部電極５ｅ、５ｄに導通し、積
層体１１の端面に導出された引出電極４と、この引出電
極４に接続されるよう積層体１１の端部に設けられた外
部電極１４とを有する。さらに、内部電極５ａ〜５ｄの
間に介在され、内部電極５ａ〜５ｄを有しないセラミッ
ク層１”と、このセラミック層１”に形成され、その両
側に積層される他のセラミック層１、１に形成された内
部電極５ａ〜５ｄを周回状に連ねるよう接続するスルー
ホール導体が充填されたスルーホール６’とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部電極を有する
セラミック層を積層し、このセラミック層の積層体の内
部で前記内部電極を周回状に連ねたインダクタを有する
積層電子部品に関する。換言すると、積層体内部で内部
電極をコイル状に連ね、インダクタ素子を構成した積層
電子部品に関する。

【０００２】

【従来の技術】前述のような積層電子部品の製造におい
て、積層体を得る手法に、スラリビルト法とシートラミ
ネート法との２つがある。前者のスラリビルト法は、セ
ラミックペーストと導電ペーストとをスクリーン印刷等
によって順次塗り重ねてセラミック層と内部電極パター
ンとを交互に形成していく方法である。また、後者のシ
ートラミネート法は、予めシート状のセラミックグリー
ンシートを成型し、このセラミックグリーンシートにス
クリーン印刷等によって導電ペーストにより内部電極パ
ターンを印刷し、これらのセラミックグリーンシートを
積層するものである。

【０００３】前者の手法により製造される積層セラミッ
クインダクタやインダクタを含む積層複合電子部品で
は、各セラミック層に形成された内部電極パターンは、
その接続しようとする端部を除いてセラミックペースト
を印刷した後、その内部電極パターン端部に重ねて導電
ペーストを印刷することにより、内部電極パターンが順
次接続され、最終的にコイル状に接続される。また、後
者の手法により製造される積層セラミックインダクタや
インダクタを含む積層複合電子部品では、各セラミック
グリーンシートに形成した内部電極パターンは、セラミ
ックグリーンシートに設けたスルーホール導体で順次接
続され、コイル状に接続される。

【０００４】前記の何れの方法で得られた積層体でも、
最終的にはそれが焼成され、さらに導体の露出している
両端面に導電ペーストを焼き付け、外部電極が形成され
る。これによって積層電子部品が得られる。こうして作
られた積層電子部品のうち、たとえば積層セラミックイ
ンダクタは、その積層体の積層方向に重畳して周回する
コイル状の内部電極が形成され、この一部の内部電極の
端部は、引出電極として前記積層体の端面に導出し、積
層体の端面で外部電極に接続される。

【０００５】図１４は、シートラミネート法により作ら
れた積層セラミックインダクタのセラミック層の積層構
造を示している。この図１４に示すように、積層体１１
は、複数のセラミック層１、１…、１’、１’…が積層
され、一体となったものである。

【０００６】磁性体セラミック層１には、内部電極５ａ
〜５ｄが形成されている。これら内部電極５ａ〜５ｄ
は、スルーホール６、６…に設けられたスルーホール導
体を介して順次接続され、積層体１１の内部で、その積
層方向に重畳して周回する如くコイル状に連なってい
る。磁性体セラミックからなるセラミック層１、１…
は、このコイルの磁芯となる。

【０００７】内部電極５ａ〜５ｄを有するセラミック層
１、１…のうち、図１４において上下の端のセラミック
層１、１に形成された内部電極積５ｃ、５ｄの端部は、
積層体１１の対向する一対の端面にそれぞれ導出した引
出電極４、４となっている。前記内部電極５ａ〜５ｄが
形成されたセラミック層１、１…の両側に、内部電極が
形成されていないセラミック層１’、１’…、いわゆる
ブランクのセラミック層１’、１’…が積層されてい
る。

【０００８】このような積層体１１の両端に銀ペースト
等の導電ペーストを塗布し、これを焼き付け、さらに必
要に応じてその上にニッケルメッキや半田メッキ等を施
して外部電極が形成される。この外部電極には、積層体
１１の端面に導出された前記引出電極４、４に電気的に
接続される。これにより、図示の例では、内部電極５ａ
〜５ｄにより形成されるインダクタの両端に外部電極が
接続された状態となる。さらに、このようなインダクタ
ンス部分の他に、コンデンサ等を組み合わせた積層ＬＣ
部品のような複合積層電子部品もある。

【０００９】このような積層電子部品において、インダ
クタンス値の異なる積層電子部品を得るためには、積層
体１１の内部での内部電極５ａ〜５ｄの巻数を異ならせ
るか、または磁性体の透磁率を変える必要がある。積層
電子部品の外径寸法は、規格化されているため、内部電
極５ａ〜５ｄの巻数を少なくするためには、セラミック
層の厚みを変えるか、または内部電極５ａ〜５ｄを形成
したセラミック層１、１…の積層数を少なくし、その分
だけ内部電極５ａ〜５ｄを形成していないブランクのセ
ラミック層１’、１’を両側により多く積層することが
必要である。

【００１０】

【発明が解決しようとしている課題】積層電子部品の製
造に当たって、生産効率を高めるためには、セラミック
層１、１’を形成するためのセラミックグリーンシート
の標準化を図り、共通したセラミックグリーンシートで
異なるインダクタンス値を有する複数のアイテムの積層
電子部品を製造できるようにすることが必要である。そ
の意味で、透磁率の異なるセラミック層を使用したり、
厚さの異なるセラミック層を使用することは、異なるア
イテムの積層電子部品を製造するため、多くの種類のセ
ラミックグリーンシートを予め用意しておく必要があ
り、生産効率が低くなる。

【００１１】他方、高いインダクタンス値の積層電子部
品を製造するのと同じ薄いセラミックグリーンシートを
用い、内部電極５ａ〜５ｄの巻数が少ないより低いイン
ダクタンス値の積層電子部品を製造する場合、内部電極
５ａ〜５ｄを形成したセラミック層１、１…の積層数を
少なくする必要がある。そしてその分だけ、積層体１１
の両側に積層するブランクのセラミック層１’、１’の
積層数を多くする必要がある。

【００１２】ところが、薄いセラミック層により低いイ
ンダクタンス値を有する積層電子部品を製造すると、セ
ラミック層１、１…を介して対向する内部電極間で取得
される静電容量により、積層電子部品の浮遊容量が無視
できなくなる。すなわち、内部電極５ａ〜５ｄの巻数が
少なく、インダクタンス値が小さい積層セラミックイン
ダクタでは、浮遊容量が無視できない程度に大きくな
り、特性の低下を避けることができない。

【００１３】本発明は、従来の積層電子部品における前
記のような課題に鑑み、その目的は、同じ厚さのセラミ
ックグリーンシートを使用してインダクタンス値が異な
る複数のアイテムの積層電子部品を製造することができ
るようにすることにある。さらに、本発明の目的は、コ
イルの巻数が少なく、低インダクタンス値の積層電子部
品を得るに当たり、浮遊容量をより小さくすることを可
能とすることにある。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、内部電極５ａ〜５ｄの巻数が異なり、
インダクタンス値が異なる複数の積層電子部品を同じ厚
さのセラミック層で得るようにする。そして、内部電極
５ａ〜５ｄの巻数が少なく、インダクタンス値が低い積
層電子部品については、内部電極５ａ〜５ｄの間に、内
部電極５ａ〜５ｄを有しないセラミック層１”を介在さ
せ、このセラミック層１”の両側に積層されたセラミッ
ク層１、１…の内部電極５ａ〜５ｄを、接続手段、例え
ば、前記セラミック層１”に設けたスルーホール６’の
スルーホール導体で接続する。

【００１５】本発明による積層電子部品は、複数層のセ
ラミック層１、１’を積層した積層体１１と、この積層
体１１のセラミック層１の層間に形成され、同積層体１
１の内部でコイル状に連なるよう順次接続された内部電
極５ａ〜５ｄと、少なくとも一部の内部電極５ｅ、５ｄ
に接続されるよう積層体１１の端部に設けられた外部電
極１４とを有する。さらに、内部電極５ａ〜５ｄを有す
るセラミック層１、１の間に介在された内部電極５ａ〜
５ｄを有しないセラミック層１”と、このセラミック層
１”の両側に隣接して積層された前記セラミック層１、
１に形成された内部電極５ａ〜５ｄをコイル状に連ねる
よう接続する接続手段とを有する。この接続手段は、例
えば内部電極５ａ〜５ｄを有しないセラミック層１”に
設けたスルーホール６’のスルーホール導体からなる。

【００１６】内部電極５ａ〜５ｄを有しないセラミック
層１”は、１枚または複数枚のセラミックシートからな
る。この場合、予め、レーザ加工により対応する位置に
スルーホール６’を穿孔した複数枚のセラミックシート
９を用意し、これら複数のセラミックシート９を予め積
み重ねて一層としたものを使用することができる。

【００１７】レーザ加工によりセラミックシート９にス
ルーホール６’を穿孔すると、レーザ光の入射側の主面
のスルーホール６’の開口径は、他方の主面側より大き
くなる。この両主面の開口径の差は、セラミックシート
９が厚い程大きくなる。そこで、或る程度の厚さのセラ
ミック層１”を使用するときは、厚さの薄いセラミック
シート９の対応する位置にスルーホール６’をそれぞれ
穿孔しておき、これら複数のセラミックシート９を複数
枚重ね、スルーホール６’が一連に連なった一層のセラ
ミック層１”とすることにより、セラミック層１”の両
主面のスルーホール６’の開口径の差を実質的に小さく
することができる。

【００１８】内部電極５ａ〜５ｄを有しない前記のセラ
ミック層１”は、内部電極５ａ〜５ｄの１巻分のセラミ
ック層１、１の間毎に介在させるか、或いは内部電極５
ａ〜５ｄの半巻分のセラミック層１の間毎に介在させ
る。この内部電極５ａ〜５ｄを有しない前記のセラミッ
ク層１”の介在層数は、当該積層電子部品の内部電極５
ａ〜５ｄの巻数により決定する。なお、積層体１１のセ
ラミック層１、１’、１”の積層方向は、外部電極１
４、１４が対向した方向と直交する方向であっても、ま
た外部電極１４、１４が対向した方向であってもよい。

【００１９】このような積層電子部品では、内部電極５
ａ〜５ｄを有するセラミック層１、１…の間に内部電極
５ａ〜５ｄを有しないセラミック層１”が介在されるた
め、内部電極５ａ〜５ｄの間隔が広くなり、内部電極５
ａ〜５ｄ間の浮遊容量が小さくなる。そのため、薄いセ
ラミック層１、１’、１”を積層した積層電子部品であ
っても、その浮遊容量を小さくすることができる。しか
も、前記セラミック層１”に設けたスルーホール６’の
スルーホール導体により、内部電極５ａ〜５ｄの積層体
１１の内部での接続も可能となる。

【００２０】そして、薄いセラミック層１、１’、１”
を積層することができるので、内部電極５ａ〜５ｄの巻
数が少なく、インダクタンス値が小さな積層電子部品
と、内部電極５ａ〜５ｄの巻数が多く、インダクタンス
値が大きな積層電子部品とで、セラミックグリーンシー
トを共用することができる。すなわち、インダクタンス
値が異なる複数のアイテムの積層電子部品を同じセラミ
ックグリーンシートで製造することができる。

【００２１】また、積層体１１のセラミック層１、
１’、１”を、外部電極１４、１４が対向した方向に積
層した積層電子部品では、外部電極１４、１４と内部電
極５ａ、５ｂとをスルーホール導体で接続する構造をと
る。そのため、外部電極１４、１４に近い部分に積層さ
れるセラミック層１’の層数が多くなると、その部分に
スルーホール導体が集中することになる。しかし、積層
体１１の内部の特定の箇所にスルーホール導体が集中す
ると、応力により積層体１１の内部に歪が発生しやす
く、積層体１１の抗折強度が低下する。

【００２２】これに対し、本発明の積層電子部品では、
スルーホール導体が外部電極１４、１４に近い側のセラ
ミック層１’だけでなく、内部電極５ａ〜５ｄを有する
セラミック層１の間にもスルーホール導体を有するセラ
ミック層１”が挿入されるため、その分だけ外部電極１
４、１４に近い側に積層されるスルーホール導体を有す
るセラミック層１’の層数が少なくなる。すなわち、外
部電極１４、１４に近い部分にスルーホール導体が集中
するが避けられるため、積層体１１の抗折強度が低下し
ない。

【００２３】

【発明の実施の形態】次に、図面を参照しながら、本発
明の実施の形態について、具体的且つ詳細に説明する。
図１は、本発明による積層電子部品の例として、積層セ
ラミックインダクタの積層体の積層構造を示す分解概念
図である。このような積層体は、通常次のようにして多
数のものが同時に製造される。

【００２４】まず、フェライト粉末等の磁性体粉末をバ
インダー中に分散した磁性体スラリーを用い、ドクター
ブレード法、押出成形法等の手段で薄い磁性体セラミッ
クグリーンシートを作る。これらのセラミックグリーン
シートの所定の位置に予めスルーホール（バイアホー
ル）を打ち抜く。その後、銀ペースト等の導電ペースト
を使用し、このセラミックグリーンシートの上に周回状
の内部電極電極パターンを縦横に列べて多数組分印刷す
ると共に、前記スルーホールに導電ペーストを吸引し、
スルーホール導体を印刷する。

【００２５】次に、これらのセラミックグリーンシート
を積層する。まず、内部電極パターンを印刷していない
磁性体セラミックグリーンシートを数枚積層し、その上
に必要とするコイルの巻数により、異なる形状の内部電
極パターンを有するセラミックグリーンシートを順次積
層する。そして、これらセラミックグリーンシートの上
に内部電極パターンが印刷されていないセラミックグリ
ーンシートを積層する。この積層体を圧着した後、個々
のチップ毎に裁断し、この未焼成の積層チップを焼成し
することにより、焼成済みの積層体１１を得る。

【００２６】こうして得られた積層体１１の積層構造を
分解して示したのが図１である。図１に示すように、こ
の積層体１１は、複数の磁性体セラミック層１、１…、
１’、１’…、１”、１”…が積層され、一体となった
ものである。前記セラミック層１、１…、１’、１’
…、１”、１”…のうち、セラミック層１、１…には、
周回状の内部電極５ａ〜５ｄが形成されている。

【００２７】内部電極５ａ〜５ｄを有するセラミック層
１、１…のうち、図１において上下の端のセラミック層
１、１に形成された内部電極５ｃ、５ｄの端部は、積層
体１１の対向する一対の端面にそれぞれ導出した引出電
極４、４となっている。図１において、下端の内部電極
５ｃを有するセラミック層１の平面図を図３（ａ）に示
す。図１において上端の内部電極５ｄの端部には、図１
においてその下の他のセラミック層１の内部電極５ａと
接続するためのスルーホール６が穿孔され、このスルー
ホール６にスルーホール導体が充填されている。

【００２８】前記の内部電極５ｃ、５ｄを有するセラミ
ック層１、１の間にあるセラミック層１、１…に形成さ
れた内部電極５ａ、５ｂは、コイルの半巻分のもので、
Ｌ字形に形成されている。これら内部電極５ａ、５ｂの
端部には、積層された他の内部電極５ａ、５ｂ、５ｃの
端部と接続するためのスルーホール６が穿孔され、この
スルーホール６にスルーホール導体が充填されている。
これら内部電極５ａ、５ｂを有するセラミック層１、１
の平面図をそれぞれ図３（ｂ）と（ｄ）に示す。

【００２９】さらに、これら内部電極５ａ〜５ｄを有す
る各セラミック層１、１…の間には、内部電極５ａ〜５
ｄを有しておらず、スルーホール６’のみを有するセラ
ミック層１”が介在されている。このセラミック層１”
の平面図を図３（ｃ）に示す。図１の例では、１巻分の
内部電極５ａ〜５ｄを有する２層のセラミック層１、１
の間にそれぞれ２層のセラミック層１”、１”が介在さ
れている。このセラミック層１”、１”に設けられたス
ルーホール６’、６’は、図１においてそのセラミック
層１”，１”の上に積層されるセラミック層１に設けら
れたスルーホール６の位置と対応している。

【００３０】前記積層体１１を構成するセラミック層
１、１…に設けられた内部電極５ａ〜５ｄは、それらセ
ラミック層１、１…とその間のセラミック層１”、１”
に設けられたスルーホール６、６’のスルーホール導体
を介して順次接続され、積層体１１の内部で重畳して周
回するようコイル状に連なっている。磁性体セラミック
からなるセラミック層１、１…は、このコイルの磁芯と
なる。さらに、前記内部電極５ａ〜５ｄが形成されたセ
ラミック層１、１…及びスルーホール６’、６’…を有
するセラミック層１”、１”…の両側に、内部電極が形
成されていないセラミック層１’、１’…、いわゆるブ
ランクのセラミック層１’、１’…が積層されている。

【００３１】図２に示すように、このような積層体１１
の両端に銀ペースト等の導電ペーストを塗布し、これを
焼き付け、さらに必要に応じてその上にニッケルメッキ
や半田メッキ等を施して外部電極１４、１４が形成され
る。この外部電極１４、１４は、積層体１１の端面に導
出された前記引出電極４、４（図１参照）に電気的に接
続される。これにより、図示の例では、内部電極５ａ〜
５ｄにより形成されるインダクタの両端に外部電極１
４、１４が接続された状態となる。図２において、セラ
ミック層１、１’の積層状態を二点鎖線で示す。

【００３２】このような積層セラミックインダクタで
は、内部電極５ａ〜５ｄの１巻分毎に内部電極を有しな
い２層のセラミック層１”、１”が介在されるため、１
巻分ずつの内部電極５ａ〜５ｄの対向間隔が２層のセラ
ミック層１”、１”によって広がり、その間で取得され
る静電容量が小さくなる。従って、比較的薄いセラミッ
ク層１、１…、１’、１’…、１”、１”…により、内
部電極５ａ〜５ｄの巻数が比較的少ない積層セラミック
インダクタを作った場合でも、浮遊容量を小さく抑える
ことができる。

【００３３】なお、前述の例では、内部電極５ａ〜５ｄ
の１巻毎のセラミック層１、１の間にスルーホール
６’、６’のみを有するセラミック層１”、１”を２層
介在させているが、このセラミック層１”、１”の介在
層数は、必要とする内部電極５ａ〜５ｄの総巻数により
適宜決定する。内部電極５ａ〜５ｄの総巻数が少なくと
きは、セラミック層１”、１”の介在層数を多くし、内
部電極５ａ〜５ｄの総巻数が多いときは、セラミック層
１”、１”の介在層数を少なくし、図２に示す積層セラ
ミックインダクタの外形寸法を所定の寸法に調整する。

【００３４】次に図４は、本発明による積層セラミック
インダクタの積層体１１の他の実施形態を示すものであ
る。この実施形態では、内部電極５ａ〜５ｄを有しない
セラミック層１”として、複数のセラミックシート９を
積み重ねて一層としたものを使用している。その他の点
は、図１〜図３に示した実施形態と同様である。

【００３５】図５に示すように、セラミック層１”を構
成するセラミックシート９には、それぞれ対応する所定
の位置にレーザ加工によりスルーホール６’が穿孔され
ており、これら複数枚のセラミックシート９が積み重ね
て一層のセラミック層１”とされた状態では、前記のス
ルーホール６’が連なってセラミック層１”を貫通する
スルーホール６となる。

【００３６】図６は、レーザ加工により薄いセラミック
シート９とこれより厚いセラミックシート９とにそれぞ
れスルーホール６’を穿孔した例を示す。レーザ加工に
よりスルーホール６’を穿孔すると、矢印で示すレーザ
光の入射側の開口径Ｄ１、Ｄ２は、レーザ光の出射側の
開口径ｄより大きくなる。この場合例えば、図６（ｂ）
に示すセラミックシート９の厚さが図６（ａ）に示すセ
ラミックシート９の３倍であると、レーザ光の出射側の
最小開口径ｄを同じ大きさにとるためには、前者のレー
ザ光入射側の開口径Ｄ２を後者の開口径Ｄ１の約３倍と
なければならない。すなわち、レーザ光の出射側の最小
開口径ｄを、スルーホール導体のコンタクトに必要な大
きさとするためには、厚いセラミックシート９では、そ
の分だけレーザ光の入射側の主面の開口径Ｄ２を大きく
とならければならない。そのため、スルーホール６”が
セラミック層１”のマージン部分やコア部分となる部分
に多く占められることになり、積層電子部品の特性の低
下を招くことになる。

【００３７】そこで、或る程度の厚さのセラミック層
１”を使用するときは、厚さの薄いセラミックシート９
の対応する所定の位置にスルーホール６’をそれぞれ穿
孔しておき、これら複数のセラミックシート９を複数枚
重ねて一層のセラミック層１”とする。これにより、図
５に示すように、セラミック層１”の一方の主面のスル
ーホール６’の開口径はＤ１となり、同じ厚さの単一層
のセラミックシート９をセラミック層１”として使用し
た場合に比べ、開口径を約１／ｎとすることができる。
ここでｎは、セラミック層１”を構成するセラミックシ
ート９の積層数であり、例えば図５ではｎ＝３である。

【００３８】セラミック層１”のスルーホール６’の径
が大きいと、その分だけセラミック層１”のコアとなる
部分やその外側のマージン部分の容積が減殺され、イン
ダクタ等の積層電子部品の特性の低下を招く。例えば、
インダクタの場合では、Ｑ値の低下等を招くことにな
る。

【００３９】前述のように、厚さの薄いセラミックシー
ト９の対応する所定の位置にスルーホール６’をそれぞ
れ穿孔しておき、これら複数のセラミックシート９を複
数枚重ねて一層のセラミック層１”とすることにより、
この問題を解決することができる。

【００４０】次に図７は、本発明による積層セラミック
インダクタの積層体１１の他の実施形態を示すものであ
る。この実施形態では、半巻分の内部電極５ａ〜５ｄを
有する１層のセラミック層１の間に、それぞれ１層のセ
ラミック層１”が介在されている点で、図１に示した実
施形態と異なる。

【００４１】すなわち、前記の積層体１１を構成するセ
ラミック層１、１…に設けられた内部電極５ａ〜５ｄ
は、それらセラミック層１、１…とその間のセラミック
層１”に設けられたスルーホール６’のスルーホール導
体を介して順次接続され、積層体１１の内部でコイル状
に連なっている。そして、内部電極５ａ〜５ｄの半巻分
毎に内部電極を有さず、積層されたセラミック層１、１
…の内部電極５ａ〜５ｄを接続するためのスルーホール
６’のみを有する１層のセラミック層１”が介在され
る。それ以外は、図１に示した実施形態と同じである。

【００４２】このような積層セラミックインダクタでも
また、内部電極５ａ〜５ｄの半巻分毎に内部電極を有し
ない１層のセラミック層１”が介在されるため、半巻分
ずつの内部電極５ａ〜５ｄの対向間隔がセラミック層
１”によって広がり、その間の静電容量が小さくなる。
従って、浮遊容量が小さい積層インダクタを得ることが
できる。

【００４３】この実施形態においても、内部電極５ａ〜
５ｄの総巻数がより少なくときは、セラミック層１、１
の間のセラミック層１”の介在層数をより多くし、複数
層のセラミック層１”を介在させるようにする。また、
この実施形態においても、前述の図４及び図５に示した
実施形態と同様にして、厚さの薄いセラミックシート９
の対応する所定の位置にスルーホール６’をそれぞれ穿
孔しておき、これら複数のセラミックシート９を複数枚
重ねて一層のセラミック層１”としたものを使用するこ
とができる。

【００４４】次に図８は、本発明による積層電子部品の
実施形態として、積層複合電子部品としての積層ＬＣ部
品に本発明を適用した例を示している。積層体１１のお
ける図８の左側のインダクタ部分は、図１に示した実施
形態と同じであるため、詳細な説明は省略する。

【００４５】この積層複合電子部品を製造するに当たっ
ては、前述の磁性体セラミックグリーンシートの他に、
酸化チタン等の誘電体粉末を含む誘電体セラミックグリ
ーンシートを用意し、銀ペースト等の導電ペーストを使
用し、この誘電体セラミックグリーンシートの一部に内
部電極パターンを縦横に列べて多数組分印刷する。

【００４６】次に、前述の積層セラミックインダクタを
製造したのと同様してにして積層された磁性体セラミッ
クグリーンシートの上に、内部電極が印刷されていない
誘電体セラミックグリーンシートを何枚か積層し、この
上に互いにずれた内部電極パターンを有するセラミック
グリーンシートを交互に積層する。この内部電極を有す
る誘電体セラミックグリーンシートを必要とする静電容
量により、適当な枚数積層する。さらにこの誘電体セラ
ミックグリーンシートの上に、内部電極パターンが印刷
されていない誘電体セラミックグリーンシートを積層す
る。

【００４７】誘電体セラミックグリーンシートと磁性体
セラミックグリーンシートとの積層順序は、前後しても
よい。すなわち、誘電体セラミックグリーンシートを予
め積層し、その上に磁性体セラミックグリーンシートを
積層するができるのは、言うまでもない。この積層体を
圧着した後、個々のチップ毎に裁断し、この未焼成の積
層チップを焼成しすることにより、焼成済みの積層体１
１を得る。

【００４８】こうして得られた積層体１１の積層構造を
分解してして示したのが図８である。図８に示すよう
に、この積層体１１は、複数のセラミック層１、１’、
１”、７、７’が積層され、一体となったものである。
磁性体セラミック層１、１…には、周回状の内部電極５
ａ〜５ｄが形成され、その１巻分のセラミック層１、１
の間にスルーホール６’、６’のみを有する２層のセラ
ミック層１”、１”が介在されている。

【００４９】前記積層体１１を構成するセラミック層
１、１…に設けられた内部電極５ａ〜５ｄは、それらセ
ラミック層１、１…とその間のセラミック層１”、１”
に設けられたスルーホール６、６’のスルーホール導体
を介して順次接続され、積層体１１の内部でコイル状に
連なっている。

【００５０】内部電極５ａ〜５ｄを有するセラミック層
１、１…のうち、図８において上下の端のセラミック層
１、１に形成された内部電極積５ｃ、５ｄの端部は、積
層体１１の対向する一対の端面にそれぞれ導出した引出
電極４、４となっている。前記内部電極５ａ〜５ｄが形
成されたセラミック層１、１…の両側に、内部電極が形
成されていないセラミック層１’、１’…、いわゆるブ
ランクのセラミック層１’、１’…が積層されている。

【００５１】このブランクのセラミック層１’、１’…
の上に、内部電極８ａ、８ｂを有していない、いわゆる
ブランクの誘電体セラミック層７’が積層され、この上
に内部電極８ａ、８ｂを有する誘電体セラミック層７、
７…が積層され、さらにこの上に内部電極８ａ、８ｂを
有していない誘電体セラミック層７’が積層されてい
る。誘電体セラミック層７、７…に設けられた内部電極
８ａ、８ｂは、同セラミック層７、７…を介して対向し
ている共に、前記内部電極５ｅ、５ｄが導出された積層
体１１の対向する一対の端面に交互に導出されている。

【００５２】この積層ＬＣ部品でも、前述の積層セラミ
ックインダクタと同様に、積層体１１の両端に図２に示
すような外部電極１４、１４が形成さる。これにより、
インダクタ部分とコンデンサ部分とが並列に接続された
ＬＣ部品が構成される。この積層ＬＣ部品でも、前述と
同様にしてインダクタ部分の浮遊容量を小さく抑えるこ
とができる。

【００５３】なお、この実施形態においても、前述の図
４及び図５に示した実施形態と同様にして、厚さの薄い
セラミックシート９の対応する所定の位置にスルーホー
ル６’をそれぞれ穿孔しておき、これら複数のセラミッ
クシート９を複数枚重ねて一層のセラミック層１”とし
たものを使用することができる。

【００５４】次に、図９は本発明による積層セラミック
インダクタの他の実施形態を示すもので、積層体１１の
積層構造を示している。前記の実施態様は、何れも外部
電極１４、１４が対向した方向と直交する方向に複数の
セラミック層１、１…、１’、１’…、１”、１”…を
積層し、外部電極１４，１４とコイル状の内部電極５ａ
〜５ｄとの接続は、両端の内部電極５ｃ、４ｄに連ねた
引出電極４、４を介して成されている。

【００５５】これに対して、図９に示した実施形態は、
前記セラミック層１、１…、１’、１’…、１”、１”
…を一対の外部電極１４、１４（図１０参照）が対向し
た方向に積層している。この積層体では、内部電極５
ａ、５ｂを有しない、積層体１１の両端に積層されるブ
ランクのセラミック層１’、１’にスルーホール６”、
６”を設け、このスルーホール６”、６”にスルーホー
ル導体を充填している。

【００５６】図９に示すように、前記のセラミック層
１’、１’の間にあるセラミック層１、１…に形成され
た内部電極５ａ、５ｂは、前述の実施形態のものと同様
であり、コイルの半巻分のものである。これら内部電極
５ａ、５ｂを有するセラミック層１、１の平面図をそれ
ぞれ図１１（ａ）と（ｂ）に示す。

【００５７】さらに、これら内部電極５ａ〜５ｄを有す
る各セラミック層１、１…の間には、内部電極５ａ、５
ｂを有しておらず、スルーホール６’のみを有するセラ
ミック層１”が介在されている。このセラミック層１”
の平面図を図１１（ｃ）に示す。図９の例では、１巻分
の内部電極５ａ、５ｂを有する２層のセラミック層１、
１の間にそれぞれ２層のセラミック層１”、１”が介在
されている。このセラミック層１”、１”に設けられた
スルーホール６’、６’は、図１においてそのセラミッ
ク層１”，１”の上に積層されるセラミック層１に設け
られたスルーホール６の位置と対応している。

【００５８】前記積層体１１を構成するセラミック層
１、１…に設けられた内部電極５ａ、５ｂは、それらセ
ラミック層１、１…とその間のセラミック層１”、１”
に設けられたスルーホール６、６’のスルーホール導体
を介して順次接続され、積層体１１の内部で重畳して周
回するようコイル状に連なっている。

【００５９】さらに、前記内部電極５ａ、５ｂが形成さ
れたセラミック層１、１…及びスルーホール６’、６’
…を有するセラミック層１”、１”…の両側に、内部電
極が形成されておらず、スルーホール６”を有するセラ
ミック層１’、１’…、いわゆるブランクのセラミック
層１’、１’…が積層されている。そして最も外側に前
記のスルーホール６”にスルーホール導体が充填された
ブランクのセラミック層１’、１’が積層されている。
このブランクのセラミック層１’の平面図を図１１
（ｄ）に示す。

【００６０】図１０に示すように、このような積層体１
１のスルーホール６”、６”のスルーホール導体が導出
されたセラミック層１’、１’側の端部に銀ペースト等
の導電ペーストを塗布し、これを焼き付け、さらに必要
に応じてその上にニッケルメッキや半田メッキ等を施し
て外部電極１４、１４が形成される。この外部電極１
４、１４は、積層体１１の最も外側のセラミック層
１’、１’のスルーホール６”、６”に充填されたスル
ーホール導体に電気的に接続される。これにより、図示
の例では、内部電極５ａ、５ｂにより形成されるインダ
クタの両端に外部電極１４、１４が接続された状態とな
る。図１０において、セラミック層１、１’の積層状態
を二点鎖線で示す。

【００６１】この実施形態による積層セラミックインダ
クタでも、内部電極５ａ、５ｂの１巻分毎に内部電極を
有しない２層のセラミック層１”、１”が介在されるた
め、１巻分ずつの内部電極５ａ、５ｂの対向間隔が２層
のセラミック層１”、１”によって広がり、その間で取
得される静電容量が小さくなる。従って、比較的薄いセ
ラミック層１、１…、１’、１’…、１”、１”…によ
り、内部電極５ａ、５ｂの巻数が比較的少ない積層セラ
ミックインダクタを作った場合でも、浮遊容量を小さく
抑えることができる。この実施形態においても、内部電
極５ａ〜５ｄの総巻数がより少なくときは、セラミック
層１、１の間のセラミック層１”の介在層数をより多く
し、複数層のセラミック層１”を介在させるようにす
る。

【００６２】図１２もまた、図９〜図１１に示した実施
形態と同様に、前記セラミック層１、１…、１’、１’
…、１”、１”…を一対の外部電極１４、１４（図１０
参照）が対向した方向に積層している。但しこの実施形
態では、前述の図４及び図５に示した実施形態と同様に
して、厚さの薄いセラミックシート９の対応する所定の
位置にスルーホール６’をそれぞれ穿孔しておき、これ
ら複数のセラミックシート９を複数枚重ねて一層のセラ
ミック層１”としたものを使用している。その他の点
は、図９〜図１１に示した実施形態と同様である。

【００６３】図１３もまた、図９に示した実施形態と同
様に、前記セラミック層１、１…、１’、１’…、
１”、１”…を一対の外部電極１４、１４（図１０参
照）が対向した方向に積層している。但しこの実施形態
では、半巻分の内部電極５ａ、５ｂを有する１層のセラ
ミック層１毎に、それぞれ１層のセラミック層１”が介
在されている点で前記図９に示す実施形態と異なってい
る。それ以外は、図９に示した実施形態と同じである。

【００６４】この実施形態による積層セラミックインダ
クタでも、内部電極５ａ、５ｂの半巻分毎に内部電極を
有しない１層のセラミック層１”が介在されるため、半
巻分ずつの内部電極５ａ、５ｂの対向間隔がセラミック
層１”によって広がり、その間の静電容量が小さくな
る。従って、浮遊容量が小さい積層インダクタを得るこ
とができる。

【００６５】この実施形態においても、内部電極５ａ〜
５ｄの総巻数がより少なくときは、セラミック層１、１
の間のセラミック層１”の介在層数をより多くし、複数
層のセラミック層１”を介在させるようにする。またこ
の実施形態においても、前述の図１２に示した実施形態
と同様にして、厚さの薄いセラミックシート９の対応す
る所定の位置にスルーホール６’をそれぞれ穿孔してお
き、これら複数のセラミックシート９を複数枚重ねて一
層のセラミック層１”としたものを使用することができ
る。

【００６６】また、前記の積層電子部品では、スルーホ
ール導体を有するセラミック層１’が最も外側の内部電
極５ａ、５ｂを有するセラミック層１の外側だけでな
く、内部電極５ａ〜５ｄを有するセラミック層１の間に
もスルーホール導体を有するセラミック層１”が挿入さ
れる。このため、最も外側の内部電極５ａ、５ｂを有す
るセラミック層１の外側に積層されるスルーホール導体
を有するセラミック層１’の層数をその分だけ少なくす
ることができ、外部電極１４、１４に近い部分にスルー
ホール導体が集中するが避けられる。これにより、積層
体１１の抗折強度を低下させなくて済む。

【００６７】なお、前述の実施形態では、導電ペースト
の導体成分として銀粉末を使用したものを使用したが、
導電ペーストとしてはこの他に、銅、ニッケル、パラジ
ウム或いはそれらの合金等を使用したものでも本発明を
同様に適用することができる。また前述の実施形態で
は、シートラミネート法による積層電子部品の製造方法
を例として説明したが、スラリビルト法においても、ほ
ぼ同様にして本発明を適用することができる。未焼成の
セラミックの積層体を得る工程において、既に形成され
たセラミックグリーンシートを積層していくか、セラミ
ックペーストを重ね塗りしていくかの点が異なる。また
スラリビルト法において、内部電極をコイル状に連なる
ように接続するのは前記のようなスルーホール導体では
なく、内部電極の接続しようとする端部を除く部分にセ
ラミックペーストを塗布しながら積層体を作る点で異な
っている。それ以外に基本的には異なるところは無い。

【００６８】さらに、積層体１１の焼成と外部電極１
４、１４の焼き付けは同時であってもよい。すなわち、
未焼成１１の積層体の端部に予め外部電極１４、１４を
形成するための導電ペーストを塗布しておき、この導電
ペーストの焼き付けと積層体１１の焼成とを同時に行う
ものである。但しこの場合は、高温焼成可能な導電ペー
ストを使用することが必要となる。

【００６９】

【発明の効果】以上説明した通り、本発明によれば、同
じ厚さのセラミックグリーンシートを使用してインダク
タンス値が異なる複数のアイテムの積層電子部品を製造
することができる。しかもコイルの巻数が少なく、低イ
ンダクタンス値の積層電子部品を得るに当たり、浮遊容
量を小さくすることが可能となる。これにより、生産効
率の向上と、浮遊容量が問題となる低インダクタンス値
の積層電子部品の特性の保持という相反する要請を同時
に達成することが可能となる。

【図面の簡単な説明】

【図１】本発明による積層電子部品の実施形態としての
積層セラミックインダクタの積層体のセラミック層を分
離して示した斜視図である。

【図２】同積層電子部品の例としての積層セラミックイ
ンダクタの外観を示した斜視図である。

【図３】同積層電子部品の積層体を構成する一部のセラ
ミック層を示す平面図である。

【図４】本発明による積層電子部品の他の実施形態とし
ての積層セラミックインダクタの積層体のセラミック層
を分離して示した斜視図である。

【図５】同実施形態において使用する内部電極を有しな
いセラミック層の例を示す要部縦断側面図である。

【図６】薄いセラミックシートとこれより厚いセラミッ
クシートとのそれぞれレーザ加工によりスルーホールを
穿孔した状態の例を示す要部縦断側面図である。

【図７】本発明による積層電子部品の他の実施形態とし
ての積層セラミックインダクタの積層体のセラミック層
を分離して示した斜視図である。

【図８】本発明による積層電子部品の他の実施形態とし
ての積層ＬＣ複合部品の積層体のセラミック層を分離し
て示した斜視図である。

【図９】本発明による積層電子部品の他の実施形態とし
ての積層セラミックインダクタの積層体のセラミック層
を分離して示した斜視図である。

【図１０】同積層電子部品の例としての積層セラミック
インダクタの外観を示した斜視図である。

【図１１】同積層電子部品の積層体を構成する一部のセ
ラミック層を示す平面図である。

【図１２】本発明による積層電子部品の他の実施形態と
しての積層セラミックインダクタの積層体のセラミック
層を分離して示した斜視図である。

【図１３】本発明による積層電子部品の他の実施形態と
しての積層セラミックインダクタの積層体のセラミック
層を分離して示した斜視図である。

【図１４】積層セラミックインダクタの従来例を示すそ
の積層体のセラミック層を分離して示した斜視図であ
る。

【符号の説明】

１ 内部電極を有するセラミック層 １’ 内部電極を有しないセラミック層 １” スルーホールのみを有するセラミック層 ５ａ 内部電極 ５ｂ 内部電極 ５ｃ 内部電極 ５ｄ 内部電極 ６ スルーホール ６’ スルーホール ６” スルーホール ８ａ 内部電極 ８ｂ 内部電極 ９ セラミックシート １１ 積層体 １４ 外部電極

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年９月９日（１９９９．９．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項９

【補正方法】変更

【補正内容】

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数層のセラミック層（１）、（１’）
   を積層した積層体（１１）と、この積層体（１１）のセ
   ラミック層（１）の層間に形成され、同積層体（１１）
   の内部でコイル状に連なるよう順次接続された内部電極
   （５ａ）〜（５ｄ）と、少なくとも一部の内部電極（５
   ｅ）、（５ｄ）に接続されるよう積層体（１１）の端部
   に設けられた外部電極（１４）とを有する積層電子部品
   において、内部電極（５ａ）〜（５ｄ）を有するセラミ
   ック層（１）、（１）の間に介在された内部電極（５
   ａ）〜（５ｄ）を有しないセラミック層（１”）と、こ
   のセラミック層（１”）の両側に隣接して積層された前
   記セラミック層（１）、（１）に形成された内部電極
   （５ａ）〜（５ｄ）をコイル状に連ねるよう接続する接
   続手段とを有することを特徴とする積層電子部品。
2. 【請求項２】 複数層のセラミック層（１）、（１’）
   を積層した積層体（１１）と、この積層体（１１）のセ
   ラミック層（１）の層間に形成され、同積層体（１１）
   の内部でコイル状に連なるよう順次接続された内部電極
   （５ａ）〜（５ｄ）と、少なくとも一部の内部電極（５
   ｅ）、（５ｄ）に接続されるよう積層体（１１）の端部
   に設けられた外部電極（１４）とを有する積層電子部品
   において、内部電極（５ａ）〜（５ｄ）を有するセラミ
   ック層（１）、（１）の間に介在された内部電極（５
   ａ）〜（５ｄ）を有しないセラミック層（１”）と、こ
   のセラミック層（１”）に設けられ、その両側に隣接し
   て積層された前記セラミック層（１）、（１）に形成さ
   れた内部電極（５ａ）〜（５ｄ）をコイル状に連ねるよ
   う接続するスルーホール導体が充填されたスルーホール
   （６’）とを有することを特徴とする積層電子部品。
3. 【請求項３】 内部電極（５ａ）〜（５ｄ）を有しない
   セラミック層（１”）が複数枚のセラミックシート
   （９）を積み重ねて一層としたものであることを特徴と
   する請求項２に記載の積層電子部品。
4. 【請求項４】 内部電極（５ａ）〜（５ｄ）を有しない
   セラミック層（１”）を構成する複数枚のセラミックシ
   ート（９）の対応する位置に予めスルーホール（６’）
   が形成されていることを特徴とする請求項３に記載の積
   層電子部品。
5. 【請求項５】 セラミックシート（９）のスルーホール
   （６’）は、レーザ加工により穿孔されたものであるこ
   とを特徴とする請求項４に記載の積層電子部品。
6. 【請求項６】 内部電極（５ａ）〜（５ｄ）を有しない
   セラミック層（１”）が、内部電極（５ａ）〜（５ｄ）
   の１巻分のセラミック層（１）、（１）の間に介在され
   ていることを特徴とする請求項１〜５の何れかに記載の
   積層電子部品。
7. 【請求項７】 内部電極（５ａ）〜（５ｄ）を有しない
   セラミック層（１”）が、内部電極（５ａ）〜（５ｄ）
   の半巻分のセラミック層（１）の間に介在されているこ
   とを特徴とする請求項１〜５の何れかに記載の積層電子
   部品。
8. 【請求項８】 積層体（１１）のセラミック層（１）、
   （１’）、（１”）は、外部電極（１４）、（１４）が
   対向した方向と直交する方向に積層されていることを特
   徴とする請求項１〜７の何れかに記載の積層電子部品。
9. 【請求項９】 積層体（１１）のセラミック層（１）、
   （１’）、（１”）は、外部電極（１４）、（１４）が
   対向した方向に積層されていることを特徴とする請求項
   １７４の何れかに記載の積層電子部品。