JP2000174270A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不純物拡散層の寄生抵抗の増大を抑制しつつ
不純物拡散層の深さを浅くする。 【解決手段】 Ｐ型の半導体基板６００の上に、ゲート
酸化膜６０１及びゲート電極６０２を順次形成し、その
後、半導体基板６００の上に全面に亘って酸化膜６０３
を形成する。ゲート電極６０２の両側面にサイドウォー
ル６０４を形成した後、ゲート電極６０２及びサイドウ
ォール６０４をマスクとしてＮ型の不純物をイオン注入
し、その後、熱処理を行なうことによりＮ型の第１の不
純物拡散層６０５を形成する。半導体基板６００の上に
露出する酸化膜６０３を除去した後、ゲート電極６０２
及び第１の不純物拡散層６０５の表面部にシリサイド膜
６０７を形成し、その後、サイドウォール６０４を除去
する。ゲート電極６０２をマスクとしてＮ型の不純物を
イオン注入した後、熱処理を行なうことにより第１の不
純物拡散層６０５よりも浅い領域にＮ型の第２の不純物
拡散層６０８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、集積回路の超高集積化を図り
つつ、高速化及び低消費電力化を実現するＭＯＳ型半導
体装置に関する。

【０００２】

【従来の技術】集積回路の超高集積化に伴って、ＭＯＳ
型トランジスタの微細化が要請されている。ＭＯＳ型ト
ランジスタの微細化を実現するためには、短チャネル効
果を抑制しなければならないが、そのためには、ＭＯＳ
型トランジスタにおける不純物拡散層の深さを浅くする
必要がある。

【０００３】以下、従来のＭＯＳ型半導体装置の製造方
法について、図１４（ａ）〜（ｃ）及び図１５（ａ）、
（ｂ）を参照しながら説明する。

【０００４】まず、図１４（ａ）に示すように、第１導
電型の半導体基板１０の上に、ゲート絶縁膜１１及びゲ
ート電極１２を順次形成する。

【０００５】次に、図１４（ｂ）に示すように、ゲート
電極１２をマスクとして半導体基板１０に対して第２導
電型の不純物をイオン注入して、第１の不純物層１３Ａ
を形成する。

【０００６】次に、約７００℃の温度下で半導体基板１
０の上に全面に亘って窒化膜を堆積した後、該窒化膜に
対して異方性エッチングを行なって、図１４（ｃ）に示
すように、ゲート電極１２の両側面にサイドウォール１
４を形成する。

【０００７】次に、図１５（ａ）に示すように、ゲート
電極１２及びサイドウォール１４をマスクとして半導体
基板１０に対して第２導電型の不純物をイオン注入し
て、第１の不純物層１３Ａよりも深い領域に第２導電型
の第２の不純物層１５Ａを形成する。その後、約９００
〜１０００℃の温度下で約１０秒の短時間の熱処理を行
なうことにより第１の不純物層１３Ａ及び第２の不純物
層１５Ａを活性化して、第１の不純物拡散層１３及び第
２の不純物拡散層１５を形成する（図１５（ｂ）を参
照）。

【０００８】次に、半導体基板１０の上に全面に亘って
例えばスパッタリング法により約１０ｎｍの膜厚を有す
るコバルト膜を堆積した後、約２０ｎｍの膜厚を有する
チタンナイトライド膜をさらに堆積し、その後、約５５
０℃の温度下で約１０秒の熱処理を行なう。次に、半導
体基板１０の上に存在するチタンナイトライド膜、及び
サイドウォール１４の上に存在する未反応のコバルト膜
を硫酸過酸化水素水等のエッチング液を用いて選択的に
除去した後、約８００℃の温度下で約１０秒の熱処理を
行なって、図１５（ｂ）に示すように、ゲート電極１２
及びソース・ドレイン領域の各表面部に約３０ｎｍの膜
厚を有するコバルトシリサイド膜１６を自己整合的に形
成する。

【０００９】尚、サイドウォールの形成に窒化膜を用い
たが、これに代えて、酸化膜を用いてもよく、シリサイ
ド膜の形成にコバルト膜を用いたが、これに代えて、チ
タン膜を用いてもよい。

【００１０】

【発明が解決しようとする課題】ところで、従来のＭＯ
Ｓ型半導体装置の製造方法においては、不純物拡散層の
深さを浅くするため、不純物をイオン注入する際の注入
エネルギーを小さくすると共に、不純物拡散層の深さが
浅くなることに帰因する寄生抵抗の増大を抑制するべ
く、不純物をイオン注入する際の注入ドーズ量を高くす
る傾向にある。

【００１１】しかしながら、不純物の注入エネルギーを
小さくすると共に注入ドーズ量を高くするに伴って、不
純物拡散層の深さを設計通りに浅くできなかったり、不
純物拡散層の寄生抵抗の増大を抑制できなかったりする
問題が生じてきている。

【００１２】前記に鑑み、本発明は、不純物拡散層の寄
生抵抗の増大を抑制しつつ不純物拡散層の深さを浅くす
ることを目的とする。

【００１３】

【課題を解決するための手段】本件発明者は、不純物の
注入エネルギーを小さくすると共に注入ドーズ量を高く
するに伴って、不純物拡散層の深さを設計通りに浅くで
きなかったり、不純物拡散層の寄生抵抗の増大を抑制で
きなかったりする原因について検討するため、不純物拡
散層の不純物濃度分布について調べた。

【００１４】以下、その結果について、図１６及び図１
７（ａ）、（ｂ）を参照しながら説明する。

【００１５】図１６は、従来のＭＯＳ型半導体装置の断
面構造を示しており、図１５（ａ）に示した従来のＭＯ
Ｓ型半導体装置の製造方法の一工程を示す断面図と同一
の部材には同一の符号を付すことにより説明を省略す
る。

【００１６】図１７（ａ）は、図１６に示す第１の不純
物拡散層１３における基板深さ方向（図１６のＸ−Ｘ方
向）の不純物濃度分布を示しており、図１７（ｂ）は、
第１の不純物拡散層１３における基板主面方向（図１６
のＹ−Ｙ方向）の不純物濃度分布を示している。尚、図
１７（ａ）及び（ｂ）において、不純物濃度を示す縦軸
は不純物濃度Ｃ_A の対数ｌｏｇＣ_A を表している。

【００１７】図１７（ａ）に示すように、第１の不純物
拡散層１３における基板深さ方向の不純物濃度分布の特
徴は、深さに対する不純物濃度の変化の割合、つまりグ
ラフの傾きが急峻ではなく、深さが深くなるに伴ってグ
ラフの傾きが小さくなる裾広がり的な分布を有するこ
と、及びトランジスタの実際の動作に寄与しない不純物
濃度分布の領域を示す不活性領域（逆に、活性化領域は
トランジスタの実際の動作に寄与する不純物濃度分布の
領域を示す）が大きい、すなわち不純物のイオン注入量
に対して熱処理により活性化される不純物の量の割合
（以下、活性化率と称する）が低いことである。このた
め、不純物が深い位置まで分布することになるので、不
純物拡散層の深さが深くなり、また、不純物拡散層の活
性化濃度が全体的に低下する共に不純物の活性化率が低
いので、不純物拡散層の寄生抵抗が増大する。

【００１８】さて、本件発明者は、前記の不純物濃度分
布が生じる原因について、さらに検討を加えた。その結
果、第１の不純物層１３Ａを形成した後に行なわれるサ
イドウォール１４を形成するための低温熱処理等によ
り、不純物の増速拡散が生じるため、不純物が深い位置
まで移動して不純物濃度分布が裾広がりな分布になると
共に不純物の活性化率が低下することが判明した。

【００１９】具体的には、例えば、１００ｎｍのサイズ
を有するＣＭＯＳトランジスタにおいては、不純物拡散
層における半導体基板のチャネル領域に隣接する部分の
深さとして２０〜３０ｎｍが要求されている一方、サイ
ドウォール形成時の低温熱処理により不純物の増速拡散
が生じて不純物が数十ｎｍ移動するため、目標とする浅
い不純物拡散層を形成することができない。

【００２０】本発明は、前記の知見に基づいてなされた
ものであって、不純物拡散層の活性化濃度が基板深さ方
向及び基板主面方向の全領域に亘って所定の活性化濃度
よりも高く設定されると共に、不純物拡散層における半
導体基板との接合部領域が急峻な不純物濃度の勾配を有
することを実現するものである。

【００２１】具体的には、本発明に係る半導体装置は、
第１導電型の半導体基板の主面上にゲート絶縁膜を介し
て形成されたゲート電極と、半導体基板のソース・ドレ
イン領域に形成された第２導電型の第１の不純物拡散層
と、半導体基板における第１の不純物拡散層よりもチャ
ネル領域に近い領域に形成され、第１の不純物拡散層よ
りも浅い第２導電型の第２の不純物拡散層とを備え、第
２の不純物拡散層の活性化濃度は、基板深さ方向及び基
板主面方向に亘って所定の活性化濃度よりも高く設定さ
れていると共に、第２の不純物拡散層における半導体基
板との接合部領域は急峻な不純物濃度の勾配を有してい
る。ここに、急峻な不純物濃度の勾配とは、具体的には
１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上の勾配を意味す
る。

【００２２】本発明に係る半導体装置によると、第２の
不純物拡散層の活性化濃度が基板深さ方向及び基板主面
方向に亘って所定の活性化濃度よりも高く設定されてい
ると共に、第２の不純物拡散層における半導体基板との
接合部領域が急峻な不純物濃度の勾配を有しているた
め、第２の不純物拡散層の寄生抵抗の増大を抑制しつつ
第２の不純物拡散層の深さを浅くすることができる。

【００２３】本発明に係る第１の半導体装置の製造方法
は、第１導電型の半導体基板の上にゲート絶縁膜を介し
てゲート電極を選択的に形成するゲート電極形成工程
と、半導体基板の上に全面に亘って酸化膜を堆積する酸
化膜堆積工程と、半導体基板に対して、ゲート電極をマ
スクとして第２導電型の不純物をイオン注入することに
より、第２導電型の不純物拡散層を形成する不純物拡散
層形成工程とを備えている。

【００２４】第１の半導体装置の製造方法によると、ゲ
ート電極を形成した後に半導体基板の上に全面に亘って
酸化膜を堆積し、その後、不純物拡散層を形成するため
の不純物のイオン注入を行なうため、不純物の注入され
る深さを浅くすることができると共に不純物のゲート電
極の下側への回り込みを抑制できる。

【００２５】第１の半導体装置の製造方法において、不
純物拡散層形成工程は、不純物のイオン注入工程の後
に、半導体基板を約１００℃／ｓｅｃの昇温レートで約
１０００〜１０５０℃の温度に加熱した後、該温度下で
約１０秒間保持する熱処理工程を有していることが好ま
しい。

【００２６】本発明に係る第２の半導体装置の製造方法
は、第１導電型の半導体基板の上にゲート絶縁膜を介し
てゲート電極を選択的に形成するゲート電極形成工程
と、半導体基板の上に全面に亘って酸化膜を堆積する酸
化膜堆積工程と、ゲート電極の両側面にサイドウォール
を形成するサイドウォール形成工程と、半導体基板に対
して、ゲート電極及びサイドウォールをマスクとして第
２導電型の不純物をイオン注入することにより、第２導
電型の第１の不純物拡散層を形成する第１の不純物拡散
層形成工程と、サイドウォールを除去した後、半導体基
板に対して、ゲート電極をマスクとして第２導電型の不
純物をイオン注入することにより、第１の不純物拡散層
よりも浅い領域に第２導電型の第２の不純物拡散層を形
成する第２の不純物拡散層形成工程とを備えている。

【００２７】第２の半導体装置の製造方法によると、サ
イドウォールを除去することにより該サイドウォールの
下の酸化膜を露出させ、その後、第２の不純物拡散層を
形成するための不純物のイオン注入を行なうため、半導
体基板における酸化膜の下側に不純物が注入される深さ
を浅くすることができると共に不純物のゲート電極の下
側への回り込みを抑制できる。

【００２８】また、第２の半導体装置の製造方法による
と、サイドウォールの形成後に第２の不純物拡散層を形
成するため、サイドウォールを形成するための低温熱処
理により第２の不純物拡散層において不純物の増速拡散
が生じることを防ぐことができる。

【００２９】第２の半導体装置の製造方法において、第
１の不純物拡散層形成工程及び第２の不純物拡散層形成
工程のうちの少なくとも１つの工程は、不純物のイオン
注入工程の後に、半導体基板を約１００℃／ｓｅｃの昇
温レートで約１０００〜１０５０℃の温度に加熱した
後、該温度下で約１０秒間保持する熱処理工程を有して
いることが好ましい。

【００３０】第２の半導体装置の製造方法において、第
２の不純物拡散層形成工程は、高ドーズ量で不純物をイ
オン注入する工程を含むことが好ましい。

【００３１】第２の半導体装置の製造方法において、第
２の不純物拡散層形成工程の後に、半導体基板の上に露
出する酸化膜を除去する酸化膜除去工程と、ゲート電極
の両側面にサイドウォールを再び形成するサイドウォー
ル再形成工程と、半導体基板の上に全面に亘って金属膜
を堆積した後、熱処理により金属膜と半導体基板とを反
応させて、半導体基板のソース・ドレイン領域の表面部
にシリサイド膜を自己整合的に形成するシリサイド化工
程とをさらに備えていることが好ましい。

【００３２】第２の半導体装置の製造方法において、第
１の不純物拡散層形成工程と第２の不純物拡散層形成工
程との間に、半導体基板の上に露出する酸化膜を除去す
る酸化膜除去工程と、半導体基板の上に全面に亘って金
属膜を堆積した後、熱処理により金属膜と半導体基板と
を反応させて、半導体基板のソース・ドレイン領域の表
面部にシリサイド膜を自己整合的に形成するシリサイド
化工程とをさらに備えていることが好ましい。

【００３３】第２の半導体装置の製造方法のシリサイド
化工程において堆積する金属膜は、チタン膜又はコバル
ト膜であることが好ましい。

【００３４】第２の半導体装置の製造方法のシリサイド
化工程において堆積する金属膜は、チタン膜とコバルト
膜との積層膜又はチタンとコバルトとの合金膜であるこ
とが好ましい。

【００３５】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置について、図１及び
図２（ａ）、（ｂ）を参照しながら説明する。

【００３６】図１は、第１の実施形態に係る半導体装置
の断面構造を示している。

【００３７】図１に示すように、Ｐ型の半導体基板１０
０の主面上にはゲート酸化膜１０１を介して例えばポリ
メタル膜又はポリシリコン膜からなるゲート電極１０２
が選択的に形成されている。半導体基板１００における
ソース・ドレイン領域にＮ型の第１の不純物拡散層１０
３が形成されていると共に、半導体基板１００における
第１の不純物拡散層１０３よりもチャネル領域に近い領
域に、第１の不純物拡散層１０３よりも浅いＮ型の第２
の不純物拡散層１０４が形成されている。

【００３８】図２（ａ）は、図１に示す第２の不純物拡
散層１０４における基板深さ方向（図１のＡ−Ａ方向）
の不純物濃度分布を示しており、図２（ｂ）は、第２の
不純物拡散層１０４における基板主面方向（図１のＢ−
Ｂ方向）の不純物濃度分布を示している。尚、図２
（ａ）及び（ｂ）において、不純物濃度を示す縦軸は不
純物濃度Ｃ_A の対数ｌｏｇＣ_A を表している。

【００３９】図２（ａ）及び（ｂ）に示すように、第２
の不純物拡散層１０４の不純物濃度分布の特徴は、不純
物濃度が基板深さ方向及び基板主面方向に亘って所定の
活性化濃度よりも高いこと、第２の不純物拡散層１０４
における半導体基板１００との接合部領域が急峻な不純
物濃度の勾配、具体的には１０⁶ （ａｔｏｍ／ｃｍ³）
／μｍ以上の勾配を有していること、及び活性化領域に
比べて不活性領域が小さくて不純物の活性化率が高いこ
とである。尚、ここで、所定の活性化濃度とは、半導体
装置が設計通りの性能を発揮するために不純物拡散層が
有するべき活性化濃度のことをいう。

【００４０】第１の実施形態によると、第２の不純物拡
散層１０４の不純物濃度が基板深さ方向及び基板主面方
向に亘って所定の活性化濃度よりも高く設定されている
共に、第２の不純物拡散層１０４における半導体基板１
００との接合部領域が急峻な不純物濃度の勾配を有して
いるため、第２の不純物拡散層１０４の寄生抵抗の増大
を抑制しつつ第２の不純物拡散層１０４の深さを浅くす
ることができる。

【００４１】尚、第１の実施形態において、Ｐ型の半導
体基板１００を用いたが、これに代えて、Ｎ型の半導体
基板を用いても同等の効果が得られる。

【００４２】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について、図３
（ａ）〜（ｃ）及び図４を参照しながら説明する。

【００４３】図３（ａ）〜（ｃ）は、第２の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
り、図４は、第２の実施形態に係る半導体装置の製造方
法に用いられる不純物の活性化熱処理における温度変化
を示す図である。

【００４４】まず、図３（ａ）に示すように、Ｐ型の半
導体基板２００の上に、例えば約５ｎｍの膜厚を有する
ゲート酸化膜２０１、及び例えば多結晶シリコン膜から
なり、約２５０ｎｍの膜厚を有するゲート電極２０２を
順次形成し、その後、半導体基板２００の上に全面に亘
って、例えば約１０ｎｍの膜厚を有する酸化膜２０３を
形成する。

【００４５】次に、図３（ｂ）に示すように、ゲート電
極２０２をマスクとして半導体基板２００に対して、Ｎ
型の不純物、例えばＡｓイオンを１０ＫｅＶの注入エネ
ルギー及び３×１０¹⁴ｃｍ^-2のドーズ量で注入た後、半
導体基板２００を例えば図４に示すように約１００℃／
ｓｅｃの昇温レートで約１０２５℃の温度に加熱し、そ
の後、該温度下で約１０秒間保持する熱処理によりＮ型
の第１の不純物拡散層２０４を形成する。

【００４６】次に、半導体基板２００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図３（ｃ）に示すように、
ゲート電極２０２の両側面にサイドウォール２０５を形
成する。このとき、ゲート電極２０２の表面及びソース
・ドレイン領域の表面に露出する酸化膜２０３をエッチ
ングにより除去する。次に、ゲート電極２０２及びサイ
ドウォール２０５をマスクとして半導体基板２００に対
して、Ｎ型の不純物、例えばＡｓイオンを３０ＫｅＶの
注入エネルギー及び３×１０¹⁵ｃｍ^-2のドーズ量で注入
した後、半導体基板２００を例えば図４に示すように約
１００℃／ｓｅｃの昇温レートで約１０２５℃の温度に
加熱し、その後、該温度下で約１０秒間保持する熱処理
により、第１の不純物拡散層２０４よりも深い領域にＮ
型の第２の不純物拡散層２０６を形成する。

【００４７】第２の実施形態によると、ゲート電極２０
２を形成した後に半導体基板２００の上に全面に亘って
酸化膜２０３を形成し、その後、半導体基板２００に対
してイオン注入を行なうため、半導体基板２００に不純
物が注入される深さを浅くすることができると共に不純
物のゲート電極２０２の下側への回り込みを抑制できる
ので、チャネル長の減少を防ぎつつ第１の不純物拡散層
２０４の深さを浅くすることができる。

【００４８】また、第２の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層２０４
又は第２の不純物拡散層２０６の不純物濃度が、基板深
さ方向及び基板主面方向に亘って所定の活性化濃度より
も高くなるようにすることができる共に、第１の不純物
拡散層２０４又は第２の不純物拡散層２０６における半
導体基板２００との接合部領域が急峻な不純物濃度の勾
配、具体的には１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上
の勾配を有するようにすることができる。その結果、第
１の不純物拡散層２０４又は第２の不純物拡散層２０６
の寄生抵抗の増大を抑制しつつ第１の不純物拡散層２０
４又は第２の不純物拡散層２０６の深さを浅くすること
ができる。

【００４９】尚、第２の実施形態において、ゲート電極
２０２を形成するために多結晶シリコン膜を用いたが、
これに代えて、ポリメタル膜を用いてもよい。

【００５０】また、第２の実施形態において、Ｐ型の半
導体基板２００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【００５１】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法について、図５
（ａ）〜（ｄ）を参照しながら説明する。

【００５２】図５（ａ）〜（ｄ）は、第３の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【００５３】まず、図５（ａ）に示すように、Ｐ型の半
導体基板３００の上に、例えば約５ｎｍの膜厚を有する
ゲート酸化膜３０１、及び例えば多結晶シリコン膜から
なり、約２５０ｎｍの膜厚を有するゲート電極３０２を
順次形成し、その後、半導体基板３００の上に全面に亘
って、例えば約１０ｎｍの膜厚を有する酸化膜３０３を
形成する。

【００５４】次に、半導体基板３００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図５（ｂ）に示すように、
ゲート電極３０２の両側面にサイドウォール３０４を形
成する。このとき、ゲート電極３０２の表面及びソース
・ドレイン領域の表面に露出する酸化膜３０３をエッチ
ングにより除去する。

【００５５】次に、図５（ｃ）に示すように、ゲート電
極３０２及びサイドウォール３０４をマスクとして半導
体基板３００に対して、Ｎ型の不純物、例えばＡｓイオ
ンを３０ＫｅＶの注入エネルギー及び３×１０¹⁵ｃｍ^-2
のドーズ量で注入した後、半導体基板３００を約１００
℃／ｓｅｃの昇温レートで約１０２５℃の温度に加熱
し、その後、該温度下で約１０秒間保持する熱処理によ
りＮ型の第１の不純物拡散層３０５を形成する。

【００５６】次に、図５（ｄ）に示すように、フッ酸及
び熱リン酸等のエッチング液を用いてサイドウォール３
０４を除去した後、ゲート電極３０２をマスクとして半
導体基板３００に対して、Ｎ型の不純物、例えばＡｓイ
オンを１０ＫｅＶの注入エネルギー及び３×１０¹⁴ｃｍ
^-2のドーズ量で注入する。次に、半導体基板３００を約
１００℃／ｓｅｃの昇温レートで約１０２５℃の温度に
加熱し、その後、該温度下で約１０秒間保持する熱処理
により、第１の不純物拡散層３０５よりも浅い領域にＮ
型の第２の不純物拡散層３０６を形成する。

【００５７】第３の実施形態によると、サイドウォール
３０４を除去することにより該サイドウォール３０４の
下の酸化膜３０３を露出させ、その後、第２の不純物拡
散層３０６を形成するため半導体基板３００に対してイ
オン注入を行なうため、半導体基板３００における酸化
膜３０３の下側に不純物が注入される深さを浅くするこ
とができると共に不純物のゲート電極３０２の下側への
回り込みを抑制できるので、チャネル長の減少を防ぎつ
つ第２の不純物拡散層３０６の深さを浅くすることがで
きる。

【００５８】また、第３の実施形態によると、サイドウ
ォール３０４の形成後に第２の不純物拡散層３０６を形
成するため、サイドウォール３０４を形成するための低
温熱処理により第２の不純物拡散層３０６において不純
物の増速拡散が生じることを防ぐことができるので、第
２の不純物拡散層３０６の深さをイオン注入により不純
物が注入された深さのまま浅く保つことができる。

【００５９】また、第３の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層３０５
又は第２の不純物拡散層３０６の不純物濃度が、基板深
さ方向及び基板主面方向に亘って所定の活性化濃度より
も高くなるようにすることができる共に、第１の不純物
拡散層３０５又は第２の不純物拡散層３０６における半
導体基板３００との接合部領域が急峻な不純物濃度の勾
配、具体的には１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上
の勾配を有するようにすることができる。その結果、第
１の不純物拡散層３０５又は第２の不純物拡散層３０６
の寄生抵抗の増大を抑制しつつ第１の不純物拡散層３０
５又は第２の不純物拡散層３０６の深さを浅くすること
ができる。

【００６０】尚、第３の実施形態において、ゲート電極
３０２を形成するために多結晶シリコン膜を用いたが、
これに代えて、ポリメタル膜を用いてもよい。

【００６１】また、第３の実施形態において、イオン注
入した不純物を活性化するための熱処理を第１の不純物
拡散層３０５の形成時及び第２の不純物拡散層３０６の
形成時の２度行なったが、これに代えて、第２の不純物
拡散層３０６の形成時に１度だけ行なってもよい。

【００６２】また、第３の実施形態において、Ｐ型の半
導体基板３００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【００６３】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置の製造方法について、図６
（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）を参照しながら
説明する。

【００６４】図６（ａ）〜（ｃ）及び図７（ａ）〜
（ｃ）は、第４の実施形態に係る半導体装置の製造方法
の各工程を示す断面図であり、図６（ａ）〜（ｃ）及び
図７（ａ）に示す製造方法の各工程は、図５（ａ）〜
（ｄ）に示す第３の実施形態に係る半導体装置の製造方
法の各工程と同一である。

【００６５】まず、図６（ａ）に示すように、Ｐ型の半
導体基板４００の上に、例えば約５ｎｍの膜厚を有する
ゲート酸化膜４０１、及び例えば多結晶シリコン膜から
なり、約２５０ｎｍの膜厚を有するゲート電極４０２を
順次形成し、その後、半導体基板４００の上に全面に亘
って、例えば約１０ｎｍの膜厚を有する酸化膜４０３を
形成する。

【００６６】次に、半導体基板４００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図６（ｂ）に示すように、
ゲート電極４０２の両側面に第１のサイドウォール４０
４を形成する。このとき、ゲート電極４０２の表面及び
ソース・ドレイン領域の表面に露出する酸化膜４０３を
エッチングにより除去する。

【００６７】次に、図６（ｃ）に示すように、ゲート電
極４０２及び第１のサイドウォール４０４をマスクとし
て半導体基板４００に対して、Ｎ型の不純物、例えばＡ
ｓイオンを３０ＫｅＶの注入エネルギー及び３×１０¹⁵
ｃｍ^-2のドーズ量で注入した後、半導体基板４００を約
１００℃／ｓｅｃの昇温レートで約１０２５℃の温度に
加熱し、その後、該温度下で約１０秒間保持する熱処理
によりＮ型の第１の不純物拡散層４０５を形成する。

【００６８】次に、図７（ａ）に示すように、フッ酸及
び熱リン酸等のエッチング液を用いて第１のサイドウォ
ール４０４を除去した後、ゲート電極４０２をマスクと
して半導体基板４００に対して、Ｎ型の不純物、例えば
Ａｓイオンを１０ＫｅＶの注入エネルギー及び３×１０
¹⁴ｃｍ^-2のドーズ量で注入する。次に、半導体基板４０
０を約１００℃／ｓｅｃの昇温レートで約１０２５℃の
温度に加熱した後、該温度下で約１０秒時間保持する熱
処理により、第１の不純物拡散層４０５よりも浅い領域
にＮ型の第２の不純物拡散層４０６を形成する。

【００６９】次に、半導体基板４００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図７（ｂ）に示すように、
ゲート電極４０２の両側面に第２のサイドウォール４０
７を形成する。

【００７０】次に、半導体基板４００の上に全面に亘っ
て例えばスパッタリング法により約３０ｎｍの膜厚を有
するチタン膜を堆積した後、約６８０℃の温度下で約１
０秒の熱処理を行なう。次に、第２のサイドウォール４
０７の上に存在する未反応のチタン膜を硫酸過酸化水素
水等のエッチング液を用いて選択的に除去した後、約９
００℃の温度下で約１０秒の熱処理を行なって、図７
（ｃ）に示すように、ゲート電極４０２及びソース・ド
レイン領域の表面部に約５０ｎｍの膜厚を有するシリサ
イド膜４０８を自己整合的に形成する。

【００７１】第４の実施形態によると、第１のサイドウ
ォール４０４を除去することにより該第１のサイドウォ
ール４０４の下の酸化膜４０３を露出させ、その後、第
２の不純物拡散層４０６を形成するため半導体基板４０
０に対してイオン注入を行なうため、半導体基板４００
における酸化膜４０３の下側に不純物が注入される深さ
を浅くすることができると共に不純物のゲート電極４０
２の下側への回り込みを抑制できるので、チャネル長の
減少を防ぎつつ第２の不純物拡散層４０６の深さを浅く
することができる。

【００７２】また、第４の実施形態によると、第１のサ
イドウォール４０４の形成後に第２の不純物拡散層４０
６を形成するため、第１のサイドウォール４０４を形成
するための低温熱処理により不純物の増速拡散が生じる
ことを防ぐことができるので、第２の不純物拡散層４０
６の深さをイオン注入により不純物が注入された深さの
まま浅く保つことができる。

【００７３】また、第４の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層４０５
又は第２の不純物拡散層４０６の不純物濃度が、基板深
さ方向及び基板主面方向に亘って所定の活性化濃度より
も高くなるようにすることができる共に、第１の不純物
拡散層４０５又は第２の不純物拡散層４０６における半
導体基板４００との接合部領域が急峻な不純物濃度の勾
配、具体的には１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上
の勾配を有するようにすることができる。その結果、第
１の不純物拡散層４０５又は第２の不純物拡散層４０６
の寄生抵抗の増大を抑制しつつ第１の不純物拡散層４０
５又は第２の不純物拡散層４０６の深さを浅くすること
ができる。

【００７４】また、第４の実施形態によると、ゲート電
極４０２及びソース・ドレイン領域の各表面部にシリサ
イド膜４０８が形成されるので、ゲート電極４０２及び
ソース・ドレイン領域の抵抗を低減することができる。

【００７５】尚、第４の実施形態において、ゲート電極
４０２を形成するために多結晶シリコン膜を用いたが、
これに代えて、ポリメタル膜を用いてもよい。

【００７６】また、第４の実施形態において、イオン注
入した不純物を活性化するための熱処理を第１の不純物
拡散層４０５の形成時及び第２の不純物拡散層４０６の
形成時の２度行なったが、これに代えて、第２の不純物
拡散層４０６の形成時に１度だけ行なってもよい。

【００７７】また、第４の実施形態において、シリサイ
ド膜４０８の形成にチタン膜を用いたが、これに代え
て、コバルト膜を用いてもよい。

【００７８】また、第４の実施形態において、Ｐ型の半
導体基板４００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【００７９】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置の製造方法について、図８
（ａ）〜（ｃ）及び図９（ａ）、（ｂ）を参照しながら
説明する。

【００８０】図８（ａ）〜（ｃ）及び図９（ａ）、
（ｂ）は、第５の実施形態に係る半導体装置の製造方法
の各工程を示す断面図であり、図８（ａ）〜（ｃ）に示
す製造方法の各工程は、図５（ａ）〜（ｃ）に示す第３
の実施形態に係る半導体装置の製造方法の各工程と同一
である。

【００８１】まず、図８（ａ）に示すように、Ｐ型の半
導体基板５００の上に、例えば約５ｎｍの膜厚を有する
ゲート酸化膜５０１、及び例えば多結晶シリコン膜から
なり、約２５０ｎｍの膜厚を有するゲート電極５０２を
順次形成し、その後、半導体基板５００の上に全面に亘
って、例えば約１０ｎｍの膜厚を有する酸化膜５０３を
形成する。

【００８２】次に、半導体基板５００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図８（ｂ）に示すように、
ゲート電極５０２の両側面にサイドウォール５０４を形
成する。このとき、ゲート電極５０２の表面及びソース
・ドレイン領域の表面に露出する酸化膜５０３をエッチ
ングにより除去する。

【００８３】次に、図８（ｃ）に示すように、ゲート電
極５０２及びサイドウォール５０４をマスクとして半導
体基板５００に対して、Ｎ型の不純物、例えばＡｓイオ
ンを３０ＫｅＶの注入エネルギー及び３×１０¹⁵ｃｍ^-2
のドーズ量で注入した後、半導体基板５００を約１００
℃／ｓｅｃの昇温レートで約１０２５℃の温度に加熱
し、その後、該温度下で約１０秒間保持する熱処理によ
りＮ型の第１の不純物拡散層５０５を形成する。

【００８４】次に、ゲート電極５０２の表面及び第１の
不純物拡散層５０５の表面に露出する酸化膜５０３を異
方性エッチングにより完全に除去した後、半導体基板５
００の上に全面に亘って例えばスパッタリング法により
約３０ｎｍの膜厚を有するチタン膜を堆積し、その後、
約６８０℃の温度下で約１０秒の熱処理を行なう。次
に、サイドウォール５０４の上に存在する未反応のチタ
ン膜を硫酸過酸化水素水等のエッチング液を用いて選択
的に除去した後、約９００℃の温度下で約１０秒の熱処
理を行なって、図９（ａ）に示すように、ゲート電極５
０２及び第１の不純物拡散層５０５の表面部に約５０ｎ
ｍの膜厚を有するシリサイド膜５０６を自己整合的に形
成する。

【００８５】次に、図９（ｂ）に示すように、フッ酸及
び熱リン酸等のエッチング液を用いてサイドウォール５
０４を除去した後、ゲート電極５０２をマスクとして半
導体基板５００に対して、Ｎ型の不純物、例えばＡｓイ
オンを１０ＫｅＶの注入エネルギー及び３×１０¹⁴ｃｍ
^-2のドーズ量で注入する。次に、半導体基板５００を約
１００℃／ｓｅｃの昇温レートで約１０２５℃の温度に
加熱した後、該温度下で約１０秒間保持する熱処理によ
り、第１の不純物拡散層５０５よりも浅い領域にＮ型の
第２の不純物拡散層５０７を形成する。

【００８６】第５の実施形態によると、サイドウォール
５０４を除去することにより該サイドウォール５０４の
下の酸化膜５０３を露出させ、その後、第２の不純物拡
散層５０７を形成するため半導体基板５００に対してイ
オン注入を行なうため、半導体基板５００における酸化
膜５０３の下側に不純物が注入される深さを浅くするこ
とができると共に不純物のゲート電極５０２の下側への
回り込みを抑制できるので、チャネル長の減少を防ぎつ
つ第２の不純物拡散層５０７の深さを浅くすることがで
きる。

【００８７】また、第５の実施形態によると、サイドウ
ォール５０４又はシリサイド膜５０６の形成後に第２の
不純物拡散層５０７を形成するため、サイドウォール５
０４又はシリサイド膜５０６を形成するための低温熱処
理により不純物の増速拡散が生じることを防ぐことがで
きるので、第２の不純物拡散層５０７の深さをイオン注
入により不純物が注入された深さのまま浅く保つことが
できる。

【００８８】また、第５の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層５０５
又は第２の不純物拡散層５０７の不純物濃度が基板深さ
方向及び基板主面方向に亘って所定の活性化濃度を有す
るようにすることができる共に、第１の不純物拡散層５
０５又は第２の不純物拡散層５０７における半導体基板
５００との接合部領域が急峻な不純物濃度の勾配、具体
的には１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上の勾配を
有するようにすることができる。その結果、第１の不純
物拡散層５０５又は第２の不純物拡散層５０７の寄生抵
抗の増大を抑制しつつ第１の不純物拡散層５０５又は第
２の不純物拡散層５０７の深さを浅くすることができ
る。

【００８９】また、第５の実施形態によると、ゲート電
極５０２及びソース・ドレイン領域の各表面部にシリサ
イド膜５０６が形成されるので、ゲート電極５０２及び
ソース・ドレイン領域の抵抗を低減することができる。

【００９０】尚、第５の実施形態において、第２の不純
物拡散層５０７を形成するためのＡｓイオンの注入を行
なった後に、Ｂイオンを３０ＫｅＶの注入エネルギー及
び１×１０¹³ｃｍ^-2のドーズ量で注入してもよい。この
ようにすると、第２の不純物拡散層５０７の下側に短チ
ャネル効果を抑制するポケット領域を自己整合的に容易
に形成できる。

【００９１】また、第５の実施形態において、ゲート電
極５０２を形成するために多結晶シリコン膜を用いた
が、これに代えて、ポリメタル膜を用いてもよい。

【００９２】また、第５の実施形態において、イオン注
入した不純物を活性化するための熱処理を第１の不純物
拡散層５０５の形成時及び第２の不純物拡散層５０７の
形成時の２度行なったが、これに代えて、第２の不純物
拡散層５０７の形成時に１度だけ行なってもよい。

【００９３】また、第５の実施形態において、シリサイ
ド膜５０６の形成にチタン膜を用いたが、これに代え
て、コバルト膜を用いてもよい。

【００９４】また、第５の実施形態において、Ｐ型の半
導体基板５００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【００９５】（第６の実施形態）以下、本発明の第６の
実施形態に係る半導体装置の製造方法について、図１０
（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）を参照しなが
ら説明する。

【００９６】図１０（ａ）〜（ｃ）及び図１１（ａ）〜
（ｃ）は、第６の実施形態に係る半導体装置の製造方法
の各工程を示す断面図であり、図１０（ａ）〜（ｃ）に
示す製造方法の各工程は、図５（ａ）〜（ｃ）に示す第
３の実施形態に係る半導体装置の製造方法の各工程と同
一である。

【００９７】まず、図１０（ａ）に示すように、Ｐ型の
半導体基板６００の上に、例えば約５ｎｍの膜厚を有す
るゲート酸化膜６０１、及び例えば多結晶シリコン膜か
らなり、約２５０ｎｍの膜厚を有するゲート電極６０２
を順次形成し、その後、半導体基板６００の上に全面に
亘って、例えば約１０ｎｍの膜厚を有する酸化膜６０３
を形成する。

【００９８】次に、半導体基板６００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図１０（ｂ）に示すよう
に、ゲート電極６０２の両側面にサイドウォール６０４
を形成する。このとき、ゲート電極６０２の表面及びソ
ース・ドレイン領域の表面に露出する酸化膜６０３をエ
ッチングにより除去する。

【００９９】次に、図１０（ｃ）に示すように、ゲート
電極６０２及びサイドウォール６０４をマスクとして半
導体基板６００に対して、Ｎ型の不純物、例えばＡｓイ
オンを３０ＫｅＶの注入エネルギー及び３×１０¹⁵ｃｍ
^-2のドーズ量で注入した後、半導体基板６００を約１０
０℃／ｓｅｃの昇温レートで約１０２５℃の温度に加熱
し、その後、該温度下で約１０秒間保持する熱処理によ
りＮ型の第１の不純物拡散層６０５を形成する。

【０１００】次に、ゲート電極６０２の表面及び第１の
不純物拡散層６０５の表面に露出する酸化膜６０３を異
方性エッチングにより完全に除去した後、図１１（ａ）
に示すように、半導体基板６００の上に全面に亘って例
えばスパッタリング法により約３０ｎｍの膜厚を有する
チタン膜及びコバルト膜の積層膜６０６を堆積する。

【０１０１】次に、約６８０℃の温度下で約１０秒の熱
処理を行なった後、サイドウォール６０４の上に存在す
る未反応の積層膜６０６を硫酸過酸化水素水等のエッチ
ング液を用いて選択的に除去し、その後、約９００℃の
温度下で約１０秒の熱処理を行なって、図１１（ｂ）に
示すように、ゲート電極６０２及び第１の不純物拡散層
６０５の表面部に約５０ｎｍの膜厚を有するシリサイド
膜６０７を自己整合的に形成する。

【０１０２】次に、図１１（ｃ）に示すように、フッ酸
及び熱リン酸等のエッチング液を用いてサイドウォール
６０４を除去した後、ゲート電極６０２をマスクとして
半導体基板６００に対して、Ｎ型の不純物、例えばＡｓ
イオンを１０ＫｅＶの注入エネルギー及び３×１０¹⁴ｃ
ｍ^-2のドーズ量で注入する。次に、半導体基板６００を
約１００℃／ｓｅｃの昇温レートで約１０２５℃の温度
に加熱した後、該温度下で約１０秒間保持する熱処理に
より、第１の不純物拡散層６０５よりも浅い領域にＮ型
の第２の不純物拡散層６０８を形成する。

【０１０３】第６の実施形態によると、サイドウォール
６０４を除去することにより該サイドウォール６０４の
下の酸化膜６０３を露出させ、その後、第２の不純物拡
散層６０８を形成するため半導体基板６００に対してイ
オン注入を行なうため、半導体基板６００における酸化
膜６０３の下側に不純物が注入される深さを浅くするこ
とができると共に不純物のゲート電極６０２の下側への
回り込みを抑制できるので、チャネル長の減少を防ぎつ
つ第２の不純物拡散層６０８の深さを浅くすることがで
きる。

【０１０４】また、第６の実施形態によると、サイドウ
ォール６０４又はシリサイド膜６０７の形成後に第２の
不純物拡散層６０８を形成するため、サイドウォール６
０４又はシリサイド膜６０７を形成するための低温熱処
理により不純物の増速拡散が生じることを防ぐことがで
きるので、第２の不純物拡散層６０８の深さをイオン注
入により不純物が注入された深さのまま浅く保つことが
できる。

【０１０５】また、第６の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層６０５
又は第２の不純物拡散層６０８の不純物濃度が基板深さ
方向及び基板主面方向に亘って所定の活性化濃度よりも
高くなるようにすることができる共に、第１の不純物拡
散層６０５又は第２の不純物拡散層６０８における半導
体基板６００との接合部領域が急峻な不純物濃度の勾
配、具体的には１０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上
の勾配を有するようにすることができる。その結果、第
１の不純物拡散層６０５又は第２の不純物拡散層６０８
の寄生抵抗の増大を抑制しつつ第１の不純物拡散層６０
５又は第２の不純物拡散層６０８の深さを浅くすること
ができる。

【０１０６】また、第６の実施形態によると、ゲート電
極６０２及びソース・ドレイン領域の各表面部にシリサ
イド膜６０７が形成されるので、ゲート電極６０２及び
ソース・ドレイン領域の抵抗を低減することができる。
また、シリサイド膜６０７の形成にチタン膜及びコバル
ト膜の積層膜を用いることによりシリサイド膜６０７の
耐熱性が向上するので、後に行なう第２の不純物拡散層
６０８を形成するための活性化熱処理等に対するシリサ
イド膜６０７の信頼性が向上する。

【０１０７】尚、第６の実施形態において、第２の不純
物拡散層６０８を形成するためのＡｓイオンの注入を行
なった後に、Ｂイオンを３０ＫｅＶの注入エネルギー及
び１×１０¹³ｃｍ^-2のドーズ量で注入してもよい。この
ようにすると、第２の不純物拡散層６０８の下側に短チ
ャネル効果を抑制するポケット領域を自己整合的に容易
に形成できる。

【０１０８】また、第６の実施形態において、ゲート電
極６０２を形成するために多結晶シリコン膜を用いた
が、これに代えて、ポリメタル膜を用いてもよい。

【０１０９】また、第６の実施形態において、イオン注
入した不純物を活性化するための熱処理を第１の不純物
拡散層６０５の形成時及び第２の不純物拡散層６０８の
形成時の２度行なったが、これに代えて、第２の不純物
拡散層６０８の形成時に１度だけ行なってもよい。

【０１１０】また、第６の実施形態において、シリサイ
ド膜６０７の形成にチタン膜及びコバルト膜の積層膜６
０６を用いたが、これに代えて、チタン及びコバルトの
合金膜を用いてもよい。

【０１１１】また、第６の実施形態において、Ｐ型の半
導体基板６００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【０１１２】（第７の実施形態）以下、本発明の第７の
実施形態に係る半導体装置の製造方法について、図１２
（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）を参照しなが
ら説明する。

【０１１３】図１２（ａ）〜（ｃ）及び図１３（ａ）〜
（ｃ）は、第７の実施形態に係る半導体装置の製造方法
の各工程を示す断面図であり、図１２（ａ）〜（ｃ）及
び図１３（ａ）、（ｂ）に示す製造方法の各工程は、図
１０（ａ）〜（ｃ）及び図１１（ａ）、（ｂ）に示す第
６の実施形態に係る半導体装置の製造方法の各工程と同
一である。

【０１１４】まず、図１２（ａ）に示すように、Ｐ型の
半導体基板７００の上に、例えば約５ｎｍの膜厚を有す
るゲート酸化膜７０１、及び例えば多結晶シリコン膜か
らなり、約２５０ｎｍの膜厚を有するゲート電極７０２
を順次形成し、その後、半導体基板７００の上に全面に
亘って、例えば約１０ｎｍの膜厚を有する酸化膜７０３
を形成する。

【０１１５】次に、半導体基板７００の上に全面に亘っ
て例えば約５０ｎｍの膜厚を有するシリコン窒化膜を堆
積した後、該シリコン窒化膜に対して垂直方向に強い異
方性エッチングを行なって、図１２（ｂ）に示すよう
に、ゲート電極７０２の両側面にサイドウォール７０４
を形成する。このとき、ゲート電極７０２の表面及びソ
ース・ドレイン領域の表面に露出する酸化膜７０３をエ
ッチングにより除去する。

【０１１６】次に、図１２（ｃ）に示すように、ゲート
電極７０２及びサイドウォール７０４をマスクとして半
導体基板７００に対して、Ｎ型の不純物、例えばＡｓイ
オンを３０ＫｅＶの注入エネルギー及び３×１０¹⁵ｃｍ
^-2のドーズ量で注入した後、半導体基板７００を約１０
０℃／ｓｅｃの昇温レートで約１０２５℃の温度に加熱
し、その後、該温度下で約１０秒間保持する熱処理によ
りＮ型の第１の不純物拡散層７０５を形成する。

【０１１７】次に、ゲート電極７０２の表面及び第１の
不純物拡散層７０５の表面に露出する酸化膜７０３を異
方性エッチングにより完全に除去した後、図１３（ａ）
に示すように、半導体基板７００の上に全面に亘って例
えばスパッタリング法により約３０ｎｍの膜厚を有する
チタン膜及びコバルト膜の積層膜７０６を堆積する。

【０１１８】次に、約６８０℃の温度下で約１０秒の熱
処理を行なった後、サイドウォール７０４の上に存在す
る未反応の積層膜７０６を硫酸過酸化水素水等のエッチ
ング液を用いて選択的に除去し、その後、約９００℃の
温度下で約１０秒の熱処理を行なって、図１３（ｂ）に
示すように、ゲート電極７０２及び第１の不純物拡散層
７０５の表面部に約５０ｎｍの膜厚を有するシリサイド
膜７０７を自己整合的に形成する。

【０１１９】次に、図１３（ｃ）に示すように、フッ酸
及び熱リン酸等のエッチング液を用いてサイドウォール
７０４を除去した後、ゲート電極７０２をマスクとして
半導体基板７００に対して、Ｎ型の不純物、例えばＡｓ
イオンを１０ＫｅＶの注入エネルギー及び５×１０¹⁵ｃ
ｍ^-2の高ドーズ量で注入することにより、第１の不純物
拡散層７０５よりも浅い領域にＮ型の第２の不純物拡散
層７０８を形成する。

【０１２０】第７の実施形態によると、サイドウォール
７０４を除去することにより該サイドウォール７０４の
下の酸化膜７０３を露出させ、その後、第２の不純物拡
散層７０８を形成するため半導体基板７００に対してイ
オン注入を行なうため、半導体基板７００における酸化
膜７０３の下側に不純物が注入される深さを浅くするこ
とができると共に不純物のゲート電極７０２の下側への
回り込みを抑制できるので、チャネル長の減少を防ぎつ
つ第２の不純物拡散層７０８の深さを浅くすることがで
きる。

【０１２１】また、第７の実施形態によると、サイドウ
ォール７０４又はシリサイド膜７０７の形成後に第２の
不純物拡散層７０８を形成するため、サイドウォール７
０４又はシリサイド膜７０７を形成するための低温熱処
理により不純物の増速拡散が生じることを防ぐことがで
きるので、第２の不純物拡散層７０８の深さをイオン注
入により不純物が注入された深さのまま浅く保つことが
できる。

【０１２２】また、第７の実施形態によると、イオン注
入した不純物を活性化するための熱処理の昇温レートを
約１００℃／ｓｅｃの高昇温レートにするため、イオン
注入による半導体基板のダメージの回復を早めて増速拡
散を抑制することができると共に、イオン注入した不純
物を活性化するための熱処理を１０００℃以上の高温で
行なうため、不純物の固溶限界を上げてクラスタ化を抑
制することができる。このため、不純物が深い位置まで
移動することを防止できると共に不純物の活性化率を向
上させることができるので、第１の不純物拡散層７０５
の不純物濃度が基板深さ方向及び基板主面方向に亘って
所定の活性化濃度よりも高くなるようにすることができ
る共に、第１の不純物拡散層７０５における半導体基板
７００との接合部領域が急峻な不純物濃度の勾配、具体
的には１０⁶ ａｔｏｍ／ｃｍ³ μｍ以上の勾配を有する
ようにすることができる。その結果、第１の不純物拡散
層７０５の寄生抵抗の増大を抑制しつつ第１の不純物拡
散層７０５の深さを浅くすることができる。

【０１２３】また、第７の実施形態によると、ゲート電
極７０２及びソース・ドレイン領域の各表面部にシリサ
イド膜７０７が形成されるので、ゲート電極７０２及び
ソース・ドレイン領域の抵抗を低減することができると
共に、シリサイド膜７０７の形成にチタン膜及びコバル
ト膜の積層膜を用いているので、シリサイド膜７０７の
耐熱性が向上する。

【０１２４】さらに、第７の実施形態によると、第２の
不純物拡散層７０８を形成するための不純物のイオン注
入を高ドーズ量で行なうため、不純物の活性化熱処理を
行なうことなく第２の不純物拡散層７０８の不純物の活
性化濃度を高くすることができるので、第２の不純物拡
散層７０８の寄生抵抗の増大を抑制しつつ第２の不純物
拡散層７０８の深さを浅くすることができると共に工程
を簡単化できる。また、シリサイド膜７０７に高温の活
性化熱処理が加わることを防ぐことができるので、シリ
サイド膜７０７の信頼性が向上する。

【０１２５】尚、第７の実施形態において、第２の不純
物拡散層７０８を形成するためのＡｓイオンの注入を行
なった後に、Ｂイオンを３０ＫｅＶの注入エネルギー及
び１×１０¹³ｃｍ^-2のドーズ量で注入してもよい。この
ようにすると、第２の不純物拡散層７０８の下側に短チ
ャネル効果を抑制するポケット領域を自己整合的に容易
に形成できる。

【０１２６】また、第７の実施形態において、ゲート電
極７０２を形成するために多結晶シリコン膜を用いた
が、これに代えて、ポリメタル膜を用いてもよい。

【０１２７】また、第７の実施形態において、シリサイ
ド膜７０７の形成にチタン膜及びコバルト膜の積層膜７
０６を用いたが、これに代えて、チタン及びコバルトの
合金膜又はアルゴン・チタンをスパッタした後に堆積し
たチタン膜を用いてもよい。

【０１２８】また、第７の実施形態において、シリサイ
ド膜７０７を形成したが、これに代えて、ポリサイド膜
を形成してもよい。

【０１２９】また、第７の実施形態において、Ｐ型の半
導体基板７００を用いたが、これに代えて、Ｎ型の半導
体基板を用いても同等の効果が得られる。

【０１３０】

【発明の効果】本発明に係る半導体装置によると、第２
の不純物拡散層の活性化濃度が基板深さ方向及び基板主
面方向に亘って所定の活性化濃度よりも高く設定されて
いると共に、第２の不純物拡散層における半導体基板と
の接合部領域が急峻な不純物濃度の勾配を有しているた
め、第２の不純物拡散層の寄生抵抗の増大を抑制しつつ
第２の不純物拡散層の深さを浅くすることができる。

【０１３１】本発明の第１の半導体装置の製造方法によ
ると、ゲート電極を形成した後に半導体基板の上に全面
に亘って酸化膜を堆積し、その後、不純物拡散層を形成
するための不純物のイオン注入を行なうため、不純物の
注入される深さを浅くすることができると共に不純物の
ゲート電極の下側への回り込みを抑制できるので、チャ
ネル長の減少を防ぎつつ不純物拡散層の深さを浅くする
ことができる。

【０１３２】第１の半導体装置の製造方法において、不
純物拡散層形成工程が、不純物のイオン注入工程の後
に、半導体基板を約１００℃／ｓｅｃの昇温レートで約
１０００〜１０５０℃の温度に加熱した後、該温度下で
約１０秒間保持する熱処理工程を有していると、イオン
注入した不純物を活性化するための熱処理の昇温レート
が約１００℃／ｓｅｃの高昇温レートであるため、イオ
ン注入による半導体基板のダメージの回復を早めて増速
拡散を抑制することができると共に、イオン注入した不
純物を活性化するための熱処理を１０００℃以上の高温
で行なうため、不純物の固溶限界を上げてクラスタ化を
抑制することができる。このため、不純物が深い位置ま
で移動することを防止できると共に不純物の活性化率を
向上させることができるので、不純物拡散層の不純物濃
度が基板深さ方向及び基板主面方向に亘って所定の活性
化濃度よりも高くなるようにすることができる共に、不
純物拡散層における半導体基板との接合部領域が急峻な
不純物濃度の勾配、具体的には１０⁶ （ａｔｏｍ／ｃｍ
³ ）／μｍ以上の勾配を有するようにすることができ
る。その結果、不純物拡散層の寄生抵抗の増大を抑制し
つつ不純物拡散層の深さを浅くすることができる。

【０１３３】本発明の第２の半導体装置の製造方法によ
ると、サイドウォールを除去することにより該サイドウ
ォールの下の酸化膜を露出させ、その後、第２の不純物
拡散層を形成するための不純物のイオン注入を行なうた
め、半導体基板における酸化膜の下側に不純物が注入さ
れる深さを浅くすることができると共に不純物のゲート
電極の下側への回り込みを抑制できるので、チャネル長
の減少を防ぎつつ第２の不純物拡散層の深さを浅くする
ことができる。

【０１３４】また、第２の半導体装置の製造方法による
と、サイドウォールの形成後に第２の不純物拡散層を形
成するため、サイドウォールを形成するための低温熱処
理により第２の不純物拡散層において不純物の増速拡散
が生じることを防ぐことができるので、第２の不純物拡
散層の深さをイオン注入により不純物が注入された深さ
のまま浅く保つことができる。

【０１３５】第２の半導体装置の製造方法において、第
１の不純物拡散層形成工程及び第２の不純物拡散層形成
工程のうちの少なくとも１つの工程が、不純物のイオン
注入工程の後に、半導体基板を約１００℃／ｓｅｃの昇
温レートで約１０００〜１０５０℃の温度に加熱した
後、該温度下で約１０秒間保持する熱処理工程を有して
いると、イオン注入した不純物を活性化するための熱処
理の昇温レートが約１００℃／ｓｅｃの高昇温レートで
あるため、イオン注入による半導体基板のダメージの回
復を早めて増速拡散を抑制することができると共に、イ
オン注入した不純物を活性化するための熱処理を１００
０℃以上の高温で行なうため、不純物の固溶限界を上げ
てクラスタ化を抑制することができる。このため、不純
物が深い位置まで移動することを防止できると共に不純
物の活性化率を向上させることができるので、第１の不
純物拡散層又は第２の不純物拡散層の不純物濃度が基板
深さ方向及び基板主面方向に亘って所定の活性化濃度よ
りも高くなるようにすることができる共に、第１の不純
物拡散層又は第２の不純物拡散層における半導体基板と
の接合部領域が急峻な不純物濃度の勾配、具体的には１
０⁶ （ａｔｏｍ／ｃｍ³ ）／μｍ以上の勾配を有するよ
うにすることができるので、第１の不純物拡散層又は第
２の不純物拡散層の寄生抵抗の増大を抑制しつつ第１の
不純物拡散層又は第２の不純物拡散層の深さを浅くする
ことができる。

【０１３６】第２の半導体装置の製造方法において、第
２の不純物拡散層形成工程が、高ドーズ量で不純物をイ
オン注入する工程を含むと、不純物の活性化熱処理を行
なうことなく第２の不純物拡散層の不純物の活性化濃度
を高くすることができるので、第２の不純物拡散層の寄
生抵抗の増大を抑制しつつ第２の不純物拡散層の深さを
浅くすることができると共に工程を簡単化でき、また、
他の部材に熱処理が加わることによる信頼性の低下を防
止できる。

【０１３７】第２の半導体装置の製造方法において、第
２の不純物拡散層形成工程の後に、半導体基板のソース
・ドレイン領域の表面部にシリサイド膜を形成するシリ
サイド化工程をさらに備えていると、ソース・ドレイン
領域の抵抗を低減することができる。

【０１３８】第２の半導体装置の製造方法において、第
１の不純物拡散層形成工程と第２の不純物拡散層形成工
程との間に、半導体基板のソース・ドレイン領域の表面
部にシリサイド膜を形成するシリサイド化工程をさらに
備えていると、ソース・ドレイン領域の抵抗を低減する
ことができると共に、シリサイド膜の形成後に第２の不
純物拡散層を形成するため、シリサイド膜を形成するた
めの低温熱処理により不純物の増速拡散が生じることを
防ぐことができるので、第２の不純物拡散層の深さをイ
オン注入により不純物が注入された深さのまま浅く保つ
ことができる。

【０１３９】第２の半導体装置の製造方法のシリサイド
化工程において堆積する金属膜が、チタン膜又はコバル
ト膜であると、半導体基板のソース・ドレイン領域の表
面部にシリサイド膜を確実に形成することができる。

【０１４０】第２の半導体装置の製造方法のシリサイド
化工程において堆積する金属膜が、チタン膜とコバルト
膜との積層膜又はチタンとコバルトとの合金膜である
と、半導体基板のソース・ドレイン領域の表面部に形成
されるシリサイド膜の耐熱性が向上するので、後に行な
う第２の不純物拡散層を形成するための活性化熱処理等
に対するシリサイド膜の信頼性が向上する。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体装置の断面図であ
る。

【図２】（ａ）は第１の実施形態に係る半導体装置の不
純物拡散層における基板深さ方向の不純物濃度分布を示
す図であり、（ｂ）は第１の実施形態に係る半導体装置
の不純物拡散層における基板主面方向の不純物濃度分布
を示す図である。

【図３】（ａ）〜（ｃ）は、第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図４】第２の実施形態に係る半導体装置の製造方法に
用いられる不純物の活性化熱処理における温度変化を示
す図である。

【図５】（ａ）〜（ｄ）は、第３の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図６】（ａ）〜（ｃ）は、第４の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図７】（ａ）〜（ｃ）は、第４の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｃ）は、第５の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図９】（ａ）、（ｂ）は、第５の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【図１０】（ａ）〜（ｃ）は、第６の実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。

【図１１】（ａ）〜（ｃ）は、第６の実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。

【図１２】（ａ）〜（ｃ）は、第７の実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。

【図１３】（ａ）〜（ｃ）は、第７の実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。

【図１４】（ａ）〜（ｃ）は、従来の半導体装置の製造
方法の各工程を示す断面図である。

【図１５】（ａ）、（ｂ）は、従来の半導体装置の製造
方法の各工程を示す断面図である。

【図１６】従来の半導体装置の断面図である。

【図１７】（ａ）は従来の半導体装置の不純物拡散層に
おける基板深さ方向の不純物濃度分布を示す図であり、
（ｂ）は従来の半導体装置の不純物拡散層における基板
主面方向の不純物濃度分布を示す図である。

【符号の説明】

１００ 半導体基板 １０１ ゲート酸化膜 １０２ ゲート電極 １０３ 第１の不純物拡散層 １０４ 第２の不純物拡散層 ２００ 半導体基板 ２０１ ゲート酸化膜 ２０２ ゲート電極 ２０３ 酸化膜 ２０４ 第１の不純物拡散層 ２０５ サイドウォール ２０６ 第２の不純物拡散層 ３００ 半導体基板 ３０１ ゲート酸化膜 ３０２ ゲート電極 ３０３ 酸化膜 ３０４ サイドウォール ３０５ 第１の不純物拡散層 ３０６ 第２の不純物拡散層 ４００ 半導体基板 ４０１ ゲート酸化膜 ４０２ ゲート電極 ４０３ 酸化膜 ４０４ 第１のサイドウォール ４０５ 第１の不純物拡散層 ４０６ 第２の不純物拡散層 ４０７ 第２のサイドウォール ４０８ シリサイド膜 ５００ 半導体基板 ５０１ ゲート酸化膜 ５０２ ゲート電極 ５０３ 酸化膜 ５０４ サイドウォール ５０５ 第１の不純物拡散層 ５０６ シリサイド膜 ５０７ 第２の不純物拡散層 ６００ 半導体基板 ６０１ ゲート酸化膜 ６０２ ゲート電極 ６０３ 酸化膜 ６０４ サイドウォール ６０５ 第１の不純物拡散層 ６０６ チタン膜及びコバルト膜の積層膜 ６０７ シリサイド膜 ６０８ 第２の不純物拡散層 ７００ 半導体基板 ７０１ ゲート酸化膜 ７０２ ゲート電極 ７０３ 酸化膜 ７０４ サイドウォール ７０５ 第１の不純物拡散層 ７０６ チタン膜及びコバルト膜の積層膜 ７０７ シリサイド膜 ７０８ 第２の不純物拡散層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田中 紳二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F040 DA01 DA02 DA13 EC07 EC13 EF02 EH02 EM01 FA07 FA10 FB02 FC11 FC21 FC22

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の主面上にゲー
   ト絶縁膜を介して形成されたゲート電極と、 前記半導体基板のソース・ドレイン領域に形成された第
   ２導電型の第１の不純物拡散層と、 前記半導体基板における前記第１の不純物拡散層よりも
   チャネル領域に近い領域に形成され、前記第１の不純物
   拡散層よりも浅い第２導電型の第２の不純物拡散層とを
   備え、 前記第２の不純物拡散層の活性化濃度は、基板深さ方向
   及び基板主面方向に亘って所定の活性化濃度よりも高く
   設定されていると共に、前記第２の不純物拡散層におけ
   る前記半導体基板との接合部領域は急峻な不純物濃度の
   勾配を有していることを特徴とする半導体装置。
2. 【請求項２】 第１導電型の半導体基板の上にゲート絶
   縁膜を介してゲート電極を選択的に形成するゲート電極
   形成工程と、 前記半導体基板の上に全面に亘って酸化膜を堆積する酸
   化膜堆積工程と、 前記半導体基板に対して、前記ゲート電極をマスクとし
   て第２導電型の不純物をイオン注入することにより、第
   ２導電型の不純物拡散層を形成する不純物拡散層形成工
   程とを備えていることを特徴とする半導体装置の製造方
   法。
3. 【請求項３】 前記不純物拡散層形成工程は、不純物の
   イオン注入工程の後に、前記半導体基板を約１００℃／
   ｓｅｃの昇温レートで約１０００〜１０５０℃の温度に
   加熱した後、該温度下で約１０秒間保持する熱処理工程
   を有していることを特徴とする請求項２に記載の半導体
   装置の製造方法。
4. 【請求項４】 第１導電型の半導体基板の上にゲート絶
   縁膜を介してゲート電極を選択的に形成するゲート電極
   形成工程と、 前記半導体基板の上に全面に亘って酸化膜を堆積する酸
   化膜堆積工程と、 前記ゲート電極の両側面にサイドウォールを形成するサ
   イドウォール形成工程と、 前記半導体基板に対して、前記ゲート電極及びサイドウ
   ォールをマスクとして第２導電型の不純物をイオン注入
   することにより、第２導電型の第１の不純物拡散層を形
   成する第１の不純物拡散層形成工程と、 前記サイドウォールを除去した後、前記半導体基板に対
   して、前記ゲート電極をマスクとして第２導電型の不純
   物をイオン注入することにより、前記第１の不純物拡散
   層よりも浅い領域に、第２導電型の第２の不純物拡散層
   を形成する第２の不純物拡散層形成工程とを備えている
   ことを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記第１の不純物拡散層形成工程及び第
   ２の不純物拡散層形成工程のうちの少なくとも１つの工
   程は、不純物のイオン注入工程の後に、前記半導体基板
   を約１００℃／ｓｅｃの昇温レートで約１０００〜１０
   ５０℃の温度に加熱した後、該温度下で約１０秒間保持
   する熱処理工程を有していることを特徴とする請求項４
   に記載の半導体装置の製造方法。
6. 【請求項６】 前記第２の不純物拡散層形成工程は、高
   ドーズ量で不純物をイオン注入する工程を含むことを特
   徴とする請求項４に記載の半導体装置の製造方法。
7. 【請求項７】 前記第２の不純物拡散層形成工程の後
   に、 前記半導体基板の上に露出する前記酸化膜を除去する酸
   化膜除去工程と、 前記ゲート電極の両側面にサイドウォールを再び形成す
   るサイドウォール再形成工程と、 前記半導体基板の上に全面に亘って金属膜を堆積した
   後、熱処理により前記金属膜と前記半導体基板とを反応
   させて、前記半導体基板のソース・ドレイン領域の表面
   部にシリサイド膜を自己整合的に形成するシリサイド化
   工程とをさらに備えていることを特徴とする請求項４に
   記載の半導体装置の製造方法。
8. 【請求項８】 前記第１の不純物拡散層形成工程と前記
   第２の不純物拡散層形成工程との間に、 前記半導体基板の上に露出する前記酸化膜を除去する酸
   化膜除去工程と、 前記半導体基板の上に全面に亘って金属膜を堆積した
   後、熱処理により前記金属膜と前記半導体基板とを反応
   させて、前記半導体基板のソース・ドレイン領域の表面
   部にシリサイド膜を自己整合的に形成するシリサイド化
   工程とをさらに備えていることを特徴とする請求項４に
   記載の半導体装置の製造方法。
9. 【請求項９】 前記シリサイド化工程において堆積する
   金属膜は、チタン膜又はコバルト膜であることを特徴と
   する請求項７又は８に記載の半導体装置の製造方法。
10. 【請求項１０】 前記シリサイド化工程において堆積す
    る金属膜は、チタン膜とコバルト膜との積層膜又はチタ
    ンとコバルトとの合金膜であることを特徴とする請求項
    ７又は８に記載の半導体装置の製造方法。