JP2000100938A - 半導体装置の多層配線構造 - Google Patents
半導体装置の多層配線構造Info
- Publication number
- JP2000100938A JP2000100938A JP11251121A JP25112199A JP2000100938A JP 2000100938 A JP2000100938 A JP 2000100938A JP 11251121 A JP11251121 A JP 11251121A JP 25112199 A JP25112199 A JP 25112199A JP 2000100938 A JP2000100938 A JP 2000100938A
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact hole
- insulating film
- conductive plug
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005530 etching Methods 0.000 claims description 52
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 34
- 239000002131 composite material Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 27
- 229910000838 Al alloy Inorganic materials 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 230000002265 prevention Effects 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 238000010276 construction Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- 238000004904 shortening Methods 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910001069 Ti alloy Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910001199 N alloy Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53233—Copper alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】配線間隔を縮められ、さらなる高集積化を図れ
るような多層配線の技術を提供する。 【解決手段】絶縁膜106を貫通するコンタクトホール内
に形成された導電性プラグ108a,108bと、導電性プラグ1
08a,108bに接触する配線パターン110及びその他の配線
パターン112を有する第１配線層と、その上の絶縁膜116
を貫通して配線パターン110を露出させるコンタクトホ
ール内の導電性プラグ118aと、絶縁膜116を貫通して配
線パターン110,112間に位置した導電性プラグ108bを露
出させるコンタクトホール内の導電性プラグ118bと、こ
れら導電性プラグ118a,118bに接触する配線パターン12
0,122を有する第２配線層と、をもつ構造及び製法とす
る。上下層の導電性プラグ108b,118bをつなぐコンタク
トパッドがいらないので、配線パターン間マージンが少
なくてすむ。
るような多層配線の技術を提供する。 【解決手段】絶縁膜106を貫通するコンタクトホール内
に形成された導電性プラグ108a,108bと、導電性プラグ1
08a,108bに接触する配線パターン110及びその他の配線
パターン112を有する第１配線層と、その上の絶縁膜116
を貫通して配線パターン110を露出させるコンタクトホ
ール内の導電性プラグ118aと、絶縁膜116を貫通して配
線パターン110,112間に位置した導電性プラグ108bを露
出させるコンタクトホール内の導電性プラグ118bと、こ
れら導電性プラグ118a,118bに接触する配線パターン12
0,122を有する第２配線層と、をもつ構造及び製法とす
る。上下層の導電性プラグ108b,118bをつなぐコンタク
トパッドがいらないので、配線パターン間マージンが少
なくてすむ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、半導体基板上の多層配線構造
と製法に関する。
の製造方法に係り、特に、半導体基板上の多層配線構造
と製法に関する。
【０００２】
【従来の技術】ディープサブミクロン(deep submicron)
時代の到来で半導体装置の集積度はいっそう高められて
いるが、その結果、構成素子はさらに縮小されている。
そして、素子間を連結するための導電性プラグの大きさ
や、金属配線間の間隔及び線幅も小さくしなければなら
ないため、製造工程において、Ｗ−プラグ、Ａｌ−リフ
ロー、ＣＭＰ(chemical mechanical polishing)工程を
組み合わせた多層配線技術が要求されている。
時代の到来で半導体装置の集積度はいっそう高められて
いるが、その結果、構成素子はさらに縮小されている。
そして、素子間を連結するための導電性プラグの大きさ
や、金属配線間の間隔及び線幅も小さくしなければなら
ないため、製造工程において、Ｗ−プラグ、Ａｌ−リフ
ロー、ＣＭＰ(chemical mechanical polishing)工程を
組み合わせた多層配線技術が要求されている。
【０００３】図９〜１４は多層配線構造の製造方法を順
に示した工程図で、これを参照して製造方法を５段階に
区分し説明する。
に示した工程図で、これを参照して製造方法を５段階に
区分し説明する。
【０００４】図９に示す第１段階では、半導体基板１０
の素子分離領域にフィールド酸化膜１２を形成して能動
素子のアクティブ領域を画定し、そして、基板１０に不
純物注入し拡散させて活性領域１４を形成する。次い
で、フィールド酸化膜１２上を含めて基板１０上に第１
絶縁膜１６を形成し、そして、活性領域１４の所定部分
を露出させるために第１絶縁膜１６を選択食刻し、第１
及び第２コンタクトホールｈ１，ｈ２を形成する。
の素子分離領域にフィールド酸化膜１２を形成して能動
素子のアクティブ領域を画定し、そして、基板１０に不
純物注入し拡散させて活性領域１４を形成する。次い
で、フィールド酸化膜１２上を含めて基板１０上に第１
絶縁膜１６を形成し、そして、活性領域１４の所定部分
を露出させるために第１絶縁膜１６を選択食刻し、第１
及び第２コンタクトホールｈ１，ｈ２を形成する。
【０００５】図１０に示す第２段階では、第１及び第２
コンタクトホールｈ１，ｈ２を埋める導電性膜１８を第
１絶縁膜１６上に形成する。
コンタクトホールｈ１，ｈ２を埋める導電性膜１８を第
１絶縁膜１６上に形成する。
【０００６】図１１に示す第３段階では、第１絶縁膜１
６の表面に達するまで導電性膜１８をＣＭＰ（又はエッ
チバック）処理し、第１及び第２コンタクトホールｈ
１，ｈ２の内部に第１及び第２導電性プラグ１８ａ，１
８ｂを形成する。次いで、導電性プラグ１８ａ，１８ｂ
に接触する配線膜を第１絶縁膜１６上に形成し、これを
選択食刻して、第１導電性プラグ１８aに接続する第１
配線パターン２０、第２導電性プラグ１８bに接続する
コンタクトパッド２２、及び第２配線パターン２４を同
時に形成する。その第１配線パターン２０は、上下に配
設される２個の導電性プラグに対する連結媒介の役割を
もつ配線層となり、コンタクトプラグ２２は、上下に配
設される２個の導電性プラグに対する連結媒介の役割を
もち、第２配線パターン２４は、その他の配線層であ
る。
６の表面に達するまで導電性膜１８をＣＭＰ（又はエッ
チバック）処理し、第１及び第２コンタクトホールｈ
１，ｈ２の内部に第１及び第２導電性プラグ１８ａ，１
８ｂを形成する。次いで、導電性プラグ１８ａ，１８ｂ
に接触する配線膜を第１絶縁膜１６上に形成し、これを
選択食刻して、第１導電性プラグ１８aに接続する第１
配線パターン２０、第２導電性プラグ１８bに接続する
コンタクトパッド２２、及び第２配線パターン２４を同
時に形成する。その第１配線パターン２０は、上下に配
設される２個の導電性プラグに対する連結媒介の役割を
もつ配線層となり、コンタクトプラグ２２は、上下に配
設される２個の導電性プラグに対する連結媒介の役割を
もち、第２配線パターン２４は、その他の配線層であ
る。
【０００７】このとき、第１配線パターン２０、コンタ
クトパッド２２、第２配線パターン２４の各間は間隔Ｅ
ほど離隔させて形成され、これにより短絡が防止されて
いる。間隔Ｅは、露光システムの解像度と、配線２０，
２２，２４を形成する元の配線膜の食刻能力とを考慮し
て、通常は０．４μｍ以上のサイズを維持するようにし
ている。
クトパッド２２、第２配線パターン２４の各間は間隔Ｅ
ほど離隔させて形成され、これにより短絡が防止されて
いる。間隔Ｅは、露光システムの解像度と、配線２０，
２２，２４を形成する元の配線膜の食刻能力とを考慮し
て、通常は０．４μｍ以上のサイズを維持するようにし
ている。
【０００８】図１２に示す第４段階では、第１及び第２
配線パターン２０，２４及びコンタクトパッド２２の上
に第２絶縁膜２６を形成して選択食刻し、第１配線パタ
ーン２０及びコンタクトパッド２２の所定部分を露出さ
せる第３及び第４コンタクトホールｈ３，ｈ４を形成す
る。
配線パターン２０，２４及びコンタクトパッド２２の上
に第２絶縁膜２６を形成して選択食刻し、第１配線パタ
ーン２０及びコンタクトパッド２２の所定部分を露出さ
せる第３及び第４コンタクトホールｈ３，ｈ４を形成す
る。
【０００９】以上においてコンタクトパッド２２は、第
２コンタクトホールｈ２及び第４コンタクトホールｈ４
よりも広い断面積をもつように形成される。その理由
は、フォト工程における上下層のアライメント誤差用
に、オーバーラップマージンＣを考慮してあるからであ
る。
２コンタクトホールｈ２及び第４コンタクトホールｈ４
よりも広い断面積をもつように形成される。その理由
は、フォト工程における上下層のアライメント誤差用
に、オーバーラップマージンＣを考慮してあるからであ
る。
【００１０】図１３に示す第５段階では、前述の工程と
同様にして、第３及び第４コンタクトホールｈ３，ｈ４
内の第３及び第４導電性プラグ２８ａ，２８ｂを形成
し、そしてその上に配線膜を形成し選択食刻すること
で、第３導電性プラグ２８ａに接続する第３配線パター
ン３０、及び第４導電性プラグ２８ｂに接続する第４配
線パターン３２を同時に形成する。
同様にして、第３及び第４コンタクトホールｈ３，ｈ４
内の第３及び第４導電性プラグ２８ａ，２８ｂを形成
し、そしてその上に配線膜を形成し選択食刻すること
で、第３導電性プラグ２８ａに接続する第３配線パター
ン３０、及び第４導電性プラグ２８ｂに接続する第４配
線パターン３２を同時に形成する。
【００１１】つまり、半導体基板１０上の絶縁膜１６
に、活性領域１４を部分的に露出させるコンタクトホー
ルｈ１，ｈ２を形成し、これらコンタクトホールｈ１，
ｈ２内に導電性プラグ１８ａ，１８ｂを充填する。さら
に、第１の絶縁膜１６上には、導電性プラグ１８ａ，１
８ｂと接続する配線パターン２０及びコンタクトパッド
２２を含めて第１の配線層を形成し、その上に第２の絶
縁膜２６を形成する。続いて、第２の絶縁膜２６に、配
線パターン２０及びコンタクトパッド２２を露出させる
コンタクトホールｈ３，ｈ４を形成し、これらコンタク
トホールｈ３，ｈ４に導電性プラグ２８ａ，２８ｂを充
填する。そして、第２の絶縁膜２６上に、導電性プラグ
２８ａ，２８ｂと接続する配線パターン３０，３２を含
む第２の配線層を形成する。これにより、多層配線構造
が形作られる。
に、活性領域１４を部分的に露出させるコンタクトホー
ルｈ１，ｈ２を形成し、これらコンタクトホールｈ１，
ｈ２内に導電性プラグ１８ａ，１８ｂを充填する。さら
に、第１の絶縁膜１６上には、導電性プラグ１８ａ，１
８ｂと接続する配線パターン２０及びコンタクトパッド
２２を含めて第１の配線層を形成し、その上に第２の絶
縁膜２６を形成する。続いて、第２の絶縁膜２６に、配
線パターン２０及びコンタクトパッド２２を露出させる
コンタクトホールｈ３，ｈ４を形成し、これらコンタク
トホールｈ３，ｈ４に導電性プラグ２８ａ，２８ｂを充
填する。そして、第２の絶縁膜２６上に、導電性プラグ
２８ａ，２８ｂと接続する配線パターン３０，３２を含
む第２の配線層を形成する。これにより、多層配線構造
が形作られる。
【００１２】この製法による構造において、図１３から
わかるように、第４導電性プラグ２８ｂの幅が“Ａ”
で、オーバーラップマージンが“Ｃ”であれば、コンタ
クトパッド２２の幅は“Ａ＋(２×Ｃ)”のサイズを有す
る。これに各配線パターンとの間隔として“Ｅ”が加わ
るので、第１配線パターン２０と第２配線パターン２４
との間は、“Ａ＋(２×Ｃ)＋(２×Ｅ)”の長さをもつ。
わかるように、第４導電性プラグ２８ｂの幅が“Ａ”
で、オーバーラップマージンが“Ｃ”であれば、コンタ
クトパッド２２の幅は“Ａ＋(２×Ｃ)”のサイズを有す
る。これに各配線パターンとの間隔として“Ｅ”が加わ
るので、第１配線パターン２０と第２配線パターン２４
との間は、“Ａ＋(２×Ｃ)＋(２×Ｅ)”の長さをもつ。
【００１３】図１４は、このようなデザインルールに基
づき製造される図１３の構造の平面レイアウトを示して
いる。ここには、第３及び第４配線パターン３０，３２
の下層部分を示してある。図示のように、第１配線パタ
ーン２０、コンタクトパッド２２、第２配線パターン２
５は間隔Ｅをおいて配設されている。そして、第２導電
性プラグ１８ｂと第４導電性プラグ２８ｂとは、コンタ
クトパッド２２の上下同位置に設計されていることがわ
かる。
づき製造される図１３の構造の平面レイアウトを示して
いる。ここには、第３及び第４配線パターン３０，３２
の下層部分を示してある。図示のように、第１配線パタ
ーン２０、コンタクトパッド２２、第２配線パターン２
５は間隔Ｅをおいて配設されている。そして、第２導電
性プラグ１８ｂと第４導電性プラグ２８ｂとは、コンタ
クトパッド２２の上下同位置に設計されていることがわ
かる。
【００１４】
【発明が解決しようとする課題】上記のように、第２導
電性プラグ１８ｂと第４導電性プラグ２８ｂとを電気的
に接続するためのコンタクトパッド２２を形成すると
き、アライメント誤差を考慮してコンタクトパッド２２
のサイズをオーバーラップマージンＣだけ大きくするこ
とが必須である。したがって、コンタクトパッド２２の
幅を“Ａ＋２Ｃ”以下に減少させることは現在不可避で
あり、第１配線パターン２０と第２配線パターン２４と
の間を“Ａ＋２Ｃ＋２Ｅ”以下にすることができない。
電性プラグ１８ｂと第４導電性プラグ２８ｂとを電気的
に接続するためのコンタクトパッド２２を形成すると
き、アライメント誤差を考慮してコンタクトパッド２２
のサイズをオーバーラップマージンＣだけ大きくするこ
とが必須である。したがって、コンタクトパッド２２の
幅を“Ａ＋２Ｃ”以下に減少させることは現在不可避で
あり、第１配線パターン２０と第２配線パターン２４と
の間を“Ａ＋２Ｃ＋２Ｅ”以下にすることができない。
【００１５】さらなる高密度化を進めるうえで、このよ
うな配線間隔が改善点としてあげられている。
うな配線間隔が改善点としてあげられている。
【００１６】
【課題を解決するための手段】本発明では、コンタクト
パッドを形成せずに、下層の導電性プラグと上層の導電
性プラグとを直接接続する構造及び製造方法とする。す
なわち、コンタクトパッドがあると、そのサイズは、下
層の導電性プラグとコンタクトパッドとのアライメント
マージン及びコンタクトパッドと上層の導電性プラグと
のアライメントマージンの両方を加味したものでなけれ
ばならない。一方、コンタクトパッドを外せば、上下層
の導電性プラグどうしのアライメントマージンだけを考
えればよいので、より少ないマージンですみ、これに関
する配線間隔を縮められることになる。
パッドを形成せずに、下層の導電性プラグと上層の導電
性プラグとを直接接続する構造及び製造方法とする。す
なわち、コンタクトパッドがあると、そのサイズは、下
層の導電性プラグとコンタクトパッドとのアライメント
マージン及びコンタクトパッドと上層の導電性プラグと
のアライメントマージンの両方を加味したものでなけれ
ばならない。一方、コンタクトパッドを外せば、上下層
の導電性プラグどうしのアライメントマージンだけを考
えればよいので、より少ないマージンですみ、これに関
する配線間隔を縮められることになる。
【００１７】このような本発明の多層配線構造は、第１
の絶縁膜を貫通して半導体基板の活性領域を露出させる
多数の第１及び第２のコンタクトホールと、これら第１
及び第２のコンタクトホール内に形成された導電性プラ
グと、第１の絶縁膜上に形成され、第１のコンタクトホ
ール内の導電性プラグに接触する配線パターンを少なく
とも有する第１の配線層と、これら第１の絶縁膜及び第
１の配線層上に順に形成された食刻防止膜及び第２の絶
縁膜と、これら第２の絶縁膜及び食刻防止膜を貫通して
第１の配線層を露出させる第３のコンタクトホールと、
第２の絶縁膜及び食刻防止膜を貫通して、第１の配線層
の配線パターン間に位置した第２のコンタクトホールを
露出させる第４のコンタクトホールと、これら第３及び
第４のコンタクトホール内に形成された導電性プラグ
と、第２の絶縁膜上に形成され、第３及び第４のコンタ
クトホール内の導電性プラグに接触する配線パターンを
少なくとも有する第２の配線層と、をもつことを特徴と
する。
の絶縁膜を貫通して半導体基板の活性領域を露出させる
多数の第１及び第２のコンタクトホールと、これら第１
及び第２のコンタクトホール内に形成された導電性プラ
グと、第１の絶縁膜上に形成され、第１のコンタクトホ
ール内の導電性プラグに接触する配線パターンを少なく
とも有する第１の配線層と、これら第１の絶縁膜及び第
１の配線層上に順に形成された食刻防止膜及び第２の絶
縁膜と、これら第２の絶縁膜及び食刻防止膜を貫通して
第１の配線層を露出させる第３のコンタクトホールと、
第２の絶縁膜及び食刻防止膜を貫通して、第１の配線層
の配線パターン間に位置した第２のコンタクトホールを
露出させる第４のコンタクトホールと、これら第３及び
第４のコンタクトホール内に形成された導電性プラグ
と、第２の絶縁膜上に形成され、第３及び第４のコンタ
クトホール内の導電性プラグに接触する配線パターンを
少なくとも有する第２の配線層と、をもつことを特徴と
する。
【００１８】この構造における食刻防止膜は、窒化膜又
は窒化酸化膜とするとよい。また、各導電性プラグは、
Ｔｉ／ＴｉＮの障壁金属膜とＷを組み合わせた複合膜、
ポリシリコン、ポリサイドのいずれかとし、各配線層
は、ＴｉＮとＴｉとＡｌ合金のなかの組み合わせからな
る複合膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサ
イドのいずれかとすることができる。特に、ＴｉＮとＴ
ｉとＡｌ合金の組み合わせからなる複合膜とする場合
は、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮの積
層膜とするとよい。各絶縁膜は、酸化膜からなるものと
することができる。
は窒化酸化膜とするとよい。また、各導電性プラグは、
Ｔｉ／ＴｉＮの障壁金属膜とＷを組み合わせた複合膜、
ポリシリコン、ポリサイドのいずれかとし、各配線層
は、ＴｉＮとＴｉとＡｌ合金のなかの組み合わせからな
る複合膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサ
イドのいずれかとすることができる。特に、ＴｉＮとＴ
ｉとＡｌ合金の組み合わせからなる複合膜とする場合
は、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮの積
層膜とするとよい。各絶縁膜は、酸化膜からなるものと
することができる。
【００１９】第２のコンタクトホール内の導電性プラグ
と第４のコンタクトホール内の導電性プラグとは、同じ
幅でもよい（集積性が最も良い）が、アライメントマー
ジンを考えて、第４のコンタクトホール内の導電性プラ
グの幅が第２のコンタクトホール内の導電性プラグの幅
よりも狭い、あるいは、第４のコンタクトホール内の導
電性プラグの幅が第２のコンタクトホール内の導電性プ
ラグの幅よりも広い構造とすることも可能である。
と第４のコンタクトホール内の導電性プラグとは、同じ
幅でもよい（集積性が最も良い）が、アライメントマー
ジンを考えて、第４のコンタクトホール内の導電性プラ
グの幅が第２のコンタクトホール内の導電性プラグの幅
よりも狭い、あるいは、第４のコンタクトホール内の導
電性プラグの幅が第２のコンタクトホール内の導電性プ
ラグの幅よりも広い構造とすることも可能である。
【００２０】この他にも、本発明の多層配線構造は、半
導体基板上に順に形成された第１の絶縁膜、食刻停止
膜、第２の絶縁膜と、これら絶縁膜及び食刻停止膜を貫
通して半導体基板の活性領域を露出させる多数の第１及
び第２のコンタクトホールと、これら第１及び第２のコ
ンタクトホール内に形成された導電性プラグと、第２の
絶縁膜上に形成され、第１のコンタクトホール内の導電
性プラグに接触する配線パターンを少なくとも有する第
１の配線層と、これら第２の絶縁膜及び第１の配線層上
に形成された第３の絶縁膜と、この第３の絶縁膜を貫通
して第１の配線層を露出させる第３のコンタクトホール
と、第２のコンタクトホールよりも幅広とされて第３の
絶縁膜及び第２の絶縁膜を貫通し、第１の配線層の配線
パターン間に位置した第２のコンタクトホールを露出さ
せる第４のコンタクトホールと、これら第３及び第４の
コンタクトホール内に形成された導電性プラグと、第３
の絶縁膜上に形成され、第３及び第４のコンタクトホー
ル内の導電性プラグに接触する配線パターンを少なくと
も有する第２の配線層と、をもつことを特徴とする。
導体基板上に順に形成された第１の絶縁膜、食刻停止
膜、第２の絶縁膜と、これら絶縁膜及び食刻停止膜を貫
通して半導体基板の活性領域を露出させる多数の第１及
び第２のコンタクトホールと、これら第１及び第２のコ
ンタクトホール内に形成された導電性プラグと、第２の
絶縁膜上に形成され、第１のコンタクトホール内の導電
性プラグに接触する配線パターンを少なくとも有する第
１の配線層と、これら第２の絶縁膜及び第１の配線層上
に形成された第３の絶縁膜と、この第３の絶縁膜を貫通
して第１の配線層を露出させる第３のコンタクトホール
と、第２のコンタクトホールよりも幅広とされて第３の
絶縁膜及び第２の絶縁膜を貫通し、第１の配線層の配線
パターン間に位置した第２のコンタクトホールを露出さ
せる第４のコンタクトホールと、これら第３及び第４の
コンタクトホール内に形成された導電性プラグと、第３
の絶縁膜上に形成され、第３及び第４のコンタクトホー
ル内の導電性プラグに接触する配線パターンを少なくと
も有する第２の配線層と、をもつことを特徴とする。
【００２１】この構造でも、各導電性プラグは、Ｔｉ／
ＴｉＮの障壁金属膜とＷを組み合わせた複合膜、ポリシ
リコン、ポリサイドのいずれかとし、各配線層は、Ｔｉ
ＮとＴｉとＡｌ合金のなかの組み合わせからなる複合
膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサイドの
いずれかとすることができる。特に、ＴｉＮとＴｉとＡ
ｌ合金の組み合わせからなる複合膜とする場合は、Ｔｉ
／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮの積層膜とす
るとよい。食刻停止膜は、窒化膜又は窒化酸化膜からな
るものとすることができ、各絶縁膜は、酸化膜からなる
ものとすることができる。
ＴｉＮの障壁金属膜とＷを組み合わせた複合膜、ポリシ
リコン、ポリサイドのいずれかとし、各配線層は、Ｔｉ
ＮとＴｉとＡｌ合金のなかの組み合わせからなる複合
膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサイドの
いずれかとすることができる。特に、ＴｉＮとＴｉとＡ
ｌ合金の組み合わせからなる複合膜とする場合は、Ｔｉ
／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮの積層膜とす
るとよい。食刻停止膜は、窒化膜又は窒化酸化膜からな
るものとすることができ、各絶縁膜は、酸化膜からなる
ものとすることができる。
【００２２】本構造のように第４のコンタクトホール内
の導電性プラグを第２のコンタクトホール内の導電性プ
ラグよりも幅広としておくことで、アライメントマージ
ンが向上することになる。特に、第２及び第４のコンタ
クトホールの断面形状を四辺形とし、該第４のコンタク
トホールについて、第２のコンタクトホールの１辺を基
準にして他の３辺がはみ出すサイズとする、あるいは、
第２のコンタクトホールの全辺に対しはみ出すサイズと
することが可能である。
の導電性プラグを第２のコンタクトホール内の導電性プ
ラグよりも幅広としておくことで、アライメントマージ
ンが向上することになる。特に、第２及び第４のコンタ
クトホールの断面形状を四辺形とし、該第４のコンタク
トホールについて、第２のコンタクトホールの１辺を基
準にして他の３辺がはみ出すサイズとする、あるいは、
第２のコンタクトホールの全辺に対しはみ出すサイズと
することが可能である。
【００２３】以上のような多層配線構造を製造する製造
方法は、活性領域を備えた半導体基板上に第１の絶縁膜
を形成する段階と、この第１の絶縁膜を食刻し、活性領
域を露出させる多数の第１及び第２のコンタクトホール
を形成する段階と、これら第１及び第２のコンタクトホ
ール内に導電性プラグを形成する段階と、その導電性プ
ラグを形成した後に配線膜を形成して食刻し、第１のコ
ンタクトホール内の導電性プラグに接触する配線パター
ンを少なくとも有する第１の配線層を形成する段階と、
その第１の配線層を形成した後に食刻防止膜を形成し、
その上に第２の絶縁膜を形成する段階と、これら第２の
絶縁膜及び食刻防止膜を食刻し、第１の配線層を露出さ
せる第３のコンタクトホール及び第１の配線層の配線パ
ターン間にある第２のコンタクトホールを露出させる第
４のコンタクトホールを形成する段階と、これら第３及
び第４のコンタクトホール内に導電性プラグを形成する
段階と、その導電性プラグを形成した後に配線膜を形成
して食刻し、第３及び第４のコンタクトホール内の導電
性プラグに接触する配線パターンを少なくとも有する第
２の配線層を形成する段階と、を実施することを特徴と
する。
方法は、活性領域を備えた半導体基板上に第１の絶縁膜
を形成する段階と、この第１の絶縁膜を食刻し、活性領
域を露出させる多数の第１及び第２のコンタクトホール
を形成する段階と、これら第１及び第２のコンタクトホ
ール内に導電性プラグを形成する段階と、その導電性プ
ラグを形成した後に配線膜を形成して食刻し、第１のコ
ンタクトホール内の導電性プラグに接触する配線パター
ンを少なくとも有する第１の配線層を形成する段階と、
その第１の配線層を形成した後に食刻防止膜を形成し、
その上に第２の絶縁膜を形成する段階と、これら第２の
絶縁膜及び食刻防止膜を食刻し、第１の配線層を露出さ
せる第３のコンタクトホール及び第１の配線層の配線パ
ターン間にある第２のコンタクトホールを露出させる第
４のコンタクトホールを形成する段階と、これら第３及
び第４のコンタクトホール内に導電性プラグを形成する
段階と、その導電性プラグを形成した後に配線膜を形成
して食刻し、第３及び第４のコンタクトホール内の導電
性プラグに接触する配線パターンを少なくとも有する第
２の配線層を形成する段階と、を実施することを特徴と
する。
【００２４】この製造方法において食刻防止膜は、第２
の絶縁膜に対し１０：１以上の食刻選択比となる物質で
形成し、たとえば窒化膜又は窒化酸化膜で形成すること
ができる。
の絶縁膜に対し１０：１以上の食刻選択比となる物質で
形成し、たとえば窒化膜又は窒化酸化膜で形成すること
ができる。
【００２５】各導電性プラグは、Ｔｉ／ＴｉＮの障壁金
属膜とＷを組み合わせた複合膜、ポリシリコン、ポリサ
イドのいずれかで形成することができ、また、各配線層
は、ＴｉＮとＴｉとＡｌ合金のなかの組み合わせからな
る複合膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサ
イドのいずれかで形成することができる。特に、ＴｉＮ
とＴｉとＡｌ合金の組み合わせからなる複合膜を使用す
る場合、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮ
の積層膜とすることができる。各絶縁膜は、酸化膜で形
成するとよい。
属膜とＷを組み合わせた複合膜、ポリシリコン、ポリサ
イドのいずれかで形成することができ、また、各配線層
は、ＴｉＮとＴｉとＡｌ合金のなかの組み合わせからな
る複合膜、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリサ
イドのいずれかで形成することができる。特に、ＴｉＮ
とＴｉとＡｌ合金の組み合わせからなる複合膜を使用す
る場合、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡｌ／ＴｉＮ
の積層膜とすることができる。各絶縁膜は、酸化膜で形
成するとよい。
【００２６】第２のコンタクトホールと第４のコンタク
トホールとは、同じ幅で形成することもできるし、アラ
イメントマージンを考えれば、第４のコンタクトホール
の幅を第２のコンタクトホールの幅よりも狭く形成した
り、あるいは、第４のコンタクトホールの幅を第２のコ
ンタクトホールの幅よりも広く形成する手法とすること
もできる。
トホールとは、同じ幅で形成することもできるし、アラ
イメントマージンを考えれば、第４のコンタクトホール
の幅を第２のコンタクトホールの幅よりも狭く形成した
り、あるいは、第４のコンタクトホールの幅を第２のコ
ンタクトホールの幅よりも広く形成する手法とすること
もできる。
【００２７】第３及び第４のコンタクトホール内に導電
性プラグを形成する段階は、第３及び第４のコンタクト
ホールを埋める導電性膜を第２の絶縁膜上に形成する過
程と、この導電性膜に対し、第２の絶縁膜表面が露出す
るまで平坦化処理を施す過程と、を実行するものとする
とよい。その導電性膜の平坦化処理としては、ＣＭＰ工
程又はエッチバック工程を使用する。
性プラグを形成する段階は、第３及び第４のコンタクト
ホールを埋める導電性膜を第２の絶縁膜上に形成する過
程と、この導電性膜に対し、第２の絶縁膜表面が露出す
るまで平坦化処理を施す過程と、を実行するものとする
とよい。その導電性膜の平坦化処理としては、ＣＭＰ工
程又はエッチバック工程を使用する。
【００２８】この他にも、製造方法としては、活性領域
を備えた半導体基板上に第１の絶縁膜、食刻停止膜、第
２の絶縁膜を順に形成する段階と、これら絶縁膜及び食
刻停止膜を食刻し、活性領域を露出させる多数の第１及
び第２のコンタクトホールを形成する段階と、これら第
１及び第２のコンタクトホール内に導電性プラグを形成
する段階と、その導電性プラグを形成した後に配線膜を
形成して食刻し、第１のコンタクトホール内の導電性プ
ラグに接触する配線パターンを少なくとも有する第１の
配線層を形成する段階と、その第１の配線層を形成した
後に第３の絶縁膜を形成する段階と、第３の絶縁膜及び
第２の絶縁膜を食刻し、第１の配線層を露出させる第３
のコンタクトホール及び第２のコンタクトホールよりも
広い幅をもち第１の配線層の配線パターン間にある第２
のコンタクトホールを露出させる第４のコンタクトホー
ルを形成する段階と、これら第３及び第４のコンタクト
ホール内に導電性プラグを形成する段階と、その導電性
プラグを形成した後に配線膜を形成して食刻し、第３及
び第４のコンタクトホール内の導電性プラグに接触する
配線パターンを少なくとも有する第２の配線層を形成す
る段階と、を実施することを特徴とした製法もある。
を備えた半導体基板上に第１の絶縁膜、食刻停止膜、第
２の絶縁膜を順に形成する段階と、これら絶縁膜及び食
刻停止膜を食刻し、活性領域を露出させる多数の第１及
び第２のコンタクトホールを形成する段階と、これら第
１及び第２のコンタクトホール内に導電性プラグを形成
する段階と、その導電性プラグを形成した後に配線膜を
形成して食刻し、第１のコンタクトホール内の導電性プ
ラグに接触する配線パターンを少なくとも有する第１の
配線層を形成する段階と、その第１の配線層を形成した
後に第３の絶縁膜を形成する段階と、第３の絶縁膜及び
第２の絶縁膜を食刻し、第１の配線層を露出させる第３
のコンタクトホール及び第２のコンタクトホールよりも
広い幅をもち第１の配線層の配線パターン間にある第２
のコンタクトホールを露出させる第４のコンタクトホー
ルを形成する段階と、これら第３及び第４のコンタクト
ホール内に導電性プラグを形成する段階と、その導電性
プラグを形成した後に配線膜を形成して食刻し、第３及
び第４のコンタクトホール内の導電性プラグに接触する
配線パターンを少なくとも有する第２の配線層を形成す
る段階と、を実施することを特徴とした製法もある。
【００２９】この製造方法における食刻停止膜は、第２
の絶縁膜に対し１０：１以上の食刻選択比となる物質で
形成し、たとえば窒化膜又は窒化酸化膜とすることがで
きる。また、第１の配線層を形成した後に食刻防止膜を
形成し、その上に第３の絶縁膜を形成することも可能で
ある。
の絶縁膜に対し１０：１以上の食刻選択比となる物質で
形成し、たとえば窒化膜又は窒化酸化膜とすることがで
きる。また、第１の配線層を形成した後に食刻防止膜を
形成し、その上に第３の絶縁膜を形成することも可能で
ある。
【００３０】各導電性プラグは、Ｔｉ／ＴｉＮの障壁金
属膜とＷを組み合わせた複合膜、ポリシリコン、ポリサ
イドのいずれかで形成し、各配線層は、ＴｉＮとＴｉと
Ａｌ合金のなかの組み合わせからなる複合膜、Ａｌ合
金、Ｃｕ合金、ポリシリコン、ポリサイドのいずれかで
形成することができる。特に、ＴｉＮとＴｉとＡｌ合金
の組み合わせからなる複合膜とする場合、Ｔｉ／ＴｉＮ
／Ａｌの積層膜又はＡｌ／ＴｉＮの積層膜とするとよ
い。各絶縁膜は、酸化膜で形成することができる。
属膜とＷを組み合わせた複合膜、ポリシリコン、ポリサ
イドのいずれかで形成し、各配線層は、ＴｉＮとＴｉと
Ａｌ合金のなかの組み合わせからなる複合膜、Ａｌ合
金、Ｃｕ合金、ポリシリコン、ポリサイドのいずれかで
形成することができる。特に、ＴｉＮとＴｉとＡｌ合金
の組み合わせからなる複合膜とする場合、Ｔｉ／ＴｉＮ
／Ａｌの積層膜又はＡｌ／ＴｉＮの積層膜とするとよ
い。各絶縁膜は、酸化膜で形成することができる。
【００３１】第４のコンタクトホールの幅は、第２のコ
ンタクトホールの幅よりも広く形成するのがアライメン
トマージンの点でよい。特に、第２及び第４のコンタク
トホールの断面形状を四辺形とし、該第４のコンタクト
ホールについて、第２のコンタクトホールの１辺を基準
にして他の３辺がはみ出すサイズとして形成する、ある
いは、第２のコンタクトホールの全辺に対しはみ出すサ
イズとして形成するものとすることができる。
ンタクトホールの幅よりも広く形成するのがアライメン
トマージンの点でよい。特に、第２及び第４のコンタク
トホールの断面形状を四辺形とし、該第４のコンタクト
ホールについて、第２のコンタクトホールの１辺を基準
にして他の３辺がはみ出すサイズとして形成する、ある
いは、第２のコンタクトホールの全辺に対しはみ出すサ
イズとして形成するものとすることができる。
【００３２】第３及び第４のコンタクトホール内に導電
性プラグを形成する段階は、第３及び第４のコンタクト
ホールを埋める導電性膜を第３の絶縁膜上に形成する過
程と、この導電性膜に対し、第３の絶縁膜表面が露出す
るまで平坦化処理を施す過程と、を実行する手法とする
ことができる。その導電性膜の平坦化処理としては、Ｃ
ＭＰ工程又はエッチバック工程を使用する。
性プラグを形成する段階は、第３及び第４のコンタクト
ホールを埋める導電性膜を第３の絶縁膜上に形成する過
程と、この導電性膜に対し、第３の絶縁膜表面が露出す
るまで平坦化処理を施す過程と、を実行する手法とする
ことができる。その導電性膜の平坦化処理としては、Ｃ
ＭＰ工程又はエッチバック工程を使用する。
【００３３】
【発明の実施の形態】図１〜図３に、本発明の第１実施
形態による多層配線構造の製造工程を示し、図２に、そ
の平面レイアウト図を示している。これら図面を参照
し、その製造方法を３段階に大別して説明する。
形態による多層配線構造の製造工程を示し、図２に、そ
の平面レイアウト図を示している。これら図面を参照
し、その製造方法を３段階に大別して説明する。
【００３４】図１に示す第１段階では、半導体基板１０
０の素子分離領域にフィールド酸化膜１０２を形成して
能動素子のアクティブ領域を画定し、これに不純物をイ
オン注入し拡散させて活性領域１０４を形成する。次い
で、フィールド酸化膜１０２を含めて基板１００上に第
１絶縁膜１０６を形成した後に選択食刻し、活性領域１
０４の所定部分を露出させるように第１及び第２コンタ
クトホールｈ１，ｈ２を形成する。このときの第２コン
タクトホールｈ２の幅は“Ａ”である。
０の素子分離領域にフィールド酸化膜１０２を形成して
能動素子のアクティブ領域を画定し、これに不純物をイ
オン注入し拡散させて活性領域１０４を形成する。次い
で、フィールド酸化膜１０２を含めて基板１００上に第
１絶縁膜１０６を形成した後に選択食刻し、活性領域１
０４の所定部分を露出させるように第１及び第２コンタ
クトホールｈ１，ｈ２を形成する。このときの第２コン
タクトホールｈ２の幅は“Ａ”である。
【００３５】図２に示す第２段階では、第１及び第２コ
ンタクトホールｈ１，ｈ２を埋める導電性膜を第１絶縁
膜１０６上に形成し、これをＣＭＰ（又はエッチバッ
ク）処理して第１及び第２コンタクトホールｈ１，ｈ２
の内部に第１及び第２導電性プラグ１０８ａ，１０８ｂ
を形成する。次いで、これら導電性プラグ１０８ａ，１
０８ｂに接触する配線膜を第１絶縁膜１０６上に形成し
て選択食刻し、第１導電性プラグ１０８ａに接続する第
１配線パターン１１０とその他の第２配線パターン１１
２とをもつ第１配線層を形成するとともに、第２導電性
プラグ１０８ｂは露出させる。このとき、第１配線パタ
ーン１１０と第２配線パターン１１２とは、第２導電性
プラグ１０８ｂに対しそれぞれ間隔Ｂだけあけて形成さ
れ、短絡が防止される。
ンタクトホールｈ１，ｈ２を埋める導電性膜を第１絶縁
膜１０６上に形成し、これをＣＭＰ（又はエッチバッ
ク）処理して第１及び第２コンタクトホールｈ１，ｈ２
の内部に第１及び第２導電性プラグ１０８ａ，１０８ｂ
を形成する。次いで、これら導電性プラグ１０８ａ，１
０８ｂに接触する配線膜を第１絶縁膜１０６上に形成し
て選択食刻し、第１導電性プラグ１０８ａに接続する第
１配線パターン１１０とその他の第２配線パターン１１
２とをもつ第１配線層を形成するとともに、第２導電性
プラグ１０８ｂは露出させる。このとき、第１配線パタ
ーン１１０と第２配線パターン１１２とは、第２導電性
プラグ１０８ｂに対しそれぞれ間隔Ｂだけあけて形成さ
れ、短絡が防止される。
【００３６】この例における第１及び第２導電性プラグ
１０８ａ，１０８ｂは、Ｔｉ／ＴｉＮ材質の障壁金属膜
とＷを組み合わせた複合膜（たとえばＴｉ／ＴｉＮ／Ｗ
構造の複合膜）、ポリシリコン、ポリサイドのいずれか
とする。また、第１及び第２配線パターン１１０，１１
２は、ＴｉＮ、Ｔｉ、Ａｌ合金を組み合わせた複合膜
（たとえば、Ｔｉ／ＴｉＮ／Ａｌ構造の複合膜又はＡｌ
／ＴｉＮ構造の複合膜）、Ａｌ合金、Ｃｕ合金、ポリシ
リコン、ポリサイドのいずれかとする。このような第１
配線パターン１１０は、上下に配設される２つの導電性
プラグに対する連結媒介の役割をもち、第２配線パター
ン１１２は、その他の配線の役割をもつ。
１０８ａ，１０８ｂは、Ｔｉ／ＴｉＮ材質の障壁金属膜
とＷを組み合わせた複合膜（たとえばＴｉ／ＴｉＮ／Ｗ
構造の複合膜）、ポリシリコン、ポリサイドのいずれか
とする。また、第１及び第２配線パターン１１０，１１
２は、ＴｉＮ、Ｔｉ、Ａｌ合金を組み合わせた複合膜
（たとえば、Ｔｉ／ＴｉＮ／Ａｌ構造の複合膜又はＡｌ
／ＴｉＮ構造の複合膜）、Ａｌ合金、Ｃｕ合金、ポリシ
リコン、ポリサイドのいずれかとする。このような第１
配線パターン１１０は、上下に配設される２つの導電性
プラグに対する連結媒介の役割をもち、第２配線パター
ン１１２は、その他の配線の役割をもつ。
【００３７】この後、第２導電性プラグ１０８ｂの露出
面と第１及び第２配線パターン１１０，１１２を含めて
第１絶縁膜１０６上に、食刻防止膜１１４と第２絶縁膜
１１６を順に形成した後、これらを選択食刻して、第１
配線パターン１１０の所定部分と第２導電性プラグ１０
８ｂを露出させる第３及び第４コンタクトホールｈ３，
ｈ４を形成する。
面と第１及び第２配線パターン１１０，１１２を含めて
第１絶縁膜１０６上に、食刻防止膜１１４と第２絶縁膜
１１６を順に形成した後、これらを選択食刻して、第１
配線パターン１１０の所定部分と第２導電性プラグ１０
８ｂを露出させる第３及び第４コンタクトホールｈ３，
ｈ４を形成する。
【００３８】このとき、第４コンタクトホールｈ４は、
第２導電性プラグ１０８ｂの真上で幅Ａを有するように
形成される。この第４コンタクトホールｈ４は、場合に
応じて第２コンタクトホールｈ２の幅よりも小さく又は
大きく形成することもできる。ただし、第４コンタクト
ホールｈ４の幅を第２コンタクトホールｈ２よりも大き
くする場合、オーバーする幅が図１４に示したオーバー
ラップマージンＣよりも小さくなるようにしなければな
らない。
第２導電性プラグ１０８ｂの真上で幅Ａを有するように
形成される。この第４コンタクトホールｈ４は、場合に
応じて第２コンタクトホールｈ２の幅よりも小さく又は
大きく形成することもできる。ただし、第４コンタクト
ホールｈ４の幅を第２コンタクトホールｈ２よりも大き
くする場合、オーバーする幅が図１４に示したオーバー
ラップマージンＣよりも小さくなるようにしなければな
らない。
【００３９】当該工程において、第３及び第４コンタク
トホールｈ３，ｈ４の食刻用に食刻防止膜１１４を追加
形成する理由は、第３コンタクトホールｈ３と第４コン
タクトホールｈ４との食刻深さに差があるためである。
すなわち、食刻防止膜１１４のない状態で第２絶縁膜１
１６の食刻工程を進めれば、相対的に食刻量の少ない第
３コンタクトホールｈ３で露出する第１配線パターン１
１０がオーバーエッチされてしまうので、これを防ぐ方
が好ましいからである。したがって、食刻防止膜１１４
は第１及び第２絶縁膜１０６，１１６に対し食刻選択比
の高い物質とする。たとえば、第１及び第２絶縁膜１０
６，１１６が酸化膜（ＳｉＯ２）の系列であれば、食刻
防止膜１１４は窒化膜Ｓｉ３Ｎ４や窒化酸化膜ＳｉＯＮ
で形成し、絶縁膜対食刻防止膜の食刻選択比＝１０：１
の条件を設定する。
トホールｈ３，ｈ４の食刻用に食刻防止膜１１４を追加
形成する理由は、第３コンタクトホールｈ３と第４コン
タクトホールｈ４との食刻深さに差があるためである。
すなわち、食刻防止膜１１４のない状態で第２絶縁膜１
１６の食刻工程を進めれば、相対的に食刻量の少ない第
３コンタクトホールｈ３で露出する第１配線パターン１
１０がオーバーエッチされてしまうので、これを防ぐ方
が好ましいからである。したがって、食刻防止膜１１４
は第１及び第２絶縁膜１０６，１１６に対し食刻選択比
の高い物質とする。たとえば、第１及び第２絶縁膜１０
６，１１６が酸化膜（ＳｉＯ２）の系列であれば、食刻
防止膜１１４は窒化膜Ｓｉ３Ｎ４や窒化酸化膜ＳｉＯＮ
で形成し、絶縁膜対食刻防止膜の食刻選択比＝１０：１
の条件を設定する。
【００４０】図３に示す第３段階では、第２段階同様に
して、第３及び第４コンタクトホールｈ３，ｈ４の内部
に第３及び第４導電性プラグ１１８ａ，１１８ｂを充填
し、その上に配線膜を形成した後にこれを選択食刻し
て、第３導電性プラグ１１８ａに接続する第４配線パタ
ーン１２０及び第４導電性プラグ１１８ｂに接続する第
４配線パターン１２２を同時に形成して第２配線層とす
る。
して、第３及び第４コンタクトホールｈ３，ｈ４の内部
に第３及び第４導電性プラグ１１８ａ，１１８ｂを充填
し、その上に配線膜を形成した後にこれを選択食刻し
て、第３導電性プラグ１１８ａに接続する第４配線パタ
ーン１２０及び第４導電性プラグ１１８ｂに接続する第
４配線パターン１２２を同時に形成して第２配線層とす
る。
【００４１】その第３及び第４導電性プラグ１１８ａ，
１１８ｂは、Ｔｉ／ＴｉＮ材質の障壁金属膜とＷを組み
合わせた複合膜（たとばＴｉ／ＴｉＮ／Ｗ構造の複合
膜）、ポリシリコン、ポリサイドのいずれかとする。ま
た、第３及び第４配線パターン１２０，１２２は、Ｔｉ
Ｎ、Ｔｉ、Ａｌ合金を組み合わせた複合膜（たとえば、
Ｔｉ／ＴｉＮ／Ａｌ構造の複合膜又はＡｌ／ＴｉＮ構造
の複合膜）、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリ
サイドのうちのいずれかとする。
１１８ｂは、Ｔｉ／ＴｉＮ材質の障壁金属膜とＷを組み
合わせた複合膜（たとばＴｉ／ＴｉＮ／Ｗ構造の複合
膜）、ポリシリコン、ポリサイドのいずれかとする。ま
た、第３及び第４配線パターン１２０，１２２は、Ｔｉ
Ｎ、Ｔｉ、Ａｌ合金を組み合わせた複合膜（たとえば、
Ｔｉ／ＴｉＮ／Ａｌ構造の複合膜又はＡｌ／ＴｉＮ構造
の複合膜）、Ａｌ合金、Ｃｕ合金、ポリシリコン、ポリ
サイドのうちのいずれかとする。
【００４２】以上の工程ではつまり、半導体基板１００
上の第１の絶縁膜１０６を食刻して活性領域１０４の所
定部分を露出させる第１及び第２のコンタクトホールｈ
１，ｈ２を形成し、これら多数のコンタクトホールｈ
１，ｈ２内に導電性プラグ１０８ａ，１０８ｂを充填し
た後、第１のコンタクトホールｈ１内の導電性プラグ１
０８ａに接続する配線パターン１１０とその他の配線パ
ターン１１２との第１の配線層を形成するとともに、こ
れらパターン間にある第２のコンタクトホールｈ２内の
導電性プラグ１０８ｂを露出させる。続いてその上に、
食刻防止膜１１４と第２の絶縁膜１１６を順に形成し、
これら絶縁膜１１６及び食刻防止膜１１４を食刻して、
下層の配線パターン１１０及びコンタクトホール１０８
ｂを露出させる第３及び第４のコンタクトホールｈ３，
ｈ４を形成する。そして、これらコンタクトホールｈ
３，ｈ４の内部に第２の導電性プラグ１１８ａ，１１８
ｂを充填し、これら導電性プラグ１１８ａ，１１８ｂに
接続する配線パターン１２０，１２２を有する第２の配
線層を形成する。これにより、多層配線構造が製造され
ることになる。
上の第１の絶縁膜１０６を食刻して活性領域１０４の所
定部分を露出させる第１及び第２のコンタクトホールｈ
１，ｈ２を形成し、これら多数のコンタクトホールｈ
１，ｈ２内に導電性プラグ１０８ａ，１０８ｂを充填し
た後、第１のコンタクトホールｈ１内の導電性プラグ１
０８ａに接続する配線パターン１１０とその他の配線パ
ターン１１２との第１の配線層を形成するとともに、こ
れらパターン間にある第２のコンタクトホールｈ２内の
導電性プラグ１０８ｂを露出させる。続いてその上に、
食刻防止膜１１４と第２の絶縁膜１１６を順に形成し、
これら絶縁膜１１６及び食刻防止膜１１４を食刻して、
下層の配線パターン１１０及びコンタクトホール１０８
ｂを露出させる第３及び第４のコンタクトホールｈ３，
ｈ４を形成する。そして、これらコンタクトホールｈ
３，ｈ４の内部に第２の導電性プラグ１１８ａ，１１８
ｂを充填し、これら導電性プラグ１１８ａ，１１８ｂに
接続する配線パターン１２０，１２２を有する第２の配
線層を形成する。これにより、多層配線構造が製造され
ることになる。
【００４３】この製法において、上層に形成される導電
性プラグのうち、下層の導電性プラグと直接接続するプ
ラグ（第４導電性プラグ１１８ｂ）は、接続先の導電性
プラグ（第２導電性プラグ１０８ｂ）と同じ幅Ａとして
もよいし、多少小さくしたり、あるいは大きくしたりし
てもよい。上下層の両導電性プラグ（１０８ｂ，１１８
ｂ）が同じ幅Ａをもつ場合、第１の配線層１１０，１１
２と露出させた下層の導電性プラグ（１０８ｂ）との間
隔を“Ｂ”とすれば、配線パターン１１０と配線パター
ン１１２との間は“Ａ＋２Ｂ”の長さとなる。つまり、
従来のオーバーラップマージン“Ｃ”がいらない。
性プラグのうち、下層の導電性プラグと直接接続するプ
ラグ（第４導電性プラグ１１８ｂ）は、接続先の導電性
プラグ（第２導電性プラグ１０８ｂ）と同じ幅Ａとして
もよいし、多少小さくしたり、あるいは大きくしたりし
てもよい。上下層の両導電性プラグ（１０８ｂ，１１８
ｂ）が同じ幅Ａをもつ場合、第１の配線層１１０，１１
２と露出させた下層の導電性プラグ（１０８ｂ）との間
隔を“Ｂ”とすれば、配線パターン１１０と配線パター
ン１１２との間は“Ａ＋２Ｂ”の長さとなる。つまり、
従来のオーバーラップマージン“Ｃ”がいらない。
【００４４】図４は、このようなデザインルールに基づ
き製造された図３の構造の平面レイアウトを示してい
る。同図には、第３及び第４配線パターン１２０，１２
２の下層部分につき示してある。
き製造された図３の構造の平面レイアウトを示してい
る。同図には、第３及び第４配線パターン１２０，１２
２の下層部分につき示してある。
【００４５】図示のように、このレイアウトではコンタ
クトパッドがなく、第１配線パターン１１０と第２配線
パターン１１２とが、第２及び第４導電性プラグ１０８
ｂ，１１８ｂを間にしてそれぞれプラグから間隔Ｂだけ
離した位置に配設されている。この構造の場合、間隔Ｂ
は、第４コンタクトホールｈ４の形成時における露光シ
ステムのアライメント誤差（現状で０．１μｍ以下の
値）及び配線膜の食刻能力に応じて安全をみたマージン
を考慮しても０．２μｍを維持すればよいので、間隔Ｅ
が０．４μｍ以上となる従来の構造と比べ、配線間隔を
縮めることが可能となり、さらなる高集積化を図り得
る。
クトパッドがなく、第１配線パターン１１０と第２配線
パターン１１２とが、第２及び第４導電性プラグ１０８
ｂ，１１８ｂを間にしてそれぞれプラグから間隔Ｂだけ
離した位置に配設されている。この構造の場合、間隔Ｂ
は、第４コンタクトホールｈ４の形成時における露光シ
ステムのアライメント誤差（現状で０．１μｍ以下の
値）及び配線膜の食刻能力に応じて安全をみたマージン
を考慮しても０．２μｍを維持すればよいので、間隔Ｅ
が０．４μｍ以上となる従来の構造と比べ、配線間隔を
縮めることが可能となり、さらなる高集積化を図り得
る。
【００４６】次に、本発明の第２実施形態について、図
５〜図８を用い３段階に区分して説明する。
５〜図８を用い３段階に区分して説明する。
【００４７】図５に示す第１段階では、半導体基板２０
０の素子分離領域にフィールド酸化膜２０２を形成して
能動素子のアクティブ領域を画定した後、不純物をイオ
ン注入し拡散させて活性領域２０４を形成する。次い
で、フィールド酸化膜２０２を含めて基板２００上に第
１絶縁膜２０６、食刻停止膜２０８、第２絶縁膜２１０
を順に形成し、これを選択食刻して活性領域２０４の所
定部分を露出させる第１及び第２コンタクトホールｈ
１，ｈ２を形成する。このとき、食刻停止膜２０８は窒
化膜又は窒化酸化膜とし、第２コンタクトホールｈ２は
幅Ａとする。
０の素子分離領域にフィールド酸化膜２０２を形成して
能動素子のアクティブ領域を画定した後、不純物をイオ
ン注入し拡散させて活性領域２０４を形成する。次い
で、フィールド酸化膜２０２を含めて基板２００上に第
１絶縁膜２０６、食刻停止膜２０８、第２絶縁膜２１０
を順に形成し、これを選択食刻して活性領域２０４の所
定部分を露出させる第１及び第２コンタクトホールｈ
１，ｈ２を形成する。このとき、食刻停止膜２０８は窒
化膜又は窒化酸化膜とし、第２コンタクトホールｈ２は
幅Ａとする。
【００４８】図６に示す第２段階では、第１及び第２コ
ンタクトホールｈ１，ｈ２を埋める導電性膜を第２絶縁
膜２１０上に形成してＣＭＰ（又はエッチバック）処理
し、第１及び第２コンタクトホールｈ１，ｈ２内に第１
及び第２導電性プラグ２１２ａ，２１２ｂを形成する。
次いで、第１導電性プラグ２１２ａに接触する配線膜を
第２絶縁膜２１０上に形成して選択食刻し、第１導電性
プラグ２１２ａに接続する第１配線パターン２１４及び
その他の第２配線パターン２１６からなる第１配線層を
形成するとともに、第２導電性プラグ２１２ｂを露出さ
せる。このときの導電性プラグや配線パターンの材質及
び役割は、上記第１実施形態同様である。
ンタクトホールｈ１，ｈ２を埋める導電性膜を第２絶縁
膜２１０上に形成してＣＭＰ（又はエッチバック）処理
し、第１及び第２コンタクトホールｈ１，ｈ２内に第１
及び第２導電性プラグ２１２ａ，２１２ｂを形成する。
次いで、第１導電性プラグ２１２ａに接触する配線膜を
第２絶縁膜２１０上に形成して選択食刻し、第１導電性
プラグ２１２ａに接続する第１配線パターン２１４及び
その他の第２配線パターン２１６からなる第１配線層を
形成するとともに、第２導電性プラグ２１２ｂを露出さ
せる。このときの導電性プラグや配線パターンの材質及
び役割は、上記第１実施形態同様である。
【００４９】続いて、第２導電性プラグ２１２ｂの露出
面と第１及び第２配線パターン２１４，２１６を含めて
第２絶縁膜２１０の上に第３絶縁膜２１８を形成し選択
食刻することで、第１導電性膜パターン２１４の所定部
分を露出させる第３コンタクトホールｈ３と、第２導電
性プラグ２１２ｂを露出させる若干広めの第４コンタク
トホールｈ４を形成する。
面と第１及び第２配線パターン２１４，２１６を含めて
第２絶縁膜２１０の上に第３絶縁膜２１８を形成し選択
食刻することで、第１導電性膜パターン２１４の所定部
分を露出させる第３コンタクトホールｈ３と、第２導電
性プラグ２１２ｂを露出させる若干広めの第４コンタク
トホールｈ４を形成する。
【００５０】第４コンタクトホールｈ４は、第２導電性
プラグ２１２と同じ幅としてもよいが、第２導電性プラ
グ２１２ｂの１辺（図示では左辺）を基準にして（該一
辺はそろえる）、その他の３辺は所定幅だけはみ出した
幅広の断面形状とすることができる。この場合、その第
２導電性プラグ２１２ｂを越える部分は、食刻停止膜２
０８で食刻が停止する。すなわち、食刻停止膜２０８
は、アライメントずれや幅が違うときのストッパとして
機能する。このときの第４コンタクトホールｈ４は、第
２コンタクトホールｈ２の幅ＡにマージンＭを加えた幅
Ｄをもつ。あるいは、図示してはいないが、第２導電性
プラグ２１２ｂに対し全辺がはみ出るようにし、第２コ
ンタクトホールｈ２の幅Ａの両側に所定マージンをもつ
アライメント形状とすることもできる。これら両方の場
合において、第１配線パターン２１４と第２配線パター
ン２１６とは、それぞれ第４コンタクトホールｈ４から
間隔Ｂをおくように設計される。
プラグ２１２と同じ幅としてもよいが、第２導電性プラ
グ２１２ｂの１辺（図示では左辺）を基準にして（該一
辺はそろえる）、その他の３辺は所定幅だけはみ出した
幅広の断面形状とすることができる。この場合、その第
２導電性プラグ２１２ｂを越える部分は、食刻停止膜２
０８で食刻が停止する。すなわち、食刻停止膜２０８
は、アライメントずれや幅が違うときのストッパとして
機能する。このときの第４コンタクトホールｈ４は、第
２コンタクトホールｈ２の幅ＡにマージンＭを加えた幅
Ｄをもつ。あるいは、図示してはいないが、第２導電性
プラグ２１２ｂに対し全辺がはみ出るようにし、第２コ
ンタクトホールｈ２の幅Ａの両側に所定マージンをもつ
アライメント形状とすることもできる。これら両方の場
合において、第１配線パターン２１４と第２配線パター
ン２１６とは、それぞれ第４コンタクトホールｈ４から
間隔Ｂをおくように設計される。
【００５１】本例のように第４コンタクトホールｈ４を
第２コンタクトホールｈ２よりも広くすることで、第４
コンタクトホールｈ４内に形成される導電性プラグにつ
いて、第２導電性プラグ２１２ｂとのアライメントずれ
が多少あったとしても接触面積を広くとることができ、
接触抵抗の増加を防ぐことができる。
第２コンタクトホールｈ２よりも広くすることで、第４
コンタクトホールｈ４内に形成される導電性プラグにつ
いて、第２導電性プラグ２１２ｂとのアライメントずれ
が多少あったとしても接触面積を広くとることができ、
接触抵抗の増加を防ぐことができる。
【００５２】図７に示す第３段階では、第１実施形態の
ときと同様にして第３及び第４コンタクトホールｈ３，
ｈ４内に第３及び第４導電性プラグ２２０ａ，２２０ｂ
を形成し、その上に配線膜を形成した後に選択食刻し
て、第３導電性プラグ２２０ａに接続する第３配線パタ
ーン２２２と第４導電性プラグ２２０ｂに接続する第４
配線パターン２２４との第２配線層を形成する。これら
導電性プラグや配線パターンの材質及び役割は上記第１
実施形態同様である。
ときと同様にして第３及び第４コンタクトホールｈ３，
ｈ４内に第３及び第４導電性プラグ２２０ａ，２２０ｂ
を形成し、その上に配線膜を形成した後に選択食刻し
て、第３導電性プラグ２２０ａに接続する第３配線パタ
ーン２２２と第４導電性プラグ２２０ｂに接続する第４
配線パターン２２４との第２配線層を形成する。これら
導電性プラグや配線パターンの材質及び役割は上記第１
実施形態同様である。
【００５３】以上の工程ではつまり、半導体基板２００
上に第１の絶縁膜２０６、食刻停止膜２０８、及び第２
の絶縁膜２１０を順に形成し、これらを食刻して活性領
域２０４を露出させる多数の第１及び第２のコンタクト
ホールｈ１，ｈ２を形成する。次いで、そのコンタクト
ホールｈ１，ｈ２内に導電性プラグ２１２ａ，２１２ｂ
を形成し、第１のコンタクトホールｈ１内の導電性プラ
グ２１２ａに接続する第１の配線パターン２１４及びそ
の他の配線パターン２１６をもつ第１の配線層を形成す
るともに、これらパターン間にある第２のコンタクトホ
ールｈ２内の導電性プラグ２１２ｂを露出させる。続い
て、その上に第３の絶縁膜２１８を形成した後、下層の
第２のコンタクトホールｈ２よりも幅広とした第３及び
第４のコンタクトホールｈ３，ｈ４を形成し、配線パタ
ーン２１４の所定部分と導電性プラグ２１２ｂとを露出
させる。そして、これらコンタクトホールｈ３，ｈ４の
内部に導電性プラグ２２０ａ，２２０ｂを形成し、これ
ら導電性プラグ２２０a，２２０ｂに接続する第２の配
線パターン２２２，２２４を形成する。これにより、多
層配線構造が製造される。
上に第１の絶縁膜２０６、食刻停止膜２０８、及び第２
の絶縁膜２１０を順に形成し、これらを食刻して活性領
域２０４を露出させる多数の第１及び第２のコンタクト
ホールｈ１，ｈ２を形成する。次いで、そのコンタクト
ホールｈ１，ｈ２内に導電性プラグ２１２ａ，２１２ｂ
を形成し、第１のコンタクトホールｈ１内の導電性プラ
グ２１２ａに接続する第１の配線パターン２１４及びそ
の他の配線パターン２１６をもつ第１の配線層を形成す
るともに、これらパターン間にある第２のコンタクトホ
ールｈ２内の導電性プラグ２１２ｂを露出させる。続い
て、その上に第３の絶縁膜２１８を形成した後、下層の
第２のコンタクトホールｈ２よりも幅広とした第３及び
第４のコンタクトホールｈ３，ｈ４を形成し、配線パタ
ーン２１４の所定部分と導電性プラグ２１２ｂとを露出
させる。そして、これらコンタクトホールｈ３，ｈ４の
内部に導電性プラグ２２０ａ，２２０ｂを形成し、これ
ら導電性プラグ２２０a，２２０ｂに接続する第２の配
線パターン２２２，２２４を形成する。これにより、多
層配線構造が製造される。
【００５４】この製法において、下層の導電性プラグ２
１２ｂと直接接続する上層の導電性プラグ２２０ｂは、
接続先の導電性プラグ２１２ｂの幅Ａに対しマージンＭ
だけ広い幅Ｄを有するように形成される。そのマージン
Ｍは、幅Ａの片側、あるいは両側に設定することが可能
である。したがって、導電性プラグ２２０ｂとその両側
の配線パターン２１４，２１６との間隔がそれぞれ
“Ｂ”であれば、隣接する配線パターン２１４と配線パ
ターン２１６と間は、“Ｄ＋２Ｂ”の長さとなる。
１２ｂと直接接続する上層の導電性プラグ２２０ｂは、
接続先の導電性プラグ２１２ｂの幅Ａに対しマージンＭ
だけ広い幅Ｄを有するように形成される。そのマージン
Ｍは、幅Ａの片側、あるいは両側に設定することが可能
である。したがって、導電性プラグ２２０ｂとその両側
の配線パターン２１４，２１６との間隔がそれぞれ
“Ｂ”であれば、隣接する配線パターン２１４と配線パ
ターン２１６と間は、“Ｄ＋２Ｂ”の長さとなる。
【００５５】図８は、そのデザインルールに基づき製造
された図７の構造の平面レイアウトを示している。ここ
には、第３及び第４配線パターン２２２，２２４の下層
部分について示してある。
された図７の構造の平面レイアウトを示している。ここ
には、第３及び第４配線パターン２２２，２２４の下層
部分について示してある。
【００５６】図示のように、第１配線パターン２１４と
第２配線パターン２１６とは、コンタクトパッドを介在
させることなく直接接続された第２及び第４導電性プラ
グ２１２ｂ，２２０ｂを間において、それぞれ間隔Ｂだ
け離して配置されている。すなわち、図４に示した第１
実施形態のレイアウトと基本骨格は同様で、ただし、第
４導電性プラグ２２０ｂが幅ＡよりもマージンＭだけ広
い幅Ｄをもち、これから間隔Ｂをおいて配線パターンが
配設されていることが異なっている。これにより、第４
導電性プラグ２２０ｂが第２導電性プラグ２１２ｂの上
部全体を覆いやすい構造となっている。
第２配線パターン２１６とは、コンタクトパッドを介在
させることなく直接接続された第２及び第４導電性プラ
グ２１２ｂ，２２０ｂを間において、それぞれ間隔Ｂだ
け離して配置されている。すなわち、図４に示した第１
実施形態のレイアウトと基本骨格は同様で、ただし、第
４導電性プラグ２２０ｂが幅ＡよりもマージンＭだけ広
い幅Ｄをもち、これから間隔Ｂをおいて配線パターンが
配設されていることが異なっている。これにより、第４
導電性プラグ２２０ｂが第２導電性プラグ２１２ｂの上
部全体を覆いやすい構造となっている。
【００５７】この多層配線構造の場合、マージンＭの値
は、間にコンタクトパッドが存在しないことから、オー
バーラップマージンＣよりも小さく抑えることができ
る。そして、第４導電性プラグ２２０ｂと第１及び第２
配線パターン２１４，２１６との間の間隔Ｂは第１実施
形態同様に維持すればよいので、第４コンタクトホール
ｈ４の幅Ｄが“Ａ＋Ｍ”となっても、従来の“Ａ＋２Ｃ
＋２Ｅ”よりは狭い間隔とすることができ、高集積化に
寄与することになる。
は、間にコンタクトパッドが存在しないことから、オー
バーラップマージンＣよりも小さく抑えることができ
る。そして、第４導電性プラグ２２０ｂと第１及び第２
配線パターン２１４，２１６との間の間隔Ｂは第１実施
形態同様に維持すればよいので、第４コンタクトホール
ｈ４の幅Ｄが“Ａ＋Ｍ”となっても、従来の“Ａ＋２Ｃ
＋２Ｅ”よりは狭い間隔とすることができ、高集積化に
寄与することになる。
【００５８】
【発明の効果】本発明によれば、コンタクトパッドを介
在させることなく上下層の導電性プラグを直接接続する
ようにしたことで、配線間隔をよりいっそう狭めること
が可能となり、高密度、高集積化に大きく貢献する。
在させることなく上下層の導電性プラグを直接接続する
ようにしたことで、配線間隔をよりいっそう狭めること
が可能となり、高密度、高集積化に大きく貢献する。
【図１】本発明に係る製造方法の第１例を説明する工程
図。
図。
【図２】図１の次の段階を示した工程図。
【図３】図２の次の段階を示した工程図。
【図４】図１〜図３の製造工程による多層配線構造の平
面配置を示したレイアウト図。
面配置を示したレイアウト図。
【図５】本発明に係る製造方法の第２例を説明する工程
図。
図。
【図６】図５の次の段階を示した工程図。
【図７】図６の次の段階を示した工程図。
【図８】図５〜図７の製造工程による多層配線構造の平
面配置を示したレイアウト図。
面配置を示したレイアウト図。
【図９】従来の製造方法を説明する工程図。
【図１０】図９の次の段階を示した工程図。
【図１１】図１０の次の段階を示した工程図。
【図１２】図１１の次の段階を示した工程図。
【図１３】図１２の次の段階を示した工程図。
【図１４】図９〜図１３の製造工程による多層配線構造
の平面配置を示したレイアウト図。
の平面配置を示したレイアウト図。
Claims (17)
- 【請求項１】 第１の絶縁膜を貫通して半導体基板の活
性領域を露出させる多数の第１及び第２のコンタクトホ
ールと、これら第１及び第２のコンタクトホール内に形
成された導電性プラグと、前記第１の絶縁膜上に形成さ
れ、前記第１のコンタクトホール内の導電性プラグに接
触する配線パターンを少なくとも有する第１の配線層
と、これら第１の絶縁膜及び第１の配線層上に順に形成
された食刻防止膜及び第２の絶縁膜と、これら第２の絶
縁膜及び食刻防止膜を貫通して前記第１の配線層を露出
させる第３のコンタクトホールと、前記第２の絶縁膜及
び食刻防止膜を貫通して、前記第１の配線層の配線パタ
ーン間に位置した前記第２のコンタクトホールを露出さ
せる第４のコンタクトホールと、これら第３及び第４の
コンタクトホール内に形成された導電性プラグと、前記
第２の絶縁膜上に形成され、前記第３及び第４のコンタ
クトホール内の導電性プラグに接触する配線パターンを
少なくとも有する第２の配線層と、をもつことを特徴と
する半導体装置の多層配線構造。 - 【請求項２】 食刻防止膜が窒化膜又は窒化酸化膜から
なる請求項１記載の半導体装置の多層配線構造。 - 【請求項３】 各導電性プラグが、Ｔｉ／ＴｉＮの障壁
金属膜とＷを組み合わせた複合膜、ポリシリコン、ポリ
サイドのいずれかである請求項１又は請求項２記載の半
導体装置の多層配線構造。 - 【請求項４】 各配線層が、ＴｉＮとＴｉとＡｌ合金の
なかの組み合わせからなる複合膜、Ａｌ合金、Ｃｕ合
金、ポリシリコン、ポリサイドのいずれかである請求項
１〜３のいずれか１項に記載の半導体装置の多層配線構
造。 - 【請求項５】 ＴｉＮとＴｉとＡｌ合金の組み合わせか
らなる複合膜が、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡｌ
／ＴｉＮの積層膜である請求項４記載の半導体装置の多
層配線構造。 - 【請求項６】 第２のコンタクトホール内の導電性プラ
グと第４のコンタクトホール内の導電性プラグとが同じ
幅である請求項１〜５のいずれか１項に記載の半導体装
置の多層配線構造。 - 【請求項７】 第４のコンタクトホール内の導電性プラ
グの幅が、第２のコンタクトホール内の導電性プラグの
幅よりも狭くなっている請求項１〜５のいずれか１項に
記載の半導体装置の多層配線構造。 - 【請求項８】 第４のコンタクトホール内の導電性プラ
グの幅が、第２のコンタクトホール内の導電性プラグの
幅よりも広くなっている請求項１〜５のいずれか１項に
記載の半導体装置の多層配線構造。 - 【請求項９】 各絶縁膜が酸化膜からなる請求項１〜８
のいずれか１項に記載の半導体装置の多層配線構造。 - 【請求項１０】 半導体基板上に順に形成された第１の
絶縁膜、食刻停止膜、第２の絶縁膜と、これら絶縁膜及
び食刻停止膜を貫通して前記半導体基板の活性領域を露
出させる多数の第１及び第２のコンタクトホールと、こ
れら第１及び第２のコンタクトホール内に形成された導
電性プラグと、前記第２の絶縁膜上に形成され、前記第
１のコンタクトホール内の導電性プラグに接触する配線
パターンを少なくとも有する第１の配線層と、これら第
２の絶縁膜及び第１の配線層上に形成された第３の絶縁
膜と、該第３の絶縁膜を貫通して前記第１の配線層を露
出させる第３のコンタクトホールと、前記第２のコンタ
クトホールよりも幅広とされて前記第３の絶縁膜及び第
２の絶縁膜を貫通し、前記第１の配線層の配線パターン
間に位置した前記第２のコンタクトホールを露出させる
第４のコンタクトホールと、これら第３及び第４のコン
タクトホール内に形成された導電性プラグと、前記第３
の絶縁膜上に形成され、前記第３及び第４のコンタクト
ホール内の導電性プラグに接触する配線パターンを少な
くとも有する第２の配線層と、をもつことを特徴とする
半導体装置の多層配線構造。 - 【請求項１１】 各導電性プラグが、Ｔｉ／ＴｉＮの障
壁金属膜とＷを組み合わせた複合膜、ポリシリコン、ポ
リサイドのいずれかである請求項１０記載の半導体装置
の多層配線構造。 - 【請求項１２】 各配線層が、ＴｉＮとＴｉとＡｌ合金
のなかの組み合わせからなる複合膜、Ａｌ合金、Ｃｕ合
金、ポリシリコン、ポリサイドのいずれかである請求項
１０又は請求項１１記載の半導体装置の多層配線構造。 - 【請求項１３】 ＴｉＮとＴｉとＡｌ合金の組み合わせ
からなる複合膜が、Ｔｉ／ＴｉＮ／Ａｌの積層膜又はＡ
ｌ／ＴｉＮの積層膜である請求項１２記載の半導体装置
の多層配線構造。 - 【請求項１４】 第２及び第４のコンタクトホールの断
面形状が四辺形とされ、該第４のコンタクトホールは、
前記第２のコンタクトホールの１辺を基準にして他の３
辺がはみ出すサイズとされている請求項１０〜１３のい
ずれか１項に記載の半導体装置の多層配線構造。 - 【請求項１５】 第２及び第４のコンタクトホールの断
面形状が四辺形とされ、該第４のコンタクトホールは、
前記第２のコンタクトホールの全辺に対しはみ出すサイ
ズとされている請求項１０〜１３のいずれか１項に記載
の半導体装置の多層配線構造。 - 【請求項１６】 食刻停止膜が窒化膜又は窒化酸化膜か
らなる請求項１０〜１５のいずれか１項に記載の半導体
装置の多層配線構造。 - 【請求項１７】 各絶縁膜が酸化膜からなる請求項１０
〜１６のいずれか１項に記載の半導体装置の多層配線構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P38308 | 1998-09-16 | ||
| KR1019980038308A KR100267108B1 (ko) | 1998-09-16 | 1998-09-16 | 다층배선을구비한반도체소자및그제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100938A true JP2000100938A (ja) | 2000-04-07 |
Family
ID=19550841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11251121A Pending JP2000100938A (ja) | 1998-09-16 | 1999-09-06 | 半導体装置の多層配線構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6448651B1 (ja) |
| JP (1) | JP2000100938A (ja) |
| KR (1) | KR100267108B1 (ja) |
| TW (1) | TW430973B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110095A (ja) * | 2001-08-08 | 2003-04-11 | Agilent Technol Inc | 集積回路およびその形成方法 |
| JP2012216859A (ja) * | 2012-06-18 | 2012-11-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727170B2 (en) * | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| DE69828968D1 (de) * | 1998-09-25 | 2005-03-17 | St Microelectronics Srl | Verbindungsstruktur in mehreren Ebenen |
| US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| KR100441680B1 (ko) * | 2001-02-07 | 2004-07-27 | 삼성전자주식회사 | 콘택의 설치 밀도를 높일 수 있는 반도체 장치 형성방법 |
| JP3418615B2 (ja) * | 2001-06-12 | 2003-06-23 | 沖電気工業株式会社 | 半導体素子およびその製造方法 |
| JP3757143B2 (ja) * | 2001-10-11 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
| US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| JP2004207327A (ja) | 2002-12-24 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| WO2006129342A1 (ja) | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置およびその製造方法 |
| US10475796B1 (en) * | 2018-06-28 | 2019-11-12 | Micron Technology, Inc. | Method of forming an array of capacitors, a method of forming DRAM circuitry, and a method of forming an elevationally-elongated conductive structure of integrated circuitry |
| US10461149B1 (en) | 2018-06-28 | 2019-10-29 | Micron Technology, Inc. | Elevationally-elongated conductive structure of integrated circuitry, method of forming an array of capacitors, method of forming DRAM circuitry, and method of forming an elevationally-elongated conductive structure of integrated circuitry |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09232429A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 多層配線半導体装置およびその製造方法 |
| JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
| JPH11176932A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| DE4441898C1 (de) * | 1994-11-24 | 1996-04-04 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterbauelementes |
| JP2785768B2 (ja) * | 1995-09-14 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6133139A (en) * | 1997-10-08 | 2000-10-17 | International Business Machines Corporation | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof |
| JP3309783B2 (ja) * | 1997-10-31 | 2002-07-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6184130B1 (en) * | 1997-11-06 | 2001-02-06 | Industrial Technology Research Institute | Silicide glue layer for W-CVD plug application |
| JPH11233621A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6181012B1 (en) * | 1998-04-27 | 2001-01-30 | International Business Machines Corporation | Copper interconnection structure incorporating a metal seed layer |
-
1998
- 1998-09-16 KR KR1019980038308A patent/KR100267108B1/ko not_active IP Right Cessation
-
1999
- 1999-09-06 JP JP11251121A patent/JP2000100938A/ja active Pending
- 1999-09-10 TW TW088115662A patent/TW430973B/zh not_active IP Right Cessation
- 1999-09-15 US US09/396,147 patent/US6448651B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09232429A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 多層配線半導体装置およびその製造方法 |
| JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
| JPH11176932A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110095A (ja) * | 2001-08-08 | 2003-04-11 | Agilent Technol Inc | 集積回路およびその形成方法 |
| JP2012216859A (ja) * | 2012-06-18 | 2012-11-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000019947A (ko) | 2000-04-15 |
| TW430973B (en) | 2001-04-21 |
| US6448651B1 (en) | 2002-09-10 |
| KR100267108B1 (ko) | 2000-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2809200B2 (ja) | 半導体装置の製造方法 | |
| US6448649B1 (en) | Multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| JP3961412B2 (ja) | 半導体装置及びその形成方法 | |
| KR100385954B1 (ko) | 국부 식각 저지 물질층을 갖는 비트라인 스터드 상의 비트라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그제조방법 | |
| JPH06125013A (ja) | 半導体装置及びその製造方法 | |
| JP2000100938A (ja) | 半導体装置の多層配線構造 | |
| JPH0774250A (ja) | コンタクトホール形成方法 | |
| JPH08306774A (ja) | 半導体装置及びその製造方法 | |
| JP2006287211A (ja) | 半導体装置、積層半導体装置およびそれらの製造方法 | |
| KR19990062473A (ko) | 반도체장치 및 그 제조방법 | |
| US6445071B1 (en) | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof | |
| KR940002757B1 (ko) | 바이폴라형 반도체장치 | |
| KR100593126B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP3270863B2 (ja) | 半導体装置 | |
| JPH04355951A (ja) | 半導体装置及びその製造方法 | |
| KR19980014210A (ko) | 반도체 장치 및 그 제조방법 | |
| JP2001345378A (ja) | 半導体装置及びその製造方法 | |
| KR20020086100A (ko) | 다층 배선의 콘택 형성 방법 | |
| JPH11135629A (ja) | 半導体デバイスの配線構造並びにその形成方法 | |
| JPH10321623A (ja) | 半導体装置及びその製造方法 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| KR100340857B1 (ko) | 반도체 소자의 다층 금속배선 제조방법 | |
| JPH0917868A (ja) | 半導体集積回路装置の配線接続構造及びその製造方法 | |
| JPH10173051A (ja) | 配線形成方法 | |
| JPH11176932A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040901 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050125 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100909 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101005 |