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KR19980014210A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR19980014210A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 두 도전층을 연결하기 위한 반도체 메모리 장치 및 그 제조방법에 관한 것이며, 본 발명의 목적은 두 도전층을 연결하기 위한 배선에 있어 레이아웃면적을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 하부 도전층과 상부 도전층을 연결하기 위한 반도체 장치의 제조방법에 있어서: 반도체 기판의 전면에 적층된 상기 하부 도전층을 패터닝한후 식각방지막을 전면에 적층하는 과정과; 상기 식각 방지막 전면에 절연층을 적층하는 과정과; 상기 하부 도전층의 상부 전면에 접촉창을 형성하기 위한 마스크를 이용하여 상기 절연층을 먼저 식각한후 이어 상기 식각 방지막을 식각하는 과정과; 상기 접촉창을 통하여 상기 상부 도전층을 적층하는 과정을 포함함을 특징으로 한다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 두 도전층을 연결하기 위한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
최근, 반도체 집적회로 장치의 집적도가 높아짐에 따라 단위소자의 크기는 감소하고, 또한 소자와 소자를 연결하는 금속배선 또는 다결정폴리실리콘 배선의 간격(Space) 및 폭(Width)도 작아져야만 한다. 아울러, 이러한 배선층이 여러층(Multi-Layer)으로 사용되고 있으며, 서로 층간의 연결이 필요할 경우도 있다.
도 1a와 도 1b는 종래기술의 실시예에 따라 두 도전층을 연결하기 위한 공정 단면도를 나타낸 도면이다.
도 1에서 처럼, 절연층(102)에 의해 분리된 제1도전층(101)과 제2도전층(105)을 연결하기 위해서는 사진공정을 이용하여 감광막 패턴인 마스크(103)를 형성하고, 이 마스크(103)을 식각방지막으로 하여 표면에 드러난 절연층(102)을 식각하여 제1도전층(101)을 노출하고, 제2도전층(105)을 적층한 후에 사진 및 식각 공정으로 필요한 패터닝을 하게 된다.
상기와 같이 접촉창(104)을 형성할때에는 일차로 사진공정에 의해 노광시 제1도전층(101)에 대해 콘택 즉 상기 접촉창(104)이 정확히 정렬되지 않고 어느 한 방향으로 쏠려 형성되는 미스얼라인(Misalign)이 발생할 수 있으며, 절연층(102)을 식각하는 공정에서 일부 과도한 식각(Over-etch)이 발생할 수 있기 때문에 이러한 경우를 감안하여 도 2와 같이 오버랩 마진(Overlap margin) (도 2의 B영역)이라 하여 접촉창(104)를 형성하고자 하는 부위의 하부도전층(101) 패턴을 접촉창(104)의 면적보다 넓게 형성한다. 도 2에 도시된 참조부호 A는 접촉창(104)의 사이즈이고, 참조부호 C는 배선간의 간격이며, 참조부호 D는 배선의 피치(Pitch)를 나타낸다.
종래기술의 제2실시예를 나타내는 도 3의 경우는 도 2에 비해 미세 선폭이 작아져 배선의 폭(도 3의 E)과 배선간의 간격(도 3의 F) 및 접촉창(104)의 크기가 줄어들더라도 오버랩 마진(도 3의 G)은 존재하여야 하기 때문에 전체 배선의 피치 H는 도 2에 도시된 배선의 피치 D에 비해 크게 줄어들지 않아 전체 레이아웃 면적이 크게 줄어들지 않는다.
따라서, 상기 접촉창(104)이 형성되는 부위의 하부 도전층이 차지하는 면적을 감안하더라도 전체적인 레이아웃면적이 늘어나지 않기 위해 접촉창을 지그재그 형태로 배치하여 면적을 줄이는 방법이 제시된 도 4에서와 같이 실시할 경우, 레이아웃 면적이 도 2의 경우에 비해 크게 감소할 수 있으나 오버랩 마진 I영역 만큼의 면적은 줄일 수 없는 한계에 도달하게 된다.
전술한 바와 같이 두 도전층간의 배선에 있어서, 칩내의 면적을 축소하려는 노력은 꾸준히 진행되고 있다.
따라서, 본 발명의 목적은 두 도전층을 연결하기 위한 배선에 있어 레이아웃면적을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 콘택 오버랩 마진을 축소시킬 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 고집적화에 적용할 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
도 1a와 도 1b는 종래기술의 실시예에 따라 두 도전층을 연결하기 위한 공정 단면도를 나타낸 도면.
도 2는 종래기술의 제1실시예에 따라 구현된 레이아웃을 보여주는 도면.
도 3은 종래기술의 제2실시예에 따라 구현된 레이아웃을 보여주는 도면.
도 4는 종래기술의 제3실시예에 따라 구현된 레이아웃을 보여주는 도면.
도 5a∼도 5d는 본 발명의 실시예에 따라 구현된 순차적인 공정 단면도들을 나타낸 도면.
도 6은 도 5에 대한 레이아웃을 보여주는 도면.
도 7은 본 발명에 따라 도 5에 대한 다른 실시예를 보여주는 공정 단면도들을 나타낸 도면.
도 8은 도 7에 대한 레이아웃을 나타낸 도면.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 5a∼도 5d도는 본 발명의 실시예에 따라 구현된 반도체 장치의 순차적인 공정 단면도를 보여주는 도면이다.
도 5a-5d를 살펴보면, 반도체 기판의 전면에 적층된 상기 하부 도전층(501)을 사진 및 식각 공정을 통하여 패터닝한후 식각방지막(502)을 전면에 적층한다. 이 적층된 식각 방지막(502) 전면에 절연층(503)을 적층하고, 이어 상기 하부 도전층(501)의 상부 전면에 접촉창(505)을 형성하기 위한 마스크(504)를 이용하여 상기 절연층(503)을 먼저 식각한후 이어 상기 식각 방지막(502)을 식각한다. 이 식각된 접촉창(505)을 통하여 상기 상부 도전층(506)을 적층한다.
이때, 상기 식각 방지막(502)은 상기 절연층(503)과 선택적 식각이 용이하도록 절연층(503)과의 식각 선택비가 큰 막질을 선택하게 된다. 예를 들면, 상기 절연층(503)이 산화막인 경우에는 식각 방지막(502)은 질화막 또는 다결정폴리실리콘이 될 수 있다. 여기서 상기 절연층(503)이 산화막이 아닌 다른 종류의 막질일 경우 상기 식각 방지막(502) 또한 식각 선택비가 차이가 나는 다른 막질을 선택함은 물론이다.
따라서, 본 발명은 오버랩 마진이 없음에도 불구하고 접촉창(505) 형성시 상부 도전층(506)이 하부 도전층(501)의 하부를 뚫고 하부 도전층(501)의 하부에 위치한 임의의 다른 도전층과 단락되는 경우를 방지하면서 상기 하부도전층(501)과 상부 도전층(506)이 안정적으로 연결할 수 있다.
이러한 공정에 의해 제조된 배선을 도 6에 도시된 바와 같이 지그재그 형태로 배치하면 도 4에서 설명된 레이아웃보다 오버랩 마진이 감소하여 도전층사이의 간격 J을 줄일 수 있기 때문에 배선의 피치 K가 줄어들어 레이아웃 면적을 감소하게 되고, 이로인해 집적도를 높일 수 있다. 그리고 여기서 참조부호 L은 접촉창(505)의 사이즈이다.
도 7a∼도 7d는 도 5에 대한 다른 실시예로써, 하부 도전층(501)과 접촉창(701)의 사이즈가 동일한 경우에 있어서의 순차적인 공정 단면도들이고, 도 8은 도 7에 대한 레이아웃을 도시한 도면이다.
도 7에서의 공정순서는 도 5와 동일하기에 생략하고, 다른점은 접촉창(701)의 크기가 하부도전층(501)과 동일하다는 것이다. 즉, 도 5a-5d에서는 상기 접촉창(505)의 크기가 상기 하부도전층(501)보다 큰 경우에 관한 것이기 때문이다. 이렇게 동일한 크기로 제조할 경우 공정상의 어려움은 있겠지만, 더욱더 축소된 레이아웃 설계를 수행 수 있을 것이다.
전술한 바와 같이 본 발명은 두 도전층을 연결하기 위한 배선에 있어 레이아웃면적을 줄일 수 있는 이점이 있다. 또한, 본 발명은 콘택 오버랩 마진을 축소시켜 고집적화에 적용할 수는 있는 이점이 있다.

Claims (8)

  1. 하부 도전층과 상부 도전층을 연결하기 위한 반도체 장치의 제조방법에 있어서:
    반도체 기판의 전면에 적층된 상기 하부 도전층을 패터닝한후 식각방지막을 전면에 적층하는 과정과;
    상기 식각 방지막 전면에 절연층을 적층하는 과정과;
    상기 하부 도전층의 상부 전면에 접촉창을 형성하기 위한 마스크를 이용하여 상기 절연층을 먼저 식각한후 이어 상기 식각 방지막을 식각하는 과정과;
    상기 접촉창을 통하여 상기 상부 도전층을 적층하는 과정을 포함함을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 식각 방지막은 상기 절연층에 대하여 식각 선택비가 높은 막질임을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 절연층이 산화막 또는 실리콘 계통의 절연막으로 이루어진 층임을 특징으로 하는 반도체 장치의 제조방법
  4. 제3항에 있어서, 상기 식각 방지막이 질화막임을 특징으로 하는 반도체 장치의 제조방법.
  5. 제3항에 있어서, 상기 식각 방지막이 다결정폴리실리콘으로 이루어진 식각 방지막임을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 접촉창의 폭은 상기 하부 도전층의 폭과 동일한 폭임을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 접촉창의 폭은 상기 하부 도전층의 폭보다 큰 폭임을 특징으로 하는 반도체 장치의 제조방법.
  8. 하부 도전층과 상부 도전층을 연결하기 위한 반도체 장치에 있어서:
    반도체 기판상에 패터닝되어 적층된 상기 하부 도전층과,
    상기 패터닝된 공간에 적층된 식각 방지막과,
    상기 식각 방지막 전면에 적층된 절연층과,
    상기 하부 도전층의 전면에 적층된 상기 상부 도전층을 포함함을 특징으로 하는 반도체 장치.
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