JP2000068518A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP2000068518A JP2000068518A JP10240303A JP24030398A JP2000068518A JP 2000068518 A JP2000068518 A JP 2000068518A JP 10240303 A JP10240303 A JP 10240303A JP 24030398 A JP24030398 A JP 24030398A JP 2000068518 A JP2000068518 A JP 2000068518A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- gate insulating
- substrate
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010408 film Substances 0.000 claims abstract description 133
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000010438 heat treatment Methods 0.000 claims abstract description 30
- 239000004033 plastic Substances 0.000 claims abstract description 25
- 229920003023 plastic Polymers 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 230000001678 irradiating effect Effects 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 26
- 230000007547 defect Effects 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000001704 evaporation Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000000415 inactivating effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- -1 polyethylene Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 150000003457 sulfones Chemical class 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 プラスチック基板などの耐熱温度の低い絶縁
基板上に特性の良好なトップゲート構造の薄膜トランジ
スタを製造することができる薄膜トランジスタの製造方
法を提供する。 【解決手段】 プラスチック基板１１上にバッファ層１
２を介して多結晶Ｓｉ膜１５を形成した後、その上にＳ
ｉ膜からなるゲート電極１８を形成する。ゲート電極１
８をマスクとして多結晶Ｓｉ膜１５中に不純物を導入す
ることによりソース領域１９およびドレイン領域２０を
形成する。ゲート電極１８の上側からエキシマーレーザ
による紫外のパルスレーザビーム２１を照射し、ゲート
電極１８を局部的に加熱してゲート絶縁膜１６を熱処理
すると同時に、ゲート電極１８、ソース領域１９および
ドレイン領域２０中の不純物を電気的に活性化する。
基板上に特性の良好なトップゲート構造の薄膜トランジ
スタを製造することができる薄膜トランジスタの製造方
法を提供する。 【解決手段】 プラスチック基板１１上にバッファ層１
２を介して多結晶Ｓｉ膜１５を形成した後、その上にＳ
ｉ膜からなるゲート電極１８を形成する。ゲート電極１
８をマスクとして多結晶Ｓｉ膜１５中に不純物を導入す
ることによりソース領域１９およびドレイン領域２０を
形成する。ゲート電極１８の上側からエキシマーレーザ
による紫外のパルスレーザビーム２１を照射し、ゲート
電極１８を局部的に加熱してゲート絶縁膜１６を熱処理
すると同時に、ゲート電極１８、ソース領域１９および
ドレイン領域２０中の不純物を電気的に活性化する。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タの製造方法に関し、特に、低耐熱性の基板上にいわゆ
るトップゲート構造の薄膜トランジスタ（ＴＦＴ）を製
造するのに適用して好適なものである。
タの製造方法に関し、特に、低耐熱性の基板上にいわゆ
るトップゲート構造の薄膜トランジスタ（ＴＦＴ）を製
造するのに適用して好適なものである。
【０００２】
【従来の技術】近年、ガラス基板上に形成された多結晶
シリコン（Ｓｉ）ＴＦＴは、液晶ディスプレイにおける
画素およびドライバに用いられている。この多結晶Ｓｉ
ＴＦＴはまた、半導体メモリにおける使用も有望視され
ている。しかしながら、多結晶ＳｉＴＦＴの特性は現状
ではまだ不十分であり、より一層の特性の向上が求めら
れている。
シリコン（Ｓｉ）ＴＦＴは、液晶ディスプレイにおける
画素およびドライバに用いられている。この多結晶Ｓｉ
ＴＦＴはまた、半導体メモリにおける使用も有望視され
ている。しかしながら、多結晶ＳｉＴＦＴの特性は現状
ではまだ不十分であり、より一層の特性の向上が求めら
れている。
【０００３】さて、ガラス基板上に多結晶ＳｉＴＦＴを
製造する場合、ゲート絶縁膜として用いられる二酸化シ
リコン（ＳｉＯ2 ）膜は、ガラス基板の耐熱温度の関係
で、４００℃程度以下の低温で成膜する必要がある。さ
らに、より耐熱温度が低いプラスチック基板を用いる場
合には、ＳｉＯ2 膜の成膜温度を２００℃程度以下に下
げる必要がある。
製造する場合、ゲート絶縁膜として用いられる二酸化シ
リコン（ＳｉＯ2 ）膜は、ガラス基板の耐熱温度の関係
で、４００℃程度以下の低温で成膜する必要がある。さ
らに、より耐熱温度が低いプラスチック基板を用いる場
合には、ＳｉＯ2 膜の成膜温度を２００℃程度以下に下
げる必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜としてのＳｉＯ2 膜を２００℃以下の温度で成膜
すると、得られるＳｉＯ2 膜は多量の欠陥を含む膜質が
悪いものとなり、また、活性層としての多結晶Ｓｉ膜と
の界面の特性も悪い。このＳｉＯ2 膜の成膜後に４００
℃程度以上の温度で熱処理を行うことによりＳｉＯ2 膜
中の欠陥やこのＳｉＯ2 膜と多結晶Ｓｉ膜との界面の欠
陥を除去し、ＳｉＯ2 膜の膜質やＳｉＯ２膜と多結晶Ｓ
ｉ膜との界面の特性の改善を図ることが可能であるが、
耐熱温度が２００℃程度以下のプラスチック基板を用い
る場合、これは不可能である。このような理由により、
これまでは、プラスチック基板上に特性の良好な多結晶
ＳｉＴＦＴを製造することはできなかった。
絶縁膜としてのＳｉＯ2 膜を２００℃以下の温度で成膜
すると、得られるＳｉＯ2 膜は多量の欠陥を含む膜質が
悪いものとなり、また、活性層としての多結晶Ｓｉ膜と
の界面の特性も悪い。このＳｉＯ2 膜の成膜後に４００
℃程度以上の温度で熱処理を行うことによりＳｉＯ2 膜
中の欠陥やこのＳｉＯ2 膜と多結晶Ｓｉ膜との界面の欠
陥を除去し、ＳｉＯ2 膜の膜質やＳｉＯ２膜と多結晶Ｓ
ｉ膜との界面の特性の改善を図ることが可能であるが、
耐熱温度が２００℃程度以下のプラスチック基板を用い
る場合、これは不可能である。このような理由により、
これまでは、プラスチック基板上に特性の良好な多結晶
ＳｉＴＦＴを製造することはできなかった。
【０００５】したがって、この発明の目的は、プラスチ
ック基板などの耐熱温度の低い絶縁基板上に特性の良好
なトップゲート構造の薄膜トランジスタを製造すること
ができる薄膜トランジスタの製造方法を提供することに
ある。
ック基板などの耐熱温度の低い絶縁基板上に特性の良好
なトップゲート構造の薄膜トランジスタを製造すること
ができる薄膜トランジスタの製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要について説明する。
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要について説明する。
【０００７】本発明者は、ゲート絶縁膜として用いられ
るＳｉＯ２ 膜の膜質を評価するために、図１に示すよ
うな試料を作製し、Ｃ−Ｖ（容量−電圧）特性を測定し
た。図１に示すように、この試料は、導電性のＳｉ基板
１上に、ヘリウム（Ｈｅ）に酸素（Ｏ2 ）を導入した雰
囲気において２００℃の基板温度で反応性スパッタリン
グ法によりＳｉＯ2 膜２を成膜した後、その上に電極３
を形成するとともに、Ｓｉ基板１の裏面に電極４を形成
したものである。図２にこの試料を用いてＣ−Ｖ特性を
測定した結果を示す。測定周波数は１０ｋＨｚである。
図２から明らかなように、Ｃ−Ｖ特性はシフトしてお
り、曲線の形状も良くない。これは、２００℃という低
温で成膜されたＳｉＯ2 膜２には多量の欠陥が含まれて
おり、スパッタリングによる成膜中にＳｉＯ2 膜２とＳ
ｉ基板１との界面も損傷を受けるためである。
るＳｉＯ２ 膜の膜質を評価するために、図１に示すよ
うな試料を作製し、Ｃ−Ｖ（容量−電圧）特性を測定し
た。図１に示すように、この試料は、導電性のＳｉ基板
１上に、ヘリウム（Ｈｅ）に酸素（Ｏ2 ）を導入した雰
囲気において２００℃の基板温度で反応性スパッタリン
グ法によりＳｉＯ2 膜２を成膜した後、その上に電極３
を形成するとともに、Ｓｉ基板１の裏面に電極４を形成
したものである。図２にこの試料を用いてＣ−Ｖ特性を
測定した結果を示す。測定周波数は１０ｋＨｚである。
図２から明らかなように、Ｃ−Ｖ特性はシフトしてお
り、曲線の形状も良くない。これは、２００℃という低
温で成膜されたＳｉＯ2 膜２には多量の欠陥が含まれて
おり、スパッタリングによる成膜中にＳｉＯ2 膜２とＳ
ｉ基板１との界面も損傷を受けるためである。
【０００８】そこで、本発明者は、ＳｉＯ2 膜の成膜後
の膜質を改善するために、図３に示すように、ＳｉＯ2
膜２上にスパッタリング法によりシリコン（Ｓｉ）膜５
を成膜し、このＳｉ膜５に不純物をプラズマドーピング
し、さらにこのＳｉ膜５にエキシマーレーザによる紫外
のパルスレーザビームを２８０ｍＪ／ｃｍ2 のエネルギ
ー密度で照射した。そして、図４に示すように、Ｓｉ膜
５上に電極３を形成するとともに、Ｓｉ基板１の裏面に
電極４を形成し、この試料のＣ−Ｖ特性を測定した。図
５にこのＣ−Ｖ特性の測定結果を示す。図５から明らか
なように、Ｃ−Ｖ特性のシフトはなく、曲線の形状も良
好であり、ＳｉＯ2 膜２の膜質やこのＳｉＯ2 膜２とＳ
ｉ基板１との界面の特性が大幅に向上していることがわ
かる。これは、パルスレーザビームの照射で加熱された
Ｓｉ膜５によりＳｉＯ2 膜２の熱処理が行われた結果、
ＳｉＯ2 膜２中の欠陥やＳｉＯ2 膜２とＳｉ基板１との
界面の欠陥が除去されたためであると考えられる。
の膜質を改善するために、図３に示すように、ＳｉＯ2
膜２上にスパッタリング法によりシリコン（Ｓｉ）膜５
を成膜し、このＳｉ膜５に不純物をプラズマドーピング
し、さらにこのＳｉ膜５にエキシマーレーザによる紫外
のパルスレーザビームを２８０ｍＪ／ｃｍ2 のエネルギ
ー密度で照射した。そして、図４に示すように、Ｓｉ膜
５上に電極３を形成するとともに、Ｓｉ基板１の裏面に
電極４を形成し、この試料のＣ−Ｖ特性を測定した。図
５にこのＣ−Ｖ特性の測定結果を示す。図５から明らか
なように、Ｃ−Ｖ特性のシフトはなく、曲線の形状も良
好であり、ＳｉＯ2 膜２の膜質やこのＳｉＯ2 膜２とＳ
ｉ基板１との界面の特性が大幅に向上していることがわ
かる。これは、パルスレーザビームの照射で加熱された
Ｓｉ膜５によりＳｉＯ2 膜２の熱処理が行われた結果、
ＳｉＯ2 膜２中の欠陥やＳｉＯ2 膜２とＳｉ基板１との
界面の欠陥が除去されたためであると考えられる。
【０００９】このように、ＳｉＯ2 膜２上にＳｉ膜５を
形成し、このＳｉ膜５にパルスレーザビームを照射して
加熱し、ＳｉＯ2 膜２の熱処理を行うことにより、Ｓｉ
Ｏ2膜２の膜質やこのＳｉＯ2 膜２とＳｉ基板１との界
面の特性を改善することができる。また、この方法によ
れば、Ｓｉ膜５だけを局部的に加熱することができるこ
とにより、基板がほとんど加熱されないので、プラスチ
ック基板などの耐熱温度の低い基板を用いることができ
る。さらに、Ｓｉ膜５はゲート電極の材料として用いら
れるので、通常の多結晶ＳｉＴＦＴの製造プロセスへの
適用が容易である。
形成し、このＳｉ膜５にパルスレーザビームを照射して
加熱し、ＳｉＯ2 膜２の熱処理を行うことにより、Ｓｉ
Ｏ2膜２の膜質やこのＳｉＯ2 膜２とＳｉ基板１との界
面の特性を改善することができる。また、この方法によ
れば、Ｓｉ膜５だけを局部的に加熱することができるこ
とにより、基板がほとんど加熱されないので、プラスチ
ック基板などの耐熱温度の低い基板を用いることができ
る。さらに、Ｓｉ膜５はゲート電極の材料として用いら
れるので、通常の多結晶ＳｉＴＦＴの製造プロセスへの
適用が容易である。
【００１０】この発明は、本発明者による上述のような
検討に基づいて案出されたものである。
検討に基づいて案出されたものである。
【００１１】すなわち、上記目的を達成するために、こ
の発明は、絶縁基板上に活性層となる半導体薄膜および
ゲート絶縁膜を順次形成する工程と、ゲート絶縁膜上に
加熱部材を形成する工程と、加熱部材の上側から、加熱
部材でエネルギーが吸収されるエネルギービームを照射
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法である。
の発明は、絶縁基板上に活性層となる半導体薄膜および
ゲート絶縁膜を順次形成する工程と、ゲート絶縁膜上に
加熱部材を形成する工程と、加熱部材の上側から、加熱
部材でエネルギーが吸収されるエネルギービームを照射
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法である。
【００１２】この発明において、ゲート絶縁膜は、典型
的には、酸化シリコン（ＳｉＯ2 ）膜または窒化シリコ
ン（ＳｉＮx ）膜である。また、ゲート絶縁膜上に形成
される加熱部材は、典型的にはゲート電極であるが、場
合によっては、ゲート電極と異なる加熱部材（例えば、
金属などからなるもの）を形成し、エネルギービームの
照射後にこの加熱部材を除去し、その後にゲート電極を
形成してもよい。このゲート電極は、最も典型的にはシ
リコン膜である。また、典型的には、ゲート電極をマス
クとして半導体薄膜に不純物をドーピングすることによ
りソース領域およびドレイン領域を形成した後、エネル
ギービームを照射する。このようにすることにより、ゲ
ート電極の加熱によりゲート絶縁膜の膜質やゲート絶縁
膜と半導体薄膜との界面の特性の改善を図ることができ
るとともに、ゲート電極、ソース領域およびドレイン領
域中の不純物の電気的活性化を図ることができる。ま
た、シリコン膜として水素を含むものを用いた場合に
は、エネルギービームの照射による加熱により、熱処理
の効果に加えて、活性層となる半導体薄膜中にこのシリ
コン膜からの水素が拡散して膜中のダングリングボンド
が不活性化されることにより、半導体薄膜の電気的特性
の向上を図ることができる。
的には、酸化シリコン（ＳｉＯ2 ）膜または窒化シリコ
ン（ＳｉＮx ）膜である。また、ゲート絶縁膜上に形成
される加熱部材は、典型的にはゲート電極であるが、場
合によっては、ゲート電極と異なる加熱部材（例えば、
金属などからなるもの）を形成し、エネルギービームの
照射後にこの加熱部材を除去し、その後にゲート電極を
形成してもよい。このゲート電極は、最も典型的にはシ
リコン膜である。また、典型的には、ゲート電極をマス
クとして半導体薄膜に不純物をドーピングすることによ
りソース領域およびドレイン領域を形成した後、エネル
ギービームを照射する。このようにすることにより、ゲ
ート電極の加熱によりゲート絶縁膜の膜質やゲート絶縁
膜と半導体薄膜との界面の特性の改善を図ることができ
るとともに、ゲート電極、ソース領域およびドレイン領
域中の不純物の電気的活性化を図ることができる。ま
た、シリコン膜として水素を含むものを用いた場合に
は、エネルギービームの照射による加熱により、熱処理
の効果に加えて、活性層となる半導体薄膜中にこのシリ
コン膜からの水素が拡散して膜中のダングリングボンド
が不活性化されることにより、半導体薄膜の電気的特性
の向上を図ることができる。
【００１３】この発明において、エネルギービームとし
ては、加熱部材あるいはゲート電極でエネルギーが吸収
されるものであれば、基本的にはどのようなものを用い
てもよいが、具体的には、レーザビームのほか、荷電粒
子ビーム、例えば電子ビームやイオンビームを用いるこ
とができる。また、このエネルギービームとしては、絶
縁基板が加熱されるのを防止する観点から、好適には、
パルスエネルギービームが用いられる。半導体薄膜は、
最も典型的には、多結晶シリコン膜である。また、絶縁
基板としては、耐熱温度が２００℃以下のプラスチック
基板またはガラス基板を用いることができる。
ては、加熱部材あるいはゲート電極でエネルギーが吸収
されるものであれば、基本的にはどのようなものを用い
てもよいが、具体的には、レーザビームのほか、荷電粒
子ビーム、例えば電子ビームやイオンビームを用いるこ
とができる。また、このエネルギービームとしては、絶
縁基板が加熱されるのを防止する観点から、好適には、
パルスエネルギービームが用いられる。半導体薄膜は、
最も典型的には、多結晶シリコン膜である。また、絶縁
基板としては、耐熱温度が２００℃以下のプラスチック
基板またはガラス基板を用いることができる。
【００１４】上述のように構成されたこの発明において
は、エネルギービームの照射により加熱部材が局部的に
加熱され、この加熱された加熱部材によりゲート絶縁膜
やゲート絶縁膜と半導体薄膜との界面が局部的に加熱さ
れて熱処理される結果、ゲート絶縁膜中の欠陥やゲート
絶縁膜と半導体薄膜との界面の欠陥が除去される。この
ため、例えばゲート絶縁膜を２００℃以下の温度で成膜
しても、エネルギービーム照射後のゲート絶縁膜の膜質
やゲート絶縁膜と半導体薄膜との界面は良好なものとな
る。これによって、絶縁基板として耐熱温度が２００℃
以下のプラスチック基板などを用いても、特性の良好な
薄膜トランジスタを製造することができる。
は、エネルギービームの照射により加熱部材が局部的に
加熱され、この加熱された加熱部材によりゲート絶縁膜
やゲート絶縁膜と半導体薄膜との界面が局部的に加熱さ
れて熱処理される結果、ゲート絶縁膜中の欠陥やゲート
絶縁膜と半導体薄膜との界面の欠陥が除去される。この
ため、例えばゲート絶縁膜を２００℃以下の温度で成膜
しても、エネルギービーム照射後のゲート絶縁膜の膜質
やゲート絶縁膜と半導体薄膜との界面は良好なものとな
る。これによって、絶縁基板として耐熱温度が２００℃
以下のプラスチック基板などを用いても、特性の良好な
薄膜トランジスタを製造することができる。
【００１５】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１６】図６〜図１２は、この発明の一実施形態に
よるトップゲート構造の多結晶ＳｉＴＦＴの製造方法を
示す。
よるトップゲート構造の多結晶ＳｉＴＦＴの製造方法を
示す。
【００１７】この一実施形態においては、まず、図６に
示すように、耐熱温度が２００℃程度以下のプラスチッ
ク基板１１上に例えばＳｉＯ2 膜やＳｉＮx 膜あるいは
これらの積層膜などからなるバッファ層１２をこのプラ
スチック基板１１の耐熱温度以下の温度で成膜する。こ
こで、プラスチック基板１１としては、例えば、ポリエ
チレンサルフォン（ＰＥＳ）（耐熱温度は２００℃程
度）や、ポリエチレンテレフタレート（ＰＥＴ）（耐熱
温度は１００℃程度）などからなるものを用いることが
できる。次に、このバッファ層１２上にアモルファスＳ
ｉ（ａ−Ｓｉ）膜１３をプラスチック基板１１の耐熱温
度以下の温度で成膜する。このａ−Ｓｉ膜１３の膜厚は
例えば３０〜１００ｎｍである。これらのバッファ層１
２およびａ−Ｓｉ膜１３の成膜には、例えば、プラズマ
エンハンストＣＶＤ（ＰＥＣＶＤ）法、減圧ＣＶＤ（Ｌ
ＰＣＶＤ）法、蒸着法などを用いることができる。
示すように、耐熱温度が２００℃程度以下のプラスチッ
ク基板１１上に例えばＳｉＯ2 膜やＳｉＮx 膜あるいは
これらの積層膜などからなるバッファ層１２をこのプラ
スチック基板１１の耐熱温度以下の温度で成膜する。こ
こで、プラスチック基板１１としては、例えば、ポリエ
チレンサルフォン（ＰＥＳ）（耐熱温度は２００℃程
度）や、ポリエチレンテレフタレート（ＰＥＴ）（耐熱
温度は１００℃程度）などからなるものを用いることが
できる。次に、このバッファ層１２上にアモルファスＳ
ｉ（ａ−Ｓｉ）膜１３をプラスチック基板１１の耐熱温
度以下の温度で成膜する。このａ−Ｓｉ膜１３の膜厚は
例えば３０〜１００ｎｍである。これらのバッファ層１
２およびａ−Ｓｉ膜１３の成膜には、例えば、プラズマ
エンハンストＣＶＤ（ＰＥＣＶＤ）法、減圧ＣＶＤ（Ｌ
ＰＣＶＤ）法、蒸着法などを用いることができる。
【００１８】次に、ａ−Ｓｉ膜１３に例えばエキシマー
レーザによる紫外のパルスレーザビーム１４を照射して
加熱（レーザアニール）することにより結晶化を行い、
図７に示すように、多結晶Ｓｉ膜１５を形成する。この
多結晶Ｓｉ膜１５が活性層となる。このパルスレーザビ
ーム１４は、ａ−Ｓｉ膜１３でほぼ完全に吸収されるこ
とにより、プラスチック基板１１はほとんど加熱されな
い。ここで、エキシマーレーザとしては、例えば、Ｘｅ
Ｃｌエキシマーレーザ（波長３０８ｎｍ）、ＸｅＦエキ
シマーレーザ（波長３５１ｎｍ）、ＫｒＦエキシマーレ
ーザ（波長２４８ｎｍ）、ＡｒＦエキシマーレーザ（波
長１９３ｎｍ）などを用いることができる。
レーザによる紫外のパルスレーザビーム１４を照射して
加熱（レーザアニール）することにより結晶化を行い、
図７に示すように、多結晶Ｓｉ膜１５を形成する。この
多結晶Ｓｉ膜１５が活性層となる。このパルスレーザビ
ーム１４は、ａ−Ｓｉ膜１３でほぼ完全に吸収されるこ
とにより、プラスチック基板１１はほとんど加熱されな
い。ここで、エキシマーレーザとしては、例えば、Ｘｅ
Ｃｌエキシマーレーザ（波長３０８ｎｍ）、ＸｅＦエキ
シマーレーザ（波長３５１ｎｍ）、ＫｒＦエキシマーレ
ーザ（波長２４８ｎｍ）、ＡｒＦエキシマーレーザ（波
長１９３ｎｍ）などを用いることができる。
【００１９】次に、図８に示すように、多結晶Ｓｉ膜１
５上に例えばＳｉＯ2 膜やＳｉＮx膜などからなるゲー
ト絶縁膜１６をプラスチック基板１１の耐熱温度以下の
温度で形成する。このゲート絶縁膜１６の膜厚は例えば
１００ｎｍ程度である。このゲート絶縁膜１６は、反応
性スパッタリング法、ＰＥＣＶＤ法、蒸着法などにより
成膜してもよいし、多結晶Ｓｉ膜１５の表面をプラズマ
酸化またはプラズマ窒化することにより形成してもよ
い。次に、ゲート絶縁膜１６上にゲート電極形成用のａ
−Ｓｉ膜１７をプラスチック基板１１の耐熱温度以下の
温度で成膜する。このａ−Ｓｉ膜１７の成膜には、スパ
ッタリング法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、蒸着法な
どを用いることができる。
５上に例えばＳｉＯ2 膜やＳｉＮx膜などからなるゲー
ト絶縁膜１６をプラスチック基板１１の耐熱温度以下の
温度で形成する。このゲート絶縁膜１６の膜厚は例えば
１００ｎｍ程度である。このゲート絶縁膜１６は、反応
性スパッタリング法、ＰＥＣＶＤ法、蒸着法などにより
成膜してもよいし、多結晶Ｓｉ膜１５の表面をプラズマ
酸化またはプラズマ窒化することにより形成してもよ
い。次に、ゲート絶縁膜１６上にゲート電極形成用のａ
−Ｓｉ膜１７をプラスチック基板１１の耐熱温度以下の
温度で成膜する。このａ−Ｓｉ膜１７の成膜には、スパ
ッタリング法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、蒸着法な
どを用いることができる。
【００２０】次に、図９に示すように、リソグラフィー
およびエッチングによりａ−Ｓｉ膜１７を所定形状にパ
ターニングしてゲート電極１８を形成した後、このゲー
ト電極１８をマスクとしてゲート絶縁膜１６をこのゲー
ト電極１８に対して自己整合的にエッチングする。
およびエッチングによりａ−Ｓｉ膜１７を所定形状にパ
ターニングしてゲート電極１８を形成した後、このゲー
ト電極１８をマスクとしてゲート絶縁膜１６をこのゲー
ト電極１８に対して自己整合的にエッチングする。
【００２１】次に、図１０に示すように、プラスチック
基板１１の耐熱温度以下の温度でプラズマドーピング法
またはイオン注入法によりゲート電極１８をマスクとし
て多結晶Ｓｉ膜１５中に不純物をドーピングすることに
より、ソース領域１９およびドレイン領域２０をゲート
電極１８に対して自己整合的に形成する。ここで、不純
物としては、ｎチャネル多結晶ＳｉＴＦＴを製造する場
合にはｎ型不純物、例えばリン（Ｐ）を用い、ｐチャネ
ル多結晶ＳｉＴＦＴを製造する場合にはｐ型不純物、例
えばホウ素（Ｂ）を用いる。
基板１１の耐熱温度以下の温度でプラズマドーピング法
またはイオン注入法によりゲート電極１８をマスクとし
て多結晶Ｓｉ膜１５中に不純物をドーピングすることに
より、ソース領域１９およびドレイン領域２０をゲート
電極１８に対して自己整合的に形成する。ここで、不純
物としては、ｎチャネル多結晶ＳｉＴＦＴを製造する場
合にはｎ型不純物、例えばリン（Ｐ）を用い、ｐチャネ
ル多結晶ＳｉＴＦＴを製造する場合にはｐ型不純物、例
えばホウ素（Ｂ）を用いる。
【００２２】次に、図１１に示すように、例えばエキシ
マーレーザによる紫外のパルスレーザビーム２１を照射
することにより、ゲート電極１８、ソース領域１９およ
びドレイン領域２０中の不純物の電気的活性化を行うと
ともに、加熱されたゲート電極１８によりゲート絶縁膜
１６やゲート絶縁膜１６と多結晶Ｓｉ膜１５との界面を
加熱して熱処理し、このゲート絶縁膜１６中の欠陥やゲ
ート絶縁膜１６と多結晶Ｓｉ膜１５との界面の欠陥を除
去する。また、このパルスレーザビーム２１の照射によ
り、ゲート電極１８を構成するａ−Ｓｉ膜１７の結晶化
が行われて多結晶Ｓｉ膜となる。このパルスレーザビー
ム２１は、ゲート電極１８でほぼ完全に吸収されること
により、プラスチック基板１１はほとんど加熱されな
い。エキシマーレーザとしては、上述と同様なものを用
いることができる。さらに、ゲート電極１８形成用のａ
−Ｓｉ膜１７として水素を含むものを用いた場合には、
このパルスレーザビーム２１の照射による加熱時に、ゲ
ート電極１８を構成するＳｉ膜中の水素が多結晶Ｓｉ膜
１５中に拡散してこの多結晶Ｓｉ膜１５中の結晶粒界な
どに存在するダングリングボンドを不活性化することに
より、電気的特性の向上を図ることができる。
マーレーザによる紫外のパルスレーザビーム２１を照射
することにより、ゲート電極１８、ソース領域１９およ
びドレイン領域２０中の不純物の電気的活性化を行うと
ともに、加熱されたゲート電極１８によりゲート絶縁膜
１６やゲート絶縁膜１６と多結晶Ｓｉ膜１５との界面を
加熱して熱処理し、このゲート絶縁膜１６中の欠陥やゲ
ート絶縁膜１６と多結晶Ｓｉ膜１５との界面の欠陥を除
去する。また、このパルスレーザビーム２１の照射によ
り、ゲート電極１８を構成するａ−Ｓｉ膜１７の結晶化
が行われて多結晶Ｓｉ膜となる。このパルスレーザビー
ム２１は、ゲート電極１８でほぼ完全に吸収されること
により、プラスチック基板１１はほとんど加熱されな
い。エキシマーレーザとしては、上述と同様なものを用
いることができる。さらに、ゲート電極１８形成用のａ
−Ｓｉ膜１７として水素を含むものを用いた場合には、
このパルスレーザビーム２１の照射による加熱時に、ゲ
ート電極１８を構成するＳｉ膜中の水素が多結晶Ｓｉ膜
１５中に拡散してこの多結晶Ｓｉ膜１５中の結晶粒界な
どに存在するダングリングボンドを不活性化することに
より、電気的特性の向上を図ることができる。
【００２３】次に、図１２に示すように、ソース領域１
９およびドレイン領域２０上にそれぞれソース電極２２
およびドレイン電極２３を形成する。これらのソース電
極２２およびドレイン電極２３は例えばアルミニウム
（Ａｌ）により形成する。これらのソース電極２２およ
びドレイン電極２３は、例えば蒸着法やスパッタリング
法により基板全面にＡｌ膜を成膜した後、このＡｌ膜を
リソグラフィーおよびエッチングにより所定形状にパタ
ーニングすることにより形成してもよいし、リフトオフ
法により形成してもよい。
９およびドレイン領域２０上にそれぞれソース電極２２
およびドレイン電極２３を形成する。これらのソース電
極２２およびドレイン電極２３は例えばアルミニウム
（Ａｌ）により形成する。これらのソース電極２２およ
びドレイン電極２３は、例えば蒸着法やスパッタリング
法により基板全面にＡｌ膜を成膜した後、このＡｌ膜を
リソグラフィーおよびエッチングにより所定形状にパタ
ーニングすることにより形成してもよいし、リフトオフ
法により形成してもよい。
【００２４】以上により、プラスチック基板１１上に、
トップゲート構造の多結晶ＳｉＴＦＴが製造される。
トップゲート構造の多結晶ＳｉＴＦＴが製造される。
【００２５】以上のように、この一実施形態によれば、
プラスチック基板１１の耐熱温度以下の温度で多結晶Ｓ
ｉ膜１５上にゲート絶縁膜１６およびゲート電極１８を
形成し、さらに多結晶Ｓｉ膜１５中にソース領域１９お
よびドレイン領域２０を形成した後にパルスレーザビー
ム２１を照射しているので、次のような利点を得ること
ができる。すなわち、パルスレーザビーム２１の照射に
よりゲート電極１８を加熱してゲート絶縁膜１６やゲー
ト絶縁膜１６と多結晶Ｓｉ膜１５との界面を熱処理する
ことができるので、２００℃程度以下の温度で成膜され
た膜質の悪いゲート絶縁膜１６の欠陥やゲート絶縁膜１
６と多結晶Ｓｉ膜１５との界面の欠陥を除去して改質を
行うことができ、ゲート絶縁膜１６の膜質やゲート絶縁
膜１６と多結晶Ｓｉ膜１５との界面の特性の向上を図る
ことができる。これによって、耐熱温度が２００℃程度
以下のプラスチック基板１１上に特性の良好な多結晶Ｓ
ｉＴＦＴを製造することができる。また、パルスレーザ
ビーム２１の照射により、ゲート電極１８、ソース領域
１９およびドレイン領域２０中の不純物の電気的活性化
も同時に行うことができることにより、不純物の電気的
活性化のためのプロセスを別に行わないで済み、製造工
程の増加を抑えることができる。
プラスチック基板１１の耐熱温度以下の温度で多結晶Ｓ
ｉ膜１５上にゲート絶縁膜１６およびゲート電極１８を
形成し、さらに多結晶Ｓｉ膜１５中にソース領域１９お
よびドレイン領域２０を形成した後にパルスレーザビー
ム２１を照射しているので、次のような利点を得ること
ができる。すなわち、パルスレーザビーム２１の照射に
よりゲート電極１８を加熱してゲート絶縁膜１６やゲー
ト絶縁膜１６と多結晶Ｓｉ膜１５との界面を熱処理する
ことができるので、２００℃程度以下の温度で成膜され
た膜質の悪いゲート絶縁膜１６の欠陥やゲート絶縁膜１
６と多結晶Ｓｉ膜１５との界面の欠陥を除去して改質を
行うことができ、ゲート絶縁膜１６の膜質やゲート絶縁
膜１６と多結晶Ｓｉ膜１５との界面の特性の向上を図る
ことができる。これによって、耐熱温度が２００℃程度
以下のプラスチック基板１１上に特性の良好な多結晶Ｓ
ｉＴＦＴを製造することができる。また、パルスレーザ
ビーム２１の照射により、ゲート電極１８、ソース領域
１９およびドレイン領域２０中の不純物の電気的活性化
も同時に行うことができることにより、不純物の電気的
活性化のためのプロセスを別に行わないで済み、製造工
程の増加を抑えることができる。
【００２６】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
【００２７】例えば、上述の一実施形態において挙げた
数値、プロセス、材料、構造などはあくまでも例にすぎ
ず、必要に応じて、これらと異なる数値、プロセス、材
料、構造などを用いてもよい。
数値、プロセス、材料、構造などはあくまでも例にすぎ
ず、必要に応じて、これらと異なる数値、プロセス、材
料、構造などを用いてもよい。
【００２８】具体的には、例えば、上述の一実施形態に
おいて、ソース電極２２およびドレイン電極２３の形成
時にゲート電極１８上にもＡｌ膜を形成してゲート電極
１８の低抵抗化を図るようにしてもよい。
おいて、ソース電極２２およびドレイン電極２３の形成
時にゲート電極１８上にもＡｌ膜を形成してゲート電極
１８の低抵抗化を図るようにしてもよい。
【００２９】
【発明の効果】以上述べたように、この発明によれば、
ゲート絶縁膜上に加熱部材を形成し、この加熱部材の上
側から、この加熱部材でエネルギーが吸収されるエネル
ギービームを照射するようにしているので、基板を加熱
することなく、加熱部材を局部的に加熱し、この加熱さ
れた加熱部材によりゲート絶縁膜を熱処理してこのゲー
ト絶縁膜中の欠陥やこのゲート絶縁膜と半導体薄膜との
界面の欠陥を除去することができ、ゲート絶縁膜の膜質
やゲート絶縁膜と半導体薄膜との界面の特性の向上を図
ることができる。これによって、耐熱温度が低いプラス
チック基板などの絶縁基板上に特性の良好なトップゲー
ト構造の薄膜トランジスタを製造することができる。
ゲート絶縁膜上に加熱部材を形成し、この加熱部材の上
側から、この加熱部材でエネルギーが吸収されるエネル
ギービームを照射するようにしているので、基板を加熱
することなく、加熱部材を局部的に加熱し、この加熱さ
れた加熱部材によりゲート絶縁膜を熱処理してこのゲー
ト絶縁膜中の欠陥やこのゲート絶縁膜と半導体薄膜との
界面の欠陥を除去することができ、ゲート絶縁膜の膜質
やゲート絶縁膜と半導体薄膜との界面の特性の向上を図
ることができる。これによって、耐熱温度が低いプラス
チック基板などの絶縁基板上に特性の良好なトップゲー
ト構造の薄膜トランジスタを製造することができる。
【図１】Ｃ−Ｖ特性の測定に用いられる試料を示す断面
図である。
図である。
【図２】Ｃ−Ｖ特性の測定結果を示す略線図である。
【図３】Ｃ−Ｖ特性の測定に用いられる試料を示す断面
図である。
図である。
【図４】Ｃ−Ｖ特性の測定に用いられる試料を示す断面
図である。
図である。
【図５】Ｃ−Ｖ特性の測定結果を示す略線図である。
【図６】この発明の一実施形態によるトップゲート構造
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
【図７】この発明の一実施形態によるトップゲート構造
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
【図８】この発明の一実施形態によるトップゲート構造
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
【図９】この発明の一実施形態によるトップゲート構造
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
の多結晶ＳｉＴＦＴの製造方法を説明するための断面図
である。
【図１０】この発明の一実施形態によるトップゲート構
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
【図１１】この発明の一実施形態によるトップゲート構
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
【図１２】この発明の一実施形態によるトップゲート構
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
造の多結晶ＳｉＴＦＴの製造方法を説明するための断面
図である。
１１・・・プラスチック基板、１２・・・バッファ層、
１３、１７・・・ａ−Ｓｉ膜、１４、２１・・・パルス
レーザビーム、１５・・・多結晶Ｓｉ膜、１６・・・ゲ
ート絶縁膜、１８・・・ゲート電極、１９・・・ソース
領域、２０・・・ドレイン領域、２２・・・ソース電
極、２３・・・ドレイン電極
１３、１７・・・ａ−Ｓｉ膜、１４、２１・・・パルス
レーザビーム、１５・・・多結晶Ｓｉ膜、１６・・・ゲ
ート絶縁膜、１８・・・ゲート電極、１９・・・ソース
領域、２０・・・ドレイン領域、２２・・・ソース電
極、２３・・・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 隆 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 ウエストウォータ ジョナサン 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F052 AA02 BB07 CA09 DA02 DB02 DB03 EA16 FA19 JA01
Claims (11)
- 【請求項１】 絶縁基板上に活性層となる半導体薄膜お
よびゲート絶縁膜を順次形成する工程と、 上記ゲート絶縁膜上に加熱部材を形成する工程と、 上記加熱部材の上側から、上記加熱部材でエネルギーが
吸収されるエネルギービームを照射する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 上記加熱部材が金属からなることを特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 上記加熱部材がゲート電極であることを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項４】 上記ゲート電極をマスクとして上記半導
体薄膜に不純物をドーピングすることによりソース領域
およびドレイン領域を形成した後、上記エネルギービー
ムを照射するようにしたことを特徴とする請求項３記載
の薄膜トランジスタの製造方法。 - 【請求項５】 上記ゲート絶縁膜が酸化シリコン膜また
は窒化シリコン膜であることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項６】 上記ゲート電極がシリコン膜からなるこ
とを特徴とする請求項３記載の薄膜トランジスタの製造
方法。 - 【請求項７】 上記ゲート電極が水素を含むシリコン膜
からなることを特徴とする請求項３記載の薄膜トランジ
スタの製造方法。 - 【請求項８】 上記エネルギービームがパルスレーザビ
ームであることを特徴とする請求項１記載の薄膜トラン
ジスタの製造方法。 - 【請求項９】 上記半導体薄膜が多結晶シリコン膜であ
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項１０】 上記絶縁基板の耐熱温度が２００℃以
下であることを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。 - 【請求項１１】 上記絶縁基板が耐熱温度が２００℃以
下のプラスチック基板またはガラス基板であることを特
徴とする請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240303A JP2000068518A (ja) | 1998-08-26 | 1998-08-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240303A JP2000068518A (ja) | 1998-08-26 | 1998-08-26 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068518A true JP2000068518A (ja) | 2000-03-03 |
Family
ID=17057462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240303A Pending JP2000068518A (ja) | 1998-08-26 | 1998-08-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068518A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151524A (ja) * | 2000-08-14 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002176003A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 |
| JP2002222955A (ja) * | 2001-01-24 | 2002-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7964250B2 (en) | 2006-02-21 | 2011-06-21 | Samsung Electronics Co., Ltd. | Flexible display device having enhanced thin film semiconductive layer and method of manufacture |
| JP2012049554A (ja) * | 2011-10-12 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2012089859A (ja) * | 2000-08-14 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及びその作製方法 |
-
1998
- 1998-08-26 JP JP10240303A patent/JP2000068518A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151524A (ja) * | 2000-08-14 | 2002-05-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012089859A (ja) * | 2000-08-14 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及びその作製方法 |
| JP2002176003A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 |
| JP2002222955A (ja) * | 2001-01-24 | 2002-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7964250B2 (en) | 2006-02-21 | 2011-06-21 | Samsung Electronics Co., Ltd. | Flexible display device having enhanced thin film semiconductive layer and method of manufacture |
| JP2012049554A (ja) * | 2011-10-12 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4026182B2 (ja) | 半導体装置の製造方法、および電子機器の製造方法 | |
| JPH01187814A (ja) | 薄膜半導体装置の製造方法 | |
| JPH1140501A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2001028448A (ja) | 薄膜トランジスタの作製方法 | |
| JPH06124890A (ja) | 薄膜状半導体装置の作製方法。 | |
| WO2009081775A1 (ja) | 薄膜トランジスタの製造方法及び薄膜トランジスタ | |
| JP2000068518A (ja) | 薄膜トランジスタの製造方法 | |
| JP2009048199A (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| JP2734359B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004055838A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0917729A (ja) | 半導体装置の製造方法 | |
| JPH08204208A (ja) | 結晶性シリコン半導体装置の製造方法 | |
| JP2759411B2 (ja) | 半導体装置およびその作製方法 | |
| JP3512547B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11354441A (ja) | 半導体装置の製造方法 | |
| JP4239744B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3551012B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2701711B2 (ja) | 多結晶シリコン薄膜の製造方法 | |
| JP3279280B2 (ja) | 薄膜半導体素子の製造方法 | |
| JPH06124889A (ja) | 薄膜状半導体装置の作製方法 | |
| JPH1187724A (ja) | 半導体素子の製造方法 | |
| JPH0677250A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62119974A (ja) | 薄膜トランジスタの製造方法 | |
| JPH07162004A (ja) | 薄膜トランジスタの製造方法 | |
| JP3684909B2 (ja) | 薄膜トランジスタ作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |