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FR2748601A1 - Procede de formation d'interconnexions dans un circuit integre - Google Patents

Procede de formation d'interconnexions dans un circuit integre Download PDF

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FR2748601A1 FR9606018A FR9606018A FR2748601A1 FR 2748601 A1 FR2748601 A1 FR 2748601A1 FR 9606018 A FR9606018 A FR 9606018A FR 9606018 A FR9606018 A FR 9606018A FR 2748601 A1 FR2748601 A1 FR 2748601A1
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Abstract

L'invention concerne un procédé de formation de connexions (67, 70, 75) et de vias (60) dans un circuit intégré comprenant les étapes suivantes: former des composants à grille isolée dans un substrat semi-conducteur (10); recouvrir le substrat d'une couche diélectrique (80) en un matériau photoréductible; graver des trous (45, 50, 55) et former des vias (60); photoréduire le diélectrique pour augmenter sa conductivité; recouvrir la structure résultante d'une couche d'interconnexion (64); graver la couche d'interconnexion pour définir des connexions en contact avec les vias; et oxyder le diélectrique pour réduire sa conductivité.

Description

PROCEDE DE FORMATICN D'INTERCCNEXIONCS DANS UN CIRCUIT INTEGRE
La présente invention concerne un procédé de fabrica-
tion de circuits intégrés et plus particulièrement les étapes de
gravure requises pour former des interconnexions métalliques.
Dans les techniques actuelles de fabrication de circuits intégrés, des connexions verticales doivent être effec-
tuées vers des dispositifs semiconducteurs à l'intérieur du cir-
cuit intégré. Celles-ci sont généralement réalisées en recouvrant les dispositifs semiconducteurs d'une couche de diélectrique interniveaux, telle qu'une couche de SiO2 et en gravant des trous verticaux et étroits dans cette couche diélectrique pour exposer des parties du dispositif sous-jacent. Ces trous sont remplis d'un matériau conducteur tel que du tungstène, de l'aluminium ou du titane pour former des vias et une couche d'interconnexion est
appliquée sur la surface ainsi obtenue. La couche d'inter-
connexion est en contact électrique avec le dispositif semi-
conducteur par l'intermédiaire des vias et peut être gravée pour
définir des motifs d'interconnexion.
Plusieurs couches conductrices en des matériaux métal-
liques tels que du tungstène, du cuivre, de l'aluminium, du
titane ou des alliages de ces métaux sont couranmmnent utilisées.
Pour relier ces couches, des connexions verticales similaires
(vias) sont utilisées.
La figure 1 représente une vue en coupe d'un circuit intégré partiellement achevé. Un substrat semiconducteur 10 d'un premier type de conductivité contient des régions de source 15 et de drain 20 du type de conductivité opposé. Des structures de drain faiblement dopé (LDD) 25 peuvent être prévues au voisinage des régions de source et de drain. Un oxyde de grille 30 repose sur la surface du semiconducteur entre la source et le drain. Une électrode de grille 35 repose sur l'oxyde de grille 30. On obtient ainsi un transistor MOS classique 37. Une première couche diélectrique interniveaux 40 a été déposée sur la structure. Des trous 45, 50, 55 ont été gravés à travers la couche diélectrique au- dessus des régions respectives de drain 20, de grille 35 et de source 15. Les trous sont remplis d'un matériau conducteur 60 selon tout procédé approprié pour former des vias. Une première
couche d'interconnexion 64 a été gravée pour former des conduc-
teurs d'interconnexions 67, 70, 75 en contact électrique avec les
régions respectives de drain 20, de grille 35 et de source 15.
Les trous 45, 50, 55 et les conducteurs 67, 70 75 sont habituellement formés par gravure plasma, par exemple par gravure ionique réactive (RIE). Pendant ces étapes de gravure, des
charges électriques notables s'accumulent sur les parties métal-
liques de la structure. Quand une connexion longue a été formée, toute sa longueur agit pour recueillir des charges. Dans un circuit intégré complexe, une connexion unique peut atteindre une
longueur de plusieurs mètres.
Les charges qui s'accumulent sur les conducteurs 67, 75 peuvent se dissiper à travers la jonction formée par le substrat et le drain 20 ou la source 15, respectivement. Selon la polarité de la charge et le type de conductivité de la source, du drain et du substrat, cette dissipation peut se faire ou bien par conduction directe de la jonction ou bien par un courant de fuite en inverse de cette jonction. La conduction est représentée dans
la figure par les flèches 77.
Pour les charges s'accumulant sur le conducteur 70, aucun trajet de décharge n'existe. Le conducteur est isolé du substrat 10 par l'oxyde de grille 30. Des charges s'accumulent, autour de la grille 35, du via 60 et du conducteur 70, comme cela est illustrée dans la figure par des signes +, bien que la charge puisse être de l'une ou l'autre polarité. Cette charge entraîne qu'une tension élevée est présente sur l'isolant de grille 30 et provoque des contraintes qui peuvent affaiblir cet isolant de grille. Cet affaiblissement réduira la durée de vie et l'immunité
aux surtensions du circuit intégré achevé.
On a proposé de connecter une diode en parallèle sur l'isolant de grille 30 pour fournir un trajet de fuite des charges vers le substrat. Ceci entraîne toutefois qu'un courant
de fuite existe pendant le fonctionnement du circuit intégré.
La présente invention vise à prévoir un procédé de fabrication de contacts dans un circuit intégré qui ne permette
pas d'accumulation de charges sur des connexions du circuit.
La présente invention vise en outre à prévoir un tel procédé qui ne provoque pas de courant de fuite parasite à partir
de la grille pendant le fonctionnement du circuit intégré achevé.
L'invention vise en outre à prévoir un tel procédé qui ne rallonge pas notablement la durée de fabrication des circuits intégrés. Ainsi, la présente invention prévoit un procédé de formation de connexions et de vias dans un circuit intégré comprenant les étapes consistant à former des composants à grille isolée sur un substrat semiconducteur; appliquer une couche diélectrique pour recouvrir les composants; graver des trous dans la couche diélectrique pour exposer des parties des composants; remplir les trous d'un matériau conducteur pour former des vias; recouvrir la structure résultante d'une couche d'interconnexion; graver la couche d'interconnexion pour définir
des connexions, ces connexions étant en contact avec les vias.
Selon l'invention, la couche diélectrique comprend un matériau photoréductible, et le procédé comprend les étapes consistant à photoréduire au moins une partie supérieure du diélectrique avant le dépôt de la couche d'interconnexion pour augmenter sa conductivité, et à oxyder le diélectrique pour réduire sa conductivité. Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à appliquer une couche de passivation sur la surface supérieure de la structure, cette couche de passivation étant constituée d'un matériau opaque à de la lumière susceptible de provoquer une photoréduction des
couches diélectriques.
Selon un mode de réalisation de la présente invention, le matériau photoréductible est de l'oxyde d'indium et l'étape de photoréduction consiste à exposer le diélectrique à de la lumière
de longueur d'onde inférieure à 35 nm.
Selon un mode de réalisation de la présente invention, l'étape d'oxydation consiste à exposer la couche diélectrique à
une atmosphère contenant de l'ozone.
Selon un mode de réalisation de la présente invention, l'ozone est produite in-situ en exposant de l'oxygène à de la
lumière ultraviolette.
La présente invention prévoit aussi une structure de circuit intégré comprenant un substrat semiconducteur, une couche diélectrique interniveaux placée sur le substrat, des vias étant prévus à travers la couche diélectrique, et des connexions étant en contact avec les vias, la couche diélectrique interniveaux comprenant un matériau photoréductible à un état de faible
conductivité.
Selon un mode de réalisation de la présente invention, en outre d'autres couches diélectriques interniveaux comprennent chacune des vias qui les traversent et chacune est munie de connexions en contact électrique avec les vias, au moins certaines des couches diélectriques interniveaux comprenant un
matériau photoréductible à l'état de faible conductivité.
Selon un mode de réalisation de la présente invention, le circuit intégré est recouvert d'une couche superficielle de passivation opaque à de la lumière susceptible de photoréduire le
matériau des couches diélectriques.
Un mode de réalisation de la présente invention va être décrit à titre d'exemple en faisant référence aux dessins joints parmi lesquels: la figure 1 est une vue en coupe d'une structure de circuit intégré partiellement achevée; la figure 2 représente la structure de la figure 1 modifiée selon la présente invention; et la figure 3 représente une vue en coupe d'un circuit
intégré achevé selon la présente invention.
On sait que certains matériaux tels que l'oxyde
d'indium peuvent être rendus conducteurs par un procédé de photo-
réduction. Ils peuvent être à nouveau rendus non-conducteurs en
réalisant une étape d'oxydation appropriée.
L'oxyde d'indium stoechiométrique In203 est un isolant, mais une photoréduction provoque des lacunes d'oxygène et convertit l'oxyde d'indium en une forme non-stoechiométrique InOx
qui présente une forte conductivité.
Une couche d'oxyde d'indium peut être formée sur un substrat par pulvérisation au magnétron continu, en utilisant une cible d'indium dans un plasma d'argon et d'oxygène contenant le substrat. De nombreuses autres techniques existent. Cette couche
peut être formée avec une structure amorphe ou microcristalline.
En utilisant suffisamment d'oxygène, cette couche peut avoir une conductivité d'environ 0,1 à 1 Q-l.m-1. En exposant cette couche à une source lumineuse de longueur d'onde appropriée en atmosphère inerte, une photoréduction se produit. Pour de l'oxyde
d'indium, de la lumière ultraviolette à une longueur d'onde infé-
rieure à 35 gm convient. La conductivité de la couche augmente alors jusqu'à environ 100 à 1000 Q-l.m-1, ce qui est comparable à la conductivité d'un matériau métallique. En utilisant une proportion plus faible d'oxygène, la couche peut être déposée sous forme réduite, car des lacunes d'oxygène existent alors naturellement. En exposant ensuite la couche à une atmosphère oxydante, la conductivité diminue jusqu'à un niveau faible,
typique de l'In203 stoechiométrique - environ 10-3 Q-l.m-1.
Cette oxydation peut par exemple être réalisée dans un environnement contenant de l'ozone sous une pression partielle d'oxygène de 8kPa (600 torrs) dans un réacteur contenant le substrat, et en éclairant l'enceinte chambre par la source ultraviolette susmentionnée. Pendant cette étape, la couche d'oxyde d'indium doit être protégée d'une exposition directe à la lumière ultraviolette. L'oxydation prend place, remplissant les lacunes d'oxygène et la couche d'oxyde d'indium se rapproche de sa composition stoechiométrique In203 et d'une conductivité de
-3 Q-l.m-1.
Ces effets sont complètement réversibles. Des change-
ments de conductivité d'au moins six ordres de grandeur peuvent
être obtenus.
L'oxyde d'indium cristallin a une conductivité plus élevée mais la conductivité la plus faible qui peut être obtenue avec ce matériau est de deux ordres de grandeur plus élevée que
celle d'un oxyde d'indium amorphe ou microcristallin.
La figure 2 représente une vue en coupe d'un circuit intégré partiellement achevé mettant en oeuvre le procédé selon l'invention. La structure de transistor 37 est telle que décrite en relation avec la figure 1. Selon un aspect de la présente
invention, un diélectrique interniveaux 80 constitué d'un maté-
riau photoréductible tel que de l'oxyde d'indium a été déposé.
Des trous 45, 50, 55 ont été formés et remplis d'un composé
métallique approprié 60 pour former des vias.
Selon l'invention, ce diélectrique interniveaux 80 est photo-réduit par exposition à de la lumière, de façon appropriée pour rendre au moins sa surface supérieure conductrice. Si la couche 80 est en oxyde d'indium, de la lumière ultraviolette ayant une longueur d'onde inférieure à 35 gm peut être utilisée à une intensité de 4 W/m2. Après cette exposition, au moins la partie supérieure 85 de la couche diélectrique interniveaux 80 devient conductrice. La couche d'interconnexion 64 est alors
formée sur cette couche diélectrique interniveaux 80.
Quand une étape de gravure sous plasma (RIE) est réali-
sée pour définir les connexions 67, 70, 75, toute charge suscep-
tible de s'accumuler sur l'électrode de grille 35, 70 est achemi- née par l'intermédiaire de la portion supérieure conductrice 85 de la couche diélectrique interniveaux 80 vers les contacts de source et de drain 55, 45. Cette conduction est illustrée dans la figure par des flèches 90. Les contacts de source et de drain éliminent les charges accumulées par conduction à travers les jonctions de source et de drain, de la façon indiquée précédemment. Ainsi, aucune charge ne s'accumule sur l'électrode de grille 35 et il n ya pas de risque d'endommagement de l'isolant
de grille 30.
Après achèvement de l'étape de gravure plasma, la structure est exposée à une ambiance oxydante pour rendre à nouveau la couche diélectrique interniveaux 80 non-conductrice sur toute son épaisseur. Comme on l'a indiqué ci-dessus, ceci peut être réalisé en plaçant la structure dans une atmosphère
contenant de l'oxygène et en éclairant par la source ultravio-
lette susmentionnée, pour autant que la structure elle-même est protégée de la lumière ultraviolette. Cette étape peut être
réalisée dans la même enceinte que l'étape de gravure plasma.
La figure 3 représente une vue en coupe d'un circuit intégré achevé réalisé selon le procédé de l'invention. Trois couches d'interconnexion 64, 90, 95 sont prévues bien qu'un plus grand nombre soit envisageable. Entre les première et deuxième couches d'interconnexion 64, 90, est formée une seconde couche diélectrique interniveaux 97. Selon l'invention, cette couche diélectrique est constituée d'un matériau photoréductible tel que
l'oxyde d'indium.
Des trous 100 sont gravés dans la couche diélectrique 97 au-dessus des conducteurs 67, 70, 75 de la première couche
d'interconnexion 64. Ces trous sont remplis d'un composé métal-
lique 105 pour former des vias.
La structure est soumise à une photoréduction par expo-
sition à de la lumière ultraviolette en atmosphère inerte pour rendre conductrice la partie supérieure 110 de la deuxième couche diélectrique interniveaux 97. Comme on l'a exposé en relation avec la partie supérieure 85, cette conductivité permet à toute charge accumulée sur l'électrode de grille 35, 70 d'être évacuée par l'intermédiaire de la partie supérieure 110 vers les contacts de source et de drain 45, 55, sans endommager l'oxyde de grille 30. Cette conduction est illustrée dans la figure par les flèches 113. La structure est alors soumise à une oxydation, par exemple par exposition dans une atmosphère contenant de l'ozone, de la façon déjà exposé, pour rendre à nouveau le diélectrique 97
non-conducteur sur toute son épaisseur.
Ces étapes peuvent être répétées de façon identique avec une troisième couche diélectrique interniveaux 115, des trous 120, un composé métallique 125, une partie supérieure conductrice 130 de la couche diélectrique 115, un trajet de
conduction 135 et une troisième couche d'interconnexion 95.
A la fin du traitement, une couche de passivation 140 est déposée sur toute la surface du circuit intégré. Selon un aspect de l'invention, cette couche de passivation comprend un matériau opaque à toute lumière susceptible de rendre les couches diélectriques 115, 97, 80 conductrices. Ceci empêche les couches diélectriques de redevenir accidentellement conductrices sous l'effet de lumière ultraviolette incidente. Pour un mode de réalisation utilisant un diélectrique à base d'oxyde d'indium, et une lumière ultraviolette de longueur d'onde inférieure à 35 gm,
un matériau de passivation convenable est du nitrure de silicium.
La présente invention atteint donc ses objectifs en ce
que l'accumulation de charges sur les conducteurs d'intercon-
nexion est évitée pendant la fabrication du circuit intégré;
aucun courant de fuite parasite ne circule pendant le fonctionne-
ment du circuit intégré achevé, étant donné que le diélectrique est ramené à un état non-conducteur avant que le circuit ne soit achevé; aucune étape de traitement longue n'est ajoutée par le
procédé selon l'invention. En effet, une seule étape d'introduc-
tion de gaz et deux étapes très brèves d'exposition à de la lumière sont ajoutées en plus du processus normal. Le dépôt de couches diélectriques photoréductibles prend la place du dépôt
d'une couche diélectrique 40 dans des procédés connus.
Bien que la présente invention ait été décrite en
faisant seulement référence à un nombre limité de modes de réali-
sation, de nombreuses variantes apparaîtront à l'homme de l'art,
ces modifications étant dans le domaine de l'invention.
Des matériaux autres que l'oxyde d'indium peuvent être utilisés comme diélectrique photoréductible, par exemple de l'oxyde de zinc, de l'oxyde de titane et des mélanges de ces composés. Chaque couche diélectrique interniveaux pourra être formée de la superposition d'un diélectrique classique et d'un
diélectrique photoréductible.
L'invention s'applique à des composants semiconducteurs comprenant au moins une borne isolée, et pas seulement à des transistors MOS classiques, par exemple à des cellules EPROM à
double grille.

Claims (9)

REVENDICATIONS
1. Procédé de formation de connexions (67, 70, 75) et de vias (60) dans un circuit intégré comprenant les étapes suivantes: a) former des composants à grille isolée sur un substrat semiconducteur (10);
b) appliquer une couche diélectrique (80) pour recou-
vrir les composants;
c) graver des trous (45, 50, 55) dans la couche diélec-
trique pour exposer des parties (20, 35, 15) des composants; d) remplir les trous d'un matériau conducteur (60) pour former des vias; f) recouvrir la structure résultante d'une couche d'interconnexion (64); g) graver la couche d'interconnexion pour définir des connexions, ces connexions étant en contact avec les vias; caractérisé en ce que la couche diélectrique comprend un matériau photoréductible, et en ce que ce procédé comprend les étapes suivantes: e) photoréduire au moins une partie supérieure (85) du diélectrique avant le dépôt de la couche d'interconnexion pour augmenter sa conductivité; et
h) oxyder le diélectrique pour réduire sa conductivité.
2. Procédé selon la revendication 1, comprenant en outre l'étape consistant à répéter les étapes (b) à (h) pour former d'autres niveaux de vias (105, 125) et de conducteurs
d'interconnexion (90, 95).
3. Procédé selon la revendication 1 ou 2, comprenant en outre l'étape consistant à appliquer une couche de passivation (140) sur la surface supérieure de la structure, cette couche de passivation étant constituée d'un matériau opaque à de la lumière
susceptible de provoquer une photo-réduction des couches diélec-
triques.
4. Procédé selon la revendication 1, dans lequel le matériau photoréductible est de l'oxyde d'indium et l'étape de photoréduction consiste à exposer le diélectrique à de la lumière
de longueur d'onde inférieure à 35 úm.
5. Procédé selon la revendication 4, dans lequel l'étape d'oxydation consiste à exposer la couche diélectrique à une atmosphère contenant de l'ozone.
6. Procédé selon la revendication 5, dans lequel l'ozone est produite in-situ en exposant de l'oxygène à de la
lumière ultraviolette.
7. Structure de circuit intégré comprenant un substrat semiconducteur (10), une couche diélectrique interniveaux (80) placée sur le substrat, des vias (60) étant prévus à travers la couche diélectrique, et des connexions (67, 70, 75) étant en contact avec les vias, caractérisée en ce que la couche diélectrique interniveaux comprend un matériau photoréductible à
un état de faible conductivité.
8. Circuit intégré selon la revendication 7, comprenant en outre d'autres couches diélectriques interniveaux (97, 115) ayant chacune des vias (105, 125) qui les traversent et chacune étant munie de connexions (90, 95) en contact électrique avec les
vias, caractérisé en ce qu'au moins certaines des couches diélec-
triques interniveaux comprennent un matériau photoréductible à
l'état de faible conductivité.
9. Circuit intégré selon la revendication 7 ou 8, comprenant en outre une couche superficielle de passivation (140) opaque à de la lumière susceptible de photoréduire le matériau
des couches diélectriques.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118471905A (zh) * 2024-07-10 2024-08-09 合肥欧益睿芯科技有限公司 半导体器件及其制造方法、电子设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207553B1 (en) * 1999-01-26 2001-03-27 Advanced Micro Devices, Inc. Method of forming multiple levels of patterned metallization
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
US7851872B2 (en) * 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US8319307B1 (en) * 2004-11-19 2012-11-27 Voxtel, Inc. Active pixel sensors with variable threshold reset
US8461628B2 (en) * 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR20080047456A (ko) 2005-09-15 2008-05-28 엔엑스피 비 브이 반도체 디바이스용 구조체 및 그의 제조 방법
US7425910B1 (en) 2006-02-27 2008-09-16 Marvell International Ltd. Transmitter digital-to-analog converter with noise shaping
US20140061637A1 (en) * 2012-08-30 2014-03-06 Jason Gu Corrosive Resistant Electronic Components
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0072690A2 (fr) * 1981-08-17 1983-02-23 Fujitsu Limited Dispositif MIS et procédé pour sa fabrication

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3553533A (en) * 1964-05-14 1971-01-05 Texas Instruments Inc Dielectric bodies with selectively formed conductive or metallic portions, composites thereof with semiconductor material and methods of making said bodies and composites
JPS58207699A (ja) * 1982-05-28 1983-12-03 株式会社日立製作所 配線回路基板の製造方法
US5459098A (en) * 1992-10-19 1995-10-17 Marietta Energy Systems, Inc. Maskless laser writing of microscopic metallic interconnects
US5517031A (en) * 1994-06-21 1996-05-14 General Electric Company Solid state imager with opaque layer
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0072690A2 (fr) * 1981-08-17 1983-02-23 Fujitsu Limited Dispositif MIS et procédé pour sa fabrication

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
B.PASHMAKOV ET AL.: "Photoreduction and Oxidation of Amorphous Indium Oxide", SOLID STATE COMMUNICATIONS, vol. 86, no. 10, 1993, G.B., pages 619 - 623, XP002023172 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118471905A (zh) * 2024-07-10 2024-08-09 合肥欧益睿芯科技有限公司 半导体器件及其制造方法、电子设备

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