FR2665775A1 - Circuit de commande en technologie mos. - Google Patents
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Abstract
Un circuit de commande en technologie MOS, composé d'un étage de sortie symétrique (transistors NMOS M4 et M5) et d'un circuit survolteur (BT) qui fournit sur le nud (N1) à l'entrée de la grille du transistor (M4), le survoltage (Vcc + alpha) nécessaire à commander l'état "haut" sur la borne de sortie (OT), caractérisé en ce que ce circuit de commande comprend un circuit limiteur (CP), qui limite le niveau (Vcc + alpha) sur le nud (N1) à une tension de référence (VR) indépendante de la tension d'alimentation (Vcc), et cela en laissant écouler l'excès de charges du condensateur de suralimentation (Cb) depuis le nud (N1) vers la borne de sortie (OT). Cette limitation à une tension de référence constante (VR) empêche les variations de tension (Vcc) et le bruit sur sa ligne d'alimentation, de se répercuter sur le niveau de sortie (en OT). Le fait de décharger le condensateur (Cb) vers la borne de sortie (OT) permet à cette sortie (OT) de commander une charge capacitive plus élevée.
Description
CIRCUIT DE COMMANDE EN TECHNOLOGIE MOS
La présente invention concerne un circuit de commande en technologie MOS, et particulièrement un circuit de
commande en technologie MOS muni d'un condensateur de sur-
voltage Dans la suite du texte, l'abréviation par le seul sigle "MOS" remplacera l'expression "en technologie MOS", le sigle "NMOS" remplacera l'expression "en technologie MOS
canal N", le sigle "PMOS" remplacera l'expression "en techno-
logie MOS canal P".
Le rôle le plus général du circuit de commande MOS est de commander un courant, c'est à dire de le fournir ou de l'absorber, et un courant assez important, d'au moins une centaine de milliampères, sur sa borne de sortie, en réponse au signal d'entrée En raison de cette grande intensité à commander, il est usuel de réaliser l'étage de sortie sous forme d'un amplificateur symétrique MOS, afin de réduire la puissance consommée Dans cet étage amplificateur symétrique,
deux transistors NMOS sont connectés en série entre la conne-
xion de masse Vss et la connexion d'alimentation Vcc, avec la
sortie de puissance prise au noeud commun au drain de tran-
sistor NMOS "abaisseur" (de tension en sortie) et la source du transistor NMOS "élévateur" (de tension en sortie) Dans un tel étage amplificateur symétrique, la tension de sortie
n'atteint pas Vcc La différence est due à la chute de ten-
sion Vt à travers le transistor NMOS élévateur L'inconvé-
nient est que cela ralentit la vitesse de commande du circuit
récepteur si celui-ci est une charge capacitive.
Pour remédier à ce ralentissement, on a proposé un circuit de commande comportant un circuit survolteur, qui
commande le transistor élévateu-r par une tension transitoire-
ment supérieure à Vcc En règle générale, un circuit de com-
mande muni d'un dispositif de survoltage comprend un conden-
sateur suralimenteur, et ce condensateur suralimenteur est préchargé afin de commander le transistor NMOS élévateur avec un potentiel de grille Vcc + a, obtenu en ajoutant la tension a préchargée dans le condensateur suralimenteur, à la tension Vcc fournie par l'alimentation générale Ceci a pour résultat de saturer complètement le transistor NMOS élévateur, qui
transmet alors toute la tension Vcc à la borne de sortie.
Néanmoins, ce circuit de commande, tel que décrit plus haut, reproduit toutes les variations indues de la tension
d'alimentation Vcc En particulier, si la tension d'alimen-
tion est plus élevée que la normale, la tension de sortie aussi sera trop élevée Cette reproduction (approximative) des variations de l'alimentation, aide à la propagation des interférences par la capacité mutuelle entre lignes voisines,
notamment lignes de masse et d'alimentation.
C'est dans ce contexte qu'a été proposée une technique
de limitation de la surtension de commande du transistor élé-
vateur NMOS, par un circuit limiteur Ce circuit limiteur détourne vers la ligne d'alimentation une partie des charges positives du condensateur de suralimentation, limitant le potentiel de la grille du transistor élévateur NMOS à Vcc +
B, o B est la surtension admise par le circuit limiteur.
Un des buts de la présente invention est de fournir un
circuit de commande MOS, qui est capable de fournir une ten-
sion de sortie constante, découplée des variations de la
tension d'alimentation, remédiant ainsi aux défauts des tech-
niques précédemment connues, et décrites plus haut.
Un autre but de la présente invention est de limiter
efficacement la tension de sortie du circuit de commande MOS.
Pour remplir ces objectifs, le circuit de commande MOS selon l'invention comprend:
Un transistor NMOS élévateur, dont le drain est connec-
té à une alimentation positive, sa source connectée à la
borne de sortie, et sa-grille connectée à un noeud de survol-
tage, lequel fournit une surtension positive (une tension plus grande que Vcc) quand la combinaison logique des entrées
commande l'état "haut" sur la borne de sortie.
Un transistor NMOS abaisseur, dont le drain est connec-
té à la borne de sortie, sa source est connectée au potentiel
de masse, et qui est rendu passant quand la combinaison logi-
que des entrées commande l'état "bas" sur la borne de sortie.
L'invention est caractérisée en ce que ce circuit de
commande MOS comprend un dispositif de limitation de la sur-
tension de commande du transistor élévateur NMOS, à un niveau
prédéfini, par un circuit limiteur Ce circuit limiteur dé-
charge vers la ligne de sortie l'excès de charges positives du condensateur de suralimentation, dès que le potentiel de la grille du transistor élévateur NMOS excède le potentiel
prédéfini.
Ici, le potentiel prédéfini est la somme d'une tension de référence, constante et découplée des variations de la tension d'alimentation, et de la tension de seuil d'au moins
un transiter MOS.
Les autres avantages de la présente invention seront
mieux apparents par la description de la réalisation préférée
de l'invention, en se référant aux figures ci-jointes.
Fig 1: schéma d'un circuit de commande MOS selon l'art
antérieur.
Fig 2 A: Evolution des tensions VOE, VN 1 et VOT lors d'une transition de "bas" vers "haut" de la sortie du circuit de commande MOS selon l'art antérieur, quand la tension Vcc
est basse.
Fig 2 B: Evolution des tensions VOE, VN 1 et VOT lors d'une transition de "bas" vers "haut" de la sortie du circuit de commande MOS selon l'art antérieur, quand la tension Vcc
est élevée.
Fig 3: schéma d'un circuit de commande MOS selon la
présente invention.
Fig 4 A: Evolution des tensions VOE, VN 1, VOT et VR lors d'une transition du circuit de c&ommande OS selon la présente invention de "bas" vers "haut" de la sortie, quand
la tension Vcc est basse.
Fig 4 B: Evolution des tensions VOE, VN 1, VOT et VR lors d'une transition du circuit de commande MOS selon la présente invention de "bas" vers "haut" de la sortie, quand
la tension Vcc est élevée.
Pour mieux faire comprendre la présente invention, nous décrirons en premier lieu l'état antérieur de la technique, et en second lieu le réalisation préférée de l'invention Un circuit de commande MOS, selon la figure 1, comprend des portes NON-ET NA 1, NA 2, et NA 3, pour répondre ou non aux signaux d'entrée complémentaires DB et DB selon l'état du signal d'activation des sorties OE, un circuit survolteur BT pour générer une surtension en réponse à une transition haut versbas en sortie des portes N Al et NA 2, un étage de sortie symétrique constitué d'un transistor élévateur NMOS M 4 et d'un transistor abaisseur NMOS M 5, et un circuit limiteur le transistor abaisseur NMOS M 5 est commandé via un inverseur INT 2 par la sortie de la porte NON-ET NA 3 Quand la sortie de
la porte NON-ET N Al est haute, le circuit survolteur BT pré-
charge le condensateur suralimenteur Cb avec la tension d'a-
limentation Vcc Durant cette étape, le noeud Ni, de commande par survoltage de la grille du transistor élévateur NMOS M 4,
est mis à la masse via la transistor M 3, qui est mis en con-
duction par le niveau haut sur la sortie de la porte NON-ET NA 2 Le circuit limiteur CL comprend trois transistors NMOS
M 6 à M 8, connectés tous en série entre le noeud Ni et l'ali-
mentation Vcc, et dont leurs grilles respectives sont connec-
tées à leurs drains respectifs Ainsi la surtension fournie au noeud Ni tend à être limitée à la somme de la tension d'alimentation Vcc, plus la somme des tensions de seuils Vt
de ces trois transistors NMOS.
La sortie d'un tel circuit de commande MOS est à trois états, soit un état à haute impédance, un état haut, et un état bas Pour l'état haute impédance, obtenu si le signal d'activation des sorties OE est bas (donc au faux logique), ce qui met à l'état haut les sorties des portes NON-ET NA 1 à NA 3, quel que soit l'état des entrées DB et DB La sortie haute de la porte NON-ET NA 1 est inversée en état bas par l'inverseur INT 1, dont la sortie est connectée à une des armatures du condensateur de suralimentation Cb Au même moment l'autre armature du condensateur Cb est chargée à
travers le transistor NMOS M 1, et mise au potentiel Vcc Vt.
Au même moment le transistor PMOS M 2, par sa grille commandée
par le niveau haut de la porte NON-ET N Al est maintenu blo-
qué, tandis que le transistor NMOS M 3 est rendu passant par le niveau haut de la porte NON-ET NA 2, ce qui fait que le noeud N mis à la masse à travers M 3, commande le bloquage du transistor élévateur NMOS M 4 De l'autre côté, le niveau haut
de la porte NON-ET NA 3 est inversé en état bas par l'inver-
seur INT 2, dont la sortie connectée à la grille du transistor abaisseur NMOS M 5, en commande le bloquage Donc, avec les transistors NMOS M 4 et M 5 simultanément bloqués, la sortie OT
garde une haute impédance.
Si le signal d'activation des sorties OE passe à l'état
haut, les sorties des portes NON-ET N Ai à NA 3 dépend de l'é-
tat des entrées DB et DB En premier, dans le cas o DB est bas et DB haut, les sorties des portes NON-ET N Ai et NA 2 restent'hautes, et pour les mêmes raisons que décrites plus haut, le transistor élévateur M 4 reste bloqué Mais, comme la sortie de la porte NON-ET NA 3 devient basse, le transistor abaisseur M 5 devient passant, ce qui commande la mise au
potentiel de masse Vss de la borne de sortie OT.
Au contraire, si l'entrée DB est haute et l'entrée DB est basse, la sortie de NA 3 reste haute (et le transistor M 5
reste bloqué), tandis que les sorties de NA 2 et N Al devien-
nent basses Cette sortie basse de NA 2 bloque le transistor
NMOS M 3, ce qui isole le noeud Ni du potentiel de masse Vss.
La sortie basse de N Al rend passant le transistor PMOS M 2, en même temps que l'inverseur INT 1 passe à l'état haut; c'est ainsi qu'à travers le transistor PMOS M 2, le noeud Ni est survolté par la charge du condensateur de suralimentation Cb, à un potentiel de Vcc + a 4 o la différence de potentiel a
dépend de la capacité du condensateur Cb) Ainsi, le transis-
tor NMOS M 4, dont la grille est suralimentée par le noeud Ni au potentiel Vcc + a, devient pleinement passant, et porte la
borne de sortie OT à la pleine tension Vcc.
Cependant, si cette tension de suralimentation Vcc + a fournie au noeud Ni est supérieure à la valeur Vcc + 3 Vt définie par le circuit limiteur (o Vt est la tension de
seuil d'un transistor MOS), cela rend conducteurs les tran-
sistors M 6 à M 8 dans le dispositif limiteur CL; et le courant circulant du noeud Ni vers l'alimentation Vcc à travers ces transistors M 6 à M 8 tend à limiter le potentiel de Ni à une
valeur proche de Vcc + 3 Vt.
Toutefois, ainsi qu'il est montré en figures 1, 2 A et 2 B, comme le circuit limiteur ne compare le potentiel en Ni qu'à l'alimentation Vcc, il est impuissant par principe, à isoler Ni des variations de l'alimentation Vcc De plus, les
transistors MOS M 6 à M 8 opèrent dans leur domaine dit "liné-
aire", ce qui fait qu'un délai de l'ordre de plusieurs dixai-
nes de nanosecondes se manifeste avant que la tension de Ni retombe effectivement à une valeur proche de Vcc + 3 Vt, ce
qui rend largement illusoire l'effet de limitation escompté.
En second lieu, on montre sur la figure 3 que le cir-
cuit de commande MOS selon la présente invention diffère du circuit de commande MOS selon l'art antérieur (fig 1), en ce que le circuit limiteur CP est connecté entre le noeud de suralimentation Ni, et la borne de sortie OT, et en ce que sa
configuration est différente Comme, à l'exception des diffé-
rences énoncées ci-dessus, les autres élémentts sont inchan-
gés, ils sont dénotés par les mêmes références alphanuméri-
ques que dans la figure 1 Dans le circuit limiteur selon la présente invention, quand le potentiel Vcc + a auquel le circuit suralimenteur sus-mentionné porte le noeud Ni, est plus élevé qu'une valeur prédéterminée, le passage du courant entre Ni et la borne de sortie OT est ouvert jusqu'à égaliser le potentiel de Ni avec la valeur prédéterminée Ici, cette
valeur prédéterminée ne dépend pas des variations de la ten-
sion dlal-kmentation Le circuit limiteur se compose dun
sous-ensemble GN pour générer la tension constante de réfé-
rence VR, et d'un sous-ensemble commutateur SW, pour ouvrir
ou fermer le passage du courant de limitation Le sous-ensem-
ble GN se compose: d'un transistor PMOS M 9, qui est branché entre la tension d'alimentation Vcc et le noeud de sortie N 2 de la tension de référence, et il est activé ou inhibé en réponse au signal CE, et de N diodes Dl à Dn qui, connectées en série dans le sens passant entre le noeud de tension de référence N 2, et la masse Vss, fournissent la référence de tension VR, et d'un transistor NMOS M 1 O, qui est passant quand la différence de potentiel entre la tension d'alimentation présente sur sa grille, et la tension de référence (VR = n VD) présente sur sa source, est supérieure à sa tension de seuil Vt, et qui est bloqué quand la dite différence de potentiel est inférieure à
sa tension de seuil.
Autrement dit, si la tension d'alimentation Vcc satis-
fait l'inégalité Vcc > VR+ n VD, alors le transistor NMOS M 10 est passant, et n VD, qui est la somme des chutes de tension directes à travers ces diodes Dl à Dn, devient la tension de référence VR, tandis que si cette tension Vr satisfait l'inégalité Vcc < VR + n VD, alors le transistor NMOS M 10 est bloqué, et
c'est Vcc qui -est généré comme potentiel de référence VR.
Ainsi, tant que Vcc est assez élevé, c'est la valeur constan-
te n VD qui est générée comme tension de référence, découplant
alors la tension de sortie de la tension d'alimentation Vcc.
Le commutateur SW se compose de deux transistors PMOS, Mll et M 12 Tous deux ont leur grille connectée au noeud N 2 de tension de référence VR Ils sont connectés en série entre le noeud de suralimentation NI et la borne de sortie OT Mil a sa source connectée au noeud Ni, et son drain connecté à la source de M 12 Le drain du transistor NMOS M 12 est connecté à la borne de sortie OT Ainsi, ces transistors PMOS M 11 et M 12 sont respectivement rendus passants quand la différence entre lesi potentiels de leurs sources respectives et de _Laur grille est supérieure à la tension de seuil Vt, et sont bloqués
quand la différence de potentiel est inférieure à ce seuil.
Ainsi, quand la tension de survoltage Vcc + a appliquée au
noeud Ni est supérieure à la valeur de la tension de référen-
ce VR augmentée des tensions de seuil Vt, autrement dit quand
Vcc + a > VR + Vt, les transistors PMOS Mll et M 12 sont pas-
sants Ainsi est limitée à VR + Vt environ, qui est indépen-
dante des valeurs excessives de Vcc, la valeur de la tension
suralimentée fournie au noeud Ni par le circuit de survolta-
ge Ainsi toutes les variations de Vcc au dessus de VR + Vt sont écrêtées et sans influence sur la tension de sortie OT,
tant qu'elles ne descendent pas en dessous de VR + Vt.
Si cette condition est remplie, ceci peut empêcher le
bruit dans les lignes d'alimentation et de terre, de se ré-
percuter sur la ligne de sortie De plus, comme le circuit limiteur caractéristique de la présente invention décharge le noeud suralimenté vers la borne de sortie, beaucoup plus de charges électriques peuvent être transférées rapidement lors de la transition de l'état bas à l'état haut, avec le double résultat de pouvoir commander une charge capacitive plus élevée, et que la limitation du potentiel survolté en Ni est
beaucoup plus rapide que selon la technique antérieure.
Claims (4)
1 Un dispositif de commande en technologie MOS, compre-
nant: un transistor NMOS élévateur (M 4), dont le drain est connecté à l'alimentation positive (Vcc), dont la source est connectée à la borne de sortie <OT) et dont la grille est connectée par un noeud de survoltage (Ni) à un dispositif (BT) qui fournit à NI une tension survoltée quand la dite borne de sortie est commandée vers l'état "haut"; et un transistor NMOS abaisseur (M 5), dont le drain est
connecté à la borne de sortie (OT), dont la source est con-
nectée à la ligne de masse, et qui est commandé en bloquage quand la dite borne de sortie (OT) est commandée vers l'état "bas";
caractérisé en ce que le circuit MOS de commande com-
prend de plus un dispositif de limitation (CP) pour limiter
la dite tension survoltée à une valeur prédéterminée en ou-
vrant un chemin de décharge du dit noeud de survoltage (Ni) vers la dite borne de sortie (OT), si la dite tension de
survoltage excède la valeur prédéterminée.
2 Un dispositif de commande en technologie MOS, selon la revendication 1, caractérisé en ce que le dit dispositif limiteur comprend: un générateur (GN) de tension de référence constante
(VR), découplée des variations de la dite tension d'alimenta-
tion (Vcc); et un commutateur (SW) connecté entre le dit noeud de survoltage (Ni) et la dite borne de sortie (OT), et mis en conduction lorsque la dite tension survoltée au dit noeud de survoltage (Ni) excèdr Ala somme de la tension de référence
(VR) du dit générateur (GN) présente à son électrode de com-
mande, et de sa propre tension de seuil de conduction.
3 Un dispositif de commande en technologie MOS, selon la revendication 2, caractérisé en ce que le dit générateur (GN) comprend:
un transistor PMOS (M 9) connecté entre la dite alimen-
tation (Vcc) et le noeud de sortie (N 2) de la tension de référence (VR), et rendu passant ou non, en réponse à un signal d'activation; n diodes (D 1 à Dn) connectées en série et dans le sens direct (passant) entre le dit noeud de sortie (N 2) et la dite
ligne de masse (Vss), pour fournir la dite tension de réfé-
rence (VR); et un transistor NMOS (M 10) connecté entre le dit noeud de sortie (N 2) de la tension de référence (VR) et les dites n diodes (D 1 à Dn), rendu passant si la différence entre la tension d'alimentation (Vcc) et la tension de référence (VR),
dépasse la tension de seuil du transistor NMOS (M 10).
4 Un dispositif de commande en technologie MOS, selon la revendication 3, caractérisé en ce que le dit commutateur (SW) comprend: un premier transistor PMOS (Mll) dont la source est connectée au dit noeud de survoltage (N 1), dont la grille est connectée au dit noeud (N 2) de tension de référence (VR); et un second transistor PMOS (M 12) dont la source est connectée drain du premier transistor NMOS (m 12), dont le drain est connecté à la dite borne de sortie (OT), dont la
grille est connectée au dit noeud (N 2) de tension de référen-
ce (VR).
Un dispositif de commande en technologie MOS, selon la
revendication 1, caractérisé en ce que la dite tension prédé-
terminée du dit dispositif limiteur (CP), s'établit comme la somme de la tension normale d'alimentation (Vcc), et de la
tension de seuil d'au moins un transistor NMOS (M 10).
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