FR2544898A1

FR2544898A1 - Dispositif d'affichage video sur ecran d'affichage par balayage d'une trame ligne par ligne et point par point

Info

Publication number: FR2544898A1
Application number: FR8306741A
Authority: FR
Inventors: Gerard Chauvel
Original assignee: Texas Instruments France SAS
Current assignee: Texas Instruments France SAS
Priority date: 1983-04-25
Filing date: 1983-04-25
Publication date: 1984-10-26
Also published as: FR2544898B1; DE3472726D1; US4620289A; EP0128051B1; EP0128051A1; JP2594897B2; JPS59208586A

Abstract

DANS CE DISPOSITIF, UNE MEMOIRE COMPOSITE 5 COMPORTE UNE MEMOIRE DE GESTION 5 G CONTIENT POUR CHAQUE LIGNE DE LA TRAME A AFFICHER UN MOT COMPOSE D'INFORMATIONS RELATIVES A LA COMPOSITION DE LA LIGNE CONSIDEREE. CETTE INFORMATION PEUT DEFINIR UNE COULEUR DE BASE, LE NOMBRE DE PLANS-MEMOIRE ET, LE CAS ECHEANT, UNE ADRESSE DE BASE D'UNE ZONE D'UNE MEMOIRE DE ZONES 5 Z QUI CONTIENT LES DONNEES RELATIVES AUX PARTIES DE L'IMAGE NE CONTENANT QUE DE L'INFORMATION GRAPHIQUE OU TYPOGRAPHIQUE. SI LE NOMBRE DE PLANS EST EGAL A ZERO, LADITE COULEUR DE BASE DEVIENT UNE COULEUR DE FOND CONSTANTE DANS TOUTE LA LIGNE A AFFICHER. LE CONTENU DE LA MEMOIRE DE GESTION EST EXTRAIT MOT PAR MOT DE CELLE-CI AU RYTHME DU SIGNAL DE SYNCHRONISATION-LIGNE DE L'ECRAN. APPLICATION AUX SYSTEMES DE TELETEXTE.

Description

La présente invention concerne l'affichage vidéo d'images par trames

balayées ligne par ligne,et point par point, à partir de données d'images emmagasinées temporai- rement dans une mémoire à accès direct dont le contenu 5 est mis à jour-de façon évolutive avec la variation de la composition de l'image à afficher Ce type d'afficha- ge est utilisé notamment dans les systèmes d'affichage de télétexte. Il est déjà connu dans les systèmes d'affichage 10 mettant en oeuvre la technique décrite ci-dessus, d'uti- liser une mémoire de page qui contient pour chaque trame l'ensemble des informations de couleur de tous les points de la trame, ces informations étant définies par un cer- tain nombre de "plans mémoire" Ces plans mémoire sont 15 formés fictivement par toutes les données de la trame nécessaires pour afficher une couleur distincte de l'ima- ge, chaque plan représentant donc tous les points de la trame à afficher dans cette couleur moyennant la valeur d'un seul bit par point L'utilisation de N plans permet 20 ainsi d'afficher 2 couleurs sur l'écran de visualisation. Dans les systèmes connus, le contenu des N plans est lu séquentiellement sur les ordres d'une base de temps qui régit également les balayages trame et lignes de l'écran, la lecture des plans se faisant ainsi en synchronisme avec-ces balayages, tous les points étant donc définis sélectivement dans les plans mémoire Les bits faisant partie d'un plan mémoire peuvent être mémorisés à des adresses réparties suivant les besoins, et ainsi les différents plans peuvent être entrelacés ou mélangés 30 entre eux. En général, le nombre de plans est fixé par un assemblage d'une mémoire et de composants intégrés, ce qui conduit à une organisation rigide ne se prétant pas à des variations dynamiques durant l'affichage d'une pa-

2 ge sur l'écran En d'autres termes, les lignes ou grou- pes de lignes ne comportant pas de variations de couleur sont entièrement définis dans les différents plans de la mémoire de page pour générer les couleurs corrrespondants 5 sur l'écran L'affichage est ainsi réalisé page par page ce qui revient à dire que la capacité de la mémoire doit être au moins égale à celle nécessaire pour mémoriser les données des points de deux pages voire davantage. L'invention a pour but de fournir un système du 10 type général indiqué ci-dessus, dans lequel la capacité de la mémoire peut être considéralement réduite tout en permettant des modifications dynamiques de l'image avec une grande souplesse. L'invention a donc pour objet un dispositif d'af- 15 fichage d'images vidéo sur un écran à tube cathodique par balayage d'une trame ligne par ligne et point par point, ce dispositif comprenant une mémoire composite dans la- ruelle sont mémorisées les données d'image à afficher pour chaque trame, cette mémoire composite étant connec- 20 tée à un processeur d'affichage vidéo commandant ledit écran et à une unité centrale de traitement pour permettre la composition de l'image à l'aide de ladite mémoire, l'extraction de celle-ci des données relatives aux points à afficher étant assurée sous la commande d'une base de 25 temps en synchronisme avec le balayage de l'écran, ce dis- positif étant caractérisé en ce que ladite mémoire composite comprend, d'une part, une mémoire de gestion destire à la mémorisation d'un mot de données pour chaque ligne faisant partie de l'image à afficher, chaque mot contenant 30 des données de composition de ladite ligne et, d'autre part, une mémoire de zones destinée à la mémorisation de données d'image relatives exclusivement à des zones de l'image dans lesquelles de l'information intelligible doit être affichée, et en ce qu'il comprend également des mo- 35 yens pour coordonner lors de l'affichage l'extraction des données des deux mémoires.

3 Grâce à ces caractéristiques, chaque image est mémorisée avant l'affichage quant à ses caractéristiques générales dans la mémoire de gestion, et en ce qui concer- ne ses données d'image proprement dites (texte ou parties 5 graphiques) dans certaines zones seulement de la mémoire. De cette manière, la quantité d'information mémorisée pour l'affichage d'une image peut être considérablement réduite En effet, alors que dans la technique antérieu- re, les données de tous les points de l'écran sont néces- 10 sairement affichées dans une mémoire de page, même s'il s'agit de points qui en constitue le fond à une seule couleur, par exemple, ce qui revient à une redondance de données à stocker, l'invention permet de composer cer- taines lignes uniquement avec les données du mot corres- 15 pondant mémorisées dans la mémoire de gestion, ce mot pouvant ne comporter que quatre octets au lieu de quaran- te octets, s'il s'agit d'une ligne formant partie d'une région de l'image à information intelligible Or, grâce à l'invention, de telles lignes ne sont stockées dans la 20 mémoire avec les données d'affichage de tous les points, que lorsqu'il s'agit réellement d'information typographi- que ou graphique. Par ailleurs, on conçoit qu'il suffit pour modi- fier la composition de l'image, pour l'animer ou pour la 25 changer d'une autre façon, de faire varier les adresses et/ou le contenu des mots de la mémoire de gestion, de sorte que le dispositif suivant l'invention conduit à une grande souplesse de-traitement des pages affichées sur l'écran. Selon une caractéristique avantageuse de l'invention, cha- 30 que mot mémorisé dans la mémoire de gestion pour définir le contenu d'une ligne, est conposé d'une information de couleur de base, d'une information de nombre de plans mémoire et le cas échéant d'une infor- ration d'adresses relative à une adresse de base d'une zone de ladi- te rénoire de zones lorsque la ligne est la première d'une partie de 35 l'image dans laquelle de l'information intelligible doit être affi- chée.

4 L'invention sera mieux comprise à la lecture de la description qui va suivre Aux dessins annexés la Fig 1 est un schéma général d'un système 5 d'affichage vidéo sur un écran cathodique dans lequel est incorporé l'invention ; - la Fig 2 est un schéma du processeur vidéo faisant partie du système d'affichage de la Fig 1 ; la Fig 3 est un diagramme montrant la relation 10 temporelle des signaux de synchronisation et des signaux de gestion de mémoire mise en oeuvre au cours de l'affi- chage d'une trame ; la Fig 4 montre un tableau de l'organisation de la mémoire de gestion utilisée dans le dispositif sui- 15 vant l'invention ; la Fig 5 montre schématiquement le contenu de la mémoire de page pour l'affichage d'une trame sur le tube cathodique à un instant donné ; la Fig 6 montre l'aspect de l'écran du tube 20 cathodique lorsque la trame définie par les contenus de la mémoire de page et de la mémoire de gestion tels que représentés respectivement aux Fig 4 et 5 est affichée ; la Fig 7 représente un schéma simplifié d'une partie de l'interface d'affichage du processeur vidéo de 25 la Fig 2, permettant l'affichage du contenu des plans mémoire sur l'écran. On sait qu'une image vidéo est créée au rythme de la fréquence de trame, chaque trame étant engendrée par balayage de lignes Dans un système vidéo classique, 30 la commande des canons (rouge, vert, bleu) du tube image résulte de signaux purement analogiques Dans un système vidéo en mode graphique, ces canons sont commandés par des signaux de nature binaire, en tout ou rien, ou de préférence dans un système plus évolué dont il s'agit ici, 35 par un circuit numérique qui permet d'obtenir une "palet-

5 te de couleurs" avec un certain nombre de nuances de demi-teintes. Ainsi, chaque ligne de la trame est composée d'un certain nombre de points ( 320 dans un exemple typique) 5 qui nécessitent chacun trois informations de couleur (R, V et B) sur trois bits. Dans les systèmes classiques, durant chaque affi- chage d'une trame, synchronisé sur la base de temps vi- déo, les octets contenant les données relatives à chaque 10 point d'image sont lus dans une mémoire appelée "mémoire de page" à l'aide d'un processeur d'affichage vidéo ou V.D P (Vidéo Display Processor) au moyen duquel certai- nes fonctions d'affichage peuvent être opérées La mémoi- re de page est chargée par une unité centrale de traite- 15 ment appelée ci-après C P U (Central Processor Unit) en fonction de données d'entrée qui sont exprimées dans un langage standard de diffusion de télétexte par exemple par canal de télévision ou voie téléphonique Le V D P. permet également d'adapter l'une à l'autre les vitesses 20 de traitement des organes d'affichage et du C P U , de sélectionner dans un flot de données d'entrée des dra- peaux de magazine ou de page, et autres fonctions analogues Dans une autre application, le C P U peut égale- ment exécuter un programme particulier dans le cas des 25 jeux vidéo par exemple. On a représenté sur la Fig 1, l'architecture générale d'un système de visualisation de télétexte Il comporte donc une unité centrale de traitement C P U 1 qui est raccordée à une ou plusieurs sources d'informa30 tion à afficher Il peut s'agir d'une ligne téléphonique 2 sur laquelle transite de l'information sous forme de télétexte, d'un clavier local 3 ou tout autre source possible telle que par exemple une unité de jeux vidéo. Le C P U est raccordé à un processeur V D P 4, lui- 35 même connecté à une mémoire à accès direct 5 dont l'or- ganisation sera décrite par la suite Le V D P est con- necté à l'écran d'affichage 6 Il est utile de noter à ce

6 stade de la description, que dans l'ensemble, l'invention sera illustrée ci-dessous par application à l'affichage sur l'écran d'un tube à rayons cathodiques Toutefois, l'invention peut s'appliquer à tout autre dispositif d'af- 5 fichage utilisant un balayage de trame, ligne par ligne et point par point, comme il en existe par exemple dans le domaine des afficheurs dits à "écran plat" De même l'in- vention peut s'appliquer à des écrans récemment apparus sur le marché et appelés "écrans plats à plasma" Toutes ces 10 applications sont considérées comme rentrant dans le cadre de l'invention La mâmoire 5 communique avec le V D P 4 par l'intermédi- aire d'un bus d'adresse 7 et d'un bus de données 8, ce dernier étant relié à un circuit d'adaptation 9 (appelé "Didon" dans la littérature spécialisée) qui permet d'extraire 15 d'un signal vidéo transmis par exemple par une porteuse haute fréquence de télévision par ligne hertzienne, l'in- formation de télétexte multiplexée avec des signaux de télévision d'un canal de télévision habituel système "Antiope" par exemple) Le circuit d'adaptation 9 reçoit 20 son signal d'entrée d'un récepteur 10 lui-même relié à une antenne 11 Pour une description sommaire du système "Antiope" on peut se référer à un article de l'ouvrage "La Technique de l'Ingénieur" Fascicule E 3129). Dans l'exemple considéré ici, le C P U 1 et le 25 V D P 4 sont interconnectés par un bus commun 12 sur lequel peuvent circuler, avec partage dans le temps, des champs d'adresses et des champs de données, l'affecta- tion de ces champs d'information étant commandée dans le C.P U 1 à l'aide d'un signal CM (commande de mode) qui 30 est engendré en supplément des signaux habituels de ver- rouillage d'adresse AL (Adress Latch) de validation de données EN (Enable) et de lecture, écriture R/W (Read/ Write), transitant sur une ligne de commande 13 Lorsque le signal CM est à " 1 " tout se passe comme si la mémoire 35 RAM 5 était directement reliée au C P U 1 et commandée

7 par les signaux habituels AL, EN-et R/W Par contre, lorsque le signal CM est "`" le champ d'adresses chargé par les signaux habituels est interprété comme une com- mande pour le processeur 4. 5 La Fig 2 montre l'architecture générale du V.D P 4 capable de traiter les champs d'adresses du C.P U 1 en tant que commandes de fonctions d'affichage et également d'adopter une configuration transparente lorsque le C P U 1 fournit des champs d'adresses et de 10 données destinés directement à la mémoire 5 ou reçoit des-données de celle-ci en fonction des adresses qu'il applique directement à cette mémoire (signal CM à 1 ou à 0). Le V D P 4 comprend un bus interne 14 sur lequel 15 circulent tous les échanges d'information qui ont lieu entre le C P U 1, la mémoire 5 et le dispositif d'affi- chage proprement dit (écran 6). Le bus interne 14 qui est bidirectionnel transmet des champs d'adresses et des champs de données en temps 20 partagé sous la commande d'un dispositif 15 d'accès di- rect à une mémoire, appelée ci-après D M A Ce dispositif peut être du type décrit dans les demandes de brevet français no 77 31 140 et 83 03 143 déposées respective- ment le 17 Octobre 1977 et le 25 Février 1983 par la 25 demanderesse Il coopère avec une base de temps 16 qui commande notamment la synchronisation du balayage de l'écran 6. Le C P U 1 est raccordé au V D P 3 par le bus 12 qui est connecté en parallèle à un jeu de quatre re30 gistres 17, 18, 19 et 20 Le registre 17 est un registre de données dans lequel chaque champ de données est emma- gasiné temporairement avant de transiter sur le bus in- terne 14 vers la mémoire RAM 5 Ce registre sert égale- ment à transmettre les champs d'adresses destinés à 35 adresser directement cette mémoire, c'est-à-dire ceux qui ne désignent pas des fonctions pour le V D P 4.

8 Le registre 18 est un registre de masque et, est chargé notamment à emmagasiner un nombre binaire qui est décrémenté au fur et à mesure du déroulement de l'exécu- tion de la fonction considérée. 5 Le registre 19 est un registre de contrôle Il peut intervenir pour l'exécution d'une autre fonction dans le V D P , telle que le défilement d'images ou autres. Le registre 20 est un registre de transfert 1 O d'un code de fonction représenté par un champ d'adresses fourni par le C P U 1 dont le contenu représente une fonction spécifique à exécuter Ce registre n'est dé- clenché que lorsque le C P U indique que le champ d'adresses considéré doit rendre le V D P non trans- 15 parent et apte à exécuter une fonction donnée Le regis- tre 20 de transfert des codes de fonction est connecté à un décodeur 21 recevant la sortie du registre 20 et fournissant sélectivement à la réception d'un code donné, des signaux de validation sur des sorties 22 qui sont 20 raccordés aux registres du V D P et ce sous la commande de la ligne sur laquelle transite le signal CM En d'au- tres termes, chaque code reçu permet d'envoyer sur un certain nombre de sorties 22 des signaux de validation activant les registres du V D P qui interviennent au 25 cours de l'exécution de la fonction représentée par le code ayant transité à travers le registre de transfert 20 en provenance du C P U 1 Le décodeur communique avec le D M A 15 lorsque celui-ci doit assurer le contrôle interne du V D P et plus spécialement assurer le parta- 30 ge temporel du bus 14 et peut être commandée également, d'une autre façon par la base de temps 16 ce qui apparaî- tra ultérieurement. Le registre de contrôle 19 ainsi qu'un registre d'état 23 qui contient à chaque instant l'état interne 35 du V D P et les commandes en cours d'exécution et un double registre intermédiaire 24 a, 24 b, sont tous connectés au bus 12 Le double registre 24 a, 24 b est

9 connecté à une unité arithmétique et logique 25 ou ALU coopérant avec une pile de registres 26. Le registre de masque 18 est raccordé à un circuit de modification 27 dont l'une des entrées et la sor- 5 tie sont bouclées sur le bus interne 14 Ce bus est en outre relié côté mémoire RAM 5 à des registres de données 28 et d'adresses 29 reliés directement à la mémoire RAM 5. Une interface de sortie 30 permet d'adapter les 10 données d'affichage transitant sur le bus interne 14 en provenance de tous les circuits du V D P et également du C P U 1 et de la mémoire 5, aux circuits d'affichage proprement dit de l'écran 6. La pile suivants : B.A P A. BA G T. B.A M T. A.C M T. B.A M T. A.C M P. A.C P A. A.C G T. P.X. P.Y. de registres 26 comporte les registres adresse de début d'une zone de la mémoire de zones adresse début de mémoire de gestion adresse début mémoire tampon pointeur mémoire tampon affecté au circuit Didon 9 (Fig 1) F pointeur de fin de mémoire tampon pointeur début mémoire tampon côté C.P U. pointeur lecture mémoire de zones pointeur lecture mémoire de gestion pointeurs de traitement C P U. Tous les registres décrits ci-dessus ainsi que l'unité ALU 25 sont chargés ou lus sous la commande du décodeur 21 qui est lui-même chargé soit par le C P U 1 f soit par la base de temps 16. 35 Le svstème de visualisation comporte une mémoire composite RAM 5 dont fait partie une mémoire de zones ( 5 Z), une mémoire de gestion 5 G et une mémoire tampon 15 20 25 30

10 5 T (Fig 1), l'ensemble étant réalisé sur un circuit in- tégré unique Avantageusement, les limites affectées à ces mémoires dans ce circuit intégré ne sont pas physi- quement définies mais uniquement déterminées par les adresses de débit et/ou de fin de mémoire, ce qui con- fère une grande souplesse de fonctionnement à l'ensemble du système Les limites peuvent donc varier au cours du traitement en fonction des besoins de mémorisation d'information du moment. 10 La mémoire tampon 5 T est notamment destinée à adapter la vitesse de traitement du circuit Didon 9 à celle du C P U 1 comme décrit dans la demande de brevet français déposée le 12 Décembre 1980 sous le N O 80 26 393 au nom de la demanderesse. 15 Avant de poursuivre l'examen de la Fig 2, on se reportera d'abord à la Fig 3 qui représente un chrono- gramme des signaux de balayage de l'écran 6. Chaque trame (courbe A) est définie entre deux 20 impulsions ST de synchronisation trame, entre lesquelles sont réparties les impulsions SL de synchronisation li- gnes. Dans l'exemple décrit ici qui correspond à la norme de 625 lignes par trame, on admet que la zone vi- 25 sualisable ZVV contenant l'information utile occupe dans le sens vertical 250 lignes, étant entendu que l'afficha- ge est réalisé par trames entrelacées successives comme cela est classique dans la technique vidéo Il y a donc pour chaque trame, 250 impulsions SL pour la zone visua- 30 lisable ZWV, ce train d'impulsion étant précédé et suivi d'un certain nombre d'impulsions correspondant aux marges hautes et basses de l'image, à savoir une marge supé- rieure MS et une marge inférieure MI Les première et dernière lignes de la zone visualisable sont marquées 35 par des signaux particuliers engendrés dans la base de temps 16 Fig 2)

il La courbe B de la Fig 3 représente avec une échelle de temps très agrandie, l'intervalle entre deux impulsions SL de synchronisation lignes du signal de synchronisation trame, cet-intervalle correspondant à 5 la durée de balayage d'une ligne de la zone visualisa- ble ZVV. L'image sur l'écran comprend une marge de gauche MG et une marge de droite MD, la zone visualisable ZVH ayant une étendue horizontale prédéterminée qui dans 10 l'exemple décrit correspond à un certain nombre de cy- cles d'accès à la mémoire RAM 5, par exemple 40 accès d'une durée de 1,1 Ss = 44 >s Ainsi, le balayage d'une ligne correspond d'abord à l'affichage monochrome de la marge de gauche de l'image en une couleur donnée puis à 15 l'affichage de l'information formant l'image proprement dite et enfin à l'affichage monochrome de la marge de droite dans la même couleur que la marge de gauche. La courbe C représente le signal de demande d'ac- cès à la mémoire qui est émis par la base de temps 16 20 et qui est transmis sur une ligne 31 au DMA 15 et au décodeur 21, ce dernier étant validé par ce signal pour activer les registres du VDP 4 nécessaires à l'affichage au cours du balayage de la ligne considérée. La courbe D représente les impulsions matériali- 25 sant les demandes d'accès à la partie mémoire de gestion 5 G de la mémoire RAM 5 Le signal correspondant transi- te également sur la ligne 31 pour que le DMA 15 puisse, aux instants appropriés c'est-à-dire au début d'un ba- layage ligne, allouer un temps d'accès à la mémoire de 30 gestion 5 G, et commander le décodeur 21 pour que les registres requis à cet instant puissent être validés. On voit donc que la visualisation sur l'écran est commandée par la base de temps cui fournit non seulement les signaux nécessaires au balayage de l'écran (synchro 35 trame, synchro ligne) mais également les signaux de

12 marge, les demandes d'accès aux mémoires de la RAM 5 et un signal d'horloge points dont les impulsions sont déclenchées pour l'affichage de chaque point image com- posé des composantes Rouge, Vert et bleu. Le VDP 4 comporte également un registre de marge 5 32 qui au début de chaque trame est chargé par le CPU 1 en étant validé par un signal du décodeur 21 A cet effet, ce registre est branché sur le bus 14 et son con- tenu qui représente un code de couleur pour la marge peut être transféré à l'interface 30 sous la commande de 10 la base de temps 16. Un autre registre 33 est destiné à mémoriser la couleur de fond de la zone visualisable ZV de l'écran (Fig 6). Ce registre est relié au bus 14 pour pouvoir communiquer 15 avec la mémoire de gestion 5 G qui contient pour chaque ligne à afficher un code de couleur de fond Le registre 33 est connecté à la base de temps 16 pour pouvoir le cas échéant être chargé durant le signal de synchronisa- tion ligne avec un code de couleur de fond qui est con- 20 tenu dans la mémoire de gestion 5 G On verra ultérieu- rement que le code de couleur de fond est utilisé chaque fois qu'aucune autre couleur à afficher n'est spécifiée par le contenu de la mémoire de gestion 5 G. La Fig 4 représente l'organisation de la mémoire 25 de gestion 5 G qui fait partie de la mémoire RAM 5. L'adresse de base de cette mémoire de gestion est BAGT qui est destinée à être chargée dans le registre corres- pondant de la pile 26 par le CPU 1 et à être transférée dans le registre pointeur ACGT après l'affichage de 30 la marge supérieure MS lorsque commence l'affichage de la zone visualisable ZV, c'est-à-dire durant l'impulsion de synchronisation de la première ligne de cette zone.

13 Si la zone visualisable est composée de 250 lignes, la mémoire de gestion 5 G comporte 250 rangées de trois octets dans lesquels sont chargés les informations sui- vantes. 5 octet 1 couleur de fond ( 5 bits) nombre de plans mémoire ( 3 bits) Octet 2 et 3 adresse de début (en hexadécimal d'une zone prédéterminée de la mé- moire de zones 5 Z. 1 N Dans l'exemple décrit, la couleur de fond dont le code est chargé dans le registre de fond 33 au début de chaque ligne est donc codé sur cinq bits ce qui per- met d'obtenir 25 = 32 couleurs par l'intermédiaire de l'interface 30 La couleur de fond apparaît par défaut, 15 c'est-à-dire chaque fois que les trois bits conti- gus dans la mémoire de gestion 5 G sont à zéro et que le nombre de plans mémoire est égal à zéro Pour les autres lignes, le-processus d'affichage est plus complexe et on y reviendra lors de la description du fonctionnement de 20 l'interface 30 (Fig 7) 1 Bien entendu, chaque fois qu'une ligne est affi- chée, le pointeur ACGT est incrémenté d'une unité pour adresser les points appropriés de la mémoire de gestion. Cette incrémentation est réalisée par l'unité arithméti- 25 que et logique 25, par l'intermédiaire du DMA 15 et du décodeur 21. Les trois bits représentant le nombre de plans mémoire sont chargés au début de chaque ligne concernée dans un registre de plans 34 (Fig 2) qui est décrémen- 30 té par le DMA 15 à chaque accès de colonne de la mémoire de zones 5 Z, lorsqu'un groupe d'octets correspondant à un certain nombre de points de l'écran doit être extrait

14 de cette mémoire de zones(voir pour plus de détails la demande de brevet français no 83 03 143 déjà citée ci- dessus). A cet effet, le registre de plans 34 est connecté au bus 14 et au DMA 15. 5 La Fig 7 représente schématiquement l'interface d'affichage 30 Les entrées de chrominance R, V et B du tube 6 sont connectées respectivement à trois convertis- seurs numériques/analogiques 35 R, 35 V et 35 B auxquels sont appliqués les signaux de chrominance numériques 10 extraits d'une mémoire 36 qui peut être du type RAM ou ROM et dans laquelle est mémorisée une "palette de cou- leurs"d'o la dénomination de "mémoire de palette" de cette mémoire 36 Celle-ci contient, soit par program- mation par le CPU 1 à travers le bus 14 RAM),soit de fa- 15 çon figée ROM),une série de données qui en fonction d'adresses, sur 5 bits par exemple appliquées aux entrées d'adresses 37, peuvent être extraites de la mémoire 36 pour déterminer la résultante de couleurs de chaque point à afficher sur l'écran En fonction de la capaci- 20 té du montage et notamment de celle de la "palette" de couleurs, on peut permettre l'affichage avec un nombre plus ou moins grand de couleurs Par exemple, le mon- tage représenté permet de choisir 32 couleurs pour l'af- fichage avec une entrée de "palette" sur 5 bits Si 25 elle possède une entrée sur 6 bits et 64 adresses 64 couleurs pourront être affichées etc Si,comme dans l'exemple choisi cinq entrées d'adresses sont prévues, 32 couleurs différentes au total peuvent donc être af- fectées à chaque point de l'image Bien entendu, quel- 30 que soit le nombre maximal de couleurs possibles, on

15 peut également afficher chaque point avec un nombre inférieur de couleurs, deux par exemple, ce nombre étant déterminé pour chaque ligne de la trame par le nombre de plans mémoire programmé pour la ligne considérée 5 dans la mémoire de gestion. La couleûr de base, prise par défaut est chargée dans le registre plans 34 (Fig 7) au début de chaque ligne Ce registre présente cinq sorties parallèles 38 qui sont connectées respectivement àdes entrées de décalage 39 de 10 cinq registres à décalage 40, chacun de ces registres comprend une entrée parallèle 41 sur huit bits et une sortie série 42 qui est connectée à l'une des entrées d'adresses 37 de la mémoire de palette 36 Le rythme de décalage des registres 40 est déterminé par la base de 15 temps 16 qui fournit un signal "horloge points", à rai- son d'une impulsion par point de la trame vidéo, à une entrée d'horloge 43 de chaque registre 40 Chacun de ces registres comprend en outre une entrée 44 de bomman- de chargement qui n'autorise le chargement d'un mot 20 dans le registre que lorsqu'une impulsion de chargement lui provient de la sortie d'un circuit logique 45-à combinaison ET Celui-ci est donc connecté par ses cinq sorties aux entrées respectives 44 de tous les registres 40 Une première entrée 46 de ce circuit logique ET est 25 reliée à la base de temps 16 qui lui fournit une impul- sion de commande HP/8 sur une ligne 47 tous les huits points à afficher sur l'écran L'autre entrée 48 du cir- cuit ET 45 est reliée à un registre plans 34. Les entrées 41 de chargement parallèle des registres à décalage 40 sont reliées par des bus 49 à des registres d'attente 50 à huit bits qui sont chargés à

16 partir du bus à temps partagé 14 sous la commande du cir- cuit DMA 15, les données étant extraites de la mémoire de zones 5 Z en des cycles de lecture colonne successifs ne nécessitant qu'un seul adressage rangée comme il est décrit dans la demande de brevet no 83 03 143 précitée. 5 Il est à noter que le chargement des registres d'atten- te s'effectue en fonction du nombre de plans mémoire, progranmedans la mémoire de gestion 5 G et que ce nombre détermine aussi pour chaque cycle de chargement le nombre de lectures de colonne à exécuter En outre, la ca- 10 pacité de chargement des registres d'attente 50 et des registres à décalage étant de huit bits, un chargement des registres correspond à l'information de chrominance ce nécessaire pour afficher huit points contigus sur l'écran. 15 La raison d'être du montage que l'on vient de décrire est que lecircuit DMA commande les lectures des données de chrominance de façon asynchrone avec l'affichage des points sur l'écran Ce n'est que lorsque les données sont emmagasinées dans les registres à déca- 20 lage 40 et extraites de ceux-ci, qu'elles deviennent syn- chrones avec l'affichage sous la commande de l'horloge points de la base de temps 16. Il est à noter que ce montage à double chargement ne serait pas nécessaire si l'extraction des données de 25 chrominance des points de la mémoire de zone 5 Z était réalisée de façon synchrone, ce qui pourrait être le cas dans un VDP n'utilisant pas la mémoire RAM 5 en temps partagé.

17 On va maintenant décrire le fonctionnement du circuit de la Fig 2 et de l'interface 30 de la Fig 7 en se reportant plus particulièrement aux Fig 4,5 et 6. Cette description traite de l'affichage d'une seule tra- 5 me choisie à titre d'exemple et tout à fait arbitraire- ment, son aspect sur l'écran étant conforme à la fig 6. La zone visualisable ZV de l'écran E est entourée des marges supérieure, inférieure,droite et gauche MS, MI, MD et MG, comme indiqué ci-dessus à propos du chro- 10 nogramme de la Fig 3 La couleur de la marge est défi- nie dans le registre de marge 32 qui y est chargé au dé- but de l'affichage de la trame pendant l'impulsion ST. La zone visualisable comprend 250 -lignes réparties de la façon suivante 15 de la ligne 1 à la ligne 20 : une couleur de fond Cl, de la ligne 21 à la ligne 27, un texte en une couleur superposée à une couleur de base C 2, 20 de la ligne 28 à la ligne 30, un fond de cou- leur C 2, de la ligne 31 à la ligne 50, une image gra- phique définie avec 4 et 5 plans mémoire c'est- à dire avec seize puis trente deux couleurs 25 différentes choisies dans la mémoire de palette 36, de la ligne 51 à la ligne 200 une couleur de fond C 3, de la ligne 201 à la ligne 207 : un texte en 30 quatre couleurs,

18 de la ligne 208 à la ligne 250 : un fond de couleur C 4. La Fig 4 montre que le contenu de la mémoire de gestion pour la trame décrite correspond à celui de 5 l'image ainsi définie, étant entendu que la couleur dé- finie dans la première colonne du tableau représente sur cinq bits la couleur de fond de l'image ou une couleur de base d'une zone de cette image dans laquelle des caractères ou des informations graphiques doivent être 10 affichés. La région 1 de la trame (Fig 6), (en dessous de la marge supérieure que l'on suppose déjà affichée au cours du balayage de -cette trame), correspond à 21 li- gnes balayées avec la couleur de fond Ci. 15 Pendant le signal de syncbro ligne de la ligne 1, la mémoire de gestion est adressée à l'adresse corres- pondant à la première rangée de la Fig 4, et le regis- tre fond 33 est chargé avec le code de la couleur Ci sur cinq bits Ce code est appliqué sélectivement aux cinq 20 registres 40 à savoir respectivement sur leurs entrées série 39 L'information de couleur va donc être déca- lée vers la droite dans les registres 40 et être appli- quée sur une base série à la mémoire de palette 36 sous la commande de l'horloge point HP Chaque point de la 25 ligne en cours d'affichage est donc affichée avec la couleur Cl dont le code sert chaque fois comme adresse pour la mémoire de palette 36 L'adresse définie par ce code correspond à une information de chrominance sur trois bits avec lesquels, après une transformation nu 30 mérique/analogique, on commande les canons R, V et B du tube cathodique pour afficher la couleur Ci.

19 S'agissant d'une ligne de fond, tous les points de la ligne 1 (et des suivantes jusqu'à la ligne 21) sont affichés avec la couleur CI à partir du code stocké dans le registre de fond 33 dont le contenu progresse à 5 travers les cinq registres 40 vers la mémoire de palette 36. Le chargement en parallèle sur huit bits des re- .gistres 40 est inhibé pendant l'affichage de ces lignes, puisque le registre plans 34 chargé au début de la ligne 10 avec le nombre 000 fait en sorte que les sorties du cir- cuit logique ET soient inhibées ; les entrées 44 des re- gistres n'étant donc pas validées Ainsi, aucun transfert d'information ne peut avoir lieu des registres 50 vers les registres 40 et les impulsions HP/8 (graphique C de 15 la Fig 3) sont ignorées. On remarquera que le circuit logique ET 45, outre d'opérer une fonction ET sur l'horloge HP/8, a une fonc- tion de décodage de l'information "nombre de plans" sur les cinq entrées 44 des registres 40, un-signal de vali- 20 dation du chargement en parallèle de ces derniers ne pouvant donc intervenir que lorsque l'opération ET sur l'horloge HP/8 et sur l'entrée décodée de l'information "nombre de plans" est satisfaite. Ceci est le cas lors de l'affichage des lignes 25 21 à 27 suivantes On voit que, lorsqu'au début du ba- layage de ces lignes, la mémoire de gestion est adressée, le registre de fond 33 reçoit un code de couleur C 2 et le registre de plans reçoit le nombre 001 Cette infor- mation valide l'entrée 41 de l'un des cinq registres à 30 décalage par exemple celui correspondantau bit le moins significatif BMS du registre de fond 33 On a vu, éga- lement, que le contenu d'une ligne affichée avec un ou plusieurs plans de mémoire est défini dans la mémoire de zones 5 Z à partir d'une adresse qui est mémorisée 35 dans la mémoire de gestion et qui pour la ligne 21 est

20 123 F en hexadécimal Cette adresse permet par un cycle mémoire commandé par le DMA 15 d'obtenir un octet qui définit le contenu du registre 40 dont le chargement en parallèle est validé par le circuit logi- 5 que ET 45 En d'autres termes, le cycle de lecture de la mémoire est réalisé par le DMA de manière asynchrone avant que la base de temps 16 ne fournit le signal mar- quant la fin de la marge de gauche MG L'octet d'adresse 123 F est alors chargé dans le registre d'attente 50 10 associé au registre 40 de BMS. Dès que le signal HP/8 apparaît pour la première fois pendant le balayage ligne sur le conducteur 47, le chargement du registre 40 de BMS est effectué en paral- lèle avec les bits de l'octet qui étaient en attente dans 15 le registre 50 correspondant Les bits BMS provenant du registre de fond 33 étant "écrasé" par ce chargement, le code de couleur qui est extrait pour les premier huits points de la ligne après la marge sera défini par les quatre bits les plus significatifs BPS auxquels vien20 dront s'ajouter successivement pendant le décalage des contenus des registres 40, les bits chargés dans le re- gistre 40 de BMS Autrement dit, si la couleur C 2 est définie par un code 10110 par exemple, la mémoire de palette recevra comme adresses successives soit le mot 25 10110 soit le mot 10111 en fonction de l'octet chargé dans le registre 40 de BMS Ceci revient à dire que la mémoire de palette fournira successivement pour les huits points à afficher la couleur C 2 (en tant que cou- leur de base) et une couleur C 2 ' avec laquelle on peut 30 afficher des caractères comme le montre la Fig 6 dans la région 2 de l'image examinée Il est à noter que pen- dant tout l'affichage de la ligne considérée, les quatre autres registres 50 ne sont pas utilisés et le chargement en parallèle des registres 40 n'est pas validé de sorte 35 que dans ces derniers registres continuent à progresser

21 les quatre bits les plus significatifs du registre de fond 33 (dans l'exemple les bits 1011 ). Le chargement du registre 40 BMS est effectué tous les huit points par le signal HP/8 sous la com- 5 mande du DMA 15 et ceci par l'adressage de la mémoire de zones 5 Z aux adresses définies par l'incrémenta- tion d'unité en d'unité de l'adresse de base de cette zone 123 F Cette incrémentation est réalisée par l'ALU 26 et le DMA 15 dans le pointeur ACPA Dans 10 l'exemple décrit, la partie visualisable ZVH de chaque ligne correspond à 40 accès de la mémoire de zones et chaque accès a lieu au cours de l'affichage des huit points donnés,pour permettre l'affichage des huit suivants Ce n'est que le chargement en parallè- 15 le du ou des registres 40 à partir des registres 50- qui est synchrone avec l'horloge HP/8 définie à par- tir des signaux de synchronisation lignes de la base de temps 16. A partir de la ligne 28, on revient à un fonctionnement sans plans mémoire, le registre plans re- cevant de nouveau le code 000 Pendant les lignes 28, 29 et 30, l'affichage a donc lieu avec la couleur de fond C 2 10110 comme pendant les lignes 1 à 20, à l'ai- de du décalage de l'information "fond" dans les cinq 25 registres 40 de l'interface 30 La région 4 correspond à l'affichage d'une information graphique (lignes 31 à 51) Dans ce cas, le premier octet des rangées correspondantes de la mémoire de gestion 5 G contient un code qui définit une couleur de base C 5, tandis 30 que le nombre de plans mémoire est choisi tout d'a- bord à quatre (lignes 3 l et 32) puis à cinq (lignes 33, 34 et 35) puis de nouveau à quatre jusqu'à la li- gne 51.

22 1 Pour afficher le premier groupe de huit points de la ligne 31, un accès multiple est fait à l-a mémoire de zones 5 Z à partir de l'adresse 24,00, chaque accès cor- respondant à un seul cycle rangée pour ici quatre cycles 5 colonne de cette mémoire de zone Cet accès est réalisé de façon asynchrone par le DMA 15 durant l'affichage de la marge de gauche de la ligne 31. Le code plans 100 a validé le chargement des qua- tre registres 40 à partir du registre BME de sorte que 10 lorsqu'apparait le signal "fin de marge" fourni par la base de temps 16, le contenu des adresses de la mémoi- re de zones défini à partir de l'adresse 2400 et chargé par le DMA dans quatre registres d'attente 50 est trans- féré dans les registres 40 Dans ces conditions, lorsque 15 l'horloge point H décale le contenu des registres 40 pour l'affichage des huit premiers points de la ligne 31, le registre 40 BPS continue à appliquer à la mémoire de pa- lette 36 le bit BPS du registre de fond 33, tandis que tous les autres registres 40 fournissent des bits dont 20 les valeurs sont définies par le contenu des octets qu'ils ont reçus précédemment lors du transfert sur les bus 49 des contenus des registres 50 correspondants. Ceci reviendra à dire que l'on peut définir seize couleurs pour l'affichage des points considérés car seize 25 emplacements de la mémoire de palette peuvent alors être adressés par l'intermédiaire des entrées 37. Le chargement des registres 50 est effectué tous les huit points pour définir les couleurs des huit points suivants comme lors de l'affichage des lignes à deux cou- 30 leurs 21 à 27. On comprend qu'à partir de la ligne 33 et jusqu'à la ligne 36, le circuit logique 45 autorise le chargement de tous les registres 40-de sorte que, dans ce cas, le contenu du registre de fond 33 n'est plus utilisé, les 35 bits décalés dans les registres 40 n'étant déterminés que

23 1 par le contenu de la mémoire de zones aux adresses cor- respondantes Dans ces conditions, on peut afficher avec toutes les couleurs de la palette 36 qui sont au nombre de 32.

5 Durant l'affichage de la région 5, on revient au fonctionnement à l'aide du contenu du registre de couleur de base 33 uniquement dont le contenu progresse bit par bit à travers les registres 40 sous la commande de l'horloge - points H comme précédemment-décrit.

10 Durant l'affichage des lignes 201 à 207, on n'autorise la validation que de deux registres 40 seulement, et ainsi on peut obtenir l'affichage à l'aide de quatre couleurs sur la combinaison d'une couleur de base corres- pondant au code chargé dans le registre de fond ( 10101 15 par exemple) et les trois autres possibilités fournies par la variation de la valeur des deux BMS (codes 10100, 10110 et 10111 respectivement). Le chargement des deux registres 40 BMS est effec- tué de la même façon que précédemment.

20 Puis l'affichage de la trame se termine durant les lignes 208 à 250 par un code de couleur C 4 défini unique- ment dans le registre de fond ou de couleur de base 33.

Claims

Revendications

1 Dispositif d'affichage d'images vidéo sur un écran d'affichage ( 6) par balayage d'une trame ligne par ligne et point par point, ce dispositif com- prenant une mémoire composite ( 5) dans laquelle sont 5 mémorisées les données d'image à afficher pour chaque trame, cette mémoire composite étant connectée à un pro- cesseur d'affichage vidéo ( 4) commandant ledit écran ( 6) et à une unité centrale de traitement ( 1) pour permettre la composition de l'image à l'aide de ladite mémoire, 10 l'extraction de celle-ci des données relatives aux points à afficher étant assurée sous la commande d'une base de temps ( 16) en synchronisme avec le balayage de l'écran, ce dispositif étant caractérisé en ce que ladite mémoire composite ( 5) comprend, d'une part, une mémoire de ges- 15 tion ( 5 G)destinée à la mémorisation d'un mot de données pour chaque ligne faisant partie de l'image à afficher, chaque mot contenant des données de composition de ladi- te ligne et, d'autre part, une mémoire de zones ( 5 Z) destinée à la mémorisation de données d'image relatives 20 exclusivement à des zones de l'image dans lesquelles l'information intelligible doit être affichée, et en ce qu'il comprend également des moyens ( 15, 30, 32, 33, 34) pour coordonner lors de l'affichage l'extraction des don- nées des deux mémoires ( 5 G, 5 Z).

2 Dispositif suivant la revendication 1, caracté- risé en ce que chaque mot mémorisé dans la mémoire de gestion ( 5 G) pour définir le contenu d'une ligne, est composé d'une information de couleur de base, d'une information de nombre de plans mémoire et, le cas échéant 30 d'une information d'adresse relative à une adresse de base d'une zone de ladite mémoire de zones ( 5 Z) lorsque la ligne est la première d'une partie de l'image dans laquelle l'information intelligible doit être affichée.

3. Dispositif suivant la revendication 2 caractérisé en ce que lesdits moyens pour coordonner lors de l'afficha- ge, l'extraction des données des mémoires de gestion ( 5 G) et de zones ( 5 Z) comprend un premier registre ( 33) des- 5 tiné à contenir à chaque affichage de ligne l'information de couleur de base de celle-ci ainsi qu'un registre de plans ( 34) destiné à mémoriser pendant chaque affichage de ligne une valeur binaire,correspondant au nombre de plans mémoire avec lesquels cette ligne doit être affi- 10 chée, et en ce que lesdits registres sont connectés à ladite mémoire de gestion ( 5 G) de manière à être char- gés avec un mot de la mémoire de gestion ( 5 G) lors de l'apparition de l'impulsion de synchronisation ligne cor- respondante du balayage de l'écran.

4 Dispositif suivant la revendication 1 caractérisé en ce que ladite information de couleur de base mémori- sée dans chaque mot de la mémoire de gestion ( 5 G) déter- mine une couleur de fond uniforme de la ligne correspon- dant à ce mot, lorsque ladite valeur binaire représen- 20 tant le nombre de plans mémoire et définie par le mot considéréeest égale à zéro.

5 Dispositif suivant la revendication 4 dans lequel ledit écran est connecté auxdits moyens de coordination des contenus des mémoires de gestion 25 ( 5 G) et de zones ( 5 Z) par l'intermédiaire d'une mémoire ( 36)dans laquelle est mémorisée une "palette de couleurs" contenant à des adresses déterminées des valeurs de cou- leurs sous forme de signaux de commande pour ledit écran caractérisé en ce que lesdits moyens de coordination com- 30 portent pour chaque entrée d'adresse de ladite mémoire de palette, un registre à décalage ( 40) dont l'entrée série est connecté à une sortie de bit dudit registre de couleur de base ( 33), dont l'entrée parallèle est connec- tée sélectivement aux sorties de lecture de ladite mémoi- 35 re de zone ( 5 Z), chaque registre faisant progresser son contenu vers ladite entrée d'adresse de mémoire de palette sous la commande d'un signal d'horloge ayant la fréquence de l'apparition des points sur l'écran.

6 Dispositif suivant les revendications 4 et 55 crises ensemble, caractérisé en ce que chacun desdits registres de décalage ( 40) est connecté par une entrée ( 44) de validation de chargement en parallèle à un cir- cuit logique à fonction ET ( 45) qui est destiné à opé- rer une opération ET sur les bits respectifs dudit re- 10 gistre ( 34) mémorisant la valeur binaire de plans mémoi- re et un signal d'horloge qui est un sous-multiple du- dit signal d'horloge ayant la fréquence de l'apparition des points sur l'écran.

7 Dispositif suivant la revendication 6 com- 15 prenant pour l'accès à ladite mémoire composite avec partage dans le temps, un dispositif ( 15) de commande pour allouer des temps d'accès à plusieurs utilisateurs dudit système, caractérisé en ce que chaque registre à décalage ( 40) est connecté en parallèle à un registre 20 d'attente ( 50) connecté sélectivement à ladite mémoire de zones ( 5 Z) par ledit dispositif ( 15) de commande d'accès à temps partagé pour recevoir avec une anticipa- tion prédéterminée par rapport à l'affichage les valeurs binaires de couleur relatives à des groupes de points 25 successifs à afficher, lorsque pour une ligne considérée le nombre de plans mémoire est différent de zéro.