FR2477745A1 - Dispositif d'affichage graphique en couleurs - Google Patents

Abstract

L'INVENTION A POUR OBJET UN DISPOSITIF ASSURANT UN AFFICHAGE GRAPHIQUE EN COULEURS SUR L'ECRAN D'UN TUBE CATHODIQUE. IL COMPORTE PRINCIPALEMENT DEUX MEMOIRES, UNE MEMOIRE POINTS M ET UNE MEMOIRE COULEURS M; A CHAQUE POINT DE L'ECRAN E DU TUBE CATHODIQUE CORRESPOND UN BIT DE LA MEMOIRE POINTS M, PERMETTANT DE LUI AFFECTER UNE PARMI DEUX COULEURS, APPELEES RESPECTIVEMENT COULEUR DE FOND ET COULEUR DE FORME; LA MEMOIRE COULEURS M CONTIENT, POUR CHAQUE GROUPE PREDETERMINE DE N POINTS DE L'ECRAN E, UN DOUBLE MOT DE M BITS DONNANT LES INFORMATIONS DE COULEURS (COULEUR FOND ET COULEUR FORME) POUR LE GROUPE DE POINTS CONSIDERES. LE DISPOSITIF COMPORTE EN OUTRE DES MOYENS P ASSURANT L'INSCRIPTION EN MEMOIRE DES COULEURS DE LECTURE A DE CES MEMOIRES, SYNCHRONISES AVEC LE BALAYAGE EN TRAME DE L'ECRAN E.

Description

La présente invention a pour objet un dispositif d'affichage graphique en couleurs sur l'écran d'un tube cathodique, utilisant une capacité de mémoire réduite par rapport à ce qui est habituellement utilisé.

Dans un certain nombre d'applications où le cout du dispositif est important, notamment les applications destinées à une grande diffusion commerciale comme l'afl,ichage utilisant des récepteurs de télévision domestiques, l'affichage en couleurs se heurte au problème du rafraîchissement de l'information visualisée: en effet, lorsque les informations affichées ont une vitesse de renouvellement très inférieure à la vitesse de l'affichage, le dispositif doit compren dre des moyens de mémorisation, sous peine de perte de l'informa- tion affichée, et le coût de ces moyens de mémorisation est très élevé par rapport au coût des autres composants électroniques constituant le dispositif daffichage5 en dehors du tube cathodique lui-même.Pour réaliser cette mémorisation, la solution la plus simple est d'associer à chaque point de l'écran un bit d'une mémoire donnant une information du type noir ou blanc ou plusieurs bits donnant l'information de couleur de ce point: par exemple, si on désire réaliser un affichage à 16 couleurs, il est nécessaire de disposer de quatre bits (24 = 16) pour coder l'information de couleur de chaque point de l'écran Cette solution est très onéreuse en capacité mémoire : à titre d'exemple, pour obtenir une visualisation en 16 couleurs sur un écran comportant 256 x 256 points, il est nécessaire d'avoir au total une mémoire de capacité égale à 4 fois 64 K bits ou, plus généralement, pour un affichage en 2n couleurs, n x 64 K bits.

Pour résoudre ce problème de capacité de mémoire, plusieurs solutions ont été essayées, parmi lesquelles les deux plus connues sont: - le procédé d'affichage dit semi-graphique, qui consiste à regrouper les points de l'écran en pavés, par exemple de 8 x 8 points, l'information noir et blanc et l'information de couleur étant valables pour le pavé entier.Ce procédé permet de réduire la capacité de mémoire nécessaire mais évidemment au détriment de la définition, qui dépend alors de la dimension retenue pour les pavés; - une deuxième solution qui consiste à donner à l'utilisateur la possibilité de choisir entre plusieurs régimes de fonctionnement les régimes extrêmes sont caractérisés, le premier, par une gestion de l'écran point par point avec une gamme de couleurs très limitée et, le second, par une gestion de l'écran par pavé avec une gamme de couleurs maximale; il est ainsi possible de passer d'un fonctionnement de type graphique à un fonctionnement semi-graphique. Les inconvénients majeurs de ce procédé sont de compliquer la réalisation et de limiter fortement le nombre de couleurs disponibles dans l'utilisation de type graphique.

La présente invention a pour objet un dispositif permettant de réaliser un affichage graphique en couleurs sur un écran d'un tube cathodique en évitant les inconvénients précédents. Plus précisé- ment, ce dispositif comporte principalement deux mémoires, appelées respectivement mémoire points et mémoire couleurs; a' chaque point de l'écran correspond un bit de la mémoire points, permettant de lui affecter une parmi deux couleurs, appelées respectivement couleur de fond et couleur de forme; la mémoire des couleurs contient pour chaque groupe prédéterminé de n points de ltecran, un double mot de m bits, donnant les informations de couleur, couleur de fond et couleur de forme, pour le groupe de points considéré.Le dispositif comporte en outre des moyens assurant l'inscription en mémoire des données correspondant aux différents points ainsi que des moyens de lecture de ces mémoires, synchronisés avec le balayage en trame de l'écran.

D'autres objets, caractéristiques et résultats de Invention ressortiront de la description suivante, donnée à titre d'exemple et illustrée par les dessins annexés qui représentent: - la figure 1, un schéma illustrant la correspondance entre les points de l'écran et les bits des mémoires points et couleurs; - la figure 2, le schéma d'un mode de réalisation du dispositif selon linvention; - la figure 3, le détail d'une partie de la figure précédente.

Sur la figure 1, on a donc représenté un écran E d'un tube cathodique, comportant L lignes d'affichage, chacune d'elles comportant M points, soit au total L x M points. A l'heure actuelle, il est courant d'utiliser des écrans représentant environ 64 000 points d'affichage répartis en 25 lignes de 40 caractères, chacun des caractères étant constitué par 8 lignes de 8 points chacune. Sur l'écran E de la figure l, il a été isolé un groupe de n points, répéré globalement 11.

Sur cette figure sont également représentées une mémoire appelée mémoire points et repérée Mp et une seconde mémoire, repérée MC et appelée mémoire couleurs. A chacun des points de l'écran E correspond un bit dans la mémoire Mp; en particulier, aux n points 1 1 de l'écran E correspond dans la mémoire Mp un mot repéré 12, comportant n bits. Pour des raisons de commodité, il est avantageux de choisir n = 8, auquel cas le mot 12 est un octet.

Chacun des bits du mot 12 affecte à chacun des points correspondants de l'écran E une couleur parmi deux couleurs, appelées couleur de fond et couleur de forme.

Au même groupe 11 de n points de l'écran E correspond dans la mémoire couleurs MC deux mots, repérés 13 et 14, de m2 bits chacun, qui indiquent respectivement la couleur de forme et la couleur de fond du groupe 11 précédent, ces couleurs étant choisies parmi 2m/2 couleurs différentes. A titre d'exemple, si l'on choisit pour l'affichage les huit combinaisons des trois couleurs primaires classiques rouge, vert et bleu, m est égal à 3 et le double mot de la mémoire MC affecté à chaque groupe 11 a une longueur totale de 6 bits. A ces trois couleurs primaires classiques, si l'on ajoute une commande de demi-teinte permettant de multiplier le nombre de couleurs total par 2, on a m/2 = 4 et le double mot de la mémoire MC a alors la longueur totale d'un octet.

Si l'on considère l'exemple précédemment donné d'environ 64 000 points d'affichage pour l'écran E, la mémoire Mp doit alors avoir une capacité de 64 K bits et la mémoire MC une capacité de 56 K bits dans le cas de 8 couleurs, ou de 64 K bits dans le cas de 16 couleurs. I1 apparaît clairement sur cet exemple la réduction de la capacité de mémoire nécessaire au dispositif selon l'invention: en effet, dans un dispositif d'affichage de type graphique classique, avec le même exemple numérique en 16 couleurs, il serait nécessaire de disposer de quatre pages de mémoires de 64 K bits chacune, et non seulement de deux.

Cette réduction de capacité de mémoire n'est donc pas opérée au détriment de la définition de l'information affichée, puisque les différents points du même groupe 11 peuvent prendre indépendamment les uns des autres la couleur fond ou la couleur forme; la seule limitation introduite par le dispositif selon l'invention intervient au niveau de la palette des couleurs possibles pour les points d'un même groupe 11, qui ne comprend que deux couleurs; toutefois, l'expérience montre que cette limitation n'est pratiquement pas perçue par l'observateur lorsque le nombre n de points par groupe est suffisamment petit.

La figure 2 est le schéma d'un mode de réalisation du dispositif selon l'invention.

Sur cette figure, on retrouve les deux mémoires Mp et MC, qui sont des mémoires vives du type RAM dont la capacité est égale à 8 K x n bits pour la première et 8 K x m bits pour la seconde, dans le cas de l'exemple précédent où l'écran comporte environ 64 000 points d'affichage en 16 couleurs. Une unité arithmétique et logique
P reçoit les données à mémoriser, c'est-à-dire la couleur et les coordonnées des points, par un bus de données D, susceptible de transmettre en parallèle un nombre de bits égal au plus grand des deux nombres n ou m. Sur cette figure comme sur les suivantes, les connexions susceptibles de transmettre plusieurs bits en parallèle sont représentées en traits épais.De façon classique, l'unité P fournit sous la commande d'une horloge H, assurant la synchronisa tion de l'ensemble du dispositif: les données à mémoriser, les adresses Ap où doivent être inscrites ou lues les données, et un ordre RW d'écriture ou de lecture aux mémoires. L'unité P est de préférence constituée par un microprocesseur de n bats, si n > m.

Afin de réaliser périodiquement la lecture des mémoires pour assurer le rafraîchissement de l'information affichée sur l'écran E, le dispositif comporte encore notamment un circuit logique L ayant pour fonction, sous commande de l'horloge H, de fournir à des instants prédéfinis, synchronisés avec le balayage en trames de l'écran, aux mém@ires MP et MC les adresses des informations à lire pour a@fichage sur l'écran. Ce circuit est par exemple constitué par des compteurs, comptant les périodes de l'horloge H afin d'engendrer les adresses successives des données en mémoire et de fournir un signal de synchronisation de ligne et un signal de synchronisation de @ame.

Pendant une durée T, égale au temps d'affichage d'un groupe de n points (8 points dans l'exemple précédent), les mémoires doivent partager leur temps entre au moins un accès de l'unité P et une lecture pour affichage sur l'écran.

Afin d'éviter les conflits d'accès aux mémoires, le dispositif comporte encore un multiplexeur MX et un inhibiteur IP. Le multiplexeur MX reçoit d'une part l'adresse AP fournie par l'unité P et d'autre part une adresse AL fournie par le circuit logique L. Ces différentes adresses sont transmises en parallèle; dans l'exemple précédent où l'on considère un écran de 64 000 points avec n = 8, les adresses sont donc codées sur 13 bits. L'élément MX multiplexe les adresses Ap et AL7 , sous la commande de l'horloge H, c'est-à-dire qu'un signal de période T autorise alternativement l'accès de l'unité
P et du circuit L, et fournit une adresse A qu'il transmet aux mémoires.Par ailleurs, l'unité P fournit un ordre d'écriture ou de lecture RW à l'inhibiteur Ip, qui reçoit par ailleurs un signal du multiplexeur Mx. L'élément Ip a pour fonction d'interdire l'écriture par l'unité P lorsque le multiplexeur MX autorise le passage de l'adresse AL (A = AL). L'inhibiteur IP peut être réalisé simplement à
I'aide d'une porte logique ET, interdisant l'écriture en mémoire lorsque le multiplexeur autorise la lecture.

La période T étant déterminée par les temps d'affichage sur l'écran, il apparaît la possibilité d'optimiser le choix de l'unité P et des mémoires quant aux paramètres rapidité-prix de revient, du fait que pendant la durée T, une seule lecture des mémoires pour affichage et, en général, un seul accès de l'unité P sont nécessaires.

En particulier, dans le cas où, par construction, l'unité P ne peut échanger des informations avec l'extérieur que pendant une partie de la période T, ce qui est par exemple le cas lorsque l'unité P est réalisée par un microprocesseur du type 6 800 produit par la
Société MOTOROLA, il est possible de synchroniser la lecture des mémoires pour l'affichage de sorte qu'elle soit transparente pour l'unité P (technique connue sous le nom de DMA transparent, DMA étant les initiales de l'expression anglaise Direct Memory Acces).

Par ailleurs, les deux mémoires Mp et MC sont organisées de telle sorte que les mots mémoires concernant le même groupe de points sur l'écran soient situés à la même adresse dans les deux mémoires, ce qui permet de limiter l'espace consacré aux adresses dans l'unité P et de réaliser simplement la lecture à destination de l'écran en parallèle dans les deux mémoires, du fait que les deux mots considérés se trouvent à la même adresse. Toutefois, il est nécessaire de distinguer les mémoires lors d'une opération de lecture ou d'écriture par l'unité P: cela est réalisé à Plaide de deux bits de commande, CSP et CSC, autorisant ou interdisant l'accès aux mémoires MP et MC respectivement.

D'autres solutions sont bien entendu possibles pour l'organisation de la lecture et de l'écriture dans les mémoires de deux mots se rapportant à un même groupe de points de l'écran, notamment celle consistant à utiliser pour l'unité P un microprocesseur n+m bits soit, dans l'exemple donné ci-dessus où m = n = 8 bits, un microprocesseur traitant des mots de 16 bits, venant s'inscrire par moitié dans les mémoires Mp et MC respectivement. Cette solution présente toutefois un inconvénient sur le plan du prix de revient, un micropro cesseur 16 bits étant plus onéreux qu'un microprocesseur 8 bits accompagné de quelques circuits logiques destinés à distinguer les mémoires.

Une autre solution consiste à utiliser un double système d'adressage des mémoires: pour l'unité P, les adresses des informations correspondant à un même groupe de points dans les deux mémoires sont différentes, mais ne diffèrent que de la valeur du bit de poids le plus fort. En faisant, lors de la lecture des mémoires à destination de l'écran, abstraction de ce bit de poids fort, on se retrouve dans le cas précédent d'une lecture en parallèle dans deux mémoires d'informations qui paraissent à la même adresse. L'avantage de cette solution est de permettre l'utilisation d'un microprocesseur 8 bits (dans l'exemple précédent où m = n = 8), et son inconvénient en est de nécessiter un plus grand espace pour la gestion des adresses dans l'unité P.

La mémoire Mp est reliée en parallèle sur n bits au bus de données D et reçoit les données sur n entrées repérées globalement
DIN; cette mémoire fournit les données lues en parallèle sur une sortie DOUT vers d'une part le bus des données, par l'intermédiaire d'un second inhibiteur repéré IM, et d'autre part vers un circuit A assurant, sous la commande de l'horloge H, la lecture et le décodage des informations à destination de l'écran E. De façon analogue, la mémoire MC reçoit les données en parallèle sur m entrées, repérées globalement DIN et fournit les données lues en parallèle sur m sorties repérées DOUT, à destination d'une part de l'inhibiteur 1M et d'autre part du circuit A.

Le circuit A comporte par exemple trois sorties à destination de l'écran E, correspondant aux trois couleurs primaires de l'affichage télévision (bleu, rouge, vert), plus, éventuellement, - la commande de demi-teinte. Ce circuit est décrit plus en détails figure 3.

L'inhibiteur 1M a pour fonction d'éviter les conflits d'accès des deux mémoires au bus des données D; il peut être constitué par exemple de deux registres tampons recevant respectivement les informations en provenance de la mémoire Mp et de la mémoire McS et délivrant, sous commande de horloge H, les informations qu'ils contiennent à tour de rôle sur le bus D.

La figure 3 représente un mode de réalisation du circuit de lecture A de la figure 2.

Ce circuit A comporte un registre tampon T, recevant les informations en parallèle en provenance de la mémoire MC et les fournissant à un multiplexeur MXA, en parallèle également; le circuit A comporte encore un sérialisateur S, qui est par exemple constitué simplement par un registre à décalage, recevant en parallèle les informations en provenance de la mémoire Mp et les fournissant en série au multiplexeur MXA. De plus, le circuit A reçoit de l'horloge H de la figure 2 des signaux distincts, un premier noté Fp qui correspond à la fréquence d'affichage des points sur l'écran et qui est fourni au sérialisateur S, et un second noté LD qui commande le chargement des données à la fois dans le sérialisateur
S et dans le registre tampon T.

Le circuit de lecture A fonctionne de la façon suivante.

Sur commande du signal LD, le sérialisateur S et le registre T sont chargés respectivement par un mot de la mémoire MP et de la mémoire MC. Le sérialisateur S transmet au multiplexeur MXA ce mot bit à bit sous la commande du signal Fp. Le multiplexeur MXA contient les deux demi-mots qui lui ont été transmis par le registre
T et qui contiennent le codage des couleurs de fond et de forme des points de l'écran, correspondant aux bits que ce même multiplexeur reçoit l'un après l'autre en provenance du sérialisateur S. La valeur de chacun des bits désigne le demi-mot à sélectionner pour le point considéré : le demi-mot représentant la couleur de fond ou le demimot représentant la couleur de forme; le multiplexeur adresse en conséquence à écran le codage des couleurs correspondant aux points en cours d'affichage.

Claims (5)

REVENDICATIONS

1. Dispositif d'affichage graphique en couleurs sur l'écran d'un tube cathodique, caractérisé par le fait qu'il comporte: - une première mémoire (Mp), appelée mémoire points, dans laquelle à chacun des points de l'écran correspond un bit, permettant d'affecter à ce point une parmi deux couleurs, dites respectivement couleur fond et couleur forme; - une seconde mémoire (MC), appelée mémoire couleurs, contenant, l'écran étant divisé en groupes de n points, pour chacun de ces groupes, un mot de m bits permettant d'affecter à ce groupe deux parmi 2m/2 couleurs, constituant l'une la couleur fond et l'autre la couleur forme; - des premiers moyens (P) assurant l'inscription dans les mémoires précédentes des données correspondant aux différents points;; - des seconds moyens assurant la lecture (A) des mémoires, en synchronisme avec le balayage de l'écran.

2. Dispositif selon la revendication 9, caractérisé par le fait que les données correspondant aux mêmes groupes de points sont situées dans les deux mémoires (MP, MC) aux mêmes adresses

3. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte de plus un circuit logique (L) assurant successivement, sur commande d'une horloge (H), la génération des adresses dans les mémoires (MP, MC) où doivent être lues les données relatives aux différents points de l'écran (E) et destinées au tube cathodique, et un multiplexeur (MX), assurant sur commande de l'horloge (H), l'envoi aux mémoires (MP, MC) soit de l'adresse engendrée par le circuit logique (L), soit de l'adresse engendrée par les premiers moyens (P).

4. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que le circuit de lecture (A) comporte: - un sérialisateur (S), recevant, sur commande d'une horloge (H), en parallèle tous les bits contenus dans la mémoire points (MP) relatifs à un même groupe; - un registre tampon (T), recevant, sur commande de l'horloge (H), en parallèle le mot contenu dans la mémoire couleurs (MC) et relatif au même groupe; - un multiplexeur (MXA) recevant d'une part, en série, chacun des bits de la mémoire points (Mp) et, d'autre part, en parallèle, l'indication des couleurs fond et forme du registre tampon (T), et fournissant au tube cathodique pour chaque point l'indication de sa couleur.

5. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les premiers moyens (P) ne réalisent de lectures ou écritures dans les deux mémoires que pendant une partie du temps (T) d'affichage d'un groupe de n points, et que les seconds moyens ne réalisent de lectures dans les deux mémoires que pendant l'autre partie de ce temps (T) d'affichage.