FR2492107A1 - Dispositif d'essai de pastille d'integration poussee, forme sur la meme pastille - Google Patents
Dispositif d'essai de pastille d'integration poussee, forme sur la meme pastille Download PDFInfo
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Abstract
L'INVENTION CONCERNE UN DISPOSITIF D'ESSAI DE PASTILLE D'INTEGRATION POUSSEE, FORME SUR LA MEME PASTILLE. CE DISPOSITIF COMPORTE DES REGISTRES A DECALAGE D'ENTREE DE COMMANDES D'ESSAIS ET DE DONNEES D'ESSAIS AINSI QU'UN REGISTRE A DECALAGE DE SORTIE DE DONNEES D'ESSAI. LES OPERANDES D'ESSAI SONT AINSI INTRODUITS ET SORTIS EN SERIE DE MANIERE A CONTROLER LA PASTILLE AVEC UN NOMBRE MINIMAL DE CONNEXIONS EXTERIEURES. L'INVENTION S'APPLIQUE NOTAMMENT AU CONTROLE DES CIRCUITS INTEGRES EN COURS DE FABRICATION.
Description
ra présente invention concerne un dispositif d'essai lonique de pastille
d'intépration poussée, formé
sur une pastille d'intépration poussée.
D'exécution d'essaisde module lo.gique sur pastille réduit Le nombre des connexions d'entrée et de sortie de La pastille et en faciLite les essais complets. IL est plus facile de placer Les circuits logiques supplémentaires sur une telLe pastille d'intéiration poussée pourremplir les
fonctions d'essai que de répondre aux conditions nécessai-
res pour effectuer un essai extérieur.
ies proulemes concernant l'essai des pastilles in-
dividueLles d'intépration poussée ou des ensembles complets réalisés dans la technologie complexe d'inté.ration poussée se sont développés en raison du g-rand nombre des opérandes
d'essai nécessaires pour assurer un bon essai des pastilles.
Si les opérandes d'essai sont appliquées par des procédés courants, par des broches d'entrée, puis analysés par la sortie de la pastille, la durée d'essai est Loneue
et cotteuse. En outre, la détermination d'un ensemble vala-
ble d'opérandes d'essai complet devient une charge supplé-
mentaire qui est difficile et qui devient en fait imprati-
cable pour des pastilles complexes. En outre, dans L'envi-
ronnement des essais, lorsque des connexions mécaniques d'un équipement d'essai électrique doivent Etre étaulies 2j sur un trand nombre de broches de contact à la fois pour
Les fonctions d'entrée et de sortie, il est peu sSr et dif-
ficile de dédoubler de bons contacts électriques. Ainsi,
un mauvais contact électrique peut faire apparaître un dé-
faut dans Le mode opératoire d'essai, même si la pastille
-0 est bonne. En outre, l'accs mécanique à une pastille d'in-
téeration poussée pour son essai est difficile lorsque des sienaux d'essai doivent être échantillonnés à des broches particulières d'entrée et de sortie de la pastille, dans l'environnement d'essai. Ainsi, il y a lieu d'éviter l'essai 3j par Les broches des pastilles d'intépration poussée dans
l'enisemble finat.
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Il est particulièrement difficile de contrôler
lescircuitsloriquessur des pastilles, à la phase de fabri-
cation des plaquettes de silicium. Le prix de la mise sous bottier impose l'essai sur la plaquette. En raison de la difficulté d'obtenir de bonnes connexions sur plus de cent broches d'une plaquette, un dispositif d'essai permettant
de réduire les connexions des broches serait particuliere-
ment utile.
Un article intitulé "Logic Desirn Structure for LSI O10 Testability" de E. H11. Eichelberper et T.W. Williams, publié dans le "Journal of Desipn Automation and Fault ToLerant
Computinr, volume 2, NO 2, Mai 197gR, pares ltj à 17P., il-
lustre un procédé en deux phases pour créer des pastilles d'intépration poussée pouvant être contrôlées. La première
l1 phase du procédé consiste à concevoir des structures lopi-
ques séquentielles de manière que leur fonctionnement ne dé-
pende pas de tetwmpsde montée et de descente des signaux ou des retards de transmission des circuits. Ja seconde phase du procédé consiste à concevoir tous les éléments
internes de mémorisation de manière qu'ils puissent fonc-
tionner comme des registres à décalage afin de faciliter les fonctions d'essai et de diagnostic. Il convient que
les fonctions logiques séquentielles puissent être trans-
formées en des fonctions logiques de combinaison qui sont
plus faciles à contrôler.
L'invention concerne donc un dispositif d'essai logique de pastille d'intéFration poussée, formé sur une
pastille d'intégration poussée comprenant un circuit logi-
que fonctionnel principal et comportant des premières por-
tes de transmission sur.a pastille, pouvant connecter à voLonté des entrées fonctionnelles principaLes au circuit
logique principal, dessecondes portes de transmission pou-
vant connecter à volonté des sorties du circuit Logique fonctionnel principal aux sorties fonctionnelles principales; un registre à décaLage d'entrée destiné à recevoir et à émettre en série des données d'essai, et à être connecté
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en paralLele avec ledit circuit logique fonctionnel princi-
paL, un premier eénérateur et accumulateur connecte audit premier registre à décaLae d'entrée, des troisième portes de transmission connectées à un circuit de données d'entrée ainsi qu'au registre à décalage d'entrée; des quatrièmes portes de transmission connectées aux sorties du circuit
Loeique fonctionnel principaL en essai; un registre à déca-
lare de sortie connecté à La sortie des quatriemes portes
de transmission pour recevoir et émettre en série des don-
nées d'essai et pour gtre connecté en parallèle avec ledit circuit Lonique fonctionnel principal par les quatrièmes portes de transmission; un second générateur et accumulateur connecté au registre à décalage de sortie; et un registre à décalare de commande comportant des circuits de commnande vers les premières, secondes, troisièmes et quatrièmes portes de
de transmission afin d'en commander les opérations de commu-
tation, le registre à décalage de commande étant en outre
commandé au registre & décalage d'entrée, au registre à déca-
lare de sortie et auxdits premiers et seconds générateurs
et accumulateurs, le registre à décalage de commande compor-
tant des connexions d'entrée de données d'essai connectées à l'extérieur, un dispositif d'entrée de commande d'essai
connecté & l'extérieur et un dispositif de connexion de sor-
tie de données d'essai connecté à l'extérieur.
2j En fonctionnement, La pastille d'intégration
poussée peut fonctionner de la manière normale avec les pre-
mières et secondes portes de transmission fermées et les
troisièmes et quatrièmes portes de transmission ouvertes.
De préférence, en fonctionnement, une opération 3 d'essai est exécutée avec les premières, secondes, troisièmes
et quatrièmes portes de transmission fermées, Le circuit lo-
gique fonctionnel principal fonctionnant normalement et les registres à décalage d'entrée et de sortie échantillonnant
les opérandes d'entréa et de sortie à des instants détermi-
nés.
4 249210?
Dans un mode de réalisation, une fonction d'essai est remplie, en fonctionnement, avec les premières portes de transmission ouvertes et les secondes, troisiemes et quatrièmes portes de transmission fermées, les troisièmes portes de transmission étant connectées dans le circuit de données d'entrée entre les premières portes de transmission
et le circuit lorique fonctionnel principal.
Dans un autre mode de réalisation, un circuit d'essai selon l'invention' est utilisé pour contrôler simultanément plus d'une pastille d'inté. ration poussée, et il comporte
au moins un autre dispositif d'essai identique sur une se-
conde pastille d'inté.ration poussée connecté au dispositif d'essai. En fonctionnement, les premières; troisiàmes et quatrièmes portes de transmission sont fermées tandis que les secondes portes de transmission sont ouvertes sur la première pastille 'dinteégration poussée, les quatrièmes portes de transmission étant connectées après les secondes portes de transmission et avant les connexions de sortie de la pastille, et les premières, troisièmes et quatri.èmes portes de transmission étant fermées et les secondes portes
de transmission ouvertes sur la seconde pastille.
D'autres caractéristiques et avantages de l'invention
appara tront au cours de la description qui va suivre de
plusieurs exemples de réalisation et en se référant aux dessins annexés sur lesquels: La Figure 1 est un schéma simplifié des composants d'un module loeique d'intépration poussée et comprenant un circuit d'essai logique de pastille. d'intégration poussée selon l'invention,
Les F'igures 2A et 2H qui doivent être placées res-
pectivement à gauche et à droite représentent deux modules logiques d'intégration poussée avec un dispositif d'essai logique sur pastille d'intég.ration poussée selon l'invention et illustrent l'essai de modules logiques multiples lorsque des circuits de circulation de données entre les modules
sont également contrôlés.
s 2492107 Sur Les différentes Fiures, des éléments semblables
sont désignés par les mimes références numériques.
La li.ure 1 montre donc un dispositif d'essai loil-
que de pastilLe d'intéeration poussée selon l'invention, sur un module ou une pastille lopique d'intégration poussée indiquée schématiquement par un trait pointillé. Des entrées fonctionnelles principales du module logique sont constituées
par plusieurs bornes d'entrée 1L2. Les entrées 12 sont connec-
tées à plusieurs portes de transmission 10, l'une de ces
portes étant prévue pour chaque entrée. Les sorties des por-
tes de transmission 10 sont reliées à un circuit logique 11 d'intérration poussée en cours d'essai. Dans le cadre de
l'invention, il n'y a pas lieu de décrire en détail le cir-
cuit lorique 11. Quand les portes de transmission 10 sont ouvertes, te circuit Lopique 11 essayé n'est pas influencé par les entrées 12. D'une manière similaire, les sorties du
circuit logique sont isolées par plusieurs portes de trans-
mission 13 des sorties fonctionnelles principales 30 du
module loeique. Cette possibilité d'isolement autorise d'ef-
fectuer l'essai du circuit sur pastille. Les données d'es-
sai en série sont introduites dans le module lopique par une entrée 21 de données d'essai et sont assemblées dans un registre à décalage d'entrée 20. Ce dernier comporte une position binaire pour chaque connexion d'entrée du circuit locique 11. Le reoistre a décaiae d'entrée 20 reçoit les données d'essai par un registre à décalape de commande 40 qui sera expliqué plus en détail par la suite. Les données
d'essai sont également produites par un Générateur et accu-
muLateur 22, et transmises au registre à décalare 20. Ces données d'essai sont transférées du repistre à décalare
d'entrée 20 vers le circuit Lorique 11 en essai par plu-
sieurs portes de transmission 23.
Les résultats d'essai sont transférés des sorties
à un repistre à décalare de sortie 31 par plusieurs por-
tes de transmission 32. Le registre à décalage de sortie comporte autant de positions binaires qu'il y a de. sorties au circuit logique. Le registre à décalage de sortie 31 transmet en série les résultats d'essai vers une sortie 33 de données d'essai. En outre, des résultats d'essai sont accumulés par un générateur et accumuLateur 34 associé
avec le registre à décalape de sortie.
Le reristre à décalage d'entrée 20 et le registre à décalage de sortie 31 peuvent être en fait des parties
différentes d'un 'même registre à décalage. Ces deux regis-
très sont bidirectionnels en ce qu'ils peuvent forcer ou échantillonner des données. Toutes les portes de transmission
et les géné'rateurs et accumulateurs sont commandés par le re-
pistre à décalage de commande 40. Les portes de transmission
peuvent tre ouvertes ou fermées et les générateurs et accu-
mulateurs peuvent être autorisés ou inhibés et initialisés individuellement par des bits discrets dans le registre à décalage de commande 40. Ce dernier est chargé en série avec
les données d'essai appliquées à l'entrée 21 de données d'es-
sai à la manière d'un pilote de données d'essai en.série.
La synchronisation de transition de commande est assurée par une entrée 41 de commande d'essai Quand le système fonc tionne de façon normale, avec le circuit d'essai inopérant, les données circulent par les portes de transmission 10 qui sont fermées entre les entrées 12 et le circuit logique 11. Les données de sortie circulent par les portes de transmission 13 qui sont fermées, vers les sorties 30 Les portes de transmission 23, 32 sont ouvertes, bloquant la circulation des données vers
et depuis les registres à décalage 20, 31.
Le dispositir d'essai peut tre utilisé pour con-
trbler le fonctionnement normal d0ensemble avec un posi-
tionnement approprié des portes de transmission et les en-
trées voulues. Pendant le fonctionnement du dispositif d'es-
sai, les portes de transmission 10, 13, 23, 32 sont toutes en position fermée pour la circuLation des données. Des
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transferts normaux de données se produisent par les portes
de transmission 10, 13 pour assurer un fonctionnement nor-
mal de L'ensemble, et la circulation des données de sortie par les bornes de sortie 30. En outre, les états de toutes les entrées et sorties 12, 30 sont échantillonnés à des instants d6terminéspar l'entrée de commande 41, et sont aiguillés par les portes de transmission 23, 32, vers les registres à décalage 20, j1. Les données échantillonnées
sont mises en forme en série et sont décalées vers la sor-
L0 tie de données d'essai 33 à laquelle elles sont examinées par des circuits lopiques extérieurs aux modules logiques ou par un processeur d'entretien à distance. Le registre à
décalage de commande 40 commande la synchronisation du dé-
calafe des données en série dans les registres à dëcalare et les portes de transmission, de manière que les registres à décalape 20, 31 ne décalent pas simultanément les données
en produisant des conflits.
Le dispositif d'essai peut également produire des cas d'essai et accumuler des résultats d'essai pendant un
essai dynamique du circuit logique. Dans ce mode de fonc-
tionnement, les portes de transmission 10 sont ouvertes
tandis que les portes de transmission 13, 23, 32 sont fer-
mées. Ainsi, l'entrée normale de données aux entrées 12 est inhibée et le circuit logique Il en essai ne reçoi.t que des entrées par les portes de transmission 23. Cette opération
contrôle donc le circuit logique avec des données d'essai.
Les portes de transmission 10 ouvertes assurent l'isoLement entre le circuit logique 11 et les entrées 12. Les portes
de transmission 23 sont fermées et le générateur et accumu--
lateur 22 est initialisé et autorisé. Le générateur et ac-
cumulateur 22 déLivre les opérandes d'essai à la fréquence d'un opérande complet par impulsion d'horloge, et transmet ces opérandes d'essai par les portes de transmission 23, vers le circuit l.oique 11 en cours d'essai. Une séquence
répétitive des opérandes d'essai est produite par le eéné-
rateur et accumulateur 22 en utilisant un générateur de code cyclique polynomial irréductible principal. Cela est contraire au générateur d'opérandesd'essai aléatoires qui n'est pas répétitif. Le circuit logique 11 réagit à ces cas d'essai prédéterminés et transfère les résultats d'essai par les portes de transmission 13, 30, 32 vers le
registre ce décalage de sortie 31.
Les résultats d'essai sont cumulés dans le péné-
rateur et accumulateur 34.- Cedernier effectue une demni-
0lo addition de la quantité cumulée à ce moment dans la sé-
quence d'essai, avec le nouveau résultat de cette séquenee.
Après La demi-addition, la nouvelle quantité est décalée d'une position binaire dans le registre à décalage. Des opérandes sont produits et des résultats sont cumulés à la fréquence d'horloge pour laquelle le module logique a été conçu. Des essais dynamiques de la fonction principale du module se déroulent' de cette manière, n'imposant aucun
transfert de données vers ou depuis le module logique jus-
qu'à ce que l'essai soit terminé. A la fin de la séquence dèssai, le résultat cumulé dans le registre à décalage 31 est décalé en série par la sortie de données d'essai 33 et il est transmis vers un processeur de contrôle éloigné,
pour être comparé avec un résultat d'essai acceptable pré-
déterminé. Un résultat par tout ou rien est ainsi obtenu.
Ce mode opératoire d'essai peut se dérouler très
rapidement car toutes les manipulations de données se dé-
roulent entièrement sur le module logique. Par exemple,
avec une horloge de 50 nanosecondes, 20 Millions d'opéran-
- des d'essai peuvent être produits, être appliqués au cir-
cuit logique en essai, et les résultats peuvent être pré-
servés en une seconde. Un nombre quelconque de modules peuvent être contrôlés dans un système numérique complexe,
en parallèLe, car les fonctions d'essai résident dans cha-
que module logique, et sont appliquées indépendamment.
Des contacts électriques avec les entrées 21, 41 et la sor-
tie 33 ainsi que l'entrée d'horloge (non représentée) ainsi que des tensions d'alimentation et une référence de masse, suffisent pour contrôler chaque module logique. Cet essai est donc indépendant de l'établissement de connexions avec
des broches d'entrée et de sortie.
L.es Figures 2A et 2B montrent ensemble comment un dispositif d'essai selon l'invention peut être utilisé
pour contrôler différents éléments d'interconnexion 40 en-
tre les modules lboiques d'inteération poussée 1, 2. Ces
derniers comportent des connecteurs, des fils, des conduc-
teurs de circuits imprimés et des connexions de pastille par des fils. '. es sorties du module logique sont isolé s du circuit lorique 11 par les portes de transmission 13, en position ouverte. Une série de cas d'opérandes d'essai sont produits par le générateur et accumulateur 34. Ces opérandes
de cas d'essai sont aiguillés par les portes de transmis-
sion 32 vers les sorties 30. A partir de cette position, le
signal circule par les interconnexions 40 vers le module lo-
pique 2. Les portes de transmission 10, 23 sont fermées, per-
mettant aux données transmises de passer vers le générateur et accumulateur 22. Les signaux transmis sont cumulés dans
le générateur et accumulateur 22 effectuant une demi-addi-
tion des quantités accumulées à ce moment dans l'essai avec
les résultats des signaux nouvellement reçus. Après la demi-
addition, la quantité résultante est décalée d'une position
binaire vers l'extrémité. Des opérandes sont produits, trans-
mis par le système d'interconnexion et accumulés par le module récepteur à la fréquence d'horlore. A la fin de la séquence d'essai, les résultats cumuLés sont comparés avec
des valeurs attendues, en décalant en série les données d'es-
sai de la sortie 33 vers un processeur d'entretien éloigné.
Une mauvaise interconnexion produit une valeur incorrecte dans l'accumulateur. De cettemanière, les interconnexions
sont contrôlées dynamiquement.
Si un grand nombre de registres à décalage sur plusieurs pastilles sont connectés en série, il suffit de très peu de circuits d'adressarr.epour faire passer les
données dans un sens vers et depuis une pastille particu-
Lière dans la boucle. Des données sont positionnées sur la séquence de décalage correspondant à sa position physique. Si des boucles sont connectées en parallele, iL faut des
circuits d'adressage pour sélectionner la boucle de trans-
fert de données. De Longs circuits de décala.-e en série
imposent davantape de temps pour déplacer un élément par-
ticulier de données vers une pastille particulière en rai-
son du long trajet, qu'avec les trajets parallèles plus courts. Il faut donc utiliser des circuits de décalage en
série et effectuer autant d'essais parallèles que possible.
Par exemple, plut6t que de charger une pastille à un in-
stant avec des opérandes d'essai en décalant un opérande vers la position de pastille voulue, il est préférable d'émettre des cas d'essai vers de nombreuses pastilles à un instant avec un transfert en série qui rend utile la
plupart des positions de données dans la longue boucle.
Les registres à décalage peuvent être facilement -associés
dans une combinaison série/parallèle.
Pour l'entretien, les extrémités des boucles à registres à décalage peuvent être connectées à un tampon de données. Des données peuvent être transférées entre les registres à décalage et la mémoire tampon à la fréquence maximale de transfert que les registres à décalage peuvent supporter. L'accès peut être donné au contenu du tampon par un autre circuit, au moyen d'un processeur dentretien,
qui effectue automatiquement de nombreuses fonctions d'iso-
lement et d'essai, possédant suffisamment d'informations
et d'espaces de mémorisation pour les cas d'essai. Le pro-
cesseur d'entretien peut aussi mettre en format et comman-
der les données pour la transmission et la communication
avec un point éloigné.
Ges dérangements d'interconnexion, dans l'ordre approximatif de leur fréquence d'apparition, sont Les connexions logiques ouvertes, les courtcircuits à la masse, les court-circuits avec la tension d'alimentation et les court-circuits avec d'autres circuits logiques. Le seul Proupe qui impose un rrand nombre de données dtessaipour
les isoler sont les court-circuits entre des circuits lo-
piques. S'il est nécessaire que tous les court-circuits
possibles entre deuxcircuits lociquess soient isolés, cha-
que interconnexion doit *tre maintenue dans un état parti-
culier, individuellement, tandis que toutes les autres sont maintenues dans l'état opposé. Toutes les connexions logiques ouvertes et les courtcircuits à la masse ou à la tension d'alimentation peuvent être détectées simplement en chargeant les registres à décalage avec tous Les "1",
en les aiFuillant vers les sorties et en 6chantillon-
nant les entrées. Des "0" indiquent un court-circuit à la masse sur la broche d'entrée correspondante ou le circuit Logique. En répétant cette opération avec tous les "10",
un "1" non prévu indique un circuit ouvert ou un court-
circuit à la tension d'alimentation. Des court-circuits
entre des circuits logiques imposent de nombreux cas d'es-
sai pour un isolement exhaustif, mais beaucoup moins pour
isoler la plus grande majorité.
Alien entendu, de nombreuses modifications peu-
vent être apportées par l'homme de l'art aux modes de réa-
lisation décrits et illustrés à titre d'exemples nullement
limitatif sans sortir du cadre de l'invention.
Claims (4)
- REVENDICATION SI - Dispositif d'essai logique d'une pastille decircuit intégré, d'intégration poussée, formé sur une pas-tille d'intégration poussée, et comprenant un circuit loei-que fonctionnel principal (11), dispositif caractérisé en ce qu'il comporte des premières portes de transmission (10) sur ladite pastille, pouvant connecter à volonté les entrées fonctionneLles principales au circuit lorique fonctionnel principal, des secondes portes de transmission (13) destinéesà connecter à volont6 des sorties dudit circuit logique fonc-tionnel principal aux sorties fonctionnelles principales, un registre & décalage d'entrée (20) destiné à recevoir et à émettre en série des données d'essai et à être connectéen parallèle avec ledit circuit logique fonctionnel princi-pal, un premier générateur et accumulateur (22) connecté au-i5 dit premier repistre à décala.e d'entrée, des troisièmeportes de transmission (23) connectées à un circuit de don-nées d'entrée ainsi qu'au registre à ddealage d'entrée, desquatrièmes portes de transmission (32) connect6es aux sor-ties du circuit logique fonctionnel principal en essai, unregistre à d6calare de sortie (31) connecté à la sortie des-dites quatrièmes portes de transmission pour recevoir et émettre en série des données d'essai etpour être connectéen parallèle avec ledit Circuit logique fonctionnel princi-pal, par lesdites quatrièmes portes de transmission, unsecond générateur et accumulateur (34) connecté audit regis-tre à décalage de sortie, et un registre à décalage de com-mande (40) comportant des circuits de commande vers les-dites premières, lesdites secondes, troisièmes et quatrièmes portes de transmission pour commander leurs opérations de commutation, ledit registre à décalage de commande étant enoutre connecté audit registre à décalage d'entrée, audit re-mistre à décalare de sortie et auxdits premier et second générateurs et accumulateurs, ledit registre à décalage de commande comportant des connexions (21) d'entrée 1'3 de données d'essai destinées à une connexion extérieure,un circuit d'entrée de commande d'essai(41)connecté exté-rieurement et un dispositif (33) de connexion de sortie dedonnées d'essai connecté extérieurement.
- 2 - Dispositif selon La revendication 1, caracté-risé en ce que, en fonctionnement, La pastille d'intépra-tion poussée fonctionne de façon normale avec lesditespremières et secondes portes de transmission (10, 13) fer-mées et lesdites troisièmes et quatrièmes portes de trans-mission (23, 32) ouvertes.
- 3 - Dispositif selon La revendication 1 ou 2, carac-térisé en ce que, en fonctionnement, une opération de con-trôle d'essai est effectuée avec lesdites premières, secon-des, troisièmes et quatrièmes portes de transmission (10,13, 23, 32) fermées, le circuit lopique fonctionnel princi-pal fonctionnant normalement et lesdits registres à décala-re d'entrée et de sortie (20, 31) échantiLlonnant des opé-randes d'entrée et de sortie à des instants déterminés.
- 4 - Dispositif selon l'une quelconque des revendica-tions 1 à 3, caractérisé en ce que, en fonctionnement, une fonction d'essai est remplie avec lesdites premieresportesde transmission (10) ouvertes et lesdites secondes, troi-sièmes et quatrièmes portes de transmission (13, 23, 32) fermées, lesdites troisièmes portes de transmission (23) étant connectées dans Le circuit de données d'entrée entre lesdites premières portes de transmission (10) et leditcircuit torique fonctionnel principal (11).- Dispositif selon l'une quelconque des revendi- cations t à 4, destin6 à contrôler simultanément plusJo d'une pastille d'intéeration poussée, dispositif caractéri-sé en ce qu'it comporte au moins un autre dispositif d'es-sai identique sur une seconde pastille d'intérration pous-sée connectée au dispositif d'essai, lesdites premières,troisièmes et quatrièmes portes de transmission étant fer-mées en fonctionnement et Lesdites secondes portes de transmission étant ouvertes sur ladite première pastilled'intépration poussée, lesdites quatrièmes portes de trans-mission étant connectées après lesdites secondes portes de transmission et devant les connexions de sortie de ladite pastille d'intépration poussée et lesdites premières, troi- sièmes et quatrièmes portes de transmission étant fermées,les secondes portes de transmission étant ouvertes sur la-dite seconde pastille d'intégration poussée.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4450402A (en) * | 1981-04-08 | 1984-05-22 | Xicor, Inc. | Integrated circuit testing apparatus |
US4441182A (en) * | 1981-05-15 | 1984-04-03 | Rockwell International Corporation | Repetitious logic state signal generation apparatus |
US4485472A (en) * | 1982-04-30 | 1984-11-27 | Carnegie-Mellon University | Testable interface circuit |
US4587480A (en) * | 1982-06-17 | 1986-05-06 | Storage Technology Partners | Delay testing method for CMOS LSI and VLSI integrated circuits |
EP0130974A1 (fr) * | 1982-12-27 | 1985-01-16 | Storage Technology Partners | Puce a integration tres poussee comportant un circuit de test |
US4553049A (en) * | 1983-10-07 | 1985-11-12 | International Business Machines Corporation | Oscillation prevention during testing of integrated circuit logic chips |
JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Lsiに構成されたマイクロコンピュータ |
US4625310A (en) * | 1984-04-23 | 1986-11-25 | Mercer M Ray | Universally testable logic elements and method for structural testing of logic circuits formed of such logic elements |
GB8432533D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
EP0196171B1 (fr) * | 1985-03-23 | 1991-11-06 | International Computers Limited | Circuits numériques intégrés |
US4660198A (en) * | 1985-04-15 | 1987-04-21 | Control Data Corporation | Data capture logic for VLSI chips |
US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
GB8518859D0 (en) * | 1985-07-25 | 1985-08-29 | Int Computers Ltd | Digital integrated circuits |
NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
US4683569A (en) * | 1985-10-21 | 1987-07-28 | The Singer Company | Diagnostic circuit utilizing bidirectional test data comparisons |
US5032783A (en) * | 1985-10-23 | 1991-07-16 | Texas Instruments Incorporated | Test circuit and scan tested logic device with isolated data lines during testing |
US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
EP0228156A3 (fr) * | 1985-11-07 | 1989-06-07 | Control Data Corporation | Système de test pour circuit intégré à grande échelle |
US4701920A (en) * | 1985-11-08 | 1987-10-20 | Eta Systems, Inc. | Built-in self-test system for VLSI circuit chips |
US4672307A (en) * | 1985-12-20 | 1987-06-09 | University Of Southern California | Simplified delay testing for LSI circuit faults |
US4669081A (en) * | 1986-02-04 | 1987-05-26 | Raytheon Company | LSI fault insertion |
US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
JPH0746120B2 (ja) * | 1986-03-10 | 1995-05-17 | 株式会社東芝 | テスト容易化回路及びテスト方法 |
JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
JPH0754341B2 (ja) * | 1986-06-09 | 1995-06-07 | 日本電気株式会社 | スキヤンパステスト回路 |
US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
US4746815A (en) * | 1986-07-03 | 1988-05-24 | International Business Machines Corporation | Electronic EC for minimizing EC pads |
JPH0627785B2 (ja) * | 1986-07-08 | 1994-04-13 | 富士通株式会社 | 半導体集積回路 |
JPS6329276A (ja) * | 1986-07-23 | 1988-02-06 | Hitachi Ltd | 論理lsi |
JPH0627776B2 (ja) * | 1986-08-04 | 1994-04-13 | 三菱電機株式会社 | 半導体集積回路装置 |
US4782283A (en) * | 1986-08-22 | 1988-11-01 | Aida Corporation | Apparatus for scan testing CMOS integrated systems |
NL192801C (nl) * | 1986-09-10 | 1998-02-03 | Philips Electronics Nv | Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen. |
US5365165A (en) * | 1986-09-19 | 1994-11-15 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
US5214655A (en) * | 1986-09-26 | 1993-05-25 | General Electric Company | Integrated circuit packaging configuration for rapid customized design and unique test capability |
US5059819A (en) * | 1986-12-26 | 1991-10-22 | Hitachi, Ltd. | Integrated logic circuit |
US4777619A (en) * | 1987-03-30 | 1988-10-11 | Honeywell Bull, Inc. | Method of assuring a proper computer subsystem configuration |
CA1306496C (fr) * | 1987-04-13 | 1992-08-18 | Joseph L. Ardini, Jr. | Methode et appareil de mesure de grande precision pour composants de circuits vlsi |
EP0292116A3 (fr) * | 1987-05-05 | 1990-08-01 | Control Data Corporation | Système de test pour circuits intégrés à très grande échelle |
US5043985A (en) * | 1987-05-05 | 1991-08-27 | Industrial Technology Research Institute | Integrated circuit testing arrangement |
US4855672A (en) * | 1987-05-18 | 1989-08-08 | Shreeve Robert W | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
JPS63286781A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 回路の試験方法 |
US4864570A (en) * | 1987-06-29 | 1989-09-05 | International Business Machines Corporation | Processing pulse control circuit for use in device performing signature analysis of digital circuits |
JPH01132979A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路 |
NL8800374A (nl) * | 1988-02-16 | 1989-09-18 | Philips Nv | Geintegreerde monolithische schakeling met een testbus. |
US4875209A (en) * | 1988-04-04 | 1989-10-17 | Raytheon Company | Transient and intermittent fault insertion |
JPH01270683A (ja) * | 1988-04-22 | 1989-10-27 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2663138B2 (ja) * | 1988-05-11 | 1997-10-15 | 株式会社日立製作所 | 半導体集積回路装置 |
EP0352910A3 (fr) * | 1988-07-28 | 1991-04-17 | Digital Equipment Corporation | Dépistage des défauts dans plaquettes à circuites imprimés |
JP2594130B2 (ja) * | 1988-09-02 | 1997-03-26 | 三菱電機株式会社 | 半導体回路 |
US6304987B1 (en) | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
US4945536A (en) * | 1988-09-09 | 1990-07-31 | Northern Telecom Limited | Method and apparatus for testing digital systems |
US5168219A (en) * | 1988-10-31 | 1992-12-01 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
EP0367115B1 (fr) * | 1988-10-31 | 1994-03-16 | Fujitsu Limited | Circuit intégré comportant un circuit de discrimination de signal et méthode pour tester ce circuit intégré |
GB8826921D0 (en) * | 1988-11-17 | 1988-12-21 | Datatrace Ltd | Circuit testing |
US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
DE3911939A1 (de) * | 1989-04-12 | 1990-10-18 | Philips Patentverwaltung | Integrierte schaltungsanordnung |
JP3005250B2 (ja) * | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
NL8902964A (nl) * | 1989-12-01 | 1991-07-01 | Philips Nv | Op substraat geintegreerd teststelsel. |
US5107208A (en) * | 1989-12-19 | 1992-04-21 | North American Philips Corporation | System for partitioning and testing submodule circuits of an integrated circuit |
EP0434137B1 (fr) * | 1989-12-19 | 1997-04-02 | Koninklijke Philips Electronics N.V. | Système de répartition et de test de circuits sous-modules de circuits intégrés |
US5049814A (en) * | 1989-12-27 | 1991-09-17 | Lsi Logic Corporation | Testing of integrated circuits using clock bursts |
US5488615A (en) * | 1990-02-28 | 1996-01-30 | Ail Systems, Inc. | Universal digital signature bit device |
US5140686A (en) * | 1990-03-02 | 1992-08-18 | Milliken Research Corporation | Diagnostic system for textile dyeing apparatus |
JP3394542B2 (ja) * | 1990-03-30 | 2003-04-07 | テキサス インスツルメンツ インコーポレイテツド | 直列データ入出力テスト装置 |
US6675333B1 (en) * | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
DE69133311T2 (de) * | 1990-10-15 | 2004-06-24 | Aptix Corp., San Jose | Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung |
US5130568A (en) * | 1990-11-05 | 1992-07-14 | Vertex Semiconductor Corporation | Scannable latch system and method |
US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
JP3381929B2 (ja) * | 1990-12-27 | 2003-03-04 | 株式会社東芝 | 半導体装置 |
US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
KR930006876A (ko) * | 1991-09-30 | 1993-04-22 | 완다 케이.덴스-로우 | 집적 회로의 입력 및 출력의 전기적 패러미터 검사 회로 |
EP0584917A3 (en) * | 1992-08-27 | 1996-08-07 | Advanced Micro Devices Inc | System and method for testing a programmable logic |
US5404358A (en) * | 1993-02-04 | 1995-04-04 | Bull Hn Information Systems Inc. | Boundary scan architecture analog extension |
JPH0720208A (ja) * | 1993-07-02 | 1995-01-24 | Mitsubishi Electric Corp | 被測定素子のテスト方法及びテストシステム |
TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
US5485467A (en) * | 1993-09-24 | 1996-01-16 | Vlsi Technology, Inc. | Versatile reconfigurable matrix based built-in self-test processor for minimizing fault grading |
US5561607A (en) * | 1993-10-12 | 1996-10-01 | Harris Corporation | Method of manufacture of multi-cell integrated circuit architecture |
JPH07167920A (ja) * | 1993-10-18 | 1995-07-04 | Fujitsu Ltd | Lsi |
US5418470A (en) * | 1993-10-22 | 1995-05-23 | Tektronix, Inc. | Analog multi-channel probe system |
DE4420988A1 (de) * | 1994-06-16 | 1995-12-21 | Philips Patentverwaltung | Verfahren zum Testen einer integrierten Schaltung sowie integrierte Schaltungsanordnung mit einer Testschaltung |
DE4425254A1 (de) * | 1994-07-16 | 1996-01-18 | Telefunken Microelectron | Datenübertragungsverfahren in einem Echtzeitdatenverarbeitungssystem |
US6107814A (en) * | 1994-11-04 | 2000-08-22 | Martin; William C. | Methods and circuits for testing open collectors and open drains |
US5847561A (en) * | 1994-12-16 | 1998-12-08 | Texas Instruments Incorporated | Low overhead input and output boundary scan cells |
US5574692A (en) * | 1995-06-07 | 1996-11-12 | Lsi Logic Corporation | Memory testing apparatus for microelectronic integrated circuit |
US5627478A (en) | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
DE19536226C2 (de) * | 1995-09-28 | 2003-05-08 | Infineon Technologies Ag | Testbare Schaltungsanordnung mit mehreren identischen Schaltungsblöcken |
US6005407A (en) * | 1995-10-23 | 1999-12-21 | Opmax Inc. | Oscillation-based test method for testing an at least partially analog circuit |
US5969538A (en) * | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
US5796266A (en) | 1996-03-18 | 1998-08-18 | Micron Technology, Inc. | Circuit and a method for configuring pad connections in an integrated device |
US6260165B1 (en) | 1996-10-18 | 2001-07-10 | Texas Instruments Incorporated | Accelerating scan test by re-using response data as stimulus data |
DE19651334A1 (de) * | 1996-12-10 | 1998-06-25 | Ericsson Telefon Ab L M | Betriebstestvorrichtung und Verfahren zur Ausführung eines Betriebstests für ein zu testendes System |
US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
DE19737693A1 (de) * | 1997-08-29 | 1999-03-04 | Philips Patentverwaltung | Verfahren zur Überprüfung der Unverfälschtheit einer elektrischen Schaltung |
DE19743273C2 (de) * | 1997-09-30 | 2001-03-01 | Siemens Ag | Registeranordnung zur wahlweisen Verarbeitung von unterschiedlich langen Eingangsdatenworten |
US6041427A (en) * | 1997-10-27 | 2000-03-21 | Vlsi Technology | Scan testable circuit arrangement |
US6408413B1 (en) * | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
US6687865B1 (en) | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
DE19819264A1 (de) | 1998-04-30 | 1999-11-25 | Micronas Intermetall Gmbh | Verfahren zum Testen einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür |
US6560734B1 (en) | 1998-06-19 | 2003-05-06 | Texas Instruments Incorporated | IC with addressable test port |
US6519729B1 (en) | 1998-06-27 | 2003-02-11 | Texas Instruments Incorporated | Reduced power testing with equally divided scan paths |
DE19842208A1 (de) | 1998-09-15 | 2000-04-06 | Siemens Ag | Integrierter Schaltkreis mit zwei Betriebszuständen |
US6898184B1 (en) * | 1998-11-15 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Private arbitrated loop self-test management for a fibre channel storage enclosure |
US6349398B1 (en) | 1999-01-26 | 2002-02-19 | Silicon Graphics, Inc. | Method and apparatus for partial-scan built-in self test logic |
US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
US6651197B1 (en) | 1999-05-20 | 2003-11-18 | Silicon Graphics, Inc. | Method for determining the optimum locations for scan latches in a partial-scan IC built in self test system |
JP4388641B2 (ja) | 1999-09-10 | 2009-12-24 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置 |
US6928581B1 (en) | 1999-09-14 | 2005-08-09 | International Business Machines Corporation | Innovative bypass circuit for circuit testing and modification |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US6717222B2 (en) | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
JP3943890B2 (ja) * | 2001-10-18 | 2007-07-11 | 富士通株式会社 | 半導体装置 |
US6825683B1 (en) * | 2002-04-18 | 2004-11-30 | Cypress Semiconductor Corporation | System and method for testing multiple integrated circuits that are in the same package |
JP4140331B2 (ja) * | 2002-10-01 | 2008-08-27 | 沖電気工業株式会社 | アナログ電圧出力ドライバlsiチップ |
DE10306620B4 (de) * | 2003-02-18 | 2007-04-19 | Infineon Technologies Ag | Integrierte Testschaltung in einer integrierten Schaltung |
KR100517558B1 (ko) * | 2003-03-17 | 2005-09-28 | 삼성전자주식회사 | 테스트 핀을 구비한 반도체 집적 회로 및 그것의 테스트방법 |
KR100512175B1 (ko) * | 2003-03-17 | 2005-09-02 | 삼성전자주식회사 | 출력 신호들을 선택적으로 출력가능한 반도체 집적 회로및 그것의 테스트 방법 |
DE10313872B3 (de) * | 2003-03-21 | 2004-06-09 | Infineon Technologies Ag | Integrierte Schaltung mit einer Testschaltung |
KR20040101660A (ko) * | 2003-05-26 | 2004-12-03 | 삼성전자주식회사 | 테스트용 신호 패스를 가지는 출력 버퍼 회로 및 이에대한 테스트 방법 |
DE10340828A1 (de) * | 2003-09-04 | 2005-04-28 | Infineon Technologies Ag | Testanordnung und Verfahren zur Auswahl eines Testmodus-Ausgabekanals |
US7526692B2 (en) * | 2004-09-30 | 2009-04-28 | International Business Machines Corporation | Diagnostic interface architecture for memory device |
JP4299760B2 (ja) * | 2004-10-21 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置のテスト方法 |
US7468993B2 (en) * | 2005-01-14 | 2008-12-23 | International Business Machines Corporation | Dynamic reconfiguration of solid state memory device to replicate and time multiplex data over multiple data interfaces |
US7171333B2 (en) * | 2005-04-19 | 2007-01-30 | International Business Machines Corporation | On-wafer method and apparatus for pre-processing measurements of process and environment-dependent circuit performance variables for statistical analysis |
US7906982B1 (en) | 2006-02-28 | 2011-03-15 | Cypress Semiconductor Corporation | Interface apparatus and methods of testing integrated circuits using the same |
US7865793B2 (en) * | 2008-04-30 | 2011-01-04 | International Business Machines Corporation | Test case generation with backward propagation of predefined results and operand dependencies |
US8675076B2 (en) * | 2009-07-21 | 2014-03-18 | Qualcomm Incorporated | System for embedded video test pattern generation |
US8587288B2 (en) | 2010-06-25 | 2013-11-19 | International Business Machines Corporation | Digital interface for fast, inline, statistical characterization of process, MOS device and circuit variations |
US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
US9116205B2 (en) | 2012-09-27 | 2015-08-25 | International Business Machines Corporation | Test coverage of integrated circuits with test vector input spreading |
CN114062893B (zh) * | 2021-10-20 | 2025-01-07 | 珠海全志科技股份有限公司 | 多媒体接口的量产测试系统及其方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2020439A (en) * | 1978-05-05 | 1979-11-14 | Zehntel Inc | Circuit digital tester |
GB2022319A (en) * | 1978-06-02 | 1979-12-12 | Int Standard Electric Corp | Very large scale integrated circuit |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3614608A (en) * | 1969-05-19 | 1971-10-19 | Ibm | Random number statistical logic test system |
US3723868A (en) * | 1972-01-21 | 1973-03-27 | Gen Dynamics Corp | System for testing electronic apparatus |
US3790885A (en) * | 1972-03-27 | 1974-02-05 | Ibm | Serial test patterns for mosfet testing |
US3777129A (en) * | 1972-05-22 | 1973-12-04 | Gte Automatic Electric Lab Inc | Fault detection and localization in digital systems |
FR2330014A1 (fr) * | 1973-05-11 | 1977-05-27 | Ibm France | Procede de test de bloc de circuits logiques integres et blocs en faisant application |
US3927371A (en) * | 1974-02-19 | 1975-12-16 | Ibm | Test system for large scale integrated circuits |
US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
US4244048A (en) * | 1978-12-29 | 1981-01-06 | International Business Machines Corporation | Chip and wafer configuration and testing method for large-scale-integrated circuits |
DE2902375C2 (de) * | 1979-01-23 | 1984-05-17 | Siemens AG, 1000 Berlin und 8000 München | Logikbaustein für integrierte Digitalschaltungen |
-
1980
- 1980-10-09 US US06/195,697 patent/US4357703A/en not_active Expired - Lifetime
-
1981
- 1981-06-03 GB GB8116964A patent/GB2085171B/en not_active Expired
- 1981-06-18 CA CA000380045A patent/CA1149874A/fr not_active Expired
- 1981-06-23 AU AU72092/81A patent/AU539239B2/en not_active Ceased
- 1981-06-29 FR FR8112750A patent/FR2492107A1/fr active Granted
- 1981-07-07 JP JP56106173A patent/JPS5769349A/ja active Granted
- 1981-08-03 DE DE19813130714 patent/DE3130714A1/de active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2020439A (en) * | 1978-05-05 | 1979-11-14 | Zehntel Inc | Circuit digital tester |
GB2022319A (en) * | 1978-06-02 | 1979-12-12 | Int Standard Electric Corp | Very large scale integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
AU539239B2 (en) | 1984-09-20 |
JPS5769349A (en) | 1982-04-28 |
CA1149874A (fr) | 1983-07-12 |
DE3130714C2 (fr) | 1988-03-10 |
US4357703A (en) | 1982-11-02 |
JPH026093B2 (fr) | 1990-02-07 |
DE3130714A1 (de) | 1982-05-27 |
FR2492107B1 (fr) | 1985-01-11 |
GB2085171B (en) | 1984-05-31 |
AU7209281A (en) | 1982-04-22 |
GB2085171A (en) | 1982-04-21 |
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