FR2481030A1 - Circuit de reproduction d'un signal de cadence de bits - Google Patents
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Abstract
A.CIRCUIT DE REPRODUCTION D'UN SIGNAL DE CADENCE DE BITS; B.CIRCUIT CARACTERISE EN CE QU'IL COMPORTE UN PREMIER CIRCUIT 11, 12 RECEVANT LA DONNEE D'ENTREE I ET LE SIGNAL DE CADENCE DE REFERENCE C POUR DONNER UN SIGNAL DE COMMANDE LP CORRESPONDANT AU FLANC DE LA DONNEE D'ENTREE, UN COMPTEUR 14 RECEVANT LA CADENCE DE REFERENCE C ET LE SIGNAL DE COMMANDE LP, AINSI QUE LA DONNEE INITIALE POUR PRODUIRE DES SIGNAUX DE SORTIE DE COMPTAGE, UN SECOND CIRCUIT 15 RECEVANT LES SIGNAUX DE SORTIE DE COMPTAGE; C.INVENTION APPLICABLE A LA CREATION D'UN CIRCUIT DE REPRODUCTION DE CADENCE DE BIT, CONSTITUE PAR UN CIRCUIT PLL.
Description
i 2481030 La présente invention concerne un circuit de reproduction de
cadence de bit et notamment un circuit permettant de reproduire de façon stable un signal, de cadence
dé bit.
Lors de l'enregistrement ou'de l.a trans- mission de données numériques, lTo[squ'on utilise un système de modulation à cadence autonome telle que la modulation d'impulsion (PM), la modulation de fréquence modifiée (MFM) ou la modulation de fréquence à double modification (M F2M) ou analogue, il faut qu'à l'endroit de la reproduction de la réception on reproduise un signal. de cadence de bit à la transition entre les états 0 et 1 ou-1 et 0 du flux de données on obtient ainsi des données reposant sur l.e signal. de cadence
de bit reproduit.
On a déjà utilisé des circuits de repro-
duection de cadence de bit constitués par des circuits à boucle verrouillée en phase (PLL), soit sous forme analogique, soit
sous forme numérique.
Sel-on l'art antérieur, dans un circuit de reproduction de cadence de bit du type PLL analogique, on produit une cadence de bit à l'aide d'un oscillateur commandé en tension; on compare la phase du flanc des données et le signal de cadence de bit dans un comparateur de phase pour fournir une tension de sortie de comparaison qui passe dans un filtre passe-bas pour attaquer l.'oscillateur et corriger
la phase du signal de sortie de cadence de bit.
Dans le cas d'un circuit de reproduction de cadence de bit, de type PLL numérique, il faut une horloge maître de haute fréquence qui est appliquée à la berne de cadence d'un compteur; le compteur effectue une division en fréquence pour donner un signal. de cadence de bit; l'impulsion de détection du flanc des données est appliquée à lIa borne de
charge du compteur pour charger le compteur à une valeur cons-
tante au niveau du flanc des données, pour corriger la phase
du signal de cadence de bit.
Toutefois, dans les circuits de reproduc-
tion de cadence de bit de type PLL analogiques, la fréquence de fonctionnement à vide de iloscillateur commandé en tension n'est pas st$ble du fait des variations de la température et de l'humidité, si bien que l'état de verrouillage de phase du
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circuit PLL risque de se désolidaricer. De mnme, 7orsque la reproduction est faite pendant que la vitesse change, i. faut que la fréquence de fonctionnement à vide de 1. oscillateur commandé en tension soit adapté de façon précise à la vitesse variable0 En pratique, cela est actuellement impossible à réaliser. Le circuit de reproduction de cadence de bit de type PLL numérique est stable vis-à-vis des variations
de léa température et de 1Uhumidité ou encore d'autres para-
mètres. De même, lorsque la reproduction est faite pendant que la vitesse varie, on peut modifier la fréquence de l'horloge maitreenfonction de cette variation de vitesse; une tel-le
modification est facile à réaliser.
Dans un circuit de reproduction de cadence de bit de type PLL analogique, la phase de la cadence de bit dépend de la phase moyenne des flancs des données alors que dans le cas d'un circuit de reproduction de cadence de bit de type PLL numérique, la phase de la cadence de bit dépend de la phase instantanée du flanc de données. Ainsi, dans un cire cuit de reproduction de cadence de bit numérique, 5j1 -y a un scintillement faible au niveau du flanc des données par suite d'un décalage du maximum (PIC) ou analogue, il y aura un scintillement dans le signal de cadence de bit avec une
période extrêmement courte ou -extrêmement longue.
La présente invention a pour but de créer un circuit de reproduction de cadence de bit constitué par un circuit PLL numérique remédiant aux inconvénients des solutions connues, permettant de reproduire de façon stabl.e une cadence de bit permettant de déterminer facilement la caractéristique de la réponse de la cadence de bit au scintillement des flancs des données, évitant la formation d'un scintijlement dans la cadence de bit par suite du scintillement réduit résultant du
décalage du maximum du flanc des données ou analogue. L'inven-
tion a également pour but de créer un circuit de reproduction de cadence de bit ayant une caractéristique de réponse à celle d'un circuit de reproduction de cadence de bit de type PLL analogique, et qui évite la génération d'une cadence de bit de
période extrêmement longue ou extrêmement courte.
A cet effet, l'invention concerne un cir-
cuit de reproduction de cadence de bit ayant une première
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borne d'entrée pour recevoir les données d'entrée, une seconde borne d'entrée pour recevoir un signal de cadence de référence; un premier circuit recevant les données d'entrée et î.e signal de cadence de référence pour former un signal, de commande correspondant au flanc des données d'entrée, un compteur qui reçoit le signal de cadence, le signal. de commande et les données initiales en réponse au signal. de commande pour fournir des signaux de sortie de comptage, un second circuit recevant les signaux de sortie de comptage pour générer les données de sortie correspondant aux signaux de sortie de comptage, 9es données de sortie étant fournies au compteur comme données initiales, et une borne de sortie pour dériver un signal de
cadence de bit correspondant aux sorties de comptage.
La présente invention sera décrite plus en détail. à l'aide des dessins annexés dans lesquels, - la figure 1 est un schéma bloc d'un exemple de circuit de reproduction de signaux de cadence de
bit selon l'invention.
la figure 2A est un tableau montrant le contenu d'une mémoire morte du circuit de reproduction de signaux de cadence de bit selon la figure 1, ainsi que le
déphasage qui en résulte.
Les figures 2B et 2C représentent d'autres
exemples de mémoire morte, ainsi que le déphasage correspon-
dant.
- la figure 3 est un chronogramme servant à expliquer le fonctionnement du circuit de reproduction de
signaux de cadence de bit selon la figure 1.
- la figure 4 est un graphique montrant
la caractéristique de réponse du circuit de la figure 1 utili-
sant respectivement des mémoires mortes dont les contenus
correspondent aux figures 2A, 2B, 2C.
DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS
La figure 1 montre un exemple de circuit
de reproduction de signaux de cadence de bit selon l'invention.
Le circuit de reproduction de signaux de cadence de bit 10
(figure 1) se compose de deux flip-flops 11, 12 (bascule bi-
stable) de type D, d'une porte OU-EXCLUSIF 13, d'un compteur 14, d'une mémoire morte (ROM) 15. La donnée d'entrée I est appliquée par la borne d'entrée 16 à i'entrée D du flip-flop
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11 de type D; une cadence maitre ou cadence principale, c'est-
à-dire un signal de cadence CO de haute fréquence est appliquée par la borne d'entrée 17 à la borne d'entrée T du flip-flop 11 de type D. Le signal de sortie sur la borne Q du flip-flop 11 de type D est appliqué à la borne d'entrée D du flip-fTop 12 de type D et le signal de cadence CO est appliqué à l.a borne d'entrée T du flip-flop 12 de type D. La porte OU-EXCLUSIF 13
reçoit les signaux de sortie des bornes de sortie Q des flip-
flops 11, 12 de type D pour donner une impulsion de détection
LP détectant les flancs des données.
Le compteur 1 est du type à chargement; ce compteur reçoit sur sa borne de chawgement LD l'impulsion LP de détection du flanc des données fournie par la porte 13 comme signal impulsionnel de chargement; sur sa borne de cadence CK le compteur 14 reçoit le signal de cadence CO. Dans cet exemple, on choisit comme fréquence du signal de cadence CO une fréquence égale à 16 fois l*a fréquence du signal de
cadence à fournir; lje compteur 14 est 4 bits de type hexadéci-
mal. Dans le compteur 14, les valeurs numériques appliquées aux bornes d'entrée de charge LO, L1, L2, L3 sont respectivement chargées aux bornes de sortie-QO, 3 lors de 'arrivée
du flanc négatif de l'impulsion de charge LP.
La mémoire ROM 15 correspond au compteur 14 et à la fois la mémoire ROM 15 et le compteur 14 utilisent 16 mots de 4 bits chacun. Les signaux des sorties QO... Q3 du compteur 14 sont appliquées aux bornes d'entrée d'adresse AO, A1, A2, A3 de la mémoire morte ROM 15; l.es grandeurs
numériques correspondant à ces signaux de sortie sont respec-
tivement lues et fournies aux bornes de sortie DO, D1, D2, D3 de la mémoire ROM 15. Les grandeurs numériques, lues, sont appliquées aux bornes d'entrée de charge L0... L3 du compteur 14. Le compteur 14 est chargé lors de chaque flanc négatif de l'impulsion LP du flanc des données par de telles grandeurs numériques en réponse à l'état des signaux sur les sorties QO... Q3 précédant immédiatement l'arrivée du flanc négatif
de l'impulsion LP de détection du flanc des données.
La relation des grandeurs numériques que l'on obtient sur les bornes de sortie Do... D3 de la mémoire morte ROM 15 correspond à celle sur les bornes d'entrée d'adresse A0... A3; cette relation est par exemple représentée
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dans le tableau de 1a figure 2A. Le bit le plus significatif des signaux de sortie apparaissant sur la borne QO du compteur
14 est dérivé comme cadence de bit de sortie CBIT.
Dans ces conditions, les flip-flops 11, 12 de type D et le compteur 14 fonctionnent chacun par exemple
pour le flanc positif du signal de cadence CO.
A la figure 1, il est prévu un f!ip-flop de type D qui extrait les données et reçoit sur sa borne d'entrée D, une donnée d'entrée I qui est la même que celle appliquée au flip-flop Il de type D; sur sa borne d'entrée T, le flip-flop 20 reçoit l.e bit de cadence CBIT' La donnée d'entrée I est par exemple extraite pour le flanc positif du bit de cadence CBIT et est fournie par la borne de sortie Q du flip-flop 20 de type D à la borne de sortie 21 comme donnée
de grandeur binaire IO.
Le fonctionnement du circuit de reproduc-
tion de signaux de cadence de bit 10 selon l'invention, tel que représenté à l1a figure 1, est illustré par la figure 3o
La porte OU-EXCLUSIF 13 génère en fonction des données d'en-
trée I0 et du signal de cadence C0 qu'elle reçoit, une impul-
sion LP du flanc des données; cette impulsion est générée par le flanc positif du signal de cadence CO, immédiatement après le flanc de l.a donnée de l'entrée I; cette impulsion
chute avec le flanc positif du signal, de cadence -CO suivant.
A chaque flanc descendant, c'est-à-dire pour le flanc négatif de l'impulsion LP de détection de flanc de donnée, le contenu de la mémoire morte ROM 15 sera chargée dans le compteur 14 suivant l 'état des signaux de sortie sur les bornes QO... Q3 du compteur 14 immédiatement le flanc négatif de l'impulsion LPo Après le chargement du contenu dans J.e compteur 14, ce compteur 14 augmente son état de comptage d'un pas à chaque flanc positif du signal de cadence CO. A l'instant, lorsque 1 'état du compteur 14 atteint 8, ce qui signifie qu'un signal 1 apparatt sur sa borne de sortie Q3, le signal de cadence de bit CBIT de sortie monte; à l'instant Lorsque l'état du
compteur 14 passe à O, ce qui signifie que le signal apparais-
sant sur L.a borne de sortie Q3 soit de nouveau revenu à O,
la cadence de bit de sortie CBIT chute.
Comme l'indique l*e premier flanc de donnée à la figure 3, si le compteur 14 est à l'état O immédiatement
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avant 1.e flanc négatif de l'impulsion LP de détection de flanc de donnée, la grandeur 1 qui apparait sur les bornes de sortie Do.. D3 de La mémoire ROM 15 correspondant au cas de signaux O sur les bornes d'entrée Ao... A3 de la mémoire ROM 15, sera chargée dans l.e compteur 14. En d'autres termes, dans ce cas le compteur 14 change suivant un ordre analogue à celui du
cas dans lequel aucune grandeur n'y est chargée.
Si la phase du second flanc de données n'est pas décalée comme représenté dans la partie centrale de la figure 3, l'impuslion LP de détection de flanc de données atteint une position représentée dans la troisième ligne de
la figure 3; pour le flanc négatif de l'impuslion LP, le comp-
teur 14 est chargé de l'état O à l'état 1 comme dans l'exemple ci-dessus. Lorsque la phase du second flanc de données est décalée dans la même direction qui est avancée d'une période de la cadence C0 comme le montre l'indication +1 à la figure
3, l'impulsion LP de détection du flanc des données sera éga-
lement décalée comme indiqué dans la seconde ligne de figure 3. Ainsi, pour le flanc négatif de l'impulsion LP, le compteur 14 est chargé de 15 à O comme dans l'exempTe des entrées A0 A, qui sont à l'état 15 selon l.a figure 2A. Lorsque la phase du second flanc de données est décalée dans la même direction et est avancée de 2 périodes du signal de cadence CO conmme cela est indiqué par +2 à l a figure 3, 1l'impulsion LP de détection du flanc de données est également décalée comme le montre la première ligne de la figure 3. Ainsi, pour le flanc négatif de l'impulsion LP, le compteur 14 est chargé
de 13 à 15 (seconde ligne à la figure 3) et comme dans l'exem-
pie des entrées A0 o.. A3 qui sont à l'état 13 (figure 2A) la phase du signal de cadence de bit CBIT est décalée en avance d'une période du signal de cadence CO comme indiqué dans la seconde ligne de figure. Lorsque la phase du troisième flanc de données est décalée dans la direction d'avance de 4 périodes
du signal de cadence CO, comme cela est:indiqué par l'expres-
sion +4 à la figure 3, 1'impuslion LP est décalée comme indiqué à la première ligne de cette figure. Ainsi, pour l e flanc négatif de. 'impulsion LP, le compteur 14 est chargé de 12 à
comme représenté dans la première -igne et comme dans 1 'exem-
pie des entrées A0... A3 qui sont à l'état 3 sur la figure 2A
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la phase de l.a cadence de bit CBIT est décalée dans le sens
de l'avance de 2 périodes du signal. de cadence CO comme repré-
senté dans la première ligne à cette figure.
Lorsque la phase du troisième flanc de données est décalée dans,e sens correspondant à un retard de 3 ou 4 périodes de signal. de cadence CO comme représenté par
les références 3 ou 4 à. la figure 3, étant donné que le fonc-
tionnement est analogue à cel.ui-décrit à j'exemple avec avance de phase, la phase de î,a cadence de bit CBIT sera décalée dans le sens du retard d'une ou deux périodes du signal de cadence CO comme 'indique la quatrième ou la cinquième ligne de la figure. Lorsque le déphasage du flanc de données est supérieur à + 3, la phase de la cadence de bit CBIT est décalée dans le même sens que le déphasage du flanc de donnée
qui est inférieur à 2.
De cette façon, l'état de la mémoire donné dans le tableau de la figure 2A montre la relation entre le déphasage du flanc des données et celui du signal de cadence de bit indiqué en traits pleins A dans le graphique de la
figure 4, et on a un retard de + 2 comme cela est représenté.
Il n'est pas nécessaire que la relation entre 1.'état des sorties QO... Q3 du compteur 14 qui est appliqué aux bornes d'entrée d'adresse A0.. -A3 de la mémoire ROM 15 et que les valeurs numériques qui sont lues sur les bornes de sortie DO.o. D3 de la mémoire ROM 15 et appliquées aux bornes d'entrée de charge L0.. L3 du compteur 14 soient limit6es aux valeurs représentées à la figure 2A; on peut toutefois utiliser les relations données dans les tableaux des figures 2B, 2C. A la figure 2B, la relation entre le déphasage du flanc des données et le signal de cadence de bit est indiquée par la ligne en pointillée B à la figure 4, alors que dans le cas du tableau à la figure 2, la même relation
est indiquée par la ligne en traits mixtes C à la figure 4-
Selon].'invention, il est possible de remplacer le compteur à chargement 14 par plusieurs flip-flops, par exemple pour 4 bits dans l'exemple cidessus. Dans ce cas, lorsqû'on détecte le flanc des données, on lit la valeur numérique correspondante dans la mémoire ROM 15 avec la sortie des flip-flops à 4 bits; la valeur ainsi lue est appliquée en
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retour sur 1.es flip-flops à 4 bits.
Dans l 'exemple de l'invention selon la figure 1, et dans l'exemple modifié envisagé ci-dessus, on peut remplacer la mémoire morte ROM 15 par un circuit logique formé par des portes. Comme décrit, selon l'invention, une certaine grandeur numérique constante n'est pas chargée de façon inconditiGnnel],e dans le compteur lors du flanc des données comme dans l 'art antérieur, mais la valeur numérique déterminée par l 'état de la sortie du compteur à ce moment est chargée dans le compteur. C'est pourquoi selon î'invention 2.a caractéristique de réponse du signal de cadence de bit
vis-a-vis du scintillement du flanc de données peut se déter-
miner facilement et on réalise un verrouillage par exemple
dans la caractéristique pour éviter la formation de scintil-
lement dans les signaux de cadence de bit provoqués par le scintillement très faible dû au décalage des maxumim du flanc des données etc; on a ainsi un effet de volant d'inertie donnant une caractéristique de réponse analogue à celle d'un circuit de reproduction de signaux de cadence de bit de type PLL analogique, ce qui permet d'éviter la génération de bit de cadence de périodes extrêmement courtes ou extrêmement longues. '
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Claims (3)
1 ) Circuit de reproduction de signaux de cadence de bit comportant une première borne d'entrée (16) recevant une donnée d'entrée (I) et une seconde borne d'entrée (17) recevant un signal de cadence de référence (Co0), circuit caractérisé en ce qu'il comporte un premier circuit (11, 12) recevant la donnée d'entrée (I0) et le signal. de cadence de
référence (CO) pour donner un signal. de commande (LP) corres-
poAidant au flanc de la donnée d'entrée, un compteur (14) rece-
vant la cadence de référence (CO) et Ze signai de commande (LP), ainsi que la donnée initiale pour produire des signaux de sortie de comptage, un second circuit (15) recevant les signaux de sortie de comptage et générant un signal. de donnée de sortie correspondant aux signaux de sortie de comptage, cette donnée de sortie étant fournie au compteur (14) comme donnée initiale, ainsi qu'une borne de sortie (21) dérivant un signal de cadence de bit (Io) correspondant aux signaux de
sortie de comptage.
2 ) Circuit selon.a revendication 1, caractérisé en ce que le second circuit (15) est constitué par une mémoire morte (ROM) ayant des entrées d'adresse de plusieurs bits et des sorties de mémoire de plusieurs bits, les signaux de sortie de comptage du compteur (14) étant appliqués aux entrées d'adresse (A0... A3) de la mémoire morte (15) et ja donnée de mémoire correspondant à Z'adresse étant fournie au compteur (14) (Do o.o D3, LO.o L3) comme
grandeurs initiales.
3 ) Circuit de reproduction de signaux de cadence de bit caractérisé en ce qu'il se compose d'un premier fl.ip-flop (11), d'un second flip-flop (12) relié à l.a sortie du premier flip-flop (11), d'une porte (OU- 13) reliée sur les sorties du premier et du second fl.ip-flops (11, 12), d'un compteur (14) relié à l.a sortie de ?.a porte (OU 13) et donnant plusieurs signaux de sortie appliqués à une mémoire morte (ROM 15) qui donne plusieurs signaux de sortie (Do..o D3) appliqués aux compteurs (14, L0.. L3, une borne d'entrée d'impulsion de cadence (17, CO) étant reliée au second flip-flop (11, 12) et au compteur (14), un
troisième fl.ip-fl.op (20) recevant un signal, d'entrée du comp-
teur, une borne d'entrée de donnée (16) fournissant tous les
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signaux d'entrée au premier et au troisième flip-flops (11, 20), une borne de sortie (21) étant reliée à la sortie du troisième flip-fi.op (20) pour donner le signal de cadence de bit (10) correspondant à l'ensemble des sorties du compteur (14)o 4 ) Circuit selon la revendication 3, caractérisé en ce que la mémoire (ROM) a des entrées d'adresse de plusieurs bits et des sorties de mémoire de plusieurs bits, reliées aux sorties multiples du compteur pour fournir les entrées d'adresse à la mémoire (ROM), les signaux de sortie
fournis par la mémoire (ROM) étant appliqués au compteur.
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| FR2481030B1 FR2481030B1 (fr) | 1988-09-30 |
Family
ID=12937591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8108044A Expired FR2481030B1 (fr) | 1980-04-22 | 1981-04-22 | Circuit de reproduction d'un signal de cadence de bits |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4385395A (fr) |
| JP (1) | JPS56160157A (fr) |
| AT (1) | AT379037B (fr) |
| CA (1) | CA1168315A (fr) |
| CH (1) | CH656497A5 (fr) |
| DE (1) | DE3116054A1 (fr) |
| FR (1) | FR2481030B1 (fr) |
| GB (1) | GB2075804B (fr) |
| NL (1) | NL8101992A (fr) |
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