FR2515902A1 - Dispositif numerique de synchronisation d'horloge et son application aux reseaux de connexion - Google Patents
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Abstract
LA PRESENTE INVENTION CONCERNE LA SYNCHRONISATION DE SIGNAUX D'HORLOGE PAR RAPPORT A UNE HORLOGE DE REFERENCE GIGUEE. L'INVENTION CONSISTE ESSENTIELLEMENT A UTILISER UN COMPARATEUR DE PHASE NUMERIQUE, EVALUANT LA DIFFERENCE DE PHASE ENTRE L'HORLOGE LOCALE ET L'HORLOGE DE REFERENCE, ET UN DISPOSITIF FOURNISSANT LA VALEUR MOYENNE DE LA TENSION REPRESENTATIVE DE LADITE DIFFERENCE. L'INVENTION PERMET EGALEMENT DE MEMORISER LA DERNIERE DIFFERENCE DE PHASE DES LA PERTE D'UNE IMPULSION DE L'HORLOGE DE REFERENCE. APPLICATION A LA SYNCHRONISATION DE RESEAUX DE CONNEXION.
Description
La présente invention concerne la synchronisation de
signaux d'horloge par rapport à une horloge de référence gi-
guée et son utilisation comme base de temps d'un réseau de connexion. Un réseau de connexion doit être susceptible de recevoir des signaux numériques présentant une gigue allant jusqu'à un
glissement de plusieurs trames L'avis G 811 du CCITT spéci-
fie la période séparant deux sauts de trame à 70 jours, ce qui impose une précision des oscillateurs meilleure que 10 11, ce
qui impose la synchronisation des réseaux de connexions.
La jonction de synchronisation est un signal à 2048 k Hz dont la précision relative à long terme est de 1011 Cette jonction vise à synchroniser l'horloge locale pilote du réseau
sur l'horloge de référence.
La présente invention vise à corriger la phase de l'hor-
loge locale du réseau en la synchronisant sur l'horloge pilote
fe fournie par la jonction de synchronisation.
La présente invention concerne plus particulièrement une
boucle d'asservissement de phase numérique permettant d'ajus-
ter une fréquence fs locale sur une fréquence fe de référence
et de filtrer la gigue qui affecte fe.
De plus la présente invention prévoit, en cas de perte de rythme fe synchronisant, de maintenir un ajustement de la fréquence fs locale correspondant à la correction de fréquence existant avant la perte grâce à des moyens de mémorisation de
ladite erreur de phase antérieure.
Le dispositif numérique de l'invention comprend essen-
tiellement des premiers moyens pour discriminer numériquement la différence de phase entre les signaux de fréquences fe et f, ladite différence étant convertie en une tension par des seconds moyens, la valeur moyenne de ladite tension étant effectuée sur une période du signal fe de référence, ladite valeur moyenne commandant en sortie un oscillateur fournissant
la fréquence fs asservie.
Selon une autre caractéristique, les premiers moyens de l'invention comprennent un compteur à N états, chaque état représentant un état de phase du signal de fréquence fe de référence et un décompteur à N états également, chaque état représentant un état de phase du signal de fréquence fsi un circuit additionneur effectuant l'addition de l'état n dudit compteur avec l'état p dudit décompteur, l'état dudit circuit d'addition variant entre n+p et n+p+l et représentant
ladite différence de phase.
Selon une autre caractéristique les seconds moyens de l'invention effectuent une conversion numérique analogique de
ladite différence.
De plus, le dispositif de l'invention comprend un dispo-
sitif de mémorisation de ladite différence de phase issue des-
dits premiers moyens, ladite différence mémorisée étant appli-
quée à l'entrée desdits seconds moyens dès la disparition du signal d'horloge incidente de fréquence fe
En outre, le dispositif de l'invention comprend des troi-
sièmes moyens pour comparer la phase courante issue desdits premiers moyens et la phase mémorisée issue dudit dispositif
de mémorisation, lesdits troisièmes moyens n'autorisant la re-
prise de la phase courante qu'après une identité desdites pha-
ses. Enfin, les troisièmes moyens de l'invention génèrent un signal de sélection de phase VHCH à lentrée d'un multiplexeur, ledit signal de sélection VHCH permettant en outre de bloquer l'avance du compteur desdits premiers moyens afin d'accélérer
la recherche de l'identité desdites phases.
D'autres avantages et caractéristiques apparaîtront à la
lecture de la description suivante illustrée par des dessins.
La figure 1 est une représentation schématique de la f
boucle de phase selon l'invention.
La figure 2 est une représentation de l'état des compteur et décompteur de la figure 1
La figure 3 est la courbe caractéristique du discrimina-
teur de phase numérique de la figure 1 en mode asservi.
La figure 4 est une réalisation de la figure 1 avec mémo-
risation du déphasage.
La figure 5 représente une vue de détail de la figure 4.
En se référant à la figure 1 le signal d'horloge f d'hor-
loge de référence est appliqué à l'entrée compteur i à N états tandis que le signal f d'horloge locale est appliqué à l'entrée d'un décompteur 2 à N états également Les compteuri
et décompteur 2 respectivement fournissent un signal représen-
tatif de l'état de phase des signaux de fréquences fe et f s, à lentrée d'un additionneur 3 à N états également Ainsi l'additionneur 3 peut effectuer la différence entre les phases
de ces deux signaux.
L'état des compteur 1 et décompteur 2 est illustré sur la
figure 2 Ainsi par exemple à une période d'horloge f corres-
e pond l'état n A la période suivante, le compteur 1 sera dans l'état n+l Inversement le décompteur 2 se trouve dans l'état p et passe à l'état p+l à la période suivante Si les deux horloges fe et fs sont dans des états de phase différents, c'est-à-dire décalés dans le temps, l'additionneur 3 va se trouver dans un état n+p lorsque le compteur 1 est dans l'état
n et le décompteur 2 dans l'état p Supposons comme sur la fi-
gure 2 que l'horloge f locale soit retardée,alors lorsque le s compteur 1 passe à l'état n+l, le décompteur 2 est encore à
l'état p, donc l'additionneur 3 est dans l'état n+p+l.
Dès que le décompteur 2 avance dans la période suivante,il
passe à l'état p-1 puis replace l'additionneur 3 à l'état n+p.
Comme les signaux d'horloge fe et fs ont même période mais sont
simplement décalés en phase, les états n+p+l et n+p de l'addi-
tionneur 3 se reproduisent périodiquement pendant une période du signal fe d'horloge de référence Si la période de référence correspond à 2 TW et le décalage de phase à et,alors l'état moyen en sortie de l'additionneur 3 sur une période de référence et 21 e et est égal à (n+p+l) + (n+p) = n+ p + 2 f I 21 f 2 f Le signal représentant l'état de l'additionneur 3 est appliqué à l'entrée d'un convertisseur numérique analogique, ce qui permet d'obtenir une tension VM proportionnelle à la
différence de phase Cette tension VM est utilisée pour commnan-
der un oscillateur 5 à fréquence contrôlée.
La tension moyenne VM, sur une période du signal de réfé-
rence, varie proportionnellement à e L puisque l'additionneur 3 présente un état moyen égal à n+p + et L'oscillateur 5 comporte en entrée un filtre RC, non Treprésenté sur la figure 1 à constante de temps de grandeur appropriée, qui permet de réaliser cette moyenne VM Ainsi la valeur VM moyenne varie de façon continue proportionnellement à la différence et de phase entre les deux horloges Ceci autorise un calage exact sur la fréquence de référence instantanée de l'horloge f Dans la pratique, le filtre RC peut être supprimé, cette
fonction étant assurée par les circuits d'entrée de l'oscil-
lateur 5 commandé en fréquence.
En sortie de l'oscillateur 5 on obtient la fréquence fs asservie en phase sur la fréquence fe Ainsi le discriminateur de phase selon l'invention est
essentiellement formé des compteur 1 et décompteur 2, de l'ad-
ditionneur 3 et du convertisseur numérique-analogique 4; il est caractérisé par le rapport Ki égal à la variation maximum de tension Va continue obtenue en sortie du convertisseur 4 sur la variation maximale de phase acceptable à l'entrée du
discriminateur Cette variation maximale de phase est pro-
portionnelle au nombre d'états des compteur l et décompteur 2 et de l'additionneur 3 Le coefficient KI s'écrit KI = XV max 21 tr (N-1) L'erreur de phase mesurée est une fonction périodique de
l'erreur de phase vraie avec une amplitude de 2 1 T (N-1).
La figure 3 illustre la courbe caractéristique de l'erreur
de phase, c'est une courbe continue en dents de scie de pé-
riode 21 r N. La figure 4 représente une réalisation de la figure l préférée de l'invention En cas de perte du rythme fe incident il est intéressant de mémoriser l'erreur de phase antérieure afin de maintenir la correction de fréquence existant avant
la perte de rythme.
A cet effet on dispose un registre 7 mémorisant le signal issu de l'additionneur 3 représentant la différence de phase entre le rythme fs local et le rythme fe incident Le rythme fe incident est reçu par le compteur i à N états ainsi que par
un dispositif 6 de détection de perte d'horloge de référence.
Le dispositif 6 détecte une perte de signal fe d'horloge dès qu'il manque une impulsion d'horloge et fournit un signal, à l'entrée du registre 7, représentatif de la bonne réception -du signal fe d'entrée et autorisant le chargement du signal
de sortie de l'additionneur 3 à l'entrée d'un multiplexeur 8.
En outre le dispositif 6 de détection fournit en sortie un signal représentatif de la perte de l'horloge de référence qui est appliqué au multiplexeur 8 Le multiplexeur 8 valide alrat la phase mémorisée par le registre 7 à l'instant de la perte Pendant la perte du signal fe d'horloge de référence, le compteur 1 est bloqué et la sortie de l'additionneur 3 varie au rythme du décompteur 2 qui reçoit le signal H S Y N d'horloge locale Le multiplexeur 8 transmet alors le dernier résultat du déphasage fourni par l'additionneur 3 et contenu dans le registre 7 Ce signal représentatif du déphasage est
appliqué en sortie du multiplexeur 8, qu'il y ait perte d'hor-
loge fe de référence ou non, à l'entrée d'un convertisseur
numérique analogique 4.
Aussitôt que l'horloge de référence fe réapparaît, la validation de phase fournie par le compteur 1 est retardée
jusqu'à l'instant o le signal obtenu en sortie de l'addition-
neur 3 est identique au signal de déphasage mémorisé fourni par le registre 7 Pendant ce temps le compteur 1 reste bloqué, afin de décrire le cycle plus rapidement, par application d'un
signal X fourni par le dispositif 6.
Le convertisseur numérique-analogique 4 fournit en sortie une tension proportionnelle à la différence de phase qui commande en sortie un oscillateur 9 contrôlé en fréquence La valeur moyenne de cette tension, effectuée par un filtre RC non représenté disposé à l'entrée de l'oscillateur 9, sur une
période du signal de référence fe varie directement proportion-
nellement à er 1 le déphasage L'oscillateur 9 est thermostaté et permet de générer un signal de 1,4 V crête à crête à 16,384 k Hz par exemple avec une stabilité de quelques 108 dans la gamme de 00 C à 500 C. Un diviseur ( 10) divise par 8 la fréquence fournie par l'oscillateur 9 et fournit en sortie un signal H S Y N La tension de contrôle de fréquence est comprise entre 3,5 V
et + 3,5 V et entraîne une variation de fréquence d'une cen-
taine de hertz par volts sur la fréquence 16,384 k Hz.
La figure 5 représente de façon détaillée le dispositif 6 de détection de la figure 4 en mode mémorisé Il se compose de divers éléments Le signal H R E F de référence entrant est
appliqué, à l'entrée d'un monostable 65 après une double in-
version dans la réalisation décrite au moyen desdeux inver-
seurs 61 et 62 en série qui restituent le signal H R E F à l'entrée de 65 Ce monostable 65 fournit sur sa sortie Q un signal P H R E F et son complément sur sa sortie Q Le signal P H R E F est un signal "un" dès qu'il manque une impulsion dans le signal H R E F d'entrée et est unsignal "zéro" après
une seconde de présence continue de signal H R E F d'entrée.
Il est représentatif de la perte de phase du signal de réfé-
rence Un comparateur de phase 66 reçoit en entrée le signal
H R E F issu de 62 ainsi que le signal H S Y N obtenu en sor-
tie du diviseur par huit ( 10), à la sortie du dispositif
numérique de synchronisation Le comparateur de phase 66 per-
met de choisir la phase de l'horloge de chargement H C H qui est soit en phase, soit en opposition de phase avec H S Y N, ceci afin d'éviter tout aléa dû aux changements d'état de
l'additionneur 3.
Ce choix est effectué par un circuit OU exclusif 67 qui reçoit d'une part le résultat de la comparaison de 66 et
d'autre part le signal H S Y N Le signal H C H issu du cir-
cuit 67 est appliqué à l'entrée d'un circuit ET 68 qui valide le signal H C H par un signal V H C H de validation d'horloge de chargement qui sera introduit ultérieurement Le signal HC HV issu du circuit 68 est appliqué au registre mémoire 7
comme signal de chargement De plus le signal entrant d'hor-
loge de référence H R E F après inversion en H R E F au moyen de l'inverseur 61 est appliqué à l'entrée d'une bascule 64
dont l'entrée D reçoit le même signal V H C H qui sera expli-
cité ultérieurement La sortie Q de cette bascule 64 fournit un signal qui valide le signal H R E F d'horloge de référence
entrant à l'entrée du circuit ET 63 Le signal H R E F V sor-
tant du circuit 63 est appliqué à l'entrée du compteur 1 Le
décompteur 2 reçoit le signal H S Y N d'horloge de synchroni-
sation obtenu à la sortie du dispositif de synchronisation de l'invention et applique son signal d'état à l'entrée du circuit 3 d'addition De la même façon que pour les figures antérieures, le circuit 3 d'addition effectue une addition
des états des compteur 1 et décompteur 2 et fournit son ré-
sultat à l'entrée du multiplexeur 8 et du registre mémoire 7.
Cette grandeur représentative de la différence de phase mémorisée, issue du registre 7 est appliquée à l'entrée d'un
circuit de comparaison 69 qui reçoit également la différence-
de phase courante issue du circuit 3 d'addition Ainsi le circuit de comparaison 69 peut comparer l'état de la nouvelle
phase-avec le dernier état de phase Le résultat de la compa-
raison est appliqué à l'entrée d'un circuit NON ET 70 Ce cîroeit 70 reçoit également le signal P H R E F représentatif
de la présence du signal d'horloge de référence issu du cir-
cuit 65 Le résultat du circuit 70 est appliqué à l'entrée d'une bascule 71 dont l'entrée J est à la masse, l'entrée K reçoit le signal P H R E F représentatif de la perte de l'horloge de référence Le signal H C H d'horloge de charge- ment issu du circuit OU exclusif 67 est également appliqué à
l'entrée horloge de la bascule 71.
Sur la sortie Q de la bascule 71 on obtient le signal V H C H qui est ainsi synchronisé par le signal H C H Ce
signal V H C H, représentatif du mode de fonctionnement nor-
mal (asservi), ou mémorisé est donc appliqué à l'entrée du circuit ET 68 ainsi qu'à l'entrée de la bascule 64 Ce signal V H C H est également appliqué à l'entrée Ao du multiplexeur 8 dans lequel il commande le choix de la différence de phase appliquée au convertisseur 4 En effet lorsque le signal V H C H égale 0, le multiplexeur 8 aiguille vers la sortie l'entrée O c'est-à-dire la phase mémorisée issue du registre 7 et lorsque le signal V H C H égale 1, le multiplexeur 8
aiguille vers la sortie l'entrée 1 c'est-à-dire la phase cou-
rante sortant du circuit d'addition 3.
Ainsi en résumé: en fonctionnement normal P H R E F = O et V H C H = 1 en cas de perte P H R E F = 1 alors le signal V H C H passe
à zéro avec synchronisation par H C H pour éviter de dis-
tordre une impulsion H C H V et la différence de phase mémo-
risée dans le registre 7 est aiguillée par le multiplexeur 8
vers le C N A 4.
en cas de reprise, lorsque P H R E F passe de-l à 0, afin d'éviter un saut entre l'état mémorisé et l'état en sortie du circuit d'addition 3, on ne valide la sortie du circuit 3 à l'entrée du multiplexeur 8 (et un nouveau chargement dans le registre) qu'après-s'être assuré de l'identité (au moyen du comparateur 69) de l'état mémorisé (dans le registre 7) et de
l'état à la sortie du circuit d'addition 3.
Le signal V H C H autorise également le multiplexage
synchronisé avec le signal H C H au moyen du multiplexeur 8.
Le signal V H C H bloque également le compteur 1 après synchronisation par le signal H R E F au niveau du circuit 63 tant que le comparateur 69 affiche une non identité entre la
valeur mémorisée et la valeur issue du circuit d'addition 3.
Ceci accélère selon l'invention la recherche de l'iden-
tité en bloquant le compteur 1 grâce au circuit ET 63 lorsque
le signal V H C H est égal à zéro.
En effet, pendant que P H R E F égale 1 le décompteur 2 continue de décompter Après une reprise de l'horloge inci- dente, le signal P H R E F passe à zéro et si la fréquence H R E F est très proche de la fréquence asservie H S Y N, les compteur 1 et décompteur 2 effectueraient leur cycle à la
même vitesse et le signal IDENT issu du comparateur 69 tarde-
rait à apparaître De ce fait le blocage du compteur 1 au
moyen du signal V H C H resynchronisé par H R E F est parti-
culièrement avantageux.
De la même façon qu'en mode asservi, le signal issu du multiplexeur 8 est appliqué à l'entrée d'un convertisseur
analogique 4.
Le convertisseur numérique-analogique 4 fournit en sor-
tie une tension proportionnelle à la différence de phase mémorisée qui commande en sortie un oscillateur 9 contrôlé en fréquence L'oscillateur 9 est thermostaté et permet de générer un signal de 1,4 V crête à crête à 16,384 k Hz par exemple avec une stabilité de quelques 10-8 dans la gamme de
0 QC à 500 C.
Un diviseur ( 10) divise par huit la fréquence fournie par l'oscillateur 9 et fournit en sortie un signal H S Y N. La tension de contrôle de fréquence est comprise entre 3,5 V
et + 3,5 V et entraîne une variation de fréquence d'une cen-
taine de hertz par volt sur la fréquence 16,384 k Hz.
Un tel dispositif est particulièrement intéressant pour synchroniser les signaux d'horloge d'un réseau de connexion
par rapport à une horloge de référence transmise par une jonc-
tion de synchronisation 1
Claims (7)
1 Dispositif numérique de synchronisation d'une horloge
de fréquence f locale sur une horloge de fréquence fe inci-
dente comprenant une boucle d'asservissement de phase carac-
térisé par le fait qu'il comprend des premiers moyens pour discriminer numériquement la différence de phase entre les
signaux de fréquences f et f, ladite différence étant ccver-
tie en une tension par des seconds moyens, la valeur moyenne de ladite tension étant effectuée sur une période du signal fe de référence, ladite valeur moyenne commandant en sortie un
oscillateur fournissant la fréquence fs asservie.
2 Dispositif numérique selon la revendication 1 carac-
térisé par le fait que lesdits premiers moyens comprennent un compteur à N états, chaque état représentant un état de phase du signal de fréquence fe de référence et un décompteur à N états également, chaque état représentant un état de phase du signal de fréquence f s, un circuit additionneur effectuant l'addition de l'état N dudit compteur avec l'état p dudit décompteur, l'état dudit circuit d'addition variant entre n+p
et n+p+ 1.
3 Dispositif numérique selon la revendication 1 carac-
térisé par le fait que lesdits seconds moyens consistent en
une conversion numérique analogique de ladite différence.
4 Dispositif numérique selon l'une des revendications
1 à 3 caractérisé par le fait qu'il comprend un dispositif de
mémorisation de ladite différence de phase issue desdits pre-
miers moyens, ladite différence mémorisée étant appliquée à l'entrée desdits seconds moyens dès la disparition du signal
d'horloge fe incidente.
5 Dispositif numérique selon la revendication 4 carac-
térisé par le fait qu'il comporte des troisièmes moyens pour comparer la phase courante issue desdits premiers moyens et la phase mémorisée issue dudit dispositif de mémorisation, lesdits troisièmes moyens n'autorisant la reprise de la phase
courante qu'après une identité desdites phases.
6 Dispositif numérique selon la revendication 5 carac-
térisé par le fait que lesdits troisièmes moyens génèrent un signal de sélection de la phase à l'entrée d'un multiplexeur, ledit signal de sélection VHCH permettant en outre de bloquer l'avance du compteur desdits premiers moyens afin d'accélérer
la recherche de l'identité desdites phases.
Priority Applications (3)
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| FR8120582A FR2515902B1 (fr) | 1981-11-03 | 1981-11-03 | Dispositif numerique de synchronisation d'horloge et son application aux reseaux de connexion |
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| Publication Number | Publication Date |
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| FR2515902B1 FR2515902B1 (fr) | 1985-12-06 |
Family
ID=9263648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8120582A Expired FR2515902B1 (fr) | 1981-11-03 | 1981-11-03 | Dispositif numerique de synchronisation d'horloge et son application aux reseaux de connexion |
Country Status (3)
| Country | Link |
|---|---|
| FR (1) | FR2515902B1 (fr) |
| GB (1) | GB2112236B (fr) |
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