FR2515902A1

FR2515902A1 - DIGITAL CLOCK SYNCHRONIZATION DEVICE AND ITS APPLICATION TO CONNECTION NETWORKS

Info

Publication number: FR2515902A1
Application number: FR8120582A
Authority: FR
Inventors: Gerard; Jacques; Marie Body
Original assignee: Societe Anonyme de Telecommunications SAT
Current assignee: Societe Anonyme de Telecommunications SAT
Priority date: 1981-11-03
Filing date: 1981-11-03
Publication date: 1983-05-06
Also published as: GB2112236A; FR2515902B1; GB2112236B; IT1153336B; IT8224023A0

Abstract

LA PRESENTE INVENTION CONCERNE LA SYNCHRONISATION DE SIGNAUX D'HORLOGE PAR RAPPORT A UNE HORLOGE DE REFERENCE GIGUEE. L'INVENTION CONSISTE ESSENTIELLEMENT A UTILISER UN COMPARATEUR DE PHASE NUMERIQUE, EVALUANT LA DIFFERENCE DE PHASE ENTRE L'HORLOGE LOCALE ET L'HORLOGE DE REFERENCE, ET UN DISPOSITIF FOURNISSANT LA VALEUR MOYENNE DE LA TENSION REPRESENTATIVE DE LADITE DIFFERENCE. L'INVENTION PERMET EGALEMENT DE MEMORISER LA DERNIERE DIFFERENCE DE PHASE DES LA PERTE D'UNE IMPULSION DE L'HORLOGE DE REFERENCE. APPLICATION A LA SYNCHRONISATION DE RESEAUX DE CONNEXION.THE PRESENT INVENTION CONCERNS THE SYNCHRONIZATION OF CLOCK SIGNALS WITH RESPECT TO A GIGUEE REFERENCE CLOCK. THE INVENTION ESSENTIALLY CONSISTS OF USING A DIGITAL PHASE COMPARATOR, EVALUATING THE PHASE DIFFERENCE BETWEEN THE LOCAL CLOCK AND THE REFERENCE CLOCK, AND A DEVICE PROVIDING THE AVERAGE VALUE OF THE REPRESENTATIVE VOLTAGE OF THE SAID DIFFERENCE. THE INVENTION ALSO MAKES IT POSSIBLE TO STORE THE LAST PHASE DIFFERENCE FROM THE LOSS OF A PULSE OF THE REFERENCE CLOCK. APPLICATION TO THE SYNCHRONIZATION OF CONNECTION NETWORKS.

Description

La présente invention concerne la synchronisation deThe present invention relates to the synchronization of

signaux d'horloge par rapport à une horloge de référence gi- clock signals with respect to a reference reference clock

guée et son utilisation comme base de temps d'un réseau de connexion. Un réseau de connexion doit être susceptible de recevoir des signaux numériques présentant une gigue allant jusqu'à un and its use as a timebase for a connection network. A connection network must be capable of receiving digital signals with jitter of up to one

glissement de plusieurs trames L'avis G 811 du CCITT spéci- Sliding of several frames The CCITT G 811 notice

fie la période séparant deux sauts de trame à 70 jours, ce qui impose une précision des oscillateurs meilleure que 10 11, ce the period between two frame jumps to 70 days, which imposes oscillator accuracy better than 10 11,

qui impose la synchronisation des réseaux de connexions. which imposes the synchronization of the networks of connections.

La jonction de synchronisation est un signal à 2048 k Hz dont la précision relative à long terme est de 1011 Cette jonction vise à synchroniser l'horloge locale pilote du réseau The synchronization junction is a 2048 kHz signal whose long-term relative accuracy is 1011 This junction aims to synchronize the network's local master clock

sur l'horloge de référence.on the reference clock.

La présente invention vise à corriger la phase de l'hor- The present invention aims to correct the phase of hor-

loge locale du réseau en la synchronisant sur l'horloge pilote local network box by synchronizing it to the pilot clock

fe fournie par la jonction de synchronisation. fe provided by the synchronization junction.

La présente invention concerne plus particulièrement une The present invention relates more particularly to a

boucle d'asservissement de phase numérique permettant d'ajus- digital phase control loop for adjusting

ter une fréquence fs locale sur une fréquence fe de référence ter a local fs frequency on a reference fe frequency

et de filtrer la gigue qui affecte fe. and filter the jitter that affects fe.

De plus la présente invention prévoit, en cas de perte de rythme fe synchronisant, de maintenir un ajustement de la fréquence fs locale correspondant à la correction de fréquence existant avant la perte grâce à des moyens de mémorisation de In addition, the present invention provides, in the event of a loss of synchronizing rhythm, of maintaining an adjustment of the local frequency fs corresponding to the frequency correction existing before the loss by means of memory storage means.

ladite erreur de phase antérieure.said previous phase error.

Le dispositif numérique de l'invention comprend essen- The digital device of the invention essentially comprises

tiellement des premiers moyens pour discriminer numériquement la différence de phase entre les signaux de fréquences fe et f, ladite différence étant convertie en une tension par des seconds moyens, la valeur moyenne de ladite tension étant effectuée sur une période du signal fe de référence, ladite valeur moyenne commandant en sortie un oscillateur fournissant essentially first means for numerically discriminating the phase difference between the frequency signals fe and f, said difference being converted into a voltage by second means, the average value of said voltage being effected over a period of the reference signal fe, said mean value controlling an output oscillator providing

la fréquence fs asservie.the slave frequency fs.

Selon une autre caractéristique, les premiers moyens de l'invention comprennent un compteur à N états, chaque état représentant un état de phase du signal de fréquence fe de référence et un décompteur à N états également, chaque état représentant un état de phase du signal de fréquence fsi un circuit additionneur effectuant l'addition de l'état n dudit compteur avec l'état p dudit décompteur, l'état dudit circuit d'addition variant entre n+p et n+p+l et représentant According to another characteristic, the first means of the invention comprise an N-state counter, each state representing a phase state of the reference frequency signal fe and an N countdown counter as well, each state representing a phase state of the signal. frequency fsi an adder circuit effecting the addition of the state n of said counter with the state p of said down counter, the state of said addition circuit varying between n + p and n + p + 1 and representing

ladite différence de phase.said phase difference.

Selon une autre caractéristique les seconds moyens de l'invention effectuent une conversion numérique analogique de According to another characteristic, the second means of the invention perform a digital-to-analog conversion of

ladite différence.said difference.

De plus, le dispositif de l'invention comprend un dispo- In addition, the device of the invention comprises a device

sitif de mémorisation de ladite différence de phase issue des- memory of said phase difference resulting from

dits premiers moyens, ladite différence mémorisée étant appli- so-called first means, said stored difference being

quée à l'entrée desdits seconds moyens dès la disparition du signal d'horloge incidente de fréquence fe at the input of said second means upon the disappearance of the incident clock signal of frequency fe

En outre, le dispositif de l'invention comprend des troi- In addition, the device of the invention comprises third

sièmes moyens pour comparer la phase courante issue desdits premiers moyens et la phase mémorisée issue dudit dispositif average seats to compare the current phase from said first means and the stored phase from said device

de mémorisation, lesdits troisièmes moyens n'autorisant la re- of storage, said third means allowing the re-

prise de la phase courante qu'après une identité desdites pha- taken from the current phase only after an identity of the said phases

ses. Enfin, les troisièmes moyens de l'invention génèrent un signal de sélection de phase VHCH à lentrée d'un multiplexeur, ledit signal de sélection VHCH permettant en outre de bloquer l'avance du compteur desdits premiers moyens afin d'accélérer his. Finally, the third means of the invention generate a VHCH phase selection signal at the input of a multiplexer, said selection signal VHCH also making it possible to block the advance of the counter of said first means in order to accelerate

la recherche de l'identité desdites phases. searching for the identity of said phases.

D'autres avantages et caractéristiques apparaîtront à la Other advantages and features will appear in the

lecture de la description suivante illustrée par des dessins. reading the following description illustrated by drawings.

La figure 1 est une représentation schématique de la f Figure 1 is a schematic representation of the

boucle de phase selon l'invention.phase loop according to the invention.

La figure 2 est une représentation de l'état des compteur et décompteur de la figure 1 FIG. 2 is a representation of the state of the counter and down counter of FIG.

La figure 3 est la courbe caractéristique du discrimina- Figure 3 is the characteristic curve of discrimin-

teur de phase numérique de la figure 1 en mode asservi. digital phase driver of FIG. 1 in slave mode.

La figure 4 est une réalisation de la figure 1 avec mémo- FIG. 4 is an embodiment of FIG.

risation du déphasage.phase shift.

La figure 5 représente une vue de détail de la figure 4. FIG. 5 represents a detail view of FIG. 4.

En se référant à la figure 1 le signal d'horloge f d'hor- Referring to FIG. 1, the clock signal f of hor-

loge de référence est appliqué à l'entrée compteur i à N états tandis que le signal f d'horloge locale est appliqué à l'entrée d'un décompteur 2 à N états également Les compteuri reference box is applied to the counter input i to N states while the local clock signal f is applied to the input of a down-counter 2 to N states as well.

et décompteur 2 respectivement fournissent un signal représen- and down-counter 2 respectively provide a signal representative of

tatif de l'état de phase des signaux de fréquences fe et f s, à lentrée d'un additionneur 3 à N états également Ainsi l'additionneur 3 peut effectuer la différence entre les phases of the phase state of the frequency signals fe and f s, at the input of an adder 3 to N states as well Thus the adder 3 can make the difference between the phases

de ces deux signaux.of these two signals.

L'état des compteur 1 et décompteur 2 est illustré sur la The state of counter 1 and down counter 2 is illustrated on the

figure 2 Ainsi par exemple à une période d'horloge f corres- Thus, for example, at a clock period corresponding to

e pond l'état n A la période suivante, le compteur 1 sera dans l'état n+l Inversement le décompteur 2 se trouve dans l'état p et passe à l'état p+l à la période suivante Si les deux horloges fe et fs sont dans des états de phase différents, c'est-à-dire décalés dans le temps, l'additionneur 3 va se trouver dans un état n+p lorsque le compteur 1 est dans l'état e is the state n In the following period, the counter 1 will be in the state n + 1 Conversely the down counter 2 will be in the state p and will go to the state p + 1 in the following period If the two clocks fe and fs are in different phase states, that is to say, shifted in time, the adder 3 will be in a state n + p when the counter 1 is in the state

n et le décompteur 2 dans l'état p Supposons comme sur la fi- n and the down-counter 2 in the state p Suppose as on the bottom

gure 2 que l'horloge f locale soit retardée,alors lorsque le s compteur 1 passe à l'état n+l, le décompteur 2 est encore à 2 that the local clock f is delayed, then when the counter 1 goes to the state n + 1, the down counter 2 is still at

l'état p, donc l'additionneur 3 est dans l'état n+p+l. the state p, therefore the adder 3 is in the state n + p + 1.

Dès que le décompteur 2 avance dans la période suivante,il As soon as the down-counter 2 advances in the next period, it

passe à l'état p-1 puis replace l'additionneur 3 à l'état n+p. goes to the p-1 state and then returns the adder 3 to the n + p state.

Comme les signaux d'horloge fe et fs ont même période mais sont Since the clock signals fe and fs have the same period but are

simplement décalés en phase, les états n+p+l et n+p de l'addi- simply shifted in phase, the states n + p + 1 and n + p of the addi-

tionneur 3 se reproduisent périodiquement pendant une période du signal fe d'horloge de référence Si la période de référence correspond à 2 TW et le décalage de phase à et,alors l'état moyen en sortie de l'additionneur 3 sur une période de référence et 21 e et est égal à (n+p+l) + (n+p) = n+ p + 2 f I 21 f 2 f Le signal représentant l'état de l'additionneur 3 est appliqué à l'entrée d'un convertisseur numérique analogique, ce qui permet d'obtenir une tension VM proportionnelle à la 3 are periodically reproduced during a period of the reference clock signal. If the reference period corresponds to 2 TW and the phase shift to and then the average state at the output of the adder 3 over a reference period and 21 e and is equal to (n + p + 1) + (n + p) = n + p + 2 f 21 f 2 f The signal representing the state of the adder 3 is applied to the input of digital converter, which makes it possible to obtain a voltage VM proportional to the

différence de phase Cette tension VM est utilisée pour commnan- phase difference This voltage VM is used for commnan-

der un oscillateur 5 à fréquence contrôlée. der a controlled frequency oscillator 5.

La tension moyenne VM, sur une période du signal de réfé- The average voltage VM, over a period of the reference signal

rence, varie proportionnellement à e L puisque l'additionneur 3 présente un état moyen égal à n+p + et L'oscillateur 5 comporte en entrée un filtre RC, non Treprésenté sur la figure 1 à constante de temps de grandeur appropriée, qui permet de réaliser cette moyenne VM Ainsi la valeur VM moyenne varie de façon continue proportionnellement à la différence et de phase entre les deux horloges Ceci autorise un calage exact sur la fréquence de référence instantanée de l'horloge f Dans la pratique, le filtre RC peut être supprimé, cette rence, varies proportionally to e L since the adder 3 has a mean state equal to n + p + and the oscillator 5 has at its input a filter RC, not shown in FIG. 1 with a time constant of appropriate size, which allows to realize this average VM Thus the average value VM varies continuously proportionally to the difference and phase between the two clocks This allows an exact setting on the instant reference frequency of the clock f In practice, the filter RC can be deleted, this

fonction étant assurée par les circuits d'entrée de l'oscil- function being provided by the input circuits of the oscillator

lateur 5 commandé en fréquence.frequency controlled transmitter.

En sortie de l'oscillateur 5 on obtient la fréquence fs asservie en phase sur la fréquence fe Ainsi le discriminateur de phase selon l'invention est At the output of the oscillator 5, the frequency fs slaved in phase on the frequency fe is obtained. Thus, the phase discriminator according to the invention is

essentiellement formé des compteur 1 et décompteur 2, de l'ad- essentially consisting of counter 1 and down counter 2, ad-

ditionneur 3 et du convertisseur numérique-analogique 4; il est caractérisé par le rapport Ki égal à la variation maximum de tension Va continue obtenue en sortie du convertisseur 4 sur la variation maximale de phase acceptable à l'entrée du editor 3 and digital-to-analog converter 4; it is characterized by the ratio Ki equal to the maximum variation of voltage Va continuous obtained at the output of the converter 4 on the maximum acceptable phase variation at the input of the

discriminateur Cette variation maximale de phase est pro- discriminator This maximum phase variation is pro-

portionnelle au nombre d'états des compteur l et décompteur 2 et de l'additionneur 3 Le coefficient KI s'écrit KI = XV max 21 tr (N-1) L'erreur de phase mesurée est une fonction périodique de proportional to the number of states of counter 1 and down counter 2 and of adder 3 The coefficient KI is written KI = XV max 21 tr (N-1) The measured phase error is a periodic function of

l'erreur de phase vraie avec une amplitude de 2 1 T (N-1). the true phase error with an amplitude of 2 1 T (N-1).

La figure 3 illustre la courbe caractéristique de l'erreur Figure 3 illustrates the characteristic curve of the error

de phase, c'est une courbe continue en dents de scie de pé- in phase, it is a continuous sawtooth curve of

riode 21 r N. La figure 4 représente une réalisation de la figure l préférée de l'invention En cas de perte du rythme fe incident il est intéressant de mémoriser l'erreur de phase antérieure afin de maintenir la correction de fréquence existant avant FIG. 4 shows a preferred embodiment of FIG. 1 of the invention. In case of loss of the incident frequency, it is advantageous to memorize the previous phase error in order to maintain the frequency correction existing before

la perte de rythme.the loss of rhythm.

A cet effet on dispose un registre 7 mémorisant le signal issu de l'additionneur 3 représentant la différence de phase entre le rythme fs local et le rythme fe incident Le rythme fe incident est reçu par le compteur i à N états ainsi que par For this purpose there is a register 7 memorizing the signal from the adder 3 representing the phase difference between the local fs rhythm and the incident rhythm. The incident fc rhythm is received by the counter i at N states as well as by

un dispositif 6 de détection de perte d'horloge de référence. a device 6 for detecting a reference clock loss.

Le dispositif 6 détecte une perte de signal fe d'horloge dès qu'il manque une impulsion d'horloge et fournit un signal, à l'entrée du registre 7, représentatif de la bonne réception -du signal fe d'entrée et autorisant le chargement du signal The device 6 detects a loss of clock signal when a clock pulse is missing and provides a signal, at the input of the register 7, representative of the good reception of the input signal and allowing the reception of the signal. signal loading

de sortie de l'additionneur 3 à l'entrée d'un multiplexeur 8. output of the adder 3 at the input of a multiplexer 8.

En outre le dispositif 6 de détection fournit en sortie un signal représentatif de la perte de l'horloge de référence qui est appliqué au multiplexeur 8 Le multiplexeur 8 valide alrat la phase mémorisée par le registre 7 à l'instant de la perte Pendant la perte du signal fe d'horloge de référence, le compteur 1 est bloqué et la sortie de l'additionneur 3 varie au rythme du décompteur 2 qui reçoit le signal H S Y N d'horloge locale Le multiplexeur 8 transmet alors le dernier résultat du déphasage fourni par l'additionneur 3 et contenu dans le registre 7 Ce signal représentatif du déphasage est In addition, the detection device 6 outputs a signal representative of the loss of the reference clock which is applied to the multiplexer 8. The valid multiplexer 8 alters the phase stored by the register 7 at the moment of the loss During the loss. of the reference clock signal, the counter 1 is blocked and the output of the adder 3 varies at the rate of the down-counter 2 which receives the signal HSYN of local clock. The multiplexer 8 then transmits the last result of the phase shift provided by the adder 3 and contained in the register 7 This signal representative of the phase shift is

appliqué en sortie du multiplexeur 8, qu'il y ait perte d'hor- applied at the output of the multiplexer 8, that there is a loss of hor-

loge fe de référence ou non, à l'entrée d'un convertisseur reference box or not, at the input of a converter

numérique analogique 4.analog digital 4.

Aussitôt que l'horloge de référence fe réapparaît, la validation de phase fournie par le compteur 1 est retardée As soon as the reference clock fe reappears, the phase validation provided by the counter 1 is delayed

jusqu'à l'instant o le signal obtenu en sortie de l'addition- until the moment when the signal obtained at the output of the addition-

neur 3 est identique au signal de déphasage mémorisé fourni par le registre 7 Pendant ce temps le compteur 1 reste bloqué, afin de décrire le cycle plus rapidement, par application d'un neur 3 is identical to the stored phase shift signal provided by the register 7 Meanwhile counter 1 remains locked, in order to describe the cycle more quickly, by applying a

signal X fourni par le dispositif 6. X signal provided by the device 6.

Le convertisseur numérique-analogique 4 fournit en sortie une tension proportionnelle à la différence de phase qui commande en sortie un oscillateur 9 contrôlé en fréquence La valeur moyenne de cette tension, effectuée par un filtre RC non représenté disposé à l'entrée de l'oscillateur 9, sur une The digital-to-analog converter 4 outputs a voltage proportional to the phase difference which controls a frequency-controlled oscillator 9 at the output. The average value of this voltage is made by a not shown filter RC at the input of the oscillator. 9, on a

période du signal de référence fe varie directement proportion- period of the reference signal fe varies directly proportion-

nellement à er 1 le déphasage L'oscillateur 9 est thermostaté et permet de générer un signal de 1,4 V crête à crête à 16,384 k Hz par exemple avec une stabilité de quelques 108 dans la gamme de 00 C à 500 C. Un diviseur ( 10) divise par 8 la fréquence fournie par l'oscillateur 9 et fournit en sortie un signal H S Y N La tension de contrôle de fréquence est comprise entre 3,5 V The oscillator 9 is thermostated and makes it possible to generate a 1.4 V peak-to-peak signal at 16.384 kHz, for example with a stability of some 108 in the range of 00 C to 500 C. A divider (10) divides the frequency supplied by the oscillator 9 by 8 and outputs an HSYN signal. The frequency control voltage is between 3.5 V

et + 3,5 V et entraîne une variation de fréquence d'une cen- and + 3.5 V and causes a frequency variation of a cen-

taine de hertz par volts sur la fréquence 16,384 k Hz. hertz per volts on the 16.384 kHz frequency.

La figure 5 représente de façon détaillée le dispositif 6 de détection de la figure 4 en mode mémorisé Il se compose de divers éléments Le signal H R E F de référence entrant est FIG. 5 shows in detail the detection device 6 of FIG. 4 in memorized mode. It consists of various elements. The incoming reference signal H R E F is

appliqué, à l'entrée d'un monostable 65 après une double in- applied, at the entrance of a monostable 65 after a double in-

version dans la réalisation décrite au moyen desdeux inver- version in the embodiment described by means of the two reverse

seurs 61 et 62 en série qui restituent le signal H R E F à l'entrée de 65 Ce monostable 65 fournit sur sa sortie Q un signal P H R E F et son complément sur sa sortie Q Le signal P H R E F est un signal "un" dès qu'il manque une impulsion dans le signal H R E F d'entrée et est unsignal "zéro" après 61 and 62 in series which restore the signal HREF to the input of 65 This monostable 65 provides on its output Q a signal PHREF and its complement on its output Q The signal PHREF is a signal "a" as soon as it misses a impulse in the signal HREF input and is unsignal "zero" after

une seconde de présence continue de signal H R E F d'entrée. one second of continuous presence of input signal H R E F.

Il est représentatif de la perte de phase du signal de réfé- It is representative of the phase loss of the reference signal.

rence Un comparateur de phase 66 reçoit en entrée le signal A phase comparator 66 receives as input the signal

H R E F issu de 62 ainsi que le signal H S Y N obtenu en sor- H R E F from 62 and the signal H S Y N obtained in

tie du diviseur par huit ( 10), à la sortie du dispositif of the divider by eight (10), at the exit of the device

numérique de synchronisation Le comparateur de phase 66 per- synchronizing digital The phase comparator 66 allows

met de choisir la phase de l'horloge de chargement H C H qui est soit en phase, soit en opposition de phase avec H S Y N, ceci afin d'éviter tout aléa dû aux changements d'état de to choose the phase of the loading clock H C H which is either in phase or in phase opposition with H S Y N, this in order to avoid any hazard due to the changes of state of

l'additionneur 3.the adder 3.

Ce choix est effectué par un circuit OU exclusif 67 qui reçoit d'une part le résultat de la comparaison de 66 et This choice is made by an exclusive OR circuit 67 which receives on the one hand the result of the comparison of 66 and

d'autre part le signal H S Y N Le signal H C H issu du cir- on the other hand, the signal H S Y N The signal H C H from the circuit

cuit 67 est appliqué à l'entrée d'un circuit ET 68 qui valide le signal H C H par un signal V H C H de validation d'horloge de chargement qui sera introduit ultérieurement Le signal HC HV issu du circuit 68 est appliqué au registre mémoire 7 bake 67 is applied to the input of an AND circuit 68 which validates the signal H C H by a loading clock V H C H signal which will be introduced later The HC HV signal from the circuit 68 is applied to the memory register 7

comme signal de chargement De plus le signal entrant d'hor- In addition, the incoming signal of hor-

loge de référence H R E F après inversion en H R E F au moyen de l'inverseur 61 est appliqué à l'entrée d'une bascule 64 reference box H R E F after inversion in H R E F by means of the inverter 61 is applied to the input of a flip-flop 64

dont l'entrée D reçoit le même signal V H C H qui sera expli- whose input D receives the same signal V H C H which will be explained

cité ultérieurement La sortie Q de cette bascule 64 fournit un signal qui valide le signal H R E F d'horloge de référence cited later The Q output of this flip-flop 64 provides a signal that validates the reference clock signal H R E F

entrant à l'entrée du circuit ET 63 Le signal H R E F V sor- entering the input of the AND circuit 63 The signal H R E F V

tant du circuit 63 est appliqué à l'entrée du compteur 1 Le both of the circuit 63 is applied to the input of the counter 1 The

décompteur 2 reçoit le signal H S Y N d'horloge de synchroni- counter 2 receives the signal H S Y N of synchronization clock

sation obtenu à la sortie du dispositif de synchronisation de l'invention et applique son signal d'état à l'entrée du circuit 3 d'addition De la même façon que pour les figures antérieures, le circuit 3 d'addition effectue une addition sation obtained at the output of the synchronization device of the invention and applies its status signal to the input of the addition circuit 3 In the same way as for the previous figures, the addition circuit 3 performs an addition

des états des compteur 1 et décompteur 2 et fournit son ré- states of the counter 1 and down counter 2 and provides its

sultat à l'entrée du multiplexeur 8 et du registre mémoire 7. sultat at the input of the multiplexer 8 and the memory register 7.

Cette grandeur représentative de la différence de phase mémorisée, issue du registre 7 est appliquée à l'entrée d'un This magnitude representative of the stored phase difference, resulting from the register 7 is applied to the input of a

circuit de comparaison 69 qui reçoit également la différence- comparison circuit 69 which also receives the difference-

de phase courante issue du circuit 3 d'addition Ainsi le circuit de comparaison 69 peut comparer l'état de la nouvelle current phase from the addition circuit 3 Thus the comparison circuit 69 can compare the state of the new

phase-avec le dernier état de phase Le résultat de la compa- phase-with the last phase state The result of the comparison

raison est appliqué à l'entrée d'un circuit NON ET 70 Ce cîroeit 70 reçoit également le signal P H R E F représentatif Reason is applied to the input of a NAND circuit 70 This circuit 70 also receives the signal P H R E F representative

de la présence du signal d'horloge de référence issu du cir- the presence of the reference clock signal from the cir-

cuit 65 Le résultat du circuit 70 est appliqué à l'entrée d'une bascule 71 dont l'entrée J est à la masse, l'entrée K reçoit le signal P H R E F représentatif de la perte de l'horloge de référence Le signal H C H d'horloge de charge- ment issu du circuit OU exclusif 67 est également appliqué à The result of the circuit 70 is applied to the input of a flip-flop 71 whose input J is grounded, the input K receives the signal PHREF representative of the loss of the reference clock. The signal HCH d charging clock from the exclusive OR circuit 67 is also applied to

l'entrée horloge de la bascule 71.the clock input of the flip-flop 71.

Sur la sortie Q de la bascule 71 on obtient le signal V H C H qui est ainsi synchronisé par le signal H C H Ce On the output Q of the flip-flop 71 the signal V H C H is obtained which is thus synchronized by the signal H C H Ce

signal V H C H, représentatif du mode de fonctionnement nor- signal V H C H, representative of the normal operating mode

mal (asservi), ou mémorisé est donc appliqué à l'entrée du circuit ET 68 ainsi qu'à l'entrée de la bascule 64 Ce signal V H C H est également appliqué à l'entrée Ao du multiplexeur 8 dans lequel il commande le choix de la différence de phase appliquée au convertisseur 4 En effet lorsque le signal V H C H égale 0, le multiplexeur 8 aiguille vers la sortie l'entrée O c'est-à-dire la phase mémorisée issue du registre 7 et lorsque le signal V H C H égale 1, le multiplexeur 8 wrong (slave), or stored is applied to the input of the AND circuit 68 and the input of the flip-flop 64 This VHCH signal is also applied to the input Ao of the multiplexer 8 in which it controls the choice of the phase difference applied to the converter 4 Indeed when the VHCH signal equals 0, the multiplexer 8 needle to the input O output that is to say the stored phase from the register 7 and when the signal VHCH equals 1, the multiplexer 8

aiguille vers la sortie l'entrée 1 c'est-à-dire la phase cou- needle to the output the input 1, ie the phase

rante sortant du circuit d'addition 3. coming out of the addition circuit 3.

Ainsi en résumé: en fonctionnement normal P H R E F = O et V H C H = 1 en cas de perte P H R E F = 1 alors le signal V H C H passe Thus in summary: in normal operation P H R E F = O and V H C H = 1 in case of loss P H R E F = 1 then the signal V H C H passes

à zéro avec synchronisation par H C H pour éviter de dis- to zero with synchronization by H C H to avoid dis-

tordre une impulsion H C H V et la différence de phase mémo- twist a pulse H C H V and the phase difference memo

risée dans le registre 7 est aiguillée par le multiplexeur 8 in the register 7 is switched by the multiplexer 8

vers le C N A 4.to C N A 4.

en cas de reprise, lorsque P H R E F passe de-l à 0, afin d'éviter un saut entre l'état mémorisé et l'état en sortie du circuit d'addition 3, on ne valide la sortie du circuit 3 à l'entrée du multiplexeur 8 (et un nouveau chargement dans le registre) qu'après-s'être assuré de l'identité (au moyen du comparateur 69) de l'état mémorisé (dans le registre 7) et de in case of recovery, when PHREF goes from -1 to 0, in order to avoid a jump between the stored state and the output state of the addition circuit 3, the output of the circuit 3 is not valid at the input of the multiplexer 8 (and a new loading in the register) after having made sure of the identity (by means of the comparator 69) of the memorized state (in the register 7) and of

l'état à la sortie du circuit d'addition 3. the state at the output of the addition circuit 3.

Le signal V H C H autorise également le multiplexage The signal V H C H also allows multiplexing

synchronisé avec le signal H C H au moyen du multiplexeur 8. synchronized with the signal H C H by means of the multiplexer 8.

Le signal V H C H bloque également le compteur 1 après synchronisation par le signal H R E F au niveau du circuit 63 tant que le comparateur 69 affiche une non identité entre la The signal V H C H also blocks the counter 1 after synchronization by the signal H R E F at the circuit 63 as the comparator 69 displays a non-identity between the

valeur mémorisée et la valeur issue du circuit d'addition 3. stored value and the value from the addition circuit 3.

Ceci accélère selon l'invention la recherche de l'iden- This accelerates according to the invention the search for the identity

tité en bloquant le compteur 1 grâce au circuit ET 63 lorsque by blocking the counter 1 with the AND circuit 63 when

le signal V H C H est égal à zéro. the signal V H C H is equal to zero.

En effet, pendant que P H R E F égale 1 le décompteur 2 continue de décompter Après une reprise de l'horloge inci- dente, le signal P H R E F passe à zéro et si la fréquence H R E F est très proche de la fréquence asservie H S Y N, les compteur 1 et décompteur 2 effectueraient leur cycle à la In fact, while PHREF is equal to 1, the down counter 2 continues to count down After a resumption of the incident clock, the signal PHREF goes to zero and if the frequency HREF is very close to the servocontrolled frequency HSYN, the counter 1 and down counter 2 would cycle at the

même vitesse et le signal IDENT issu du comparateur 69 tarde- same speed and the IDENT signal from comparator 69 late

rait à apparaître De ce fait le blocage du compteur 1 au As a result, blocking counter 1

moyen du signal V H C H resynchronisé par H R E F est parti- of the signal V H C H resynchronized by H R E F is parti-

culièrement avantageux.advantageously.

De la même façon qu'en mode asservi, le signal issu du multiplexeur 8 est appliqué à l'entrée d'un convertisseur In the same way as in slave mode, the signal from the multiplexer 8 is applied to the input of a converter

analogique 4.analog 4.

Le convertisseur numérique-analogique 4 fournit en sor- The digital-to-analog converter 4 provides

tie une tension proportionnelle à la différence de phase mémorisée qui commande en sortie un oscillateur 9 contrôlé en fréquence L'oscillateur 9 est thermostaté et permet de générer un signal de 1,4 V crête à crête à 16,384 k Hz par exemple avec une stabilité de quelques 10-8 dans la gamme de A voltage is proportional to the stored phase difference which controls a frequency-controlled oscillator 9 at the output. The oscillator 9 is thermostated and makes it possible to generate a signal of 1.4 V peak-to-peak at 16.384 kHz, for example with a stability of some 10-8 in the range of

0 QC à 500 C.0 QC to 500 C.

Un diviseur ( 10) divise par huit la fréquence fournie par l'oscillateur 9 et fournit en sortie un signal H S Y N. La tension de contrôle de fréquence est comprise entre 3,5 V A divider (10) divides by eight the frequency provided by the oscillator 9 and outputs a signal H S Y N. The frequency control voltage is between 3.5 V

taine de hertz par volt sur la fréquence 16,384 k Hz. hertz per volt on the frequency 16.384 kHz.

Un tel dispositif est particulièrement intéressant pour synchroniser les signaux d'horloge d'un réseau de connexion Such a device is particularly interesting for synchronizing the clock signals of a connection network

par rapport à une horloge de référence transmise par une jonc- compared to a reference clock transmitted by a ring

tion de synchronisation 1synchronization 1

Claims

1 Digital clock synchronization device

of frequency f on a frequency clock fe inci-

dente comprising a phase-locked loop

characterized by the fact that it comprises first means for numerically discriminating the phase difference between the

frequency signals f and f, said difference being

in a voltage by second means, the average value of said voltage being effected over a period of the reference signal fe, said average value controlling an output

oscillator providing the slave frequency fs.

Digital device according to claim 1,

characterized in that said first means comprises an N-state counter, each state representing a phase state of the reference frequency signal fe and an N-state down counter as well, each state representing a phase state of the frequency signal fs, an adder circuit effecting the addition of the state N of said counter with the state p of said down counter, the state of said addition circuit varying between n + p

and n + p + 1.

Digital device according to claim 1,

characterized in that said second means consist of

a digital-to-analog conversion of said difference.

Digital device according to one of the claims

1 to 3 characterized in that it comprises a device for

memorization of said phase difference resulting from said first

first means, said memorized difference being applied to the input of said second means as soon as the signal disappears.

clock fe incident.

Digital device according to claim 4,

characterized in that it comprises third means for comparing the current phase derived from said first means and the stored phase from said storage device, said third means allowing the resumption of the phase

current only after an identity of said phases.

Digital device according to claim 5,

characterized in that said third means generate a phase selection signal at the input of a multiplexer, said selection signal VHCH further enabling the advance of the counter of said first means to be blocked in order to accelerate

searching for the identity of said phases.