CH656497A5 - Taktsignal-generator fuer ein system zur wiedergabe von digitalinformation - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Taktsignal-Generator für ein System zur Wiedergabe von Digitalinformation mit einer ersten Eingangsklemme zum Empfang von Eingabedaten, einer zweiten Eingangsklemme zum Empfang eines Referenz-Taktsignals, ersten Schaltungsmitteln, welche mit der ersten und der zweiten Eingangsklemme verbunden sind zum Empfang der Eingabedaten und des Referenz-Taktsignals, um ein der Flanke der Eingabedaten entsprechendes Steuersignal zu erzeugen, einem Zähler mit einen Takteingang, der zum Empfang des Referenz-Taktsignals an die zweite Eingangsklemme geschaltet ist, welcher Zähler Zählausgänge, um Zählausgangssignale zu erzeugen, aufweist, und eine Ausgangsklemme, welche an die Zählausgänge des Zählers geschaltet ist, um ein den Zählausgangssignalen entsprechendes Taktsignal zu. erzeugen.

Falls beim Aufzeichnen oder Übermitteln von digitalen Daten ein Selbstmodulationssystem, d.h. ein Modulationssystem, welches bei der Wiedergabe die Regeneration des Taktsignals erlaubt wie PM (Pulsmodulation), MFM (modifizierte Frequenzmodulation), M2FM (modifizierte doppelte Frequenzmodulation) oder dergleichen, verwendet wird, ist es notwendig, dass beim reproduzierenden oder empfangenden Teil ein Bit-Takt am Übergangspunkt zwischen 0 -» 1 oder 1 -» 0 in einem Datenstrom reproduziert wird und die Daten aufgrund des wiedergegebenen Taktsignals erhalten werden.

Die Schaltungen zur Wiedergabe von Taktsignalen gemäss dem Stand der Technik sind als analoge oder digitale phasenstarre Schleifen (PLL) ausgebildet.

Bei der analogen phasenstarren Schleife wird ein Taktsignal durch einen spannungsgesteuerten Oszillator erzeugt und die Datenkante und das Taktsignal in einem Phasenvergleicher verglichen, und die verglichene Ausgangsspannung wird durch ein Tiefpassfilter an den Oszillator gelegt, um das ausgehende Taktsignal in der Phase zu korrigieren.

Bei der Schaltung mit der digitalen phasenstarren Schleife wird ein Hochfrequenzsignal aus einem Taktgeber an den Takt-anschluss eines Zählers gelegt und anschliessend geteilt, um ein Taktsignal zu erzeugen und ein Datenkantendetektorpuls wird an den Lasteingang des Zählers gelegt, um den Zähler auf einen konstanten Wert bei der Datenkante zu laden, wodurch eine Phasenkorrektur des Taktsignals erfolgt.

In den Schaltungen mit analoger phasenstarrer Schleife jedoch ist die freilaufende Frequenz des spannungsgesteuerten Oszillators astabil infolge Temperatur- und Feuchtigkeitsschwankungen und der phasenverriegelte Zustand kann daher freigesetzt werden. Ausserdem, falls die Wiedergabe durchgeführt wird, während die Geschwindigkeit schwankt, ist es notwendig, dass diese Schwankungen der freilaufenden Frequenz des spannungsgesteuerten Oszillators genau verfolgt werden. Dieses ist in der Praxis jedoch nicht möglich.

Die Schaltung mit der digitalen phasenstarren Schleife ist gegenüber Schwankungen der Temperatur und der Feuchtigkeit und auch anderen Schwankungen unempfindlich und stabil. Das heisst, falls die Wiedergabe durchgeführt wird, während die Geschwindigkeit verändert wird, kann die Frequenz des Taktgebers in Abhängigkeit von den Geschwindigkeitsvariatio-nen verändert werden, was leicht durchgeführt werden kann.

Bei der Schaltung der analogen phasenstarren Schleife hängt die Phase des Taktsignals von der mittleren Phase der Datenkante ab, während bei der digitalen Schaltung die Phase des Taktsignals von der augenblicklichen Phase der Datenkante abhängt. Falls daher in der digitalen Schaltung feine unerwünsch-

5

10

15

20

25

30

35

40

45

50

55

60

65

3

656 497

te Frequenzmodulationen (jitter) in der Datenkante vorhanden sind, infolge einer Spitzenverschiebung oder dergleichen, wird im Taktsignal eine Schwankung erzeugt, die eine extrem kurze oder lange Periode aufweist.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Schaltung zur Wiedergabe von Taktsignalen in Form einer digitalen phasenstarren Schleife, die frei von den oben erwähnten Nachteilen ist, anzugeben. Eine solche Schaltung ist im Anspruch 1 beschrieben. Die Erfindung wird im folgenden anhand einer Zeichnung von Ausführungsbeispielen näher erläutert werden.

Fig. 1 zeigt eine Blockschaltung eines erfindungsgemässen Ausführungsbeispiels,

die Fig. 2A, B und C zeigen drei Tabellen mit dem Speicherinhalt eines Festwertspeichers der Schaltung von Fig. 1,

Fig. 3 zeigt ein Wellenformdiagramm zur Erklärung der Schaltung von Fig. 1, und

Fig. 4 zeigt das Diagramm einer Ansprechcharakteristik der Schaltung von Fig. 1 mit den Speicherinhalten gemäss den Fig. 2A, B und C.

Die Schaltung 10 zur Erzeugung von Taktsignalen enthält zwei Flip-Flops 11 und 12 des D-Typs, ein exklusives ODER-Gatter 13, einen Zähler 14 und einen Festwertspeicher 15, der, wie in Fig. 1 gezeigt, geschaltet ist. Die Eingabedaten I werden über einen Eingang 16 an den D-Eingang des Flip-Flops 11 geliefert und ein Taktgeber, d.h. ein Taktsignal Co, mit hoher Frequenz wird über einen Eingang 17 an einen T-Eingang des Flip-Flops 11 gegeben. Der Ausgang des Q-Ausgangs des Flip-Flops 11 wird an einen D-Eingang des Flip-Flops 12 gelegt und das Taktsignal Co wird an einen T-Eingang des Flip-Flops 12 gelegt. Das exklusive ODER-Gatter 13 wird von den Q-Ausgän-gen der Flip-Flops II und 12 gespeist und erzeugt einen Erfassungspuls PL, um die Datenkante zu erfassen.

Der Zähler 14 ist ein Ladetypzähler (load type) und wird an seinem Ladeeingang LD mit dem Datenkanten-Erfassungspuls LP vom Gatter 13 gespeist und empfängt an seinem Takteingang CK das Taktsignal Co. In diesem Beispiel wird die Frequenz des Taktsignals Co derart gewählt, dass sie 16mal grösser ist als diejenige des zu liefernden Bit-Taktsignals, so dass der Zähler 14 in der Form eines 4 Bits und Hexadezimal-Typs ist. An den Zähler 14 werden numerische Werte an die Ladeeingänge Lo, Li, L2 und L3 gelegt und werden an der negativen Kante des Erfassungspulses LP auf die entsprechenden Ausgänge Qo, Qi, Q2 und Q3 geladen.

Der Festwertspeicher 15 entspricht dem Zähler 14 und sowohl der Festwertspeicher 15 als auch der Zähler 14 benutzen 16 Wörter mit je 4 Bits. Die Ausgänge Qo bis Qs des Zählers 14 werden mit den Adresseingängen Ao, Ai, A2 und A3 des Speichers 15 verbunden, und die entsprechenden numerischen Werte werden ausgelesen und an die Ausgänge Do, Di, D2 und D3 des Speichers 15 geliefert. Die ausgelesenen numerischen Werte werden an die Ladeeingänge Lo bis L3 des Zählers 14 gespeist. Derart wird der Zähler 14 durch jede negative Kante des Erfassungspulses LP mit den numerischen Werten geladen, die dem Zustand der Ausgänge Qo bis Q3 gerade bevor die negative Kante des Erfassungsimpulses LP erscheint, entsprechen.

Die Beziehung der numerischen Werte an den Ausgängen Do bis D3 des Speichers 15 untereinander entspricht derjenigen der Adresseneingänge Ao bis A3 und sind in einem Beispiel in Fig. 2A dargestellt. Das am meisten signifikante Bit der Ausgänge, das am Ausgang Q3 des Zählers 14 erscheint, wird als Ausgangsbitsignal Cbit abgeleitet. In diesem Falle arbeiten die beiden Flip-Flops 11 und 12 und der Zähler 14 beispielsweise mit der positiven Kante des Taktsignals Co.

In Fig. 1 bezeichnet 20 einen D-Typ Flip-Flop der vorgesehen ist, Daten herauszunehmen und der an seinem D-Eingang die Eingangsdaten I erhält, die die gleichen sind, wie diejenigen, die an den Flip-Flop 11 gelangen und empfängt an seinem

T-Eingang den Takt Cbit- Die Eingangsdaten I werden beispielsweise bei der positiven Kante des Taktes Cbit herausgenommen und über den Q-Ausgang des Flip-Flops 20 an den Ausgang 21 als binäre Wertdaten Io geliefert.

Die Arbeitsweise der Schaltung 10 von Fig. 1 wird in Fig. 3 gezeigt. Das exklusive ODER-Gatter 13 erzeugt, aufgrund der Eingangsdaten I und des Taktsignals Co, den Datenkantenerfas-sungspuls LP, der an der positiven Kante des Taktsignals Co ansteigt und unmittelbar nach der Kante der Eingangsdaten Io erzeugt wird und bei der positiven Kante des nächstfolgenden Taktsignals Co abfällt. Bei jeder abfallenden Kante, d.h. negativen Kante des Erfassungspulses LP wird der Inhalt des Festwertspeichers 15 in Abhängigkeit des Zustandes der Ausgänge Qo bis Q3 des Zählers 14 unmittelbar bevor der negativen Kante des Erfassungspulses LP in den Zähler 14 geladen. Nach dem Laden des Zählers 14 zählt dieser einen Schritt für jeden Schritt auf der positiven Kante des Taktsignals Co. Zu dem Zeitpunkt, in welchem der Zähler den Wert 8 erreicht, was bedeutet, dass am Ausgang Q3 eine 1 erscheint, steigt das Ausgangs-Taktsignal Cbit an und in dem Zeitpunkt, in welchem der Zähler den Wert 0 erreicht, was bedeutet, dass der Wert am Ausgang Q3 auf Null zurückgekehrt ist, fällt das Taktsignal Cbit ab.

Wie durch die erste Datenkante in Fig. 3 gezeigt ist, wird, falls der Zähler unmittelbar vor der negativen Kante des Erfassungspulses LP Null ist, der Wert 1 an den Ausgängen Do bis D3 des Speichers 15 in den Zähler 14 geladen, wobei dieser Wert 1 dem Fall entspricht, in welchem die Werte an den Eingängen Ao bis A3 des Speichers 15 0 sind. Mit anderen Worten, der Fall, in welchem der Zähler 14 die Sequenz wechselt, entspricht dem Fall, in welchem kein Wert geladen wird.

Falls die Phase der zweiten Datenkante nicht geschoben wird, siehe Mittelteil von Fig. 3, erreicht der Erfassungspuls LP die Stellung der dritten Reihe von Fig. 3 und der Zähler 14 wird bei der negativen Kante des Pulses LP vom Zustand 0 in den Zustand 1 gebracht, wie im vorhergehenden Beipsiel.

Falls die Phase der zweiten Datenkante in der Richtung verschoben und um zwei Perioden des Taktsignals Co vorgestellt wird, wie in Fig. 3 durch + 2 angezeigt ist, wird der Erfassungspuls LP ebenfalls verschoben, wie aus der ersten Reihe in Fig. 3 hervorgeht. Das heisst, an der negativen Kante des Erfassungspulses LP wird der Zähler 14 von 13 auf 15 geladen, wie in der zweiten Reihe von Fig. 3 dargestellt und wie im Beispiel, in welchem die Eingänge Ao bis A4 den Wert 13 in Fig. 2A annehmen, und die Phase des Bit-Taktsignals Cbit wird ebenfalls um eine Periode des Taktsignals Co erhöht, wie in der zweiten Reihe der Fig. 3 dargestellt ist. Falls die Phase der dritten Datenkante verschoben wird, um um vier Perioden des Taktsignals Co erhöht zu werden, durch +4 in Fig. 3 angezeigt', wird der Erfassungspuls LP wie in der ersten Reihe dieser Fig. 3 aufgezeichnet, verschoben. Das heisst, an der negativen Kante des Erfassungspulses LP wird der Zähler 14 von 12 auf 15 geladen, wie aus der ersten Reihe von Fig. 3 hervorgeht und wie im Beispiel, in welchem die Eingänge Ao bis A3 den Wert 3 in Fig. 2A annehmen, und die Phase des Taktsignals Cbit wird um zwei Perioden des Taktsignals Co erhöht, wie aus der ersten Reihe in Fig. 3 hervorgeht.

Falls die Phase der dritten Datenkante in der Richtung verschoben wird, um um 3 oder 4 Perioden des Taktsignals Co verzögert zu werden, in Fig. 3 durch -3 oder -4 angezeigt, wird infolge des Vorgangs, der ähnlich dem Beispiel ist, in welchem die Phase vorgestellt wird, die Phase des Taktsignals Cbit ebenfalls um eine oder zwei Perioden des Taktsignals Co verzögert, wie in der vierten oder fünften Reihe von Fig. 3 dargestellt ist. Das heisst, falls die Phasenverschiebung der Datenkante mehr als ±3 beträgt, wird die Phase des Taktsignals Cbit gleicher Art verschoben wie bei einer Phasenverschiebung um weniger als 2.

5

10

15

20

25

30

35

40

45

50

55

60

65

656 497

4

Gleicher Art zeigt der Speicherinhalt von Fig. 2A die Beziehung zwischen der Phasenverschiebung der Datenkante und derjenigen des Taktsignals, welche durch eine ausgezogene Linie A in der Darstellung von Fig. 4 eingezeichnet ist, wobei der Schwellwertabstand von ±2 wie darin gezeigt, entsteht.

Neben den Beziehungen gemäss Fig. 2A können auch die Beziehungen gemäss Fig. 2B und 2C verwendet werden. In Fig. 2B ist die Beziehung zwischen der Phasenverschiebung der Datenkante und des Taktsignals durch eine gestrichelte Linie B in Fig. 4 angedeutet, während die Beziehung gemäss Fig. 2 in Fig. 4 durch eine strichpunktierte Linie C eingezeichnet ist.

Es ist im Rahmen der Erfindung auch möglich, anstatt den Zähler 14 eine Mehrzahl von Flip-Flops mit beispielsweise je 4 Bits zu verwenden, wobei die 4 Bits-Flip-Flops auf entsprechende Weise mit dem Festwertspeicher 15 verbunden sind.

Im Beispiel gemäss Fig. 1 und in der obenerwähnten Variante ist es auch möglich, eine logische Schaltung, bestehend aus miteinander verbundenen Gattern, anstelle eines Festwertspeichers 15 zu verwenden.

Wie aus obiger Beschreibung hervorgeht, wird ein gewisser konstanter numerischer Wert nicht bedingungslos bei der Da-5 tenkante in den Zähler geladen, wie beim Stand der Technik, sondern der numerische Wert, der durch den Zustand des Ausganges des Zählers in diesem Zeitpunkt bestimmt wird. Dadurch kann die Ansprechcharakteristik des Taktsignals auf die Schwankungen der Datenkante leicht bestimmt werden und ein io Schwellwertabstand kann in der Charakteristik erscheinen, um die Erzeugung von ungewollten Schwankungen in den Taktsignalen, bedingt durch die feinen ungewollten Schwankungen durch Spitzenverschiebungen der Datenkante usw., kann vermieden werden, und es entsteht ein Schwungmoment, um eine 15 Ansprechcharakteristik zu erhalten, die ähnlich der Schaltung mit der analogen phasenstarren Schleife ist. Dadurch kann die Erzeugung von Takten mit extrem kurzen oder langen Perioden vermieden werden.

3 Blätter Zeichnungen

Claims (5)

1. 656 497

   2

   PATENTANSPRÜCHE

   1. Taktsignal-Generator für ein System zur Wiedergabe von Digitalinformation mit einer ersten Eingangsklemme zum Empfang von Eingabedaten, einer zweiten Eingangsklemme zum Empfang eines Referenz-Taktsignals, ersten Schaltungsmitteln, welche mit der ersten und der zweiten Eingangsklemme verbunden sind zum Empfang der Eingabedaten und des Referenz-Taktsignals, um ein der Flanke der Eingabedaten entsprechendes Steuersignal zu erzeugen, einem Zähler mit einem Takteingang, der zum Empfang des Referenz-Taktsignals an die zweite Eingangsklemme geschaltet ist, welcher Zähler Zählausgänge, um Zählausgangssignale zu erzeugen, und eine Ausgangsklemme, welche an die Zählausgänge des Zählers geschaltet ist, um ein den Zählausgangssignalen entsprechendes Bit-Taktsignal zu erzeugen, aufweist, dadurch gekennzeichnet, dass der Zähler (14) weiter Ladedateneingänge ((Lo, Li, L2, L3) und eine Ladeklemme (LD), welche mit den ersten Schaltungsmitteln verbunden ist, um das Steuersignal zu empfangen, aufweist, und dass zweite Schaltungsmittel (15) vorgesehen sind, um ein Ausgangsdatensignal, welches den Zählausgangssignalen des Zählers (14) entspricht, zu erzeugen, welche zweite Schaltungsmittel Dateneingänge (Ao, Ai, A2, A3), die mit den Zählausgängen (Qo, Qi, Q2, Q3) des Zählers (14) zum Empfang der Zählausgangssignale verbunden sind und Datenausgänge (Do, Di, D2, D3), welche mit den Ladedateneingängen (Lo, Li, L2, L3) des Zählers (14) verbunden sind, aufweisen, um Anfangsdaten als Antwort auf das Steuersignal (LP) dem Zähler zu liefern.
2. 2. Taktsignal-Generator nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Schaltungsmittel (15) das Ausgangsdatensignal erzeugen, welches aus einem von einer Anzahl von Werten besteht, wobei einer dieser Werte als Antwort auf irgendeinen von einer Anzahl von verschiedenen Werten des Zählausgangssignals und jeder der anderen dieser Werte als Antwort auf einen dem Zählausgangssignal entsprechenden Wert erzeugt wird.
3. 3. Taktsignal-Generator nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Schaltungsmittel (15) gebildet sind durch einen ROM-Speicher (15) mit Adresseneingängen (Ao, Ai, A2, A3), welche mit den Zählausgängen (Qo, Qi, Q2, Q3) des Zählers (14) verbunden sind, um die Zählausgangssignale zu empfangen und mit Speicherausgängen(Do, Di, D2, D3), die mit den Ladedateneingängen (Lo, Li, L2, L3) des Zählers (14) verbunden sind, um gespeicherte Daten als Anfangsdaten dem Zähler zu liefern.
4. 4. Taktsignal-Generator nach Anspruch 1, dadurch gekennzeichnet, dass die zweiten Schaltungsmittel (15) durch einen ROM-Speicher (15) gebildet sind, welcher gespeicherte Daten enthält, die aus Werten, welche für aufeinanderfolgende Werte des Zählausgangssignals des Zählers (14) gewechselt werden und aus einem Wert, welcher für aufeinanderfolgende Werte des Zählausgangssignals nicht gewechselt wird, wobei der Speicher Adresseneingänge (A0, Ai, A2, A3), welche mit den Zählausgängen (Qo, Qi, Q2, Q3) des Zählers (14) zum Empfang der Zählausgangssignale verbunden sind, und Speicherausgänge (Do, Di, D;, D3), welche mit den Ladedateneingängen (L0, Li, L2, L3) des Zählers verbunden sind, aufweist, wobei der Zähler die gespeicherten Daten als Anfangsdaten empfängt.
5. 5. Taktsignal-Generator nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Schaltungsmittel (11 - 13) einen ersten Flip-Flop (11), einen an den Ausgang des ersten Flip-Flops geschalteten zweiten Flip-Flop (12) und ein mit den Ausgängen beider Flip-Flops verbundenes Exklusiv-ODER-Gatter (13) sowie einen mit dem Ausgang des Exklusiv-ODER-Gatters verbundenen Zähler (14) aufweisen, wobei die erste Eingangsklemme (16) mit dem ersten Flip-Flop (11) verbunden ist, die zweite Eingangsklemme (17) mit dem ersten und dem zweiten Flip-Flop verbunden ist, und dass ein dritter Flip-Flop (20) vorgesehen ist, welcher ein Signal des Zählers (14) und die Eingangsdaten auf der ersten Eingangsklemme (16) empfängt.