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EP1010048A1 - Circuit de regulation de tension destine a supprimer un phenomene dit "latch-up" - Google Patents

Circuit de regulation de tension destine a supprimer un phenomene dit "latch-up"

Info

Publication number
EP1010048A1
EP1010048A1 EP98929294A EP98929294A EP1010048A1 EP 1010048 A1 EP1010048 A1 EP 1010048A1 EP 98929294 A EP98929294 A EP 98929294A EP 98929294 A EP98929294 A EP 98929294A EP 1010048 A1 EP1010048 A1 EP 1010048A1
Authority
EP
European Patent Office
Prior art keywords
voltage
terminal
regulated
transistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP98929294A
Other languages
German (de)
English (en)
Other versions
EP1010048B1 (fr
Inventor
Antonio Martino Ponzetta
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EM Microelectronic Marin SA
Original Assignee
EM Microelectronic Marin SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EM Microelectronic Marin SA filed Critical EM Microelectronic Marin SA
Priority to EP98929294A priority Critical patent/EP1010048B1/fr
Publication of EP1010048A1 publication Critical patent/EP1010048A1/fr
Application granted granted Critical
Publication of EP1010048B1 publication Critical patent/EP1010048B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Definitions

  • the present invention relates to a voltage regulation circuit intended to regulate a voltage disturbed by a phenomenon known as "latch-up".
  • FIG. 1A A circuit of this type is described in the document GB 2 298 939, and is represented in FIG. 1A of the present description.
  • This circuit includes a control transistor Ql connected in series between an input terminal I and an output terminal 0, and an output voltage detector D consisting of two resistors Ra and Rb connected in series between the output terminal 0 and the mass of the circuit.
  • a voltage corresponding to the output voltage detected by the detector D is compared to a reference voltage E3 by an operational amplifier AO, and the output voltage of the latter is applied to the base terminal of a transistor Q2.
  • a base current of the control transistor Ql can be controlled by the output voltage of the operational amplifier AO, via the transistor Q2, so that the impedance of the control transistor Ql is controlled to provide a predetermined voltage at output terminal O.
  • a problem encountered during the operation of such a circuit lies in the involuntary appearance of so-called "latch-up" phenomena which occur in an electronic component of the circuit, following external disturbances such as the supply of an electrical voltage, an electric current or radiation.
  • latch-up is commonly used to refer to any phenomenon occurring in an integrated circuit following external disturbances such as the supply of a voltage, current or radiation.
  • devices for detecting the "latch-up" phenomenon in a substrate and, in particular, devices analyzing a current liable to be disturbed by said phenomenon.
  • a device of this type is described in the Japanese patent application published under No. 5,326,825 in the name of FUNAI ELECTRIC CO LTD, and is represented in FIG. 1B of the present description.
  • This device comprises an integrated circuit ICI at a first terminal of which a supply voltage Vdd is supplied, by means of a bipolar transistor T1, and to the second terminal of which is connected a resonant circuit consisting of a resistor R3 and of a capacitor C3.
  • An integrated detection circuit IC2 comprises a ground terminal, a first terminal on which the supply voltage Vdd is supplied, and a second terminal connected to said resonant circuit as well as to the base terminal of a bipolar transistor T2 by a resistance R2.
  • the base terminal of the transistor T1 is connected to the collector terminal of the transistor T2 by a resistor Ri, and the emitter terminal of the transistor T2 is grounded.
  • An advantage of the circuit according to the present invention is to provide a voltage regulation circuit having a slightly complex structure, which makes it cheap.
  • Another advantage of the circuit according to the present invention is to provide a circuit comprising voltage comparison means at the input of which the regulated voltage is supplied, these means being arranged so as to define two voltage thresholds capable of being predetermined for meet user requirements.
  • FIGS. 1A and 1B already cited represent two voltage regulation circuits according to the prior art; - Figure 2 shows a preferred embodiment of a voltage regulation circuit according to the present invention; Figure 3 shows in detail the preferred embodiment of the detection means of the circuit of Figure 2; FIG. 4 represents the relationship between three voltages present in the voltage regulation circuit according to the preferred embodiment of the present invention; and - Figures 5A and 5B show the timing diagrams of the regulated voltage and the signal supplied by the voltage regulation circuit according to the preferred embodiment of the present invention.
  • FIG. 2 represents a preferred embodiment of a circuit 1 according to the present invention.
  • Circuit 1 comprises an input terminal I and an output terminal 0 from which a regulated voltage Vreg must be supplied, the voltage Vreg being supplied so as to be substantially equal to a voltage level Vo.
  • the circuit 1 also comprises a bipolar transistor 2, two capacitors 3 and 9, a resistor 5, a Zener diode 6, and voltage detection means 11.
  • the bipolar transistor 2 typically comprises a collector terminal C, a terminal d emitter E and a base terminal B, terminals C and E being connected respectively to terminals I and 0.
  • Resistor 5 is connected between terminal B and terminal C of transistor 2.
  • the Zener diode 6 is arranged so that 'it provides a voltage having a value chosen so as to form the voltage level Vo on the output terminal 0.
  • Capacitors 3 and 9 are connected between input terminal I and ground, and between output terminal 0 and ground, respectively. Those skilled in the art will note that the capacitor 3 is conventionally used as a deworming capacitor, and that the capacitor 9 is conventionally used as a smoothing and / or deworming capacitor. The capacitor 3 is only used as an improvement in the present invention, and therefore does not have any limiting nature for the present invention.
  • the means 11 comprise an input terminal connected to terminal 0, so as to receive the input voltage Vreg, a ground terminal, and an output terminal connected to terminal B, so as to output a voltage of Vres control to control the transistor 2.
  • the means 11 are arranged so that they detect if the voltage Vreg is disturbed by a "latch-up" phenomenon and, if necessary, command an initialization of this voltage at its voltage level initial Vo, as explained in more detail below. Indeed, following numerous experiments, the applicant of the present invention has found that one of the most effective solutions for eliminating a "latch-up" phenomenon in an integrated circuit consists in bringing the level of the voltage to the ground potential. power supply to the integrated circuit disturbed by said phenomenon, for a sufficient time for this circuit to drop below a certain voltage threshold.
  • the voltage regulation circuit comprises voltage detection means which, following a "latch-up" type disturbance, bring the regulated voltage to ground potential, which has the effect of remove this disturbance.
  • FIG. 3 shows in detail the preferred embodiment of the means 11, according to the present invention.
  • the means 11 comprise reference voltage supply means 20 for supplying a reference voltage Vref from the voltage Vreg, a voltage divider 21 intended to supply two corrected regulated voltages Vreg 'and Vreg "from the regulated voltage Vreg, two voltage comparators 23 and 22 for comparing the voltage Vref with the voltages Vreg 'and Vreg ", respectively, and control means 24 for supplying, if necessary, the voltage Vres capable of controlling the transistor 2, and of regulating the voltage Vreg.
  • the means 20 comprise an input terminal connected to the input terminal of the means 11 (that is to say to the terminal 0), so that the means 20 receive the input voltage Vreg, a ground terminal connected to ground, and an output terminal connected to comparators 22 and 23, so that the means 20 provide the output voltage Vref.
  • the means 20 are known in the art, see for example the articles "CMOS Analog Integrated Circuits Based on Weak Inversion Operation", by E. Vittoz et al, IEEE Journal of Solid States Circuits, vol. SC-12, No. 3, June 1977, and "CMOS Voltage References Using Latéral Bipolar Transistors ", by M. Degrauwe et al, IEEE Journal of Solid States Circuits, vol. SC-20, No 6, December 1985.
  • FIG. 4 represents a curve 31 corresponding to the relationship between the voltage Vref and the voltage Vreg.
  • the means 20 are arranged so that, for a value of the input voltage Vreg greater than 1.5 V, the output voltage Vref is substantially equal to a voltage threshold Vr 'of the order of 1.2 V, and that there is a voltage plateau on which the voltage Vref is substantially equal to a voltage threshold Vr ", for low values of the voltage Vreg.
  • a first voltage level A'Vr ' is defined as the voltage level below which a latch-up phenomenon is supposed to occur.
  • a second voltage level A "Vr” is also defined as the voltage level below which a "latch-up” phenomenon is suppressed.
  • the voltage levels A'Vr 'and A “Vr” are predetermined values according to specificities specific to the requirements of the user.
  • the voltage divider 21 is formed by a resistive bridge consisting of three resistors 25, 26 and 27 connected in series between the output terminal 0 and the ground.
  • the connection point between the two resistors 26 and 27 is connected to a first input of the comparator 23, so as to supply the input voltage Vreg '.
  • This voltage is, by definition, proportional to the voltage Vreg, the proportionality ratio, referenced by A ', being predetermined and dependent on the values of the resistors 27, 26 and 25.
  • FIG. 4 represents a curve 32 corresponding to the relationship between the voltage Vreg 'and the voltage Vreg.
  • connection point between the two resistors 25 and 26 is connected to a first input of the comparator 22, so as to supply the input voltage Vreg ".
  • This voltage is, by definition, proportional to the voltage Vreg, the proportionality ratio, referenced by A ", being predetermined and dependent on the values of resistors 25, 26 and 27.
  • FIG. 4 represents a curve 33 corresponding to the relationship between the voltage Vreg" and the voltage Vreg.
  • Each comparator 23, 22 comprises a first input terminal on which is supplied a corrected regulated voltage Vreg ', Vreg ", respectively, as described above, and a second input terminal on which is supplied the voltage Vref , as also described above.
  • the comparator 23 compares the voltage Vreg 'with the voltage Vref, while the comparator 22 compares the voltage Vreg "with the voltage Vref.
  • Each comparator 22, 23 further comprises an output terminal connected to a respective input terminal of the control means 24.
  • the control means 24 further comprise an output terminal serving as an output terminal of the means 11, so as to switch the voltage Vres, when one of the comparators 22, 23 switches, which controls the regulation of the voltage Vreg, as will be described in more detail.
  • the means 24 can be formed by a flip-flop known per se to those skilled in the art, and arranged so that it switches to output a logic voltage level low enough to bring the transistor 2 into a blocked state, or a logic voltage level high enough to bring transistor 2 into a conductive state, these two logic levels being designated “0L” and "IL", respectively.
  • the operation of circuit 1 according to the present invention will be explained with reference to Figures 5A and 5B.
  • FIGS. 5A and 5B schematically represent timing diagrams of the voltages Vreg and Vres present in the circuit 1, respectively.
  • the voltage Vreg is substantially equal to the voltage level Vo, and the voltage detection means 11 output a logic level "IL” as voltage Vres. Consequently, the transistor 2 is kept in a conductive state, so that the voltage between its base and emitter terminals subtracted from the voltage across the terminals of the Zener diode 6 is equal to the voltage level Vo.
  • a "latch-up" phenomenon is therefore declared responsible for the loss of control over the Vreg voltage.
  • the voltage Vreg' (curve 32) becomes lower than the voltage threshold Vr '(curve 31), which causes the switching of the comparator 23.
  • the means 24 advantageously bring the voltage Vres to "0L", this logic level being sufficient to block the transistor 2.
  • the integrated circuit under the influence of the "latch-up” phenomenon is not therefore more supplied under the voltage level Vo. This has the effect of significantly lowering the voltage Vreg and, consequently, the voltage Vref.

Landscapes

  • Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
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  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
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Description

CIRCUIT DE REGULATION DE TENSION DESTINE A SUPPRIMER UN PHENOMENE DIT "LATCH-UP"
La présente invention concerne un circuit de régulation de tension destinée à réguler une tension perturbée par un phénomène dit "latch-up".
Il existe dans l'art antérieur de nombreux circuits de régulation de tension.
Un circuit de ce type est décrit dans le document GB 2 298 939, et est représenté à la figure 1A de la présente description. Ce circuit comprend un transistor de commande Ql connecté en série entre une borne d'entrée I et une borne de sortie 0, et un détecteur de tension de sortie D constitué de deux résistances Ra et Rb connectées en série entre la borne de sortie 0 et la masse du circuit .
Une tension correspondant à la tension de sortie détectée par le détecteur D est comparée à une tension de référence E3 par un amplificateur opérationnel AO, et la tension de sortie de ce dernier est appliquée à la borne de base d'un transistor Q2. Ainsi, un courant de base du transistor de commande Ql peut être commandé par la tension de sortie de l'amplificateur opérationnel AO, par l'intermédiaire du transistor Q2 , de sorte que l'impédance du transistor de commande Ql est commandée pour fournir une tension prédéterminée à la borne de sortie O.
Un problème rencontré lors du fonctionnement d'un tel circuit réside dans l'apparition involontaire de phénomènes dits "latch-up" qui se produisent dans un composant électronique du circuit, suite à des perturbations externes telle que la fourniture d'une tension électrique, d'un courant électrique ou d'un rayonnement .
On désigne communément par phénomène "latch-up" tout phénomène se produisant dans un circuit intégré suite à des perturbations externes telles que la fourniture d'une tension, d'un courant ou d'un rayonnement. Il existe dans 1 ' art antérieur de nombreux dispositifs pour détecter le phénomène "latch-up" dans un substrat et, en particulier, des dispositifs analysant un courant susceptible d'être perturbé par ledit phénomène. Un dispositif de ce type est décrit dans la demande de brevet japonais publiée sous le No 5 326 825 au nom de FUNAI ELECTRIC CO LTD, et est représenté dans la figure 1B de la présente description. Ce dispositif comprend un circuit intégré ICI à une première borne duquel est fournie une tension d'alimentation Vdd, par l'intermédiaire d'un transistor Tl bipolaire, et à la seconde borne duquel est connecté un circuit résonant constitué d'une résistance R3 et d'un condensateur C3. Un circuit intégré IC2 de détection comprend une borne de masse, une première borne sur laquelle est fournie la tension d'alimentation Vdd, et une seconde borne connectée audit circuit résonnant ainsi qu'à la borne de base d'un transistor T2 bipolaire par une résistance R2. La borne de base du transistor Tl est connectée à la borne de collecteur du transistor T2 par une résistance Ri, et la borne d'émetteur du transistor T2 est mise à la masse.
Dans le dispositif décrit ci-dessus en relation avec la figure 1B, s'il se produit un phénomène "latch-up", une chute notable de la tension d'alimentation Vdd est détectée par le circuit intégré IC2. Dans ce cas, les transistors Tl et T2 sont bloqués, et la tension alimentant le circuit intégré ICI est interrompue, ce qui initialise ce circuit. Par suite, le circuit intégré ICI fonctionne à nouveau normalement. Toutefois, ces dispositifs ont des structures complexes, et nécessitent un grand nombre de composants électroniques pour réaliser les fonctions de détection et de régulation.
Un objet de la présente invention est de prévoir un circuit de régulation de tension destiné à supprimer un phénomène "latch-up" inopportun. Un autre objet de la présente invention est de prévoir un tel circuit répondant aux critères de coût et de simplicité.
Ces objets, ainsi que d'autres, sont atteints par le circuit de régulation de tension selon la revendication 1. Un avantage du circuit selon la présente invention est de fournir un circuit de régulation de tension ayant une structure peu complexe, ce qui le rend bon marché.
Un autre avantage du circuit selon la présente invention est de fournir un circuit comprenant des moyens de comparaison de tension à 1 ' entrée desquels est fournie la tension régulée, ces moyens étant agencés de manière à définir deux seuils de tension susceptibles d'être prédéterminés pour répondre aux exigences de l'utilisateur.
Ces objets, caractéristiques et avantages, ainsi que d'autres, de la présente invention apparaîtront plus clairement à la lecture de la description détaillée d'un mode de réalisation préféré de l'invention, donné à titre d'exemple uniquement, en relation avec les figures jointes, parmi lesquelles : les figures 1A et 1B déjà citées représentent deux circuits de régulation de tension selon l'art antérieur; - la figure 2 représente un mode de réalisation préféré d'un circuit de régulation de tension selon la présente invention; la figure 3 représente de façon détaillée le mode de réalisation préféré des moyens de détection du circuit de la figure 2 ; la figure 4 représente la relation entre trois tensions présentes dans le circuit de régulation de tension selon le mode de réalisation préféré de la présente invention; et - les figures 5A et 5B représentent les chronogrammes de la tension régulée et du signal fourni par le circuit de régulation de tension selon le mode de réalisation préféré de la présente invention. La figure 2 représente un mode de réalisation préféré d'un circuit 1 selon la présente invention.
Le circuit 1 comprend une borne d'entrée I et une borne de sortie 0 de laquelle une tension régulée Vreg doit être fournie, la tension Vreg étant fournie de manière à être sensiblement égale à un niveau de tension Vo. Le circuit 1 comprend en outre un transistor bipolaire 2, deux condensateurs 3 et 9, une résistance 5, une diode Zener 6, et des moyens de détection de tension 11. Le transistor bipolaire 2 comprend typiquement une borne de collecteur C, une borne d'émetteur E et une borne de base B, les bornes C et E étant connectées respectivement aux bornes I et 0. La résistance 5 est connectée entre la borne B et la borne C du transistor 2. La diode Zener 6 est agencée de sorte qu'elle fournit une tension ayant une valeur choisie de manière à former le niveau de tension Vo sur la borne de sortie 0.
Les condensateurs 3 et 9 sont connectés entre la borne d'entrée I et la masse, et entre la borne de sortie 0 et la masse, respectivement. L'homme de l'art notera que le condensateur 3 est classiquement utilisé en tant que condensateur de déparasitage, et que le condensateur 9 est classiquement utilisé en tant que condensateur de lissage et/ou de déparasitage. Le condensateur 3 n'est utilisé qu'à titre de perfectionnement dans la présente invention, et ne présente donc pas de caractère limitatif pour la présente invention.
Les moyens 11 comprennent une borne d'entrée connectée à la borne 0, de façon à recevoir en entrée la tension Vreg, une borne de masse, et une borne de sortie connectée à la borne B, de façon à fournir en sortie une tension de commande Vres pour commander le transistor 2. Les moyens 11 sont agencés de sorte qu'ils détectent si la tension Vreg est perturbée par un phénomène "latch-up" et, le cas échéant, commandent une initialisation de cette tension à son niveau de tension initial Vo, comme cela est expliqué de façon plus détaillée ci-après. En effet, suite à de nombreuses expérimentations, la demanderesse de la présente invention a constaté qu'une des solutions les plus efficaces pour supprimer un phénomène "latch-up" dans un circuit intégré consiste à amener au potentiel de masse le niveau de la tension d'alimentation du circuit intégré perturbé par ledit phénomène, pendant une durée suffisante pour que ce circuit chute en-dessous d'un certain seuil de tension.
A cet effet, le circuit de régulation de tension selon la présente invention comprend des moyens de détection de tension qui, suite à une perturbation de type "latch-up", amènent au potentiel de masse la tension régulée, ce qui a pour effet de supprimer cette perturbation . La figure 3 représente de façon détaillée le mode de réalisation préféré des moyens 11, selon la présente invention.
Les moyens 11 comprennent des moyens de fourniture de tension de référence 20 pour fournir une tension de référence Vref à partir de la tension Vreg, un diviseur de tension 21 destiné à fournir deux tensions régulées corrigées Vreg' et Vreg" à partir de la tension régulée Vreg, deux comparateurs de tension 23 et 22 pour comparer la tension Vref aux tensions Vreg' et Vreg", respectivement, et des moyens de commande 24 pour fournir, le cas échéant, la tension Vres susceptible de commander le transistor 2, et de réguler la tension Vreg.
Les moyens 20 comprennent une borne d'entrée connectée à la borne d'entrée des moyens 11 (c'est-à-dire à la borne 0) , de sorte que les moyens 20 reçoivent en entrée la tension Vreg, une borne de masse connectée à la masse, et une borne de sortie connectée aux comparateurs 22 et 23, de sorte que les moyens 20 fournissent en sortie la tension Vref. Les moyens 20 sont connus dans la technique, voir par exemple les articles "CMOS Analog Integrated Circuits Based on Weak Inversion Opération" , de E. Vittoz et al, IEEE Journal of Solid States Circuits, vol. SC-12, No. 3, Juin 1977, et "CMOS Voltage Références Using Latéral Bipolar Transistors", de M. Degrauwe et al, IEEE Journal of Solid States Circuits, vol. SC-20, No 6, décembre 1985.
On rappelle brièvement le fonctionnement de moyens en se référant à la figure 4. La figure 4 représente une courbe 31 correspondant à la relation entre la tension Vref et la tension Vreg. Dans cet exemple, les moyens 20 sont agencés de sorte que, pour une valeur de la tension d'entrée Vreg supérieure à 1,5 V, la tension de sortie Vref est sensiblement égale à un seuil de tension Vr ' de l'ordre de 1,2 V, et qu'il existe un palier de tension sur lequel la tension Vref est sensiblement égale à un seuil de tension Vr", pour de faibles valeurs de la tension Vreg. On définit un premier niveau de tension A'Vr' comme le niveau de tension au-dessous duquel un phénomène "latch-up" est supposé se produire. Autrement dit, quand la tension Vreg chute notablement, un phénomène "latch-up" est supposé responsable de cette chute, dès que la tension Vreg devient inférieure à A'Vr'. On définit également un second niveau de tension A"Vr" comme le niveau de tension au-dessous duquel un phénomène "latch-up" est supprimé. Autrement dit, lors d'une chute de la tension Vreg, comme cela est le cas quand il se produit un phénomène "latch- up", cette perturbation est supprimée, dès que la tension Vreg devient inférieure à A"Vr" . Les niveaux de tension A'Vr' et A"Vr" sont des valeurs prédéterminées selon des spécificités propres aux exigences de l'utilisateur.
Dans le mode de réalisation préféré représenté en figure 3, le diviseur de tension 21 est formé par un pont résistif constitué de trois résistances 25, 26 et 27 montées en série entre la borne de sortie 0 et la masse. Le point de raccordement entre les deux résistances 26 et 27 est connecté à une première entrée du comparateur 23, de façon à fournir en entrée la tension Vreg' . Cette tension est, par définition, proportionnelle à la tension Vreg, le rapport de proportionnalité, référencé par A' , étant prédéterminé et dépendant des valeurs des résistances 27, 26 et 25. A titre illustratif, la figure 4 représente une courbe 32 correspondant à la relation entre la tension Vreg' et la tension Vreg. Le point de raccordement entre les deux résistances 25 et 26 est connecté à une première entrée du comparateur 22, de façon à fournir en entrée la tension Vreg" . Cette tension est, par définition, proportionnelle à la tension Vreg, le rapport de proportionnalité, référencé par A", étant prédéterminé et dépendant des valeurs des résistances 25, 26 et 27. A titre illustratif, la figure 4 représente une courbe 33 correspondant à la relation entre la tension Vreg" et la tension Vreg.
Chaque comparateur 23, 22 comprend une première borne d'entrée sur laquelle est fournie une tension régulée corrigée Vreg', Vreg", respectivement, comme cela est décrit ci-dessus, et une seconde borne d'entrée sur laquelle est fournie la tension Vref, comme cela est également décrit ci-dessus. Ainsi, le comparateur 23 compare la tension Vreg' à la tension Vref, tandis que le comparateur 22 compare la tension Vreg" à la tension Vref. Chaque comparateur 22, 23 comprend en outre une borne de sortie connectée à une borne d'entrée respective des moyens de commande 24.
Les moyens de commande 24 comprennent en outre une borne de sortie servant de borne de sortie des moyens 11, de façon à commuter la tension Vres , quand l'un des comparateurs 22, 23 commute, ce qui commande la régulation de la tension Vreg, comme cela va être décrit de façon plus détaillée. Les moyens 24 peuvent être formés par une bascule connue en soi de l'homme de l'art, et agencée de sorte qu'elle commute pour fournir en sortie un niveau logique de tension suffisamment bas pour amener le transistor 2 dans un état bloqué, ou un niveau logique de tension suffisamment élevé pour amener le transistor 2 dans un état conducteur, ces deux niveaux logiques étant désignés "0L" et "IL", respectivement. Le fonctionnement du circuit 1 selon la présente invention va être expliqué en se référant aux figures 5A et 5B.
Les figures 5A et 5B représentent de façon schématique des chronogrammes des tensions Vreg et Vres présentes dans le circuit 1, respectivement .
Quand le circuit 1 fonctionne normalement, c'est-à- dire quand il n'est pas perturbé par un phénomène "latch- up", la tension Vreg est sensiblement égale au niveau de tension Vo, et les moyens de détection de tension 11 fournissent en sortie un niveau logique "IL" comme tension Vres. En conséquence, le transistor 2 est maintenu dans un état conducteur, de sorte que la tension entre ses bornes de base et d'émetteur soustraite à la tension aux bornes de la diode Zener 6 est égale au niveau de tension Vo .
Considérons, à un instant tl, qu'une perturbation apparaît de telle sorte que la tension Vreg commence à chuter notablement au-dessous du niveau de tension Vo . Cette chute se poursuit jusqu'à un instant t2 où la tension Vreg atteint le niveau de tension A'Vr', puis devient inférieure à ce niveau.
Un phénomène "latch-up" est dès lors déclaré responsable de la perte de contrôle sur la tension Vreg. Comme cela est représenté en figure 4, quand la tension Vreg devient inférieure au niveau de tension A'Vr', la tension Vreg' (courbe 32) devient inférieure au seuil de tension Vr ' (courbe 31), ce qui entraîne la commutation du comparateur 23. Comme le comparateur 23 commute, les moyens 24 amènent avantageusement la tension Vres à "0L", ce niveau logique étant suffisant pour bloquer le transistor 2. Le circuit intégré sous l'emprise du phénomène "latch-up" n'est donc plus alimenté sous le niveau de tension Vo . Ceci a pour effet de faire chuter notablement la tension Vreg et, par conséquent, la tension Vref.
Cette ' chute se poursuit jusqu'à un instant t3 où la tension Vreg atteint le niveau de tension A"Vr", puis devient inférieure à ce niveau. Le phénomène "latch-up" responsable de la perturbation de la tension Vreg en dessous du niveau de tension Vo à l'instant t2 est dès lors supprimé. Comme cela est représenté en figure 4, quand la tension Vreg devient inférieure au niveau de tension A"Vr" , la tension Vreg" (courbe 33) devient inférieure au seuil de tension Vr" (courbe 31) , ce qui entraîne la commutation du comparateur 22. Comme le comparateur 22 commute, les moyens 24 amènent avantageusement la tension Vres au niveau logique "IL". Comme ce niveau logique est suffisant pour rendre conducteur le transistor 2, la tension entre ses bornes de base et d'émetteur augmentée de la tension aux bornes de la diode Zener 6 est à nouveau égale, à un instant t4, au niveau de tension Vo . Le fonctionnement du circuit 1 redevient donc normal, jusqu'à ce qu'un phénomène "latch- up" perturbe à nouveau le circuit 1, et que la situation semblable à celle de l'instant tl se répète.
Il va de soi pour l'homme de l'art que la description détaillée ci-dessus peut subir diverses modifications sans sortir du cadre de la présente invention. Comme variante de réalisation, on peut utiliser d'autres moyens de fourniture de tension constante que la diode Zener.

Claims

REVENDICATIONS
1. Circuit de régulation de tension (1) pour fournir une tension régulée (Vreg) ayant un niveau prédéterminé, ce circuit pouvant détecter un phénomène "latch-up" perturbant ladite tension, supprimer ce phénomène et rétablir la tension audit niveau prédéterminé, ce circuit comportant une borne d'entrée (I) et une borne de sortie
(0) de laquelle est fournie la tension régulée (Vreg) , ce circuit comprenant un transistor bipolaire (2) dont la borne de collecteur (C) est connectée à ladite borne d'entrée (I), et dont la borne d'émetteur (E) est connectée à ladite borne de sortie (0) , une résistance (5) connectée entre la borne de collecteur (C) et la borne de base (B) dudit transistor (2), des moyens (6) pour fournir une tension sensiblement constante sur la borne de base dudit transistor (2), et des moyens de détection de tension (11) comprenant : des moyens de fourniture de tension de référence (20) destinés à fournir une tension de référence à partir de la tension régulée, ces moyens comportant une borne d'entrée connectée à la borne d'entrée desdits moyens de détection de tension (11) , une borne de masse connectée à la borne de masse desdits moyens de détection de tension (11) , et une borne de sortie de laquelle est fournie la tension de référence susceptible d'être sensiblement égale à des premier et second seuils de tension, en fonction de la valeur de la tension régulée, ces premier et second seuils correspondant auxdits premier et second niveaux de tension prédéterminés, respectivement; un diviseur de tension (21) pour fournir des première et seconde tensions régulées corrigées en fonction de ladite tension régulée, ce diviseur comportant une borne d'entrée connectée à la borne d'entrée desdits moyens de détection de tension (11) , une borne de masse connectée à la borne de masse desdits moyens de détection de tension (11) , et des première et seconde bornes de sortie desquelles sont fournies les première et seconde tensions régulées corrigées, respectivement; un premier comparateur de tension (23) destiné à comparer la première tension régulée corrigée au premier seuil de la tension de référence, ce comparateur (23) comportant une première borne d'entrée connectée à la borne de sortie des moyens de fourniture de tension de référence (20), une seconde borne d'entrée connectée à la première borne de sortie dudit diviseur de tension (21) , et une borne de sortie; ce comparateur (23) étant agencé de sorte qu'il commute quand la première tension régulée corrigée devient inférieure audit premier seuil de la tension de référence; un second comparateur de tension (22) destiné à comparer la seconde tension régulée corrigée au second seuil de la tension de référence, ce comparateur (22) comportant une première borne d'entrée connectée à la borne de sortie des moyens de fourniture de tension de référence (20), une seconde borne d'entrée connectée à la seconde borne de sortie dudit diviseur de tension (21) , et une borne de sortie; ce comparateur (22) étant agencé de sorte qu'il commute quand la seconde tension régulée corrigée devient inférieure audit second seuil de la tension de référence; - des moyens de commande (24) pour commander la commutation dudit transistor (2) à l'état bloqué ou à l'état conducteur, ces moyens (24) comprenant des première et seconde bornes d'entrée connectées aux bornes de sortie des premier et second comparateurs de tension (23, 22), respectivement, et une borne de sortie connectée à ladite borne de sortie des moyens de détection de tension (11) , ces moyens de commande (24) étant agencés de sorte que le transistor (2) est dans l'état bloqué quand une perturbation amène ladite tension régulée à chuter en- dessous d'un premier niveau de tension prédéterminé, niveau en-dessous duquel un phénomène "latch-up" est défini responsable de cette perturbation, la commutation dudit transistor (2) à l'état bloqué amenant ladite tension régulée vers le potentiel de masse, et que le transistor (2) est dans l'état conducteur, quand ladite tension régulée est sensiblement égale au niveau prédéterminé, c'est-à-dire supérieure au premier niveau de tension, ou quand elle est inférieure à un second niveau de tension prédéterminé, niveau en-dessous duquel le phénomène "latch-up" est supprimé.
2. Circuit de détection et de régulation de tension (1) selon la revendication 1, caractérisé en ce que ledit diviseur de tension (21) comprend en outre trois résistances (25, 26, 27) connectées en série, de sorte qu'elles réalisent un pont résistif fournissant en sortie les première et seconde tensions régulées corrigées.
3. Circuit de détection et de régulation de tension (1) selon la revendication 1, caractérisé en ce que les moyens de fourniture de tension (6) sont constitués d'une diode Zener.
4. Circuit de régulation de tension (1) selon la revendication 1, caractérisé en ce qu'il comprend en outre un premier condensateur (3) connecté entre ladite borne d'entrée (I) dudit circuit (1) et la masse, ce condensateur étant agencé en tant que condensateur de déparasitage .
5. Circuit de régulation de tension (1) selon la revendication 1, caractérisé en ce qu'il comprend en outre un second condensateur (9) connecté entre ladite borne de sortie (0) dudit circuit (1) et la masse, ce condensateur étant agencé en tant que condensateur de déparasitage et de lissage.
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