[go: up one dir, main page]

EP0718849B1 - Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante - Google Patents

Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante Download PDF

Info

Publication number
EP0718849B1
EP0718849B1 EP95402820A EP95402820A EP0718849B1 EP 0718849 B1 EP0718849 B1 EP 0718849B1 EP 95402820 A EP95402820 A EP 95402820A EP 95402820 A EP95402820 A EP 95402820A EP 0718849 B1 EP0718849 B1 EP 0718849B1
Authority
EP
European Patent Office
Prior art keywords
word
line
memory
cell
writing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP95402820A
Other languages
German (de)
English (en)
Other versions
EP0718849A1 (fr
Inventor
Maxence Aulas
Alessandro Brigati
Nicolas Demange
Marc Guedj
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, SGS Thomson Microelectronics SA, SGS Thomson Microelectronics Inc filed Critical STMicroelectronics SA
Publication of EP0718849A1 publication Critical patent/EP0718849A1/fr
Application granted granted Critical
Publication of EP0718849B1 publication Critical patent/EP0718849B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Definitions

  • the present invention relates to memories not electrically programmable and erasable volatiles.
  • EEPROM memories are everything particularly concerned. However, the invention is applicable to memories of different technology but in which similar problems arise pose.
  • EEPROM memories use, for data recording, storage of charges electrics on a floating transistor gate.
  • the floating gate transistor can be rendered conductor by applying a read voltage to a control grid. According to the quantity of charges stored on the floating grid, the setting threshold transistor conduction varies, and it's this variation of the threshold which makes it possible to determine whether the transistor is deleted or programmed.
  • the data is read by bringing the control grid to a potential of reference determined.
  • This reference potential is chosen substantially in the middle of the interval between the transistor conduction threshold voltage programmed and the turn-on threshold voltage of an erased transistor. So if the transistor is programmed it will be made conductive by the application of reference potential on its floating grid; if he is deleted it will not be made conductive.
  • the quantities of electrical charges stored on the floating gate are difficult to control, and on the other hand, the sustainability of the storage of these charges are not well controlled.
  • the tensions of conduction thresholds change over time. They change in particular according to the number of write or erase cycles performed in the memory.
  • the invention provides a solution to avoid risks of excessive degradation of information stored in a cell.
  • This solution consists in the use of an original sequence of operations during a step of writing a word in the memory.
  • This sequence includes a systematic check information contained in other words of a memory line when writing a word contained in this line, and a rewrite systematic words of this line where a degradation information appears.
  • we prefer to act on a byte rather only on a whole word if a word in an architecture retained contains several bytes.
  • the number of reference values is three. But we can only do two readings, especially if we discover that a sense of degradation is preponderant over another. This is in especially the case when reading with a value central first and where, depending on the state read, we knows that degradation can only come from a only way.
  • a writing i.e. more usually a modification of cells, involving an erasure or rather an erasure followed by a programming of the cells of a word
  • a step of checking the status of other cells in the line If there is no problem (the concordance of results of the three readings indicates that there is no excessive deterioration of the state of the cells of the line), the word writing step is performed.
  • the triple reading in relation to reference potentials different to detect the problem, and the nature and the place of degradation (risk of loss information on a deleted cell or on the contrary on a programmed cell); then we rewrite the defective cell, preferably a whole byte of cells where this faulty cell is located. And the word to write is preferably written during this rewrite.
  • the read reference values are potentials applied to the control grid, and the reading is sort of a comparison between these potentials and a conduction threshold voltage of the transistor cleared or programmed; but we will understand that these reference values can be other voltages or reference currents, depending on the technology and circuitry used for memory cells. In particular, these may be tensions applied to the drains and sources of cell floating gate transistors.
  • the central reference potential corresponds preferably substantially in the middle of the interval between the conduction thresholds of a cell that comes to be deleted and a cell that has just been programmed.
  • Auxiliary reference values are chosen so as to detect a determined degree of degradation information, as will be explained later.
  • the invention has also for an electric memory programmable comprising means for effecting successively three readings of cells in a row (part or the whole line), before each entry of a word from this line, the three readings being performed using three reference potentials different.
  • FIG. 1 A conventional network arrangement of EEPROM memory is shown in Figure 1.
  • Each cell has a TGF floating gate transistor and a control transistor TC.
  • the gate transistor floating at its source connected to a source line LS, which can be common to the whole network. It has its drain connected to the source of the control transistor and its control grid connected to a GC line common to all transistors of the same line.
  • the drain of control transistor TC is connected to a bit line LB common to all the transistors of the same column.
  • the control gate of the control transistor TC is connected to an LC selection line common to all the transistors of the same line.
  • the source lines of the cells of the same byte are connected to a source line LSO byte common.
  • Figure 1 shows two bytes. LSO byte source lines are controllable individually by a decoder.
  • the programming of the cell located at intersection of a row and a column has applying a voltage of approximately -8 volts on the GC line (so on the grid of gate transistors floating) and +5 volts or 0 volts on the drain according to the transistor is selected for writing or no.
  • the resulting potential difference between grid and drain is either 13 volts for the cell selected (which is enough to write it), or 8 volts only for the other cells of the line (which is not enough).
  • a multi-bit word is written in a group of cells (previously erased) by putting 0 volts or 5 volts on the lines of the different cells in the group, depending on the bit value of the word.
  • State-of-the-art decoders can already allow simultaneous writing of different cells of a group by imposing adequate tensions across the bit lines of the word.
  • an erasure or a programming a transistor slightly changes the state of the floating gate of the other transistors of the same line.
  • the curves in Figure 2 represent a typical variation of activation threshold voltages conduction of a floating gate transistor of a EEPROM memory.
  • the evolution of the threshold voltage VTeff (transistor cleared) and the threshold voltage VTprg (programmed transistor) is represented according to the number of write cycles performed in memory.
  • the reference voltage Vref is that which is applied to the control gate of the floating gate transistor for standard read operation. We see that the threshold voltages tend to approach one of the other over time. So it becomes difficult to be sure they don't get too close to the reference voltage. There is degradation of the information in the cell.
  • Verification is done across the board.
  • the rewriting is also done eventually for the whole line.
  • the cell considered will see its threshold voltage drop if it is erased, or increase if programmed.
  • the memory according to the invention is represented on Figure 3. It typically includes an MM network cells in rows and columns, for example with a DL line decoder and a DC column decoder, for receive an AL line address and a AC word address in the line.
  • the column decoder controls bit lines and LSO connections.
  • a CL reading circuit allows the reading of words with three different reference potentials Vref, VRH, VRB.
  • the reference potential is applied to the GC line.
  • a comparator at the output of the read circuit allows to store three successive readings and provide information on concordance or mismatch of the three readings.
  • a REG register is connected at the output of the circuit of reading to store if not all the words of a line, read with the central reference potential Vref at least those that are defective. This register can restore these words to memory for rewriting systematic if necessary. And finally, a SEQ writing machine or sequencer executes the sequence of operations required when a WR writing order is given, so that reading prior, verification and possible rewriting are automatically performed on the corresponding line to the address of the word to write.
  • BF buffer interposed between the output of the memory I / O and I / O, for store a word to write in memory during progress of verification operations systematic according to the invention.
  • VRH and VRB we can refer to the typical curves evolution of the threshold voltages of erased cells or scheduled.
  • the VRH value must be sufficient close to VTeff so that a degradation is enough quickly detected.
  • VRB and VTprg But it must still be far enough away to that there is no risk (depending on the dispersion of cell characteristics) that VRH is greater than the threshold voltage VTeff of a freshly erased cell.
  • VRB and VTprg we can refer to the typical curves evolution of the threshold voltages of erased cells or scheduled.
  • the VRH value must be sufficient close to VTeff so that a degradation is enough quickly detected.
  • VRB and VTprg But it must still be far enough away to that there is no risk (depending on the dispersion of cell characteristics) that VRH is greater than the threshold voltage VTeff of a freshly erased cell.

Landscapes

  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

La présente invention concerne les mémoires non volatiles électriquement programmables et effaçables.
Les mémoires de type EEPROM sont tout particulièrement concernées. Toutefois, l'invention est applicable à des mémoires de technologie différente mais dans lesquelles des problèmes similaires se posent.
Les mémoires EEPROM utilisent, pour l'enregistrement de données, le stockage de charges électriques sur une grille flottante de transistor. Le transistor à grille flottante peut être rendu conducteur par application d'une tension de lecture sur une grille de commande. Selon la quantité de charges stockées sur la grille flottante, le seuil de mise en conduction du transistor varie, et c'est cette variation du seuil qui permet de déterminer si le transistor est effacé ou programmé.
Par conséquent, la lecture des données s'effectue en portant la grille de commande à un potentiel de référence déterminé. Ce potentiel de référence est choisi sensiblement au milieu de l'intervalle entre la tension de seuil de mise en conduction d'un transistor programmé et la tension de seuil de mise en conduction d'un transistor effacé. Ainsi, si le transistor est programmé il sera rendu conducteur par l'application du potentiel de référence sur sa grille flottante; s'il est effacé il ne sera pas rendu conducteur.
Les quantités de charges électriques stockées sur la grille flottante sont cependant difficiles à contrôler, et d'autre part, la pérennité du stockage de ces charges n'est pas bien maítrisée. Les tensions de seuil de conduction se modifient au cours du temps. Elles se modifient notamment en fonction du nombre de cycles d'écriture ou d'effacement exécutés dans la mémoire.
Il peut arriver que le vieillissement de l'information contenue dans une cellule soit tel que le circuit de lecture (utilisant le potentiel de référence) ne permette plus de déterminer avec une certitude suffisante si une cellule de mémoire est effacée ou programmée. Ceci est décrit dans les documents US-A-5 365 486 et US-A-5 239 505. On reviendra plus loin sur les causes possibles de ce vieillissement.
L'invention propose une solution pour éviter les risques de dégradation excessive de l'information stockée dans une cellule. Cette solution consiste dans l'utilisation d'une séquence d'opérations originale lors d'une étape d'écriture d'un mot dans la mémoire. Cette séquence comprend une vérification systématique des informations contenues dans des autres mots d'une ligne de mémoire au moment de l'écriture d'un mot contenu dans cette ligne, et une réécriture systématique des mots de cette ligne où une dégradation d'information apparaít. On considère qu'il y a une dégradation d'information si au moins une cellule de mémoire du mot fournit une information avec un risque d'erreur anormalement élevé. On pourrait réécrire toute la ligne mais on préfère ne réécrire que le ou les mots défectueux. En outre du fait d'une organisation de mémoire en octets, on préfère agir sur un octet plutôt que sur un mot entier, si un mot dans une architecture retenue comporte plusieurs octets.
Plus précisément, on propose selon l'invention un procédé d'écriture de données dans une mémoire électriquement programmable, caractérisé en ce que, pour l'écriture d'un mot dans un groupe de n cellules de mémoire, sélectionné dans une ligne de la mémoire (n supérieur ou égal à 1), on effectue la séquence d'opérations suivante :
  • on lit l'état de cellules de mémoire de la ligne, en utilisant des valeurs de référence de lecture différentes,
  • on vérifie la concordance des lectures effectuées sur une même cellule avec des valeurs de référence différentes, et, si on trouve une absence de concordance pour au moins une cellule d'un mot lu, on réécrit la cellule du mot lu de cette ligne;
  • on écrit le mot désiré dans le groupe de cellules sélectionné.
De préférence le nombre des valeurs de référence est trois. Mais on peut ne faire que deux lectures, notamment si on découvre qu'un sens de dégradation est prépondérant par rapport à un autre. Ceci est en particulier le cas lorsqu'on lit avec une valeur centrale d'abord et où, en fonction de l'état lu, on sait que la dégradation ne peut provenir que d'une seule façon.
En d'autres mots, une écriture (soit plus généralement une modification de cellules, comportant un effacement ou plutôt un effacement suivi d'une programmation des cellules d'un mot) est précédée d'une étape de vérification de l'état d'autres cellules de la ligne. S'il n'y a pas de problème (la concordance des résultats des trois lectures indique qu'il n'y a pas de dégradation excessive de l'état des cellules de la ligne), l'étape d'écriture du mot est effectuée. S'il y a un problème de dégradation d'information, la triple lecture par rapport à des potentiels de référence différents permet de déceler le problème, et la nature et le lieu de la dégradation (risque de perte d'information sur une cellule effacée ou au contraire sur une cellule programmée); on réécrit alors la cellule défectueuse, de préférence tout un octet de cellules où cette cellule défectueuse se trouve. Et le mot à écrire est écrit de préférence au cours de cette réécriture.
Cette solution de vérification systématique avant toute écriture permet de détecter les risques de perte d'information, et notamment ceux qui sont dus à la dégradation d'une cellule par suite des cycles d'écriture dans les autres cellules de la même ligne.
Dans le cas d'une mémoire à transistor à grille flottante, les valeurs de référence de lecture sont des potentiels appliqués à la grille de commande, et la lecture est en quelque sorte une comparaison entre ces potentiels et une tension de seuil de conduction du transistor effacé ou programmé; mais on comprendra que ces valeurs de référence peuvent être d'autres tensions ou courants de référence, ceci en fonction de la technologie et la circuiterie utilisées pour les cellules de mémoire. Notamment il peut s'agir des tensions appliquées sur les drains et sources des transistors à grille flottante des cellules.
On utilisera pour la lecture une valeur de référence centrale, une valeur de référence auxiliaire basse, inférieure à la valeur centrale, et une valeur de référence auxiliaire haute, supérieure à la valeur centrale. Le potentiel de référence central correspond de préférence sensiblement au milieu de l'intervalle entre les seuils de conduction d'une cellule qui vient d'être effacée et d'une cellule qui vient d'être programmée.
Les valeurs de référence auxiliaires sont choisies de manière à détecter un degré déterminé de dégradation de l'information, comme on l'expliquera plus loin.
Outre le procédé ainsi défini, l'invention a également pour objet une mémoire électriquement programmable comportant des moyens pour effectuer successivement trois lectures des cellules d'une ligne (une partie ou la ligne entière), avant chaque écriture d'un mot de cette ligne, les trois lectures étant effectuées en utilisant trois potentiels de référence différents.
La mémoire, organisée en lignes de mots d'au moins un bit peut comporter plus précisément :
  • un circuit de lecture apte à lire les mots de la mémoire avec trois valeurs de référence différentes;
  • un registre pour stocker des mots lus dans une ligne de mémoire;
  • un séquenceur d'écriture apte à effectuer les opérations suivantes lorsqu'il reçoit un ordre d'écriture d'un mot à un emplacement déterminé d'une ligne de la mémoire : lecture de l'état des cellules de mémoire de la ligne, en utilisant les trois valeurs de référence de lecture différentes, réécriture systématique, si nécessaire, des cellules défectueuses d'une ligne de mémoire stockés dans le registre, et écriture d'un mot désiré à un emplacement de mot de cette ligne, et
  • des moyens de comparaison des résultats de la lecture d'une même cellule avec les trois valeurs de référence, ces moyens étant connectés au séquenceur pour fournir un ordre de réécriture systématique de la cellule si une non-concordance des trois résultats est détectée.
On comprendra qu'il n'est pas nécessaire de lire tous les mots de la ligne avec chacune des trois valeurs de référence, puisque dès qu'une non-concordance est détectée, les mots suivants peuvent être lus avec un seul potentiel de référence (potentiel standard de lecture).
D'autres caractéristiques et avantages de l'invention apparaítront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels:
  • la figure 1 représente un agencement de cellules de mémoire EEPROM;
  • la figure 2 représente des courbes de variation typiques des tensions de seuil de conduction d'une cellule effacée et d'une cellule programmée, en fonction des nombres de cycles de programmation des autres cellules de la ligne; et
  • la figure 3 représente une structure générale de mémoire selon l'invention.
On va revenir maintenant sur une des causes des pertes d'information dans une cellule de mémoire. Le risque de perte vient du principe même des choix des potentiels d'écriture et d'effacement des cellules de mémoire dans une organisation matricielle de mémoire : du fait que les cellules sont agencées en lignes et colonnes, toutes les grilles de commande des transistors à grille flottante d'une même ligne sont connectées entre elles; toutes les sources des transistors à grille flottante sont reliées entre elles, du moins à priori. Il faut cependant que les potentiels appliqués à un transistor qu'on doit programmer ou effacer soient sélectifs et n'entraínent pas la programmation des autres transistors de la même ligne ou de la même colonne.
Un agencement classique de réseau de cellules de mémoire EEPROM est représenté à la figure 1. Chaque cellule comporte un transistor à grille flottante TGF et un transistor de commande TC. Le transistor à grille flottante a sa source reliée à une ligne de source LS, qui peut être commune à tout le réseau. Il a son drain relié à la source du transistor de commande et sa grille de commande reliée à une ligne GC commune à tous les transistors d'une même ligne. Le drain du transistor de commande TC est relié à une ligne de bit LB commune à tous les transistors d'une même colonne. Enfin, la grille de commande du transistor de commande TC est reliée à une ligne de sélection LC commune à tous les transistors d'une même ligne. Dans un exemple, dans l'invention, les lignes de source des cellules d'un même octet sont connectées à une ligne de source commune d'octet LSO. La figure 1 montre deux octets. Les lignes de source d'octets LSO sont commandables individuellement par un décodeur.
Pour l'effacement d'une cellule située au carrefour d'une ligne et d'une colonne déterminées, on applique une tension d'effacement d'environ 15 volts sur la ligne GC dans laquelle se situe la cellule à effacer; simultanément, on applique 0 volts sur la ligne de source LS correspondant à la cellule à effacer, et 5 volts environ sur les lignes de source des autres cellules. En pratique, en soumettant les lignes de source commune d'octet LSO à ces tensions on efface ou on sauvegarde toutes les cellules de l'octet en même temps. L'effacement de la cellule résulte de la différence de potentiel importante (15 volts) entre la source et la grille du transistor à grille flottante sélectionné, alors que les transistors de la même ligne appartenant à des colonnes ou des octets différents reçoivent entre leur source et leur grille une tension inférieure (environ 10 volts), qui ne suffit pas à l'effacement.
De même, la programmation de la cellule située au carrefour d'une ligne et d'une colonne comporte l'application d'une tension d'environ -8 volts sur la ligne GC (donc sur la grille des transistors à grille flottante) et +5 volts ou 0 volts sur le drain selon que le transistor est sélectionné pour une écriture ou non. La différence de potentiel qui en résulte entre grille et drain est soit de 13 volts pour la cellule sélectionnée (ce qui suffit à l'écrire), soit de 8 volts seulement pour les autres cellules de la ligne (ce qui ne suffit pas). Un mot de plusieurs bits est écrit dans un groupe de cellules (préalablement effacées) en mettant 0 volt ou 5 volts sur les lignes de bit des différentes cellules du groupe, selon la valeur des bits du mot.
Les décodeurs de l'état de la technique peuvent déjà permettre l'écriture simultanée des différentes cellules d'un groupe en imposant les tensions adéquates sur l'ensemble des lignes de bit du mot.
Cependant, bien que des tensions de protection appropriées soient appliquées aux transistors qu'on ne veut pas effacer ou programmer, pendant l'effacement ou la programmation d'un autre transistor, on constate que ces tensions de protection ont une influence sur l'état de programmation des transistors qui les reçoivent.
En d'autres mots, un effacement ou une programmation d'un transistor modifie légèrement l'état de charge de la grille flottante des autres transistors de la même ligne.
C'est un des raisons pour lesquelles on constate que la tension de seuil de mise en conduction d'un transistor effacé ou programmé évolue au fur et à mesure des programmations ou effacements des autres cellules, principalement celles de la même ligne.
Les courbes de la figure 2 représentent une variation typique des tensions de seuil de mise en conduction d'un transistor à grille flottante d'une mémoire EEPROM.
L'évolution de la tension de seuil VTeff (transistor effacé) et de la tension de seuil VTprg (transistor programmé) est représentée en fonction du nombre de cycles d'écriture effectués dans la mémoire. La tension de référence Vref est celle qu'on applique à la grille de commande du transistor à grille flottante pour une opération de lecture standard. On voit que les tensions de seuil ont tendance à se rapprocher l'une de l'autre au cours du temps. Il devient donc difficile d'être sûr qu'elles ne se rapprochent pas trop de la tension de référence. Il y a dégradation de l'information contenue dans la cellule.
C'est pourquoi on prévoit selon l'invention une vérification systématique de l'information, par une triple lecture par rapport à des potentiels de référence différents, et une réécriture des informations si les résultats de la triple lecture montrent une dégradation des charges contenues dans la grille flottante des cellules. Cette vérification est effectuée, pour une ligne déterminée, au moment de l'écriture d'un mot dans cette ligne de mémoire. La raison en est que ce sont les écritures d'un mot d'une ligne qui tendent à dégrader l'information contenue dans les autres mots. Par conséquent on a avantage à vérifier une ligne à chaque fois qu'on va écrire dans cette ligne. Il n'y a pas besoin de vérifier systématiquement les lignes dans lesquelles on écrit rarement et surtout celles où on n'est pas en train d'écrire.
La vérification est faite dans toute la ligne. La réécriture est également faite éventuellement pour toute la ligne.
Les trois lectures se font par rapport aux potentiels suivants :
  • potentiel de référence central Vref, de préférence au milieu de l'intervalle entre la valeur de tension de seuil VTprg d'un transistor à grille flottante qui vient d'être programmé et la valeur de la tension de seuil VTeff d'un transistor à grille flottante qui vient d'être effacé;
  • potentiel de référence auxiliaire haut VRH, supérieur à Vref mais inférieur à VTeff; et
  • potentiel de référence auxiliaire bas VRB, inférieur à Vref mais supérieur à VTprg.
Comme on peut le voir sur la figure 2, une lecture d'une cellule programmée non dégradée par de nombreux cycles d'écriture d'autres cellules de la mémoire, donnera le même résultat au moment de la lecture quel que soit le potentiel de lecture utilisé : Vref, VRH ou VRB. Le transistor sera toujours rendu conducteur puisque toutes ces tensions de lecture sont supérieures à la tension de seuil VTprg. De même pour une cellule effacée : les trois lectures laisseront le transistor bloqué, indiquant de toutes façons l'état effacé.
Mais après de nombreux cycles d'écriture d'autres cellules dans la même ligne de mémoire, la cellule considérée verra sa tension de seuil baisser si elle est effacée, ou augmenter si elle est programmée.
Premier cas : les trois lectures sont concordantes et montrent que la tension de seuil est supérieure à VRH; il faut en conclure que la cellule est effacée et que l'information n'est pas encore dégradée.
Deuxième cas : les trois lectures ne sont pas concordantes et montrent que la tension de seuil est comprise entre Vref et VRH; il faut en conclure que la cellule est effacée mais que l'information a commencé à se dégrader.
Troisième cas : les trois lectures sont concordantes et montrent que la tension est inférieure à VRB. On en conclut que la cellule est programmée et que cette information n'est pas dégradée.
Quatrième cas : les trois lectures ne sont pas concordantes et montrent que la tension de seuil est comprise entre VRB et Vref. On en conclut que la cellule est programmée, avec dégradation de l'information.
En pratique, une opération d'écriture d'un mot de n bits (n supérieur ou égal à 1) dans un groupe de n cellules d'une ligne de la mémoire comporte les étapes suivantes :
  • lecture systématique successive de tous les mots de la ligne, en utilisant, au moins au début, les trois potentiels de référence Vref, VRH, VRB; la lecture par rapport au potentiel Vref donne l'indication de l'information stockée; la lecture par rapport aux autres potentiels de référence VRH et VRB donne, par comparaison avec la première lecture, une indication de dégradation (deuxième et quatrième cas ci-dessus) ou non-dégradation (premier et troisième cas ci-dessus) de l'information;
  • mémorisation de tous les mots défectueux dans un registre;
  • si au moins une cellule d'un mot comporte une information dégradée, réécriture systématique de toutes les cellules de ce mot, en utilisant le contenu du registre;
  • et écriture du mot désiré de n bits. L'écriture du mot désiré est effectuée de préférence en même temps que la réécriture du ou des mots à réécrire. En effet sur les mémoires de type EEPROM ou l'écriture se fait par effet tunnel par application de hautes tensions, il n'y a aucune difficulté à soumettre autant de lignes que souhaitées à ces hautes tensions puisqu'il n'y a pas consommation de courant.
La mémoire selon l'invention est représentée sur la figure 3. Elle comporte classiquement un réseau MM de cellules en lignes et colonnes, par exemple avec un décodeur de ligne DL et un décodeur de colonne DC, pour recevoir respectivement une adresse de ligne AL et une adresse de mot AC dans la ligne. Le décodeur de colonne commande les lignes de bits et les connexions LSO.
Un circuit de lecture CL permet la lecture des mots avec trois potentiels de référence différents Vref, VRH, VRB. Dans la configuration de mémoire de la figure 1, le potentiel de référence est appliqué à la ligne GC.
Un comparateur en sortie du circuit de lecture permet de stocker trois lectures successives et de fournir une information sur la concordance ou la non-concordance des trois lectures.
Un registre REG est connecté en sortie du circuit de lecture pour stocker sinon l'ensemble des mots d'une ligne, lus avec le potentiel de référence central Vref au moins ceux qui sont défectueux. Ce registre peut restituer ces mots vers la mémoire pour une réécriture systématique si elle s'avère nécessaire. Et enfin, un automate d'écriture ou séquenceur SEQ exécute le sequencement d'opérations nécessaires au moment où un ordre d'écriture WR est donné, afin que la lecture préalable, la vérification et la réécriture éventuelle s'effectuent automatiquement sur la ligne correspondant à l'adresse du mot à écrire.
Sur la figure 3, on a encore représenté un circuit tampon BF interposé entre la sortie du circuit de lecture et les entrées-sorties I/O de la mémoire, pour stocker un mot à écrire dans la mémoire pendant le déroulement des opérations de vérification systématiques selon l'invention.
On notera que sur la figure 3 on n'a pas représenté les circuits d'écriture dans la mémoire. On considérera qu'ils peuvent être classiques et partiellement incorporés au circuit de lecture CL qui doit être considéré comme transparent lors de l'écriture d'un mot en provenance des entrées-sorties I/O ou du registre REG.
Dans le sequencement de l'opération d'écriture avec lecture systématique de toute la ligne, on peut prévoir que la comparaison entre la lecture normale à Vref et les deux autres lectures à VRH et VRB est faite immédiatement au moment de la lecture de chaque mot, et ceci pour tous les mots de la ligne mémoire. L'existence d'au moins une dégradation est détectée et cette information est envoyée au séquenceur. De préférence si deux lectures pour une même cellule ne sont pas concordantes, on gagne du temps en évitant de faire la troisième lecture pour cette cellule ou plutôt même pour l'octet. Si une cellule dans un mot a une information dégradée, de préférence on lit trois fois les autres mots ou octets sur la même ligne de mot pour ne réécrire en fin de compte que ceux qui sont défectueux. S'agissant d'un mot à écrire, et dont l'écriture justifie la procédure de trois lectures évoquées, on évite de lire au préalable le contenu de ce mot puisque de toute façon ce contenu sera changé. On gagne ainsi en temps de lecture.
En variante on peut prévoir aussi que dès qu'une information dégradée a été détectée, l'information de dégradation est enregistrée et la lecture des mots suivants de toute la ligne s'effectue uniquement avec Vref, dans le but de stocker tous les mots de la ligne dans le registre. En effet, une fois qu'une information dégradée a été trouvée, il n'est pas nécessaire d'en trouver d'autres, si un ordre de réécriture systématique de toute la ligne doit être donné au séquenceur. Mais l'exécution de cet ordre nécessite de poursuivre la lecture et le stockage de tous les mots dans le registre REG.
En ce qui concerne le choix des valeurs VRH et VRB, on peut se référer aux courbes typiques d'évolution des tensions de seuil de cellules effacées ou programmées. La valeur VRH doit être suffisamment proche de VTeff pour qu'une dégradation soit assez rapidement détectée. De même pour VRB et VTprg. Mais elle doit quand même être suffisamment éloignée pour qu'il n'y ait pas de risque (en fonction de la dispersion des caractéristiques des cellules) que VRH soit supérieur à la tension de seuil VTeff d'une cellule fraíchement effacée. De même pour VRB et VTprg.
Avec des lignes de 512 cellules organisées par 8, il y a 64 octets. La triple lecture successive de ces 64 octets dure environ 32 microsecondes (avec 150 nanosecondes par lecture d'octet). Cette durée est à rapprocher de celle d'un cycle d'écriture (comportant classiquement un effacement préalable et l'écriture proprement dite) qui vaut environ 2 millisecondes. Le coût en durée du procédé de l'invention est donc négligeable quand il est mis en oeuvre au moment d'une écriture.

Claims (8)

  1. Procédé d'écriture de données dans une mémoire électriquement programmable, caractérisé en ce que, pour l'écriture d'un mot dans un groupe de cellules de mémoire, sélectionné dans une ligne de la mémoire, on effectue la séquence d'opérations suivante:
    on lit l'état de cellules de mémoire de la ligne, en utilisant des valeurs de référence de lecture différentes (Vref, VRH, VRB);
    on vérifie la concordance des lectures effectuées sur une même cellule avec des valeurs de référence différentes, et si on trouve une absence de concordance pour au moins une cellule d'un mot lu, on réécrit la cellule du mot lu de cette ligne; et
    on écrit le mot désiré dans le groupe de cellules sélectionné.
  2. Procédé d'écriture selon la revendication 1, caractérisé en ce que l'opération de lecture de l'état d'une cellule de mémoire comporte une comparaison d'une tension ou d'un courant de lecture issu de la cellule avec une tension ou un courant de référence, le courant et la tension de référence ayant soit une valeur centrale (Vref), soit une valeur auxiliaire (VRH) supérieure à la valeur centrale, soit une valeur auxiliaire (VRB) inférieure à la valeur centrale.
  3. Procédé d'écriture selon la revendication 2, caractérisé en ce qu'on lit un mot de la ligne de mémoire avec la valeur de référence centrale (Vref), on stocke la valeur du mot dans un registre (REG) susceptible de recevoir tous les mots de la ligne, on effectue une lecture du même mot avec chacune des deux valeurs de référence auxiliaires (VRH, VRB), on examine la concordance des résultats des trois lectures, et on fournit une information de non-concordance à un séquenceur d'écriture (SEQ), la réécriture du mot de la ligne étant effectuée seulement si ce mot est lu avec un résultat non-concordant.
  4. Procédé d'écriture selon la revendication 3, caractérisé en ce que, dès que le séquenceur d'écriture (SEQ) a reçu un résultat de non-concordance, les mots suivants de la ligne sont lus seulement avec la valeur de référence centrale et sont stockés dans le registre (REG) en vue d'être réécrits dans la ligne.
  5. Procédé d'écriture selon la revendication 3, caractérisé en ce que, si au bout de deux lectures on détecte une non-concordance, on évite de faire la troisième lecture.
  6. Procédé d'écriture selon l'une quelconque des revendications 1 à 5, caractérisé en ce que on évite de faire les trois lectures pour le mot à écrire.
  7. Mémoire électriquement programmable, caractérisée en ce qu'elle comporte des moyens (SEQ) pour effectuer successivement trois lectures des cellules de mémoire d'une ligne (GC), avant chaque écriture d'un mot dans cette ligne, les trois lectures étant effectuées en utilisant trois potentiels de référence différents (Vref, VRH, VRB), et des moyens pour réécrire un mot de la ligne si les trois lectures donnent des résultats non concordants pour au moins une cellule.
  8. Mémoire programmable électriquement, comportant un réseau de cellules (MM) organisées en lignes de mots, caractérisé en ce qu'elle comporte :
    un circuit de lecture (CL) apte à lire les mots de la mémoire avec trois valeurs de référence différentes (Vref, VRH, VRB);
    un registre (REG) pour stocker des mots lus dans une ligne de mémoire;
    un séquenceur d'écriture (SEQ) apte à effectuer les opérations suivantes lorsqu'il reçoit un ordre d'écriture d'un mot à un emplacement déterminé d'une ligne de la mémoire : lecture de l'état de cellules de mémoire de la ligne, en utilisant les trois valeurs de référence (Vref,VRH,VRB) de lecture différentes, réécriture systématique, si nécessaire, des cellules défectueuses d'une ligne de mémoire stockées dans le registre, et écriture d'un mot désiré à un emplacement de mot de cette ligne,
    des moyens de comparaison des résultats de la lecture d'une même cellule avec les trois valeurs de référence, (Vref,VRH,VRB) ces moyens étant connectés au séquenceur pour fournir un ordre de réécriture systématique de la cellule si une non-concordance est détectée pour au moins un mot.
EP95402820A 1994-12-20 1995-12-14 Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante Expired - Lifetime EP0718849B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9415348 1994-12-20
FR9415348A FR2728380A1 (fr) 1994-12-20 1994-12-20 Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante

Publications (2)

Publication Number Publication Date
EP0718849A1 EP0718849A1 (fr) 1996-06-26
EP0718849B1 true EP0718849B1 (fr) 1998-04-22

Family

ID=9470008

Family Applications (1)

Application Number Title Priority Date Filing Date
EP95402820A Expired - Lifetime EP0718849B1 (fr) 1994-12-20 1995-12-14 Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante

Country Status (5)

Country Link
US (1) US5652720A (fr)
EP (1) EP0718849B1 (fr)
JP (1) JP2807203B2 (fr)
DE (1) DE69502169T2 (fr)
FR (1) FR2728380A1 (fr)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
FR2758645B1 (fr) * 1997-01-22 2001-12-14 Sgs Thomson Microelectronics Dispositif et procede de programmation d'une memoire
JPH10255487A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
EP0967617A1 (fr) * 1998-06-22 1999-12-29 Texas Instruments Incorporated Dispositif de mémoire à transistors multibits à grille flottante et méthode de programmation des cellules et stabilisation de la charge programmée
JP2001076496A (ja) * 1999-09-02 2001-03-23 Fujitsu Ltd 不揮発性メモリのデータ化け防止回路およびその方法
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
JP2002074999A (ja) * 2000-08-23 2002-03-15 Sharp Corp 不揮発性半導体記憶装置
EP1233421B1 (fr) * 2001-02-19 2007-07-11 STMicroelectronics S.r.l. Procédé de rafraîchissement de données emmagasinées dans une mémoire non volatile effaçable et programmable électriquement
EP1271552A3 (fr) * 2001-06-21 2005-08-17 STMicroelectronics S.r.l. Procédé de rafraíchissement de données emmagasinées dans une mémoire non volatile effaçable et programmable électriquement
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7334182B2 (en) * 2004-11-24 2008-02-19 Northrop Grumman Corporation Serial data preservation method
US7412560B2 (en) * 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7386655B2 (en) * 2004-12-16 2008-06-10 Sandisk Corporation Non-volatile memory and method with improved indexing for scratch pad and update blocks
US7366826B2 (en) * 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7395404B2 (en) 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7447944B2 (en) * 2005-04-29 2008-11-04 Freescale Semiconductor, Inc. Predictive methods and apparatus for non-volatile memory
WO2006120310A1 (fr) * 2005-05-09 2006-11-16 Stmicroelectronics Sa Dispositif de protection d'une memoire contre les attaques par injection d'erreur
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
JP5078338B2 (ja) * 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
KR20080100750A (ko) * 2007-05-14 2008-11-19 삼성전자주식회사 데이터 읽기 장치 및 그 방법
US8060798B2 (en) * 2007-07-19 2011-11-15 Micron Technology, Inc. Refresh of non-volatile memory cells based on fatigue conditions
JP5475942B2 (ja) * 2007-07-30 2014-04-16 株式会社メガチップス 不揮発性半導体記憶装置
WO2009042298A1 (fr) * 2007-09-26 2009-04-02 Rambus Inc. Rafraîchissement de mémoire instantanée
KR101513714B1 (ko) * 2008-07-09 2015-04-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7719876B2 (en) 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
JP5271225B2 (ja) * 2009-09-28 2013-08-21 株式会社日立製作所 半導体装置、及び、記憶セルの記憶状態の補正方法
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9208847B2 (en) 2013-10-30 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with improved refreshing operations
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4218764A (en) * 1978-10-03 1980-08-19 Matsushita Electric Industrial Co., Ltd. Non-volatile memory refresh control circuit
US4763305A (en) * 1985-11-27 1988-08-09 Motorola, Inc. Intelligent write in an EEPROM with data and erase check
JPS62175998A (ja) * 1986-01-29 1987-08-01 Hitachi Ltd Ｒｏｍのリフレツシユ方式
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
EP0477369B1 (fr) * 1989-06-12 1997-08-13 Kabushiki Kaisha Toshiba Dispositif memoire a semi-conducteur
JPH03222196A (ja) * 1990-01-26 1991-10-01 Hitachi Ltd 不揮発性半導体記憶装置
US5200922A (en) * 1990-10-24 1993-04-06 Rao Kameswara K Redundancy circuit for high speed EPROM and flash memory devices
US5239505A (en) * 1990-12-28 1993-08-24 Intel Corporation Floating gate non-volatile memory with blocks and memory refresh
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
US5347489A (en) * 1992-04-21 1994-09-13 Intel Corporation Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy
JPH065823A (ja) * 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5365486A (en) * 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
US5335198A (en) * 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance

Also Published As

Publication number Publication date
JPH08235887A (ja) 1996-09-13
US5652720A (en) 1997-07-29
FR2728380A1 (fr) 1996-06-21
EP0718849A1 (fr) 1996-06-26
DE69502169T2 (de) 1998-08-13
FR2728380B1 (fr) 1997-02-07
JP2807203B2 (ja) 1998-10-08
DE69502169D1 (de) 1998-05-28

Similar Documents

Publication Publication Date Title
EP0718849B1 (fr) Procédé d'écriture de données dans une mémoire et mémoire électriquement programmable correspondante
EP0666573B1 (fr) Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire
EP0666572B1 (fr) Bascule bistable non volatile programmable, à état initial prédéfini, notamment pour circuit de redondance de mémoire
EP0674264B1 (fr) Circuit de sélection d'éléments de mémoire redondants et mémoire "FLASH EEPROM" comportant ledit circuit
JP3180669B2 (ja) 不揮発性半導体メモリおよびその書き込み方法
EP0791933B1 (fr) Mémoire non volatile multiniveau modifiable électriquement avec rafraíchissement autonome
FR2851074A1 (fr) Memoire flash sectorisee comprenant des moyens de controle et de rafraichissement de cellules memoire
FR2874449A1 (fr) Circuit de retard de programme auto-adaptatif pour memoires programmables
EP0665559B1 (fr) Bascule bistable non volatile programmable, à reduction de parasites en mode de lecture, notamment pour circuit de redondance de mémoire
EP0838826A1 (fr) Mémoire non volatile multiniveau modifiable électriquement comportant des moyens de rafraíchissement internes
EP0606793B1 (fr) Procédé de réparation d'éléments défectueux dans une mémoire redondante
EP3246820A1 (fr) Gestion du stockage dans une mémoire flash
EP0606796B1 (fr) Procédé de programmation en champ uniforme d'une mémoire électriquement programmable et mémoire mettant en oeuvre le procédé
FR2689662A1 (fr) Procédé de protection d'une carte à puce contre la perte d'information.
EP1376608A1 (fr) Procédé d'écriture dans une mémoire non volatile et système pour la mise en oeuvre d'un tel procédé
EP0654792B1 (fr) Mémoire non volatile modifiable électriquement avec contrÔle d'écriture
FR2771210A1 (fr) Procede de mise en oeuvre de la premiere programmation d'une memoire et memoire correspondante
EP0123571B1 (fr) Mémoire permanente à transistors à grille flottante, électriquement reprogrammable sans effacement préalable
FR3044818A1 (fr) Procede de gestion d'une ligne defectueuse du plan memoire d'une memoire non volatile et dispositif de memoire correspondant
FR2719939A1 (fr) Mémoire non volatile modifiable électriquement à interface de commande.
FR2764392A1 (fr) Procede d'identification d'un circuit integre et dispositif associe
EP0938095B1 (fr) Mémoire programmable non-volatile et procédé de programmation d'une telle mémoire
EP0996064B1 (fr) Cellule mémoire à programmation unique
FR3017981A1 (fr) Programmation d'une memoire eeprom
FR2663147A1 (fr) Memoire programmable a double transistor a grille flottante.

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT

17P Request for examination filed

Effective date: 19961216

17Q First examination report despatched

Effective date: 19970225

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB IT

REF Corresponds to:

Ref document number: 69502169

Country of ref document: DE

Date of ref document: 19980528

ITF It: translation for a ep patent filed
GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 19980625

RAP4 Party data changed (patent owner data changed or rights of a patent transferred)

Owner name: STMICROELECTRONICS S.A.

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
REG Reference to a national code

Ref country code: GB

Ref legal event code: IF02

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20031229

Year of fee payment: 9

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20041208

Year of fee payment: 10

Ref country code: FR

Payment date: 20041208

Year of fee payment: 10

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050701

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20051214

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20051214

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20051214

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20060831

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

Effective date: 20060831