DE69933495T2

DE69933495T2 - Treiberschaltung für einen seriellen Bus

Info

Publication number: DE69933495T2
Application number: DE69933495T
Authority: DE
Inventors: Jac-Jum Bundang-ku Sungnam-shi Lee; Sang-Hyun Manahn-ku Ahnyang-shi Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-03-09
Filing date: 1999-03-09
Publication date: 2007-06-21
Anticipated expiration: 2019-03-10
Also published as: CN1233800A; JP3868656B2; KR19990074302A; TW518856B; EP0942562A2; DE69933495D1; JP4430048B2; KR100272671B1; CN1194313C; US6615301B1; JPH11331212A; EP0942562B1; EP0942562A3; JP2006309794A

Description

Bereich der Erfindung
Die vorliegende Erfindung betrifft integrierte bidirektionale Transceiverschaltungen (Übertrager und Empfänger) zur Verwendung in Datenübertragungssystemen, und insbesondere integrierte Schnittstellenschaltungen zum seriellen Übertragen/Empfangen von Daten zu/von einem Datenbus, der mit einem Datenübertragungssystem verbunden ist.
Die vorliegende Erfindung betrifft ferner integrierte Schnittstellenschaltungen als Schnittstelle für Signalbusse und damit verbundene Einrichtungen in digitalen Datenverarbeitungssystemen, und insbesondere Schnittstellenschaltungen als Schnittstelle für serielle Allzweckbusse und damit verbundene Einrichtungen.
Hintergrund der Erfindung
Trotz der schnellen Leistungsverbesserungen bei Personalcomputern (PCs) oder Arbeitsstationen in der Mitte der 1990er Jahre, haben sich Peripheriegeräte wie Tastaturen, Mäuse, Monitore, Drucker, Lautsprecher, Mikrophone und Telefon/Faxmodems fast nicht verändert.
In jüngster Zeit finden jedoch revolutionäre Veränderungen an fast jedem Peripheriegerät für Personalcomputer oder Arbeitsstationen statt. Diese Veränderungen sind durch das Aufkommen neuer weiterentwickelter Allzweckbusse möglich, wie USB (Universal Serial Bus), FW (Fire Wire; manchmal IEEE1394 genannt), FC (Fiber Channel) und SSA (Serial Storage Architecture). Solche modernen weiterentwickelten seriellen Busse sind zum Beispiel in den US-Patenten Nr. 5,621,901 und 5,579,336 beschrieben.
Unter den oben genannten weiterentwickelten Bussen hat USB Aussichten, eine Computerperipherieschnittstelle der nächsten Generation zu werden, zusammen mit FW, das für Multimediasysteme geeignet ist. USB bringt Plug-and-Play-Technologie für die externen Eingabe- und Ausgabegeräte, die bei heutigen Hochleistungs-PCs oder Arbeitsstationen anzutreffen sind. USB weist die folgenden drei fortschrittlichen Merkmale auf: (1) Leichte Verwendung durch Hot-Plugging (Einstecken im laufenden Betrieb) und automatische Konfiguration, (2) Standardisierte Anschlusspunkte und vereinfachte Anschlusskonstruktion und (3) Einfache Erweiterung durch Verwendung einer Tiered-Star-Topology am Hub.
Ältere Computeranschlüsse wie serielle Ports RS232 COMx und parallele Druckerports LPTx können zu einem Zeitpunkt nur mit einem Gerät verbunden sein. Im Gegensatz dazu ermöglicht USB gleichzeitiges Anbringen und Verwenden mehrerer Geräte am selben Bus. USB ermöglicht auch, dass diese Geräte angebracht und entfernt werden, während das Computersystem läuft und, ohne dass ein Reboot erforderlich ist, um ein neu angebrachtes Gerät zu nutzen. USB ermöglicht praktisch unbegrenzte PC-Erweiterung "außerhalb des Gehäuses". Sobald der PC-Benutzer das Gehäuse öffnet, um Erweiterungskarten zu installieren, werden die Dinge noch komplizierter. Technisch ungeübte Benutzer sehen sich einer komplexen und verwirrenden Anordnung von Dipschaltern, Jumperkabeln, Softwaretreibern, IRQ-Einstellungen, DMA-Kanälen und I/O-Adressen gegenüber, die konfiguriert – und oft rekonfiguriert werden müssen. Zu allem Überfluss kann eine Erweiterung der PC-Funktionalität Systemabstürze begünstigen, was sowohl Zeit als auch Geld kostet. Für jeden PC-Benutzer, der je gerätselt hat, welchen Port er wählen soll, oder sich über einen Dip-Schalter geärgert hat, ist USB die Lösung. Mit USB müssen sich PC-Benutzer keine Sorgen mehr machen über die Auswahl des richtigen seriellen Ports, Installation von Erweiterungskarten oder die technischen Feinheiten von Dip-Schaltern, Jumpern, Softwaretreibern, IRQ-Einstellungen, DMA-Kanälen und I/O-Adressen.
Die USB-Spezifikation (Reversion 1.0 15. Januar 1996) definiert vier Transfertypen, so dass eine Reihe von Peripheriegeräten möglich sind: Control, Isochronous, Interrupt und Bulk. Jedes Peripheriegerät muss Control-Übertragungen für Konfigurations-, Befehls- und Statusinformationsströme unterstützen. Isochron-Übertragungen erreichen garantierten Buszugriff, konstante Datenrate und Fehlertoleranz bei Geräten wie Computer-Telefonintegration, Audiosystemen und Multimediaspielgeräten. Interrupt-Übertragungen sind zur Überstützung von Eingabegeräten durch den Menschen ausgelegt, wie Joysticks, Mäuse und Tastaturen, die gelegentlich geringe Datenmengen übertragen müssen, aber mit begrenzten Servicezeiten. Bulk-Übertragungen ermöglichen, dass Geräte wie Drucker, Scanner und Digitalkameras große Datenmengen an den PC übertragen, wenn die Busbandbreite verfügbar ist.
In der Veröffentlichung mit dem Titel "PDIUSBP11 USB Transceiver" in PHILIPS SEMICONDUCTORS PUBLICATIONS: BUS TECHNOLOGIES vom 1. Juli 1997, wird ein Einzelchip-USB-Transceiver offenbart.
Der Artikel "Design Guide for a Low Speed Buffer for the Universal Serial Bus" aus den USB-IF Techical White Papers vom Dezember 1996, beschreibt einen CMOS-Ausgabepuffer, der zur Verwendung als langsamer USB-Puffer geeignet ist. Der CMOS-Puffer nutzt Kondensatorfeedback zur Steuerung von Edge-Rates (Flankenraten).
In US 5325555 wird die Verwendung von Umschaltern (Level Shifter) zum Konvertieren von Schwingungsbereichen offenbart.
Die USB-Topologie weist drei Elemente auf, die zusammenarbeiten, um die vier verschiedenen Transfertypen zu ermöglichen: Host, Hub und Funktion. In einem USB-System steuert der Host den Datenstrom und Steuerungsinformation über den Bus. Diese Hostkapazität ist normalerweise auf der PC-Platine. Funktionen ermöglichen Kapazitäten im Hostsystem. Diese Funktionen können typische PC-Aktivitäten wie Eingabe über Tastatur oder Joystick und Monitorsteuerung oder weitere Aktivitäten wie digitale Telefonie und Bildübertragung beinhalten. Schließlich ergeben Hubs einen Erweiterungspunkt für USB durch Bereitstellen eines Anschlusses für andere USB-Funktionen. USB-Hubs spielen eine integrale Rolle bei der Erweiterung der Welt für den PC-Benutzer. Wenn Geräteanschlüsse durch eingebettete Hubs in Tastaturen, Monitoren, Druckern und anderen Geräten eingerichtet sind, ist Anbringen oder Entfernen eines neuen Peripheriegeräts einfach nur der Griff zum Stecker.
Für noch einfachere Anschlüsse besteht das USB-Kabel aus nur vier Drähten: V_bus, DP (oder D+), DM (oder D–) und GND. Ein einziger standardisierter vorgeschalteter Anschlusstyp erhöht ferner die Benutzungsfreundlichkeit von USB-Peripheriegeräten. Die Daten werden differentiell über DP und DM mit einer Bitrate von 12 Mbps für Signalübertragung bei voller Geschwindigkeit oder einer Rate von 1,5 Mbps für einen langsamen USB-Signalmodus getrieben. Die Datenübertragungsrate von 12 Mbps unterstützt eine breite Vielfalt von Peripheriegeräten von Modems, Druckern, Mikrophonen und Lautsprechern zu Graphiktafeln, Spielsteuerungen, Joysticks, Scannern, Monitoren und Digitalkameras. Die langsame Option mit 1,5 Mbps unterstützt günstige, langsame Geräte wie Tastaturen und Mäuse für weitere Kostenreduktion. Ebenso sind für viele Peripherieprodukte (energiearme Geräte) keine separaten Energiequellen mehr erforderlich, da USB Energie (V_bus) verteilt.
Wie oben diskutiert können die effektiven Kosten zum Implementieren neuer Peripherieprodukte wesentlich gesenkt werden, da USB keine Investition in Erweiterungskarten erfordert. Ebenso eliminiert die universelle Kompatibilität von USB einen Großteil der Kosten für Testen und Zulassen verschiedener Kombinationen von PC-Peripherie-Software, was die Markteinführung beschleunigt. Auf diese Weise kann USB, mit den oben genannten Merkmalen zu Durchsatz und erweiterten Anschlussstellen, viele neue Peripheriegeräte für Anwendungen in Unterhaltung und Produktion der nächsten Generation hervorbringen.
Gegenstand der vorliegenden Erfindung ist, einen Übertrager mit Steuerung der Flankensteilheit zur Verfügung zu stellen.
Gemäß der vorliegenden Erfindung wird ein Signalübertrager gemäß Anspruch 1 zur Verfügung gestellt. Bevorzugte Merkmale der Erfindung sind in den Ansprüchen 2 bis 21 angegeben.
Der Übertrager der vorliegenden Erfindung ist nur mit zwei neuen Operationsverstärkern und ihren jeweiligen Ausgangstreibern implementiert, so dass er eine relativ erhöhte Integration für den Busschnittstellenchip bereitstellen kann. Der Übertrager erhöht seine interne Kapazität, so dass er in der Lage ist, stabile Ausgangscharakteristiken zu zeigen, selbst wenn die Last signifikant schwankt.
Kurze Beschreibung der Zeichnungen
Ein umfassenderes Verständnis der vorliegenden Erfindung und vieler ihrer Vorteile werden leicht ersichtlich mit Bezug zu der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen, in denen gleiche Bezugszeichen gleiche oder ähnliche Komponenten angeben, worin:
1 ein Blockdiagramm einer Busschnittstelleneinrichtung ist;
2 ein detailliertes Schaltungsdiagramm des Spannungsregulators von 1 ist;
3 ein Blockdiagramm ist, das eine Schaltungskonfiguration des Transceivers von 1 zeigt;
4 ein Blockdiagramm ist, das eine Schaltungskonfiguration des Busempfängers von 3 zeigt;
5A und 5B detaillierte Schaltungsdiagramme des Busempfängers von 4 sind;
6 ein detailliertes Schaltungsdiagramm jedes aktiven Filters von 5A und 5B ist;
7 ein Blockdiagramm ist, das eine Schaltungskonfiguration des Busübertragers von 3 zeigt;
8A bis 8D detaillierte Schaltungsdiagramme des Busübertragers von 7 sind; und
9A bis 9H Wellenformdiagramme an verschiedenen Punkten der Schaltungen der 8A bis 8D sind.
Beschreibung der bevorzugten Ausführungsform
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug zu den begleitenden Zeichnungen beschrieben. In der folgenden Beschreibung sind spezifische Details angegeben, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch für die Fachleute ersichtlich, dass die vorliegende Erfindung ohne diese Besonderheiten praktisch ausgeführt werden kann.
1 ist ein Blockdiagramm einer Busschnittstelleneinrichtung 100. Mit Bezug zu 1 ist die Busschnittstelleneinrichtung 100 zwischen einen seriellen Bus 200, wie ein USB-Kabel oder ein FW-Buskabel, und eine Funktionseinrichtung 300, wie eine Tastatur oder eine Maus, eingeschleift. Zum Zwecke der Erläuterung wird angenommen, dass der serielle Bus 200 ein USB-Kabel ist. Die Busschnittstelleneinrichtung 100 umfasst einen Spannungsregulator 110, einen Bussignaltransceiver 120, eine Bus-Serial-Interface-Engine (SIE) 130 und eine Gerätesteuerung 140. Der Spannungsregulator 110 gibt eine erste konstante Energiezufuhrspannung V_RR in einem ersten Spannungsbereich von ungefähr 0 bis 3,5 Volt (bevorzugt von 0 bis 3,3 V) an den Transceiver 120, wobei eine zweite Energiezufuhrspannung V_DD in einem zweiten Spannungsbereich von ungefähr 0 bis 5 Volt verwendet wird. Der Transceiver 120 konvertiert eine Mehrzahl von ersten kodierten Signalen eines busspezifischen Formats (z. B. 3,3 V moduliertes Format) in eine Mehrzahl von zweiten kodierten Signalen eines schnittstellenspezifischen Formats (z. B. 5 V moduliertes Format) und wechselweise unter Verwendung der ersten und zweiten Energiezufuhrspannungen V_RR und V_DD. Die SIE 130 bildet eine Schnittstelle zwischen den zweiten Signalen des schnittstellenspezifischen Formats und einer Mehrzahl von dritten Signalen eines gerätespezifischen Formats (z. B. 5 V binäres Format). Die Gerätesteuerung 140 steuert Funktionen der Funktionseinrichtung 300 in Abhängigkeit von den dritten Signalen des gerätespezifischen Formats. Die oben beschriebene Busschnittstelleneinrichtung 100 der Erfindung weist eine Datentransferrate von 1-2 Mbps auf, so dass sie zur Unterstützung günstiger, langsamer Geräte wie Tastaturen und Mäusen geeignet ist.
Der USB verwendet einen differentiellen Ausgangstreiber, um das USB-Datensignal auf das USB-Kabel zu treiben. Der statische Ausgangssteuerbereich des Treibers im niedrigen Zustand muss unter V_OL von 0,3 V mit einer 1,5 kΩ Last bis 3,6 V und im hohen Zustand über V_OH von 2,8 V mit einer 15 kΩ Last zur Masse liegen. Die Ausgangssteuerbereiche zwischen den differentiellen hohen und niedrigen Zuständen müssen ausgewogen sein, um Signalversatz zu minimieren. Anstiegsratensteuerung am Treiber ist erforderlich, um ausgestrahltes Rauschen und Nebensignaleffekte zu minimieren. Die Ausgänge der Treiber müssen dreifache Funktion unterstützen, um bidirektionale Halbduplexfunktion zu erreichen. Es ist auch hohe Impedanz erforderlich, um den Port von nachfolgenden Geräten zu isolieren, die im Betrieb eingesetzt werden (hot inserted) oder die mit Busenergieversorgung angeschlossen sind (bus powered down).
Eine langsame USB-Verbindung wird durch ein unabgeschirmtes, unverdrilltes Kabel von maximal 3 Metern Länge hergestellt. Die Anstiegs- und Abfallzeiten der Signale auf diesem Kabel müssen höher als 75 ns sein, um RFI-Emissionen unter den Grenzen der FCC Klasse B zu halten, und weniger als 300 ns, um Zeitverzögerungen und Signalverzerrungen und -beeinträchtigungen zu begrenzen. Der Treiber muss auch die vorgegebenen statischen Signalwerte mit sanften Anstiegs- und Abfallzeiten erreichen und minimale Reflexionen und Klingeln beim Betrieb des unverdrillten Kabels. Diese Kabel und Treiber werden nur bei Netzwerksegmenten zwischen langsamen Geräten und den Ports, mit denen sie verbunden sind, verwendet.
USB unterstützt einen Bereich von Geräten, die durch ihren Energieverbrauch kategorisiert sind; diese beinhalten vom Bus mit Energie versorgte Geräte, die vollständig von der Energie aus dem Kabel abhängig sind, und Energieselbstversorgergeräte, die eine alternative Energiequelle besitzen. Über den Bus mit Energie versorgte Hubs ziehen alle Energie zu jeglichen internen Funktionen und nachgeordneten Ports von den USB-Anschlussenergiesteckern. Bei Hubs mit Energieselbstversorgung kommt die Energie für die internen Funktionen und nachgeordneten Ports nicht vom USB, obwohl die USB-Schnittstelle bis zu einer Ladung von ihrem vorgeordneten Anschluss abziehen kann, um der Schnittstelle Funktion zu ermöglichen, wenn der Rest des Hub abgeschaltet ist. Bei leistungsarmen, durch den Bus mit Energie versorgten Funktionen kommt alle Energie für diese Geräte vom USB-Anschluss. Sie ziehen zu jedem Zeitpunkt nicht mehr als eine Ladungseinheit. Bei leistungsstarken, durch den Bus mit Energie versorgten Funktionen kommt alle Energie für diese Geräte vom USB-Anschluss. Sie ziehen nicht mehr als eine Ladungseinheit bei Energiezufuhr und können bis zu fünf Ladungseinheiten ziehen, nachdem sie konfiguriert sind. Funktionen mit Energieselbstversorgung ziehen bis zu einer Ladung von ihrem vorgeordneten Anschluss, so dass der Schnittstelle Funktion ermöglicht ist, wenn der Rest des Hub abgeschaltet ist. Alle andere Energie kommt von einer externen Quelle zum USB.
Die Zustände von durch USB-Kabel übertragenen Datensignalen liegen im Bereich von 0 bis 3,8 Volt (bevorzugt 0-3,3 V), aber die des in USB-Geräten verarbeiteten Datensignals schwanken um zwischen 0 Volt und 5 Volt. Daher erfordern die jeweiligen USB-Geräte 3,3V Energie.
2 zeigt eine detaillierte Schaltungskonfiguration des Spannungsregulators 110, die leicht in einen einzelnen Halbleiterchip integriert werden kann. Mit Bezug zu 2 beinhaltet der Spannungsregulator 110 einen Referenzwertgenerator 210, einen Stromverstärker 220, einen Ausgangstreiber 230, D-NMOS-Kondensatoren 240 und 250 vom N-Typ (N-channel type of depletion mode metal-oxide-semiconductor, "D-NMOS"), ein Ausgangsterminal 260 zum Zuführen einer regulierten Spannung V_RR in einem Bereich von ungefähr 3,0 bis 3,6 V (bevorzugt 3,3 V) und eine Rauscheliminierungseinrichtung 270.
Der Referenzwertgenerator 210 besteht aus einer Mehrzahl von Widerständen 211-216, die in Serie zwischen einer ersten Energiezufuhrspannung V_DD in einem Bereich von ungefähr 4,5 bis 5,4 Volt (bevorzugt 5 V) und einer zweiten Energiezufuhrspannung V_SS von 0 V (d. h. Massespannung) eingeschleift sind. Die Zufuhrspannung V_DD wird durch die Widerstände 211-216 geteilt. Zwei Referenzspannungen V_REF und V_BN werden jeweils von Knoten 217 und 218 im Referenzwertgenerator 210 ausgegeben. Die Referenzspannung V_REF beträgt ungefähr V_DD/1,5 und die Spannung V_BN beträgt ungefähr V_DD/4,5. Die Kondensatoren 240 und 250 sind jeweils mit den Knoten 217 und 218 gekoppelt, um Wellenkomponenten in den Spannungen V_REF und V_BN zu eliminieren.
Wie aus 2 zu sehen ist, ist der Stromverstärker 220 aus einem hinterlastigen Differenzverstärker konstruiert. Der Verstärker 220 beinhaltet einen Stromspiegel (oder eine Wirklast) bestehend aus PMOS-Transistoren 221 und 222 (P-channel type MOS, "PMOS"), einem Differenzpaar bestehend aus NMOS-Transistoren 225 und 226 (N-channel type of MOS, "NMOS"), einem NMOS-Stromsinkertransistor 227, einem Feedbackwiderstand 228, der zwischen der Gateelektrode des Transistors 226 und dem Ausgangsterminal 260 gekoppelt ist, und einem D-NMOS-Kondensator 229. Die Referenzspannungen V_REF und V_BN werden jeweils an Gateelektroden der Transistoren 225 und 227 angelegt. Der Kondensator 229 ist zwischen einem Knoten 224 (d. h. der Drainverbindung der Transistoren 221 und 225) und dem Ausgangsterminal 260 so gekoppelt, dass die Differenzen zwischen den Eingangs- und Ausgangsspannungsphasen des Stromverstärkers 220 komplementiert werden.
Der Ausgangstreiber 230 besteht aus einem PMOS-Pull-up-Transistor 231 und einem NMOS-Pull-down-Transistor 232. Die Gateelektrode des Pull-up-Transistors 231 ist mit dem Knoten des Stromverstärkers 220 verbunden und die des Pull-down-Transistors 232 mit dem Knoten 218 des Referenzwertgenerators 210.
Die Rauscheliminierungseinrichtung 270, die mit dem Ausgangsterminal 260 verbunden ist, ist aus einem Widerstand 271 und einem D-NMOS-Kondensator 272 gebildet. Der zwischen dem Ausgangsterminal 260 und der Gateelektrode des MOS-Kondensators 270 gekoppelte Widerstand 271 ist dazu vorgesehen, zu verhindern, dass das Gateoxid des Kondensators 272 wegen elektrostatischer Entladung (ESD, Electrostatic Discharge) beschädigt wird.
Mit Bezug zu 3 ist eine bevorzugte Schaltungskonfiguration der Transceiverschaltung 120 von 1 dargestellt. Der Transceiver 120, wie in 3 zu sehen, beinhaltet eine Bussignalempfängerschaltung 310 zum Empfangen von Bussignalen von den Datenleitungen 343 und 344 des USB-Kabels 200, eine Bussignalübertragerschaltung 330 zum Übertragen von Bussignalen auf den Datenleitungen 343 und 344 und eine Steuerungslogik 320 zum abwechselnden Freigeben/Sperren des Empfängers 310 und des Übertragers 330 in Abhängigkeit von Steuersignalen von der SIE 130.
Der USB setzt NRZI-Datenkodierung (Non Return to Zero) ein, wenn Pakete übertragen werden. Beim NRZI-Kodieren wird eine "1" durch keine Veränderung des Wertes dargestellt und eine "0" wird durch eine Veränderung des Wertes dargestellt.
Der Empfänger 310 empfängt ein Paar busspezifischer Datensignale DP und DM (d. h. NRZI-Signale, die um zwischen –0,5 V und 3,8 V schwanken) vom USB-Kabel 200 und erzeugt drei schnittstellenspezifische Signale RXDP, RXD und RXDM (d. h. Signale, die um zwischen 0 V und 5 V schwanken) für die SIE 130. Die schnittstellenspezifischen Datensignale RXDP und RXDM entsprechen den busspezifischen Datensignalen DP bzw. DM. Das schnittstellenspezifische Differenzsignal RXD ist ein differentiell verstärktes Signal der Signale DP und DM. Diese Signale RXDP, RXD und RXDM werden der SIE 130 zugeführt.
Der Übertrager 330 verändert ein Paar schnittstellenspezifische Signale NRZI und EOP (d. h. Signale, die um zwischen 0 V und 5 V schwingen) von der SIE 130 in ein entsprechendes Paar busspezifischer Signale DP und DM (d. h. Signale, die um zwischen –0,5 V und 3,8 V schwingen). Die busspezifischen Signale DP und DM werden dem USB-Kabel 200 zugeführt.
Der Empfänger 310 und der Übertrager 330 werden von der SIE 130 gesteuert, so dass sie abwechselnd freigegeben/gesperrt werden. Die Steuerungslogik 320, die von einem Inverter 321 gebildet ist, erreicht Freigabe/Sperrung des Empfängers 310 und des Übertragers 330 abwechselnd in Abhängigkeit von einem Tx/Rx-Auswahlsignal SEL von der SIE 130. Speziell gibt die Steuerungslogik 320 den Übertrager 330 frei, wenn das Auswahlsignal SEL aktiv wird (Low). Hingegen gibt die Steuerungslogik 320 den Empfänger 310 frei, wenn das Auswahlsignal SEL deaktiviert wird (High). Die Steuerungslogik 320 erzeugt zwei komplementäre Signale: eines ist das Empfängerfreigabesignal (oder Eingangsfreigabesignal) EN# und das andere ist das Übertragerfreigabesignal (oder Ausgangsfreigabesignal) OE#. Das Empfängerfreigabesignal EN# ist ein invertiertes Signal des Auswahlsignals SEL und das Übertragerfreigabesignal OE# ist im Wesentlichen das gleiche Signal wie das Auswahlsignal SEL. Der Empfänger 310 und der Übertrager 330 werden freigegeben, wenn die entsprechenden Signale EN# und OE# schwach werden.
4 stellt eine Schaltungskonfiguration der Busempfängerschaltung 310 dar. In 4 bezeichnet das Bezugszeichen 410 eine Differenzsignalerzeugerschaltung, die differentiell die busspezifischen Signale DP und DM verstärkt und das schnittstellenspezifische Differenzsignal RXD erzeugt. Das Bezugszeichen 420 bezeichnet eine Konverterschaltung für Bussignale in Schnittstellensignale, das die busspezifischen Datensignale DP und DM in die schnittstellenspezifischen Datensignale RXDP und RXDM konvertiert. Die Differenzsignalerzeugerschaltung 410 beinhaltet einen Differenzverstärker 411 und eine Niveauverschiebungseinrichtung (Level Shifter) 413. Es sind auch Inverter 412 und 414 für die Schaltung 410 vorgesehen, die als Signalpuffer dienen. Die Konverterschaltung 420 für Bussignale in Schnittstellensignale weist zwei Schmitt-Trigger 421 und 421', zwei Level-Shifter 423 und 423' und eine Aus gangstreiberlogik 425 auf. Diese Schaltung 230 beinhaltet ferner Inverter 422, 424, 422' und 424', die auch als Signalpuffer dienen.
Der Differenzverstärker 411 erhält die Datensignale DP und DM vom USB-Kabel 200. Er wird auch mit dem Empfängerfreigabesignal EN# von der Steuerungslogik 320 gespeist. Die Signale DP und DM werden jeweils den Level-Shiftern 421 und 421' zugeführt. Das Signal EN# wird auch der Ausgangstreiberlogik 425 zugeführt. Der Busempfänger 310 weist die in der folgenden Funktionswertetabelle gezeigten Charakteristiken auf: Tabelle 1
In der obigen Tabelle stellt X den Zustand "egal" dar.
Im Empfänger 310 werden, wenn das EN#-Signal inaktiviert ist, die DM- und DP-Signale in den Rx-Sperrzustand getrieben. Die RXDP- und RXDM-Signale werden in den Single-Ended-Nullzustand getrieben, wenn die Signale DP und DM beide im "0"-Zustand sind und das EN#-Signal aktiviert ist. Wenn das DP- und DM-Signal im "0"- bzw. "1"-Zustand bleibt, und das Freigabesignal aktiviert wird, dann werden die RXDP- und RXDM-Signale in die Differentiell-Nullzustand (J-Zustand) getrieben. Wenn das DP- und DM-Signal im "1"- bzw. "0"-Zustand bleibt, und das Freigabesignal aktiviert wird, dann werden die RXDP- und RXDM-Signale in die Differentiell-Einszustand (K-Zustand) getrieben.
Die 5A und 5B sind detaillierte Schaltungsdiagramme, die die Schaltungskonfigurationen der Differenzsignalerzeugerschaltung 410 bzw. der Konverterschaltung 420 für Bussignale in Schnittstellensignale darstellen, die mit der Tabelle 1 ausgeführt sind.
Zunächst mit Bezug zu 5A, der Differenzverstärker 411 ist aus den MOS-Transistoren 11-19 gebildet. PMOS-Transistoren 13 und 14 (Differenzpaar des Verstärkers 411) sind mit den USB-Kabeldatenleitungen 343 und 344 (DM und DP) durch die Widerstände 510 bzw. 511 verbunden. Ein Knoten N1 des Verstärkers 411 wird mit der regulierten Spannung V_RR vom Spannungsregulator 110 versorgt (siehe 5B). Ein weiterer Knoten N1 des Verstärkers 411 erhält das Empfängerfreigabesignal EN# von der Steuerungslogik 320. Der Level-Shifter 413 ist aus MOS-Transistoren 22-29 gebildet. Zwischen dem Differenzverstärker 411 und dem Level-Shifter 413 ist ein CMOS-Inverter 412 bestehend aus einem PMOS-Transistor 20 und einem NOMS-Transistor 21 platziert. Wie aus 5A zu sehen ist, ist eine aktive Filterschaltung 513 vorgesehen, um Rauschen in der Ausgangsstufe der Schaltung 410 zu eliminieren. Ein weiterer CMOS-Inverter 414, gebildet aus einem PMOS-Transistor 30 und einem NMOS-Transistor 31 ist zwischen den Level-Shifter 413 und den aktiven Filter 513 angeschlossen. Der andere CMOS-Inverter 514 ist zwischen dem aktiven Filter 513 und dem RXD-Ausgangsknoten 347 vorgesehen. Der Level-Shifter 413, die CMOS-Inverter 414 und 514 und der aktive Filter 513 werden gemeinsam mit der Energiezufuhrspannung V_DD von ungefähr 5 V versorgt. Das Ausgangssignal des Level-Shifters 413 wird als schnittstellenspezifisches Differentialsignal RXD der busspezifischen Datensignale DP und DM durch den Inverter 414, aktive Filterschaltung 513 und Inverter 514 ausgegeben. Das Signal RXD wird der SIE 130 zugeführt. Die detaillierte Schal tungskonstruktion der aktiven Filterschaltung 513 wird später beschrieben.
Mit Bezug zu 5B besteht der Schmitt-Trigger 421 aus MOS-Transistoren 32-42. Der Schmitt-Trigger 421' weist die selbe Konstruktion auf wie der Schmitt-Trigger 421 und ist mit MOS-Transistoren 32'-42' versehen. Die Schmitt-Trigger 421 und 421' werden gemeinsam mit der regulierten Spannung V_RR vom Spannungsregulator 110 versorgt. Das Empfängerfreigabesignal EN# von der Steuerungslogik 320 wird den Schmitt-Triggern 421 und 421' über einen aktiven Filter 515 zugeführt. Insbesondere wird eine Ausgabe des aktiven Filters 515 über einen CMOS-Inverter 516 zum Schmitt-Trigger 421 geführt, während sie zum Schmitt-Trigger 421' direkt geführt wird. Die Ausgabe des Inverters 516 erreicht Freigabe/Sperren des Schmitt-Triggers 421 durch Anschalten/Abschalten der NMOS- und PMOS-Transistoren 36 und 37. Gleichermaßen erreicht das Empfängerfreigabesignal EN# Freigabe/Sperren des Schmitt-Triggers 421' durch Anschalten/Abschalten der NMOS- und PMOS-Transistoren 36' und 37'. Der Signaleingangsknoten N3 des Schmitt-Triggers 421 erhält das busspezifische Datensignal DP und der Signalknoten N4 des Schmitt-Triggers 421' das busspezifische Datensignal DM. Die Schmitt-Trigger 421 und 421' produzieren ihre Ausgangssignale, die in Abhängigkeit von den busspezifischen Datensignalen DP und DM Hysterese zeigen: das heißt, das Ausgangssignal des Schmitt-Triggers 421 (oder 421') verändert sich von einem schwachen Wert zu einem hohen Wert nur, wenn das Spannungsniveau des Eingangssignals DP (oder DM) einen oberen Auslösepunkt (oder oberen Schwellenwert) erreicht hat; das Ausgangssignal des Schmitt-Triggers 421 (oder 421') verändert sich nicht, bis das Spannungsniveau des Eingangssignals DP (oder DM) auf einen unteren Auslösepunkt (oder unteren Schwellenwert) fällt, der unter dem oberen Auslösepunkt der Spannung liegt; danach, wenn das Spannungsniveau des Eingangssignals DP (oder DM) den unteren Auslösepunkt erreicht hat, wechselt das Ausgangssignal des Schmitt-Triggers 421 (oder 421') das hohe Niveau zum niedrigen Niveau. Die Ausgangsignale der Schmitt-Trigger 421 und 421' werden über CMOS-Inverter 422 und 422' den Level-Shiftern 423 bzw. 423' zugeführt.
Wie aus 5B zu sehen ist weisen die Level-Shifter 423 und 423' die selbe Konfiguration auf. Der Levelshifter 423 ist aus MOS-Transistoren 46-54 gebildet und der Level-Shifter 423' aus MOS-Transistoren 46'-54'. Diese Level-Shifter 423 und 423' werden mit der Energiezufuhrspannung V_DD von ungefähr 5 V versorgt. Die Level-Shifter 423 und 423' verändern die busspezifischen Datensignale, die im Bereich von 0 bis 3,3 V schwingen, in die schnittstellenspezifischen Datensignale, die im Bereich von ungefähr 0 bis 5 V schwingen. Ausgangssignale der Level-Shifter 423 und 423' werden der Ausgangstreiberlogik 425 durch die CMOS-Inverter 56 und 56' und aktiven Filter 517 und 518 zugeführt.
Die Ausgangstreiberlogik 425 beinhaltet ein NAND-Gate 60, ein NOR-Gate 62 und Inverter 59, 61 und 63. Das NAND-Gate 60 weist zwei Eingänge auf, die mit dem aktiven Filter 517 bzw. dem Inverter gekoppelt sind, und sein Ausgang ist mit dem Inverter 61 gekoppelt. Das NOR-Gate 62 weist zwei Eingänge auf, die mit den aktiven Filtern 515 bzw. 518 gekoppelt sind, und sein Ausgang ist mit dem Inverter 63 gekoppelt. Ausgänge der Inverter 61 und 63 sind mit den RXDP- bzw. RXDM-Knoten 348 und 346 gekoppelt. Die Ausgangstreiberlogik 425 produziert die schnittstellenspezifischen Signale RXDP und RXDM entsprechend den busspezifischen Datensignalen DP und DM, in Abhängigkeit vom Empfängerfreigabesignal EN# und den Ausgangssignalen der Level-Shifter 423 und 423'.
Wiederum mit Bezug zu Tabelle 1, wenn das Signal EN# inaktiv bleibt ("1" oder High), bleiben das Differentialsignal RXD und das Datensignal RXDP in einem logischen "0"-Zustand, während das Datensignal RXDM in einem logischen "1"-Zustand bleibt. Zu diesem Zeitpunkt ist der Empfänger 310 gesperrt. Wenn die Datensignale DP und DM im "0"-Zustand bleiben und das Signal EN# aktiviert bleibt ("0" oder Low), treten die Ausgänge des Empfängers 310 in einen sogenannten "Single-Ended-Nullzustand" ein, wo die schnittstellenspezifischen Datensignale RXDP und RXDM im "0"-Zustand bleiben, mit dem Differentialsignal RXD im Egalzustand (0 oder 1). Wenn die Datensignale DP und DM jeweils im "0"- und "1"-Zustand bleiben, während das EN#-Signal aktiv ist, dann bleiben die RXDP- und RXDM-Signale entsprechend im "0"- und "1"-Zustand, was normalerweise als "Differentiell Nullzustand" oder "J-Zustand" bezeichnet wird. Ungekehrt, wenn die Datensignale DP und DM jeweils im "1"- und "0"-Zustand bleiben, während das EN#-Signal aktiv ist, dann bleiben die RXDP- und RXDM-Signale entsprechend im "1"und "0"-Zustand, was normalerweise als "Differentiell Einszustand" oder "K-Zustand" bezeichnet wird.
6 stellt eine detaillierte Schaltungskonfiguration für jeden aktiven Filter 513, 515, 517 oder 518 dar, die in den 5A und 5B gezeigt sind. Wie aus 6 zu sehen ist, ist jeder aktive Filter so konfiguriert, dass er Rauschen und Störungen, die im Eingangssignal IN enthalten sind, effektiv eliminiert. Speziell mit Bezug zu 6 weist jeder aktive Filter 513, 515, 517 oder 518 eine Verzögerungsschaltung 610, eine Kombinationslogik 620 und D-NMOS-Kondensatoren 630 und 640 auf. Die Verzögerungsschaltung ist aus einer ungeraden Anzahl von beispielsweise 7 seriell verbundenen CMOS-Invertern 611-617 gebildet. Die Kombinationslogik 620 besteht aus einem AND-Gate 621, NOR-Gates 622-624 und einem CMOS-Inverter 625. Ein Eingang des NAND-Gates 621 ist zwischen die Inverter 611 und 612 in der Verzögerungsschaltung 610 gekoppelt und sein anderer Eingang mit dem Ausgang des Inverters 617. Auf gleiche Weise sind die beiden Eingänge des NOR-Gate zwischen die Inverter 611 und 612 und den Ausgang des Inverters 617 gekoppelt. Die NOR-Gates 623 und 624 bilden eine Signal- Latch-Schaltung: das NOR-Gate 623 weist einen Eingang gekoppelt mit einem Ausgang des AND-Gate 621 auf und den anderen Eingang mit dem Ausgang des NOR-Gate 624 gekoppelt, und das NOR-Gate 624 weist seine beiden Eingänge mit dem Ausgang der NOR-Gates 622 bzw. 623 gekoppelt auf. Der CMOS-Inverter 625 ist mit dem Ausgang des NOR-Gates 623 gekoppelt.
7 zeigt eine Schaltungskonfiguration der Busübertragerschaltung 330, die die busspezifischen Datensignale DM und DP auf den Datenleitungen 343 und 344 des USB-Kabels 200 überträgt, in Blockdiagrammform. Mit Bezug zu 7 umfasst der Busübertrager 330 eine Zustandssteuerung 710, eine Steigungssteuerung 720 und DM- und DP-Ausgangstreiber 730 und 740. Unter allen Komponenten des Übertragers 330 wird die Zustandssteuerung 710 mit Zufuhrspannung V_DD von der Geräteenergiequelle (nicht gezeigt) versorgt, aber die anderen werden gemeinsam sowohl mit der regulierten Spannung V_RR vom Spannungsregulator 110 und der Energiezufuhrspannung V_DD versorgt.
Die Zustandssteuerung 710 spricht auf solche Eingangssignale an wie das Übertragerfreigabesignal OE# von der Steuereinheit 320, ein kodiertes Datensignal NRZI und ein Datenendsignal EOP von der SIE 130 und erzeugt Zustandssteuersignale FNI, FNI#, PEN_DM, NENL_DM, PEN_DP und NENL_DP (siehe 8A), um zu bestimmen, wann die DM- und DP-Signale zu ihren vorbestimmten Datenzuständen getrieben werden. Die Steigungssteuerung 720 spricht auf die Zustandssteuersignale an und erzeugt Steigungssteuersignale PBIAS, HVDD und NBIAS (siehe 8B), um Flankenraten der Datensignale zu steuern. Der DM-Ausgangstreiber 730 spricht auf die Zustands- und Steigungssteuersignale an und erzeugt das DM-Signal, das auf der Datenleitung 343 des USB-Kabels 200 übertragen wird. Der DP-Ausgangstreiber 740 spricht auf die Zustands- und Steigungssteuersignale an und erzeugt das DP-Signal, das auf der Datenleitung 344 des USB-Kabels 200 übertragen wird. Eine Funktionswertetabelle für den Übertrager 330 ist in der folgenden Tabelle gezeigt.
Tabelle 2
In Tabelle 2 stellt X einen "Egal-Zustand" dar und Z stellt einen "Hochimpedanz-Zustand" dar.
Im Übertrager 330 werden die DM- und DP-Signale zu einem Hochimpedanzzustand getrieben, wenn das OE#-Signal inaktiviert ist. Die DM- und DP-Signale werden zum Single-Ended-Null-Zustand getrieben, wenn die OE#- und EOP-Signale aktiviert sind. Die DM- und DP-Signale werden in den Differentiell-Null-Zustand (J-Zustand) getrieben, wenn das NRZI-Signal im "0"-Zustand ist, das EOP inaktiv ist und die OE# aktiv bleiben. Die DM- und DP-Signale werden in den Differentiell-Eins-Zustand (K-Zustand) getrieben, wenn das NRZI-Signal im "1"-Zustand ist, das EOP-Signal inaktiviert ist und das OE#-Signal aktiviert ist.
Die 8A bis 8D sind detaillierte Schaltungsdiagramme, die die Schaltungskonfiguration der Zustandssteuerung 710, der Steigungssteuerung 720, des DM-Ausgangstreibers 730 und des DP-Ausgangstreibers 740 darstellen, die mit Tabelle 2 ausgeführt sind.
Zunächst mit Bezug zu 8A wird die Zustandssteuerung 710 mit solchen schnittstellenspezifischen Eingangssignalen wie dem kodierten Datensignal NRZI und dem Datenendsignal EOP von der SIE 130 und dem Ausgangsfreigabesignal (oder Übertragerfreigabesignal) OE# von der Steuerungslogik versehen. Die Zustandssteuerung 710 spricht auf die von außen aufgegebenen Eingangssignal OE#, EOP und NRZI an und erzeugt eine Mehrzahl von Zustandssteuersignalen FNI, FNI#, PEN_DM, NENL_DM, PEN_DP und NENL_DP, um zu bestimmen, wann die DM- und DP-Signale zu ihren vorbestimmten Datenzuständen getrieben werden. Die Zustandssteuerung 710 weist Inverter 821, 824, 825, 826, 829, 831, 833, 834, 837, 839 und 841, AND-Gates 827, 832, 835 und 840, aktive Filter 823, 828 und 836 und NOR-Gates 830 und 838 auf. Die aktiven Filter 823, 828 und 836 sind zwischen den Invertern 821 und 824, zwischen dem AND-Gate 827 und dem Inverter 829 und zwischen dem AND-Gate 836 und dem Inverter 837 eingeschleift. Diese aktiven Filter 823, 828 und 836 weisen jeweils die selbe oder ähnliche Konfiguration auf wie die des aktiven Filters von 6.
Der Inverter 821 invertiert das Ausgangsfreigabesignal OE# logisch und erzeugt ein erstes Zustandsteuersignal FNI, das über den aktiven Filter 823 zur Steigungssteuerung 720 geführt wird. Der Inverter 824 erzeugt ein invertiertes Signal des ersten Zustandssteuersignals FNI als zweites Zustandssteuersignal FNI#, das auch auf die Steigungssteuerung 720 aufgegeben wird. Der Inverter 825 erzeugt ein invertiertes Signal des Datenendsignals EOP. Der Inverter 826 erzeugt ein invertiertes Signal des kodierten Signals NRZI. Das AND-Gate 827 führt die logische AND-Operation der Ausgaben der Inverter 825 und 826 durch. Der Inverter 829 erzeugt ein invertiertes Signal der Ausgabe des AND-Gates 827. Eine erste Gatelogik, bestehend aus dem NOR-Gate 830 und dem Inverter 831 empfängt das zweite Zustandsteuersignal FNI# und die Ausgabe des Inverters 829 und erzeugt ein drittes Zustandssteuersignal PEN_DM. Eine zweite Gatelogik, bestehend aus dem NAND-Gate 832 und dem Inverter 833 empfängt das erste Zustandssteuersignal FNI und die Ausgabe des Inverters 829 und erzeugt ein viertes Zustandssteuersignal NENL_DM. Der Inverter 834 führt logische Inversion der Ausgabe des Inverters 826 durch. Das AND-Gate 835 führt logische AND-Operation der Ausgaben der Inverter 825 und 834 durch. Der Inverter 837 invertiert die Ausgabe des AND-Gates 835 logisch. Eine dritte Gatelogik, bestehend aus dem NOR-Gate 838 und dem Inverter 839 empfängt das zweite Zustandssteuersignal FNI# und die Ausgabe des Inverters 837 und erzeugt ein fünftes Zustandssteuersignal PEN_DP. Eine vierte Gatelogik, bestehend aus dem NAND-Gate 840 und dem Inverter 841 empfängt das erste Zustandssteuersignal FNI und die Ausgabe des Inverters 837 und erzeugt ein sechstes Zustandssteuersignal NENL_DP. Das dritte bis sechste Zustandssteuersignal PEN_DM, NENL_DM, PEN_DP und NENL_DP werden gemeinsam den DM- und DP-Ausgangstreibern 730 und 740 zugeführt.
Nun mit Bezug zu 8B, die Steigungssteuerung 720 spricht auf das erste und zweite Zustandssteuersignal FNI und FNI# an und erzeugt drei Steigungssteuersignale PBIAS, HVDD und NBIAS zur Steuerung der Flankenraten der busspezifischen Datensignale DM und DP. Wie aus der Figur zu sehen ist, beinhaltet die Steigungssteuerung 720 einen ersten Energiequellenknoten 350, der die regulierte Energiezufuhrspannung V_RR vom Spannungsregulator 110 erhält und einen zweiten Energiequellenknoten (d. h. Masseknoten) 360, der die Massespannung V_SS erhält. Die Steuerung 720 beinhaltet auch einen ersten und zweiten Eingangsknoten 801 und 802 zum Empfangen des ersten und zweiten Zustandssteuersignals FNI, FNI#, und erste bis dritte Ausgangsknoten 811 (oder 811'), 812 (oder 812') und 813 (oder 813') zum Zuführen erster bis dritter Steigungssteuersignale PBIAS, HVDD und NBIAS. Die Steigungssteuerung 720 weist ferner PMOS-Transistoren 851, 852 und 853, Widerstände 854 und 855, NMOS-Transistoren 856 und 857 und einen D-NMOS-Kondensator 858 auf.
Der NMOS-Transistor 851 weist einen Strompfad auf, dessen erstes Ende mit dem ersten Energiequellenknoten 350 verbunden ist, und dessen Steuerelektrode mit dem ersten Eingangsknoten 801 verbunden ist. Der NMOS-Transistor 852 weist einen Strompfad auf, der zwischen einem zweiten Ende des Strompfads des Transistors 851 und dem ersten Ausgangsknoten 811 (oder 811') gechlossen ist und dessen Steuerelektrode mit dem zweiten Eingangsknoten 802 verbunden ist. Der NMOS-Transistor 853 weist einen Strompfad auf, der zwischen dem ersten Energiequellenknoten 350 und dem ersten Ausgangsknoten 811 (oder 811') geschlossen ist und eine Steuerelektrode, die sowohl mit dem ersten Ausgangsknoten 811 (oder 811') und der Verbindung der Strompfade der Transistoren 851 und 852 verbunden ist. Der Widerstand 854 ist zwischen dem ersten Ausgangsknoten 811 (oder 811') und dem zweiten Ausgangsknoten 812 (oder 812') angeschlossen. Der Widerstand 855 ist zwischen dem zweiten Ausgangsknoten 812 (oder 812') und dem dritten Ausgangsknoten 813 (oder 813') eingeschleift. Der Kondensator 858 ist zwischen dem zweiten Ausgangsknoten 812 (oder 812') und dem Masseknoten 360 eingeschleift. Der PMOS-Transistor 856 weist einen Strompfad auf, der zwischen dem dritten Ausgangsknoten 813 (oder 813') und dem Masseknoten 360 geschlossen ist, und die Steuerelektrode ist mit dem zweiten Eingangsknoten 802 verbunden. Der PMOS-Transistor 857 weist einen Strompfad auf, der zwischen dem dritten Ausgangsknoten 813 (oder 813') und dem Masseknoten 360 geschlossen ist, und die Steuerelektrode ist mit dem dritten Ausgangsknoten 813 (oder 813') verbunden.
Die Eingangssignale FNI und FNI# bewirken Freigabe/Sperren der Steigungssteuerung 720 durch Anschalten/Abschalten der Transistoren 851 und 856. Der Kondensator 858 ist zum Eliminieren der Wellenkompo nenten des Ausgangssignals HVDD vorgesehen. Dieses Signal HVDD wird etwa bei V_RR/2 gehalten. Das Ausgangssignal PBIAS wird verwendet, um die Steigungen der Anstiegsflanken der busspezifischen Datensignale DM und DP zu beeinflussen und das NBIAS-Signal wird verwendet, um die Steigungen der Abstiegsflanken der Datensignale DM und DP zu beeinflussen. Diese Signale PBIAS und NBIAS werden bei entsprechenden konstanten Werten gehalten, die ausreichen, um die Transistoren in den DM- und DP-Treibern 730 und 740 anzuschalten (siehe Transistoren 861, 864, 867 und 868 in 8C und 861', 864', 867' und 868' in 8D), die später ausführlich beschrieben werden. Außerdem ist der Transistor 852 vorgesehen, um den Energieverbrauch im Standby-Zustand der Steigungssteuerung 720 zu minimieren.
Mit Bezug zu 8C, der DM-Ausgangstreiber 730 spricht auf die Zustandssteuersignale PEN_DM und NENL_DM und die Steigungsteuersignale PBIAS, HVDD und NBIAS an und erzeugt das busspezifische DM-Datensignal, das zur DM-Leitung des USB-Kabels 200 übertragen wird. Dieser Treiber 730 wird mit der Ausgangsspannung V_RR des Spannungsregulators 110 versorgt.
Der DM-Ausgangstreiber 730 beinhaltet einen Operationsverstärker 731 mit einer neuen Architektur. Dieser Operationsverstärker 731 weist einen ersten Eingangsknoten 732 zum Empfang des Steigungssteuersignals PBIAS, einen zweiten Eingangsknoten 733 zum Empfang des Steigungssteuersignals HVDD, einen dritten Eingangsknoten 734 zum Empfang des Steigungssteuersignals NBIAS, einen ersten Ausgangsknoten 735 zum Bereitstellen eines ersten Ausgangstreibersignals PDRVM, einen zweiten Ausgangsknoten 736 zum Bereitstellen eines zweiten Ausgangstreibersignals NDRVM und ein Feedbackterminal 737 auf.
Der Verstärker 731 weist ferner PMOS-Transistoren 861, 863, 865 und 867 auf und NMOS-Transistoren 862, 864, 866 und 868. Der PMOS-Transistor 861 weist einen Strompfad auf, dessen erstes Ende mit dem Energiequellenknoten 350 verbunden ist, und dessen Steuerelektrode mit dem ersten Eingangsknoten 732 verbunden ist, auf den das erste Steigungssteuersignal PBIAS aufgegeben wird. Der NMOS-Transistor 862 weist einen Strompfad auf, dessen erstes Ende mit einem zweiten Ende des Strompfads des Transistors 861 verbunden ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733 verbunden ist, auf den das Steigungssteuersignal HVDD aufgegeben wird. Der PMOS-Transistor 863 weist einen Strompfad auf, der zwischen einem zweiten Ende des Strompfads des Transistors 861 und dem zweiten Ausgangsknoten 736 geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733 verbunden ist. Der NMOS-Transistor 864 weist einen Strompfad auf, dessen erstes Ende mit dem Masseknoten 360 verbunden ist, und dessen Steuerelektrode mit dem dritten Eingangsknoten 734 verbunden ist, auf den das Steigungssteuersignal NBIAS aufgegeben wird. Der PMOS-Transistor 865 weist einen Strompfad auf, der zwischen den zweiten Enden der Strompfade der Transistoren 862 und 864 geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733 verbunden ist. Der NMOS-Transistor 866 weist einen Strompfad auf, der zwischen einem zweiten Ende des Strompfads des Transistors 864 und dem ersten Ausgangsknoten 735 geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733 verbunden ist. Der PMOS-Transistor 867 weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und dem ersten Ausgangsknoten 735 geschlossen ist, und dessen Steuerelektrode mit dem ersten Eingangsknoten 732 verbunden ist. Der NMOS-Transistor 868 weist einen Strompfad auf, der zwischen der Masseelektrode 360 und dem zweiten Ausgangsknoten 736 geschlossen ist, und dessen Steuerelektrode mit dem dritten Eingangsknoten 734 verbunden ist.
In diesem Verstärker 731 ist die Stromverstärkung (oder das Verhältnis W/L) des Transistors 861 mehrfach (bevorzugt 2-4 Mal) höher als das des Transistors 867. Auf diese Weise weist der Transistor 864 eine höhere Verstärkung auf als der Transistor 866.
Der DM-Ausgangstreiber 730 umfasst ferner einen PMOS-Stromquellentransistor 871, einen PMOS-Pull-up-Ausgangstransistor 869, einen NMOS-Stromsinktransistor 872 und einen NMOS-Pull-down-Ausgangstransistor 870. Der Stromquellentransistor 871 weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und dem Ausgangsknoten 735 des Verstärkers 731 geschlossen ist, und dessen Steuerelektrode mit dem Zustandssteuersignal PEN_DM verbunden ist. Der Pull-up-Ausgangstransistor 869 weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und der ersten Datenleitung 343 des USB-Kabels 200 geschlossen ist, und dessen Steuerelektrode mit dem Ausgangsknoten 735 des Verstärkers 731 verbunden ist. Der Stromsinktransistor 872 weist einen Strompfad auf, der zwischen dem Masseknoten 360 und dem Ausgangsknoten 736 des Verstärkers 731 geschlossen ist, und dessen Steuerelektrode mit dem Zustandssteuersignal NENL_DM verbunden ist. Der Pull-down-Ausgangstransistor 870 weist einen Strompfad auf, der zwischen dem Massenknoten 360 und der USB-Kabeldatenleitung 343 geschlossen ist, und dessen Steuerelektrode mit dem Ausgangsknoten 736 des Verstärkers 731 verbunden ist.
Der DM-Ausgangstreiber 730 weist ferner einen oder mehrere D-NMOS-Feedbackkondensatoren 738 auf. Die Feedbackkondensatoren 738 (zum Beispiel 873-876) sind zwischen dem Feedbackanschluss 737 des Verstärkers 731 und entweder der USB-Kabeldatenleitung 343 oder einem Widerstand 739, der mit dem Massenknoten 360 gekoppelt ist, eingeschleift. Insbesondere sind die Kondensatoren 873 und 876 zwischen der USB-Kabeldatenleitung 343 und dem Widerstand 739 eingeschleift.
Die Kondensatoren 874 und 875 sind zwischen dem Verstärkerfeedbackanschluss 737 und der USB-Kabeldatenleitung 343 eingeschleift.
Der DM-Ausgangstreiber 730 weist ferner eine Schaltung auf, die aus einem Widerstand 877 und einem D-NMOS-Kondensator 878 besteht, und eine Variation in der Lastkapazität auf der USB-Kabeldatenleitung 343 kompensiert. Der Widerstand 877 und der Kondensator 878 sind in Serie zwischen dem Ausgangspad (oder der USB-Kabeldatenleitung 343) und dem Masseknoten 360 eingeschleift. Der Widerstand 877 ist vorgesehen, um einen Gateoxidzusammenbruch des Kondensators 878 aufgrund von ESD zu verhindern. Da der Kondensator 878 die interne Kapazität des Treibers 730 erhöht, ist der Bussignalübertrager 330 in der Lage, stabile Ausgangscharakteristiken zu halten, selbst wenn seine Last signifikant schwankt.
Mit Bezug zu 8D, der DP-Ausgangstreiber 740 weist eine ähnliche Schaltungskonfiguration auf wie der DM-Ausgangstreiber 730. Wie aus der Figur zu sehen ist, spricht der DP-Ausgangstreiber 740 auf die Zustandssteuersignale PEN_DP und NENL_DP von der Zustandssteuerung 710 und die Steigungsteuersignale PBIAS, HVDD und NBIAS von der Steigungssteuerung 720 an und erzeugt das busspezifische DP-Datensignal, das auf der USB-Kabeldatenleitung 344 übertragen wird. Dieser Treiber 740 wird auch mit der Ausgangsspannung V_RR des Spannungsregulators 110 versorgt.
Der DP-Ausgangstreiber 740 beinhaltet einen Operationsverstärker 741 mit einer neuen Architektur, wie der DM-Ausgangstreiber 730. Dieser Operationsverstärker 741 weist einen ersten Eingangsknoten 732' zum Empfang des Steigungssteuersignals PBIAS, einen zweiten Eingangsknoten 733' zum Empfang des Steigungssteuersignals HVDD, einen dritten Eingangsknoten 734' zum Empfang des Steigungssteuersignals NBIAS, einen ersten Ausgangsknoten 735' zum Bereitstellen eines ers ten Ausgangstreibersignals PDRVP, einen zweiten Ausgangsknoten 736' zum Bereitstellen eines zweiten Ausgangstreibersignals NDRVP und ein Feedbackterminal 737' auf.
Der Verstärker 741 beinhaltet ferner PMOS-Transistoren 861', 863', 865' und 867' und NMOS-Transistoren 862', 864', 866' und 868'. Der PMOS-Transistor 861' weist einen Strompfad auf, dessen erstes Ende mit dem Energiequellenknoten 350 verbunden ist, und dessen Steuerelektrode mit dem ersten Eingangsknoten 732' verbunden ist, auf den das erste Steigungssteuersignal PBIAS aufgegeben wird. Der NMOS-Transistor 862' weist einen Strompfad auf, dessen erstes Ende mit einem zweiten Ende des Strompfads des Transistors 861' verbunden ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733' verbunden ist, auf den das Steigungssteuersignal HVDD aufgegeben wird. Der PMOS-Transistor 863' weist einen Strompfad auf, der zwischen einem zweiten Ende des Strompfads des Transistors 861' und dem zweiten Ausgangsknoten 736' geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733' verbunden ist. Der NMOS-Transistor 864' weist einen Strompfad auf, dessen erstes Ende mit dem Masseknoten 360 verbunden ist, und dessen Steuerelektrode mit dem dritten Eingangsknoten 734' verbunden ist, auf den das Steigungssteuersignal NBIAS aufgegeben wird. Der PMOS-Transistor 865' weist einen Strompfad auf, der zwischen den zweiten Enden der Strompfade der Transistoren 862' und 864' geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733' verbunden ist. Der NMOS-Transistor 866' weist einen Strompfad auf, der zwischen einem zweiten Ende des Strompfads des Transistors 864' und dem ersten Ausgangsknoten 735' geschlossen ist, und dessen Steuerelektrode mit dem zweiten Eingangsknoten 733' verbunden ist. Der PMOS-Transistor 867' weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und dem ersten Ausgangsknoten 735' geschlossen ist, und dessen Steuerelektrode mit dem ersten Eingangsknoten 732' verbunden ist. Der NMOS- Transistor 868' weist einen Strompfad auf, der zwischen der Masseelektrode 360 und dem zweiten Ausgangsknoten 736' geschlossen ist, und dessen Steuerelektrode mit dem dritten Eingangsknoten 734' verbunden ist.
In diesem Verstärker 741 ist die Stromverstärkung des Transistors 861' mehrfach (bevorzugt 2-4 Mal) höher als die des Transistors 867'. Der Transistor 864' ist auch bei der Stromverstärkung oder dem Umfang stärker als der Transistor 866'.
Der DP-Ausgangstreiber 740 umfasst ferner einen PMOS-Stromquellentransistor 871', einen PMOS-Pull-up-Ausgangstransistor 869', einen NMOS-Stromsinktransistor 872' und einen NMOS-Pull-down-Ausgangstransistor 870'. Der Stromquellentransistor 871' weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und dem Ausgangsknoten 735' des Verstärkers 741 geschlossen ist, und dessen Steuerelektrode mit dem Zustandssteuersignal PEN_DP verbunden ist. Der Pull-up-Ausgangstransistor 869' weist einen Strompfad auf, der zwischen dem Energiequellenknoten 350 und der ersten Datenleitung 344 des USB-Kabels 200 geschlossen ist, und dessen Steuerelektrode mit dem Ausgangsknoten 735' des Verstärkers 741 verbunden ist. Der Stromsinktransistor 872' weist einen Strompfad auf, der zwischen dem Masseknoten 360 und dem Ausgangsknoten 736' des Verstärkers 741 geschlossen ist, und dessen Steuerelektrode mit dem Zustandssteuersignal NENL_DP verbunden ist. Der Pull-down-Ausgangstransistor 870' weist einen Strompfad auf, der zwischen dem Masseknoten 360 und der USB-Kabeldatenleitung 344 geschlossen ist und dessen Steuerelektrode mit dem Ausgangsknoten 736' des Verstärkers 741 verbunden ist.
Der DM-Ausgangstreiber 740 beinhaltet ferner einen oder mehrere D-NMOS-Feedbackkondensatoren 738'. Die Feedbackkondensatoren 738' (zum Beispiel 873'-876') sind zwischen dem Feedbackanschluss 737' des Verstärkers 741 und entweder der USB-Kabeldatenleitung 344 oder dem Widerstand 739 eingeschleift, wie in 8C gezeigt. Insbesondere sind die Kondensatoren 874' und 875' in Serie zwischen dem Verstärkerfeedbackanschluss 737' und der USB-Kabeldatenleitung 344 eingeschleift. Der Kondensator 876' ist zwischen der USB-Kabeldatenleitung 344 und dem Widerstand 739 eingeschleift.
Der DM-Ausgangstreiber 740 beinhaltet ferner eine Schaltung, die aus einem Widerstand 877' und einem D-NMOS-Kondensator 878' besteht, und eine Variation in der Lastkapazität auf der USB-Kabeldatenleitung 344 kompensiert. Der Widerstand 877' und der Kondensator 878' sind in Serie zwischen dem Ausgangspad (oder der USB-Kabeldatenleitung 344) und dem Masseknoten 360 eingeschleift. Der Widerstand 877' verhindert den Gateoxidzusammenbruch des Kondensators 878' aufgrund von ESD. Da der Kondensator 878' die interne Kapazität des Treibers 740 erhöht, ist der Bussignalübertrager 330 in der Lage, stabile Ausgangscharakteristiken trotz relativ großer Schwankungen der Last zu halten.
In den 8C und 8D geben die Zeichen A und A' die Schaltungsteile zum Steuern der Anstiegsflanken der DM- und DP-Signale an und B und B' geben die Schaltungsteile zum Steuern der Abfallflanken der DM- und DP-Signale an. Diese Signale in den Anstiegsflankensteuerschaltungsteilen A und A' weisen Phasen auf, die den der entsprechenden Signale in den Abfallflankensteuerschaltungsteilen entgegengesetzt sind. Sie weisen jedoch die selben Funktionsprinzipien auf. Zur Einfachheit der Erläuterung und zur Vermeidung doppelter Ausführungen, wird daher nur der Teil A mit Bezug zu 8C ausführlich beschrieben.
In 8C wird angenommen, dass die Spannung V_F am Knoten 737 auf V_RR/2 gesetzt ist. In diesem Fall wird eine virtuelle Masse am Knoten 737 ausgebildet. Wenn der Übertrager 330 DM und DP auf dem USB- Kabel 200 trägt, bleiben die PEN_DM- und NENL_DM-Signale sowie PEN_DP- und NENL_DP-Signale jeweils auf hohem und niedrigem Niveau. Hierbei werden die Signale PBIAS, NHDD und NBIAS von der Steigungssteuerung 720 auf ihren jeweiligen vorbestimmten Werten gehalten. Auf diese Weise schalten die Transistoren 871 und 872 ab und die Transistoren 861, 864, 867 und 868 an.
Die Flankenrate (oder Steigung) des Ausgangssignals DM bestimmt die Höhe des Feedbackstroms I_F, der durch die Feedbackkondensatoren 783 strömt, wie in der folgenden Gleichung (1):
wobei C₇₃₈ die Kapazität des Feedbackkondensators 738 ist und dV/dt die Flankenrate des DM-Signals ist.
Wenn das DM-Signal auf der USB-Kabeldatenleitung 343 eine Steigung gleich der angestrebten Steigung aufweist, wird die Spannung V_F am Feedbackknoten 737 auf V_RR/2 gehalten. Hierbei ist der Strom I₈₆₂, der durch den Transistor 862 strömt, gleich dem Feedbackstrom I_F, so dass die Spannung V_F unverändert bleibt. In diesem Fall nimmt das DM-Signal mit einer konstanten Flankenrate zu, da es keine Spannungsveränderungen an den Ausgangsknoten 735 und 736 gibt.
Bei einem Anstiegsflankenübergang des DM-Signals, wenn die Flankenrate dV/dt des Signals DM beträchtlich kleiner ist als eine angestrebte Flankenrate, dann wird die Spannung V_F höher als V_RR/2, weil der Feedbackstrom I_F abnimmt, was zu einer Abnahme der Leitfähigkeit des NMOS-Transistors 862 führt, so dass der Strom I₈₆₅, der durch den PMOS-Transistor 865 strömt, abnimmt. Als Folge davon nimmt der Strom I₈₆₆, der durch den NMOS-Transistor 866 strömt, relativ zu. Dies führt zu einem Spannungsabfall am Knoten 735. Dieser Spannungsabfall führt zu einer Zunahme des Stroms I₈₆₉, der durch den PMOS-Transistor 869 zur USB-Kabeldatenleitung 343 strömt. Folglich wird die Spannungsrate dV/dt des DM-Signals größer.
Bei einem Anstiegsflankenübergang des DM-Signals, wenn die Flankenrate dV/dt des Signals DM beträchtlich höher ist als eine angestrebte Flankenrate, wird die Spannung V_F kleiner als V_RR/2, weil der Feedbackstrom I_F zunimmt, was zu einer Zunahme der Leitfähigkeit des NMOS-Transistors 862 führt, so dass der Strom I₈₆₂, der durch den NMOS-Transistor 862 strömt, zunimmt. Als Folge davon nimmt der Strom I₈₆₆, der durch den NMOS-Transistor 866 strömt, relativ ab. Dies führt zu einem Spannungsanstieg am Knoten 735. Dieser Spannungsanstieg führt zu einer Abnahme des Stroms I₈₆₉, der durch den PMOS-Transistor 869 zur USB-Kabeldatenleitung 343 strömt. Folglich wird die Spannungsrate dV/dt des DM-Signals kleiner.
Beim Abstiegsflankenübergang des DM-Signals, wenn die Flankenrate dV/dt des Signals DM beträchtlich kleiner ist als eine angestrebte Flankenrate, dann wird die Spannung V_F höher als V_RR/2, weil der Feedbackstrom I_F abnimmt, was zu einer Abnahme der Leitfähigkeit des NMOS-Transistors 862 führt, so dass der Strom I₈₆₂, der durch den NMOS-Transistor 862 strömt, abnimmt. Als Folge davon nimmt der Strom I₈₆₃, der durch den PMOS-Transistor 863 strömt, relativ zu. Dies führt zu einem Spannungsanstieg am Knoten 736. Dieser Spannungsanstieg führt zu einer Zunahme des Stroms I₈₇₀, der von der USB-Kabeldatenleitung 343 durch den NMOS-Transistor 870 zum Masseknoten 360 strömt. Folglich wird die Spannungsrate dV/dt des DM-Signals größer.
Beim Abstiegsflankenübergang des DM-Signals, wenn die Flankenrate dV/dt des Signals DM beträchtlich höher ist als eine angestrebte Flan kenrate, wird die Spannung V_F kleiner als V_RR/2, weil der Feedbackstrom I_F zunimmt, was zu einer Zunahme der Leitfähigkeit des NMOS-Transistors 862 führt, so dass der Strom I₈₆₂, der durch den NMOS-Transistor 862 strömt, zunimmt. Als Folge davon nimmt der Strom I₈₆₃, der durch den PMOS-Transistor 863 strömt, relativ ab. Dies führt zu einem Spannungsabfall am Knoten 736. Dieser Spannungsabfall führt zu einer Abnahme des Stroms I₈₇₀, der von der USB-Kabeldatenleitung 343 durch den NMOS-Transistor 870 zum Masseknoten 360 strömt. Folglich wird die Spannungsrate dV/dt des DM-Signals kleiner.
In den 9A bis 9H sind Wellenformen der oben beschriebenen Schaltungen der 8A bis 8D dargestellt.
Wie oben beschrieben ist, kann eine relativ erhöhte Integration für einen Busschnittstellenchip erreicht werden, da der Signalübertrager der vorliegenden Erfindung nur mit zwei neuen Operationsverstärkern und ihren jeweiligen Ausgangstreibern implementiert ist. Durch Erhöhung der internen Kapazität ist der Übertrager auch in der Lage, stabile Ausgangscharakteristiken zu zeigen, selbst wenn seine Last signifikant schwankt.
Die Erfindung wurde unter Verwendung exemplarischer bevorzugter Ausführungsformen beschrieben. Es versteht sich jedoch, dass der Rahmen der Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Im Gegenteil, es ist beabsichtigt, dass verschiedene Modifikationen und ähnliche Anordnungen abgedeckt sind.

Claims

Signalübertrager (330) zum Empfangen eines Ausgangsfreigabesignals (OE#), eines Datenendsignals (EOP) und eines ersten kodierten Eingangsdatensignals (NRZI) und Erzeugen erster und zweiter kodierter Ausgangsdatensignale (DM, DP), von denen jedes in einem ersten Schwingungsbereich liegt, zu einem Paar Datenleitungen (343, 344), wobei der Signalübertrager umfasst: eine Funktionssteuerung (710) zum Erzeugen einer Mehrzahl von Zustandssteuersignalen (FNI, FNI#, PEN_DM, NENL_DM, PEN_DP, NENL_DP) in Reaktion auf Eingangssignale (OB#, EOP, NRZI); eine Vorspannungsschaltung (Bias-Circuit) (720) zum Erzeugen einer Mehrzahl von Flankensteigungssteuersignalen (PBIAS, HVDD, NBIAS) zum Steuern der Flankenrate der ersten und zweiten kodierten Ausgangsdatensignale (DM, DP); einen ersten Ausgangstreiber (730) zum Erzeugen des ersten kodierten Ausgangsdatensignals (DM) in Reaktion auf die Zustands- und Flankensteigungssteuersignale; und einen zweiten Ausgangstreiber (740) zum Erzeugen des zweiten kodierten Ausgangsdatensignals (DP) in Reaktion auf die Zustands- und Flankensteigungssteuersignale, worin jeder der ersten und zweiten Ausgangstreiber (730, 740) umfasst: einen Operationsverstärker (731; 741) mit Eingangsknoten (732, 733, 734; 732', 733', 734') zum Empfangen von Flankensteigungssteuersignalen (PBIAS, HVDD, NBIAS), erste und zweite Ausgangsknoten (735, 736; 735', 736') zum Bereitstellen erster und zweiter Ausgangstreibersignale (PDRVM, NDRVM; PDRVP, NDRVP) und ein Feedbackterminal (737); einen Pull-up-Ausgangstransistor (869; 869') mit einem Stromweg zwischen einem ersten Energiequellenknoten (350; 350') und der entsprechenden Datenleitung (343; 343'), und einer Steuerelektrode, die mit dem ersten Ausgangsknoten (735; 735') verbunden ist; einen Stromquellentransistor (871; 871') mit einem Stromweg, der zwischen einem zweiten Energiequellenknoten (360; 360') und dem zweiten Ausgangsknoten (736, 736') geschlossen ist; einen Pull-down-Ausgangstransistor (870; 870') mit einem Stromweg, der zwischen dem zweiten Energiequellenknoten (360; 360') und der entsprechenden Datenleitung (343; 343') geschlossen ist, und einer Steuerelektrode, die mit dem zweiten Ausgangsknoten (736; 736') verbunden ist; und mindestens einen Feedbackkondensator (738; 738'), der zwischen dem Feedbackterminal (737; 737') und der entsprechenden Datenleitung (343; 343') angeschlossen ist, wobei der Übertrager dadurch gekennzeichnet ist, dass die Vorspannungsschaltung auf eines oder mehrere der Zustandssteuersignale anspricht.
Signalübertrager nach Anspruch 1, worin der Operationsverstärker (731; 741) umfasst: einen ersten Transistor (861; 861') eines ersten Typs mit einem Stromweg, von dem ein erstes Ende mit dem ersten Energiequellenknoten (350) verbunden ist, und einer Steuerelektrode, die mit dem ersten Eingangsknoten (732; 732') verbunden ist, auf den das erste Flankensteigungssteuersignal (PBIAS) aufgegeben wird; einen zweiten Transistor (862; 862') eines zweiten Typs mit einem Stromweg, von dem ein erstes Ende mit einem zweiten Ende des Stromwegs des ersten Transistors (861; 861') verbunden ist, und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (733; 733') verbunden ist, auf den das zweite Flankensteigungssteuersignal (HVDD) aufgegeben wird; einen dritten Transistor (864; 864') des zweiten Typs mit einem Stromweg, von dem ein erstes Ende mit dem zweiten Energiequellenknoten (360) verbunden ist, und einer Steuerelektrode, die mit dem dritten Ein gangsknoten (734, 734') verbunden ist, auf den das dritte Flankensteigungssteuersignal (NBIAS) aufgegeben wird; einen vierten Transistor (865; 865') des ersten Typs mit einem Stromweg, der zwischen den zweiten Enden der Stromwege des zweiten und dritten Transistors (862, 864; 862', 864') geschlossen ist, und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (733; 733') verbunden ist; einen fünften Transistor (867; 867') des ersten Typs mit einem Stromweg, der zwischen dem ersten Energiequellenknoten (350) und dem ersten Ausgangsknoten (735; 735') geschlossen ist, und einer Steuerelektrode, die mit dem ersten Eingangsknoten (732; 732') verbunden ist; einen sechsten Transistor (866; 866') des zweiten Typs mit einem Stromweg, der zwischen einem zweiten Ende des Stromwegs des dritten Transistors (864; 864') und dem ersten Ausgangsknoten (735; 735') geschlossen ist, und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (733; 733') verbunden ist; einen siebten Transistor (868; 868') des zweiten Typs mit einem Stromweg, der zwischen dem zweiten Energiequellenknoten (360) und dem zweiten Ausgangsknoten (736; 736') geschlossen ist, und einer Steuerelektrode, die mit dem dritten Eingangsknoten (734; 734') verbunden ist; einen achten Transistor (863; 863') des ersten Typs mit einem Stromweg, der zwischen einem zweiten Ende des Stromwegs des ersten Transistors (861, 861') und dem zweiten Ausgangsknoten (736; 736') geschlossen ist; und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (733; 733') verbunden ist.
Signalübertrager nach Anspruch 1 oder 2, worin jeder der ersten und zweiten Ausgangstreiber (730, 740) ferner Mittel (877, 878; 877', 878') zum Kompensieren einer Schwankung der Lastkapazität der entsprechenden Datenleitung umfasst.
Signalübertrager nach Anspruch 3, worin die Mittel zum Kompensieren der Schwankung der Lastkapazität einen Widerstand (877; 877') und einen Kondensator (878; 878') umfassen, die in Reihe zwischen einem Ausgangsstück und dem zweiten Quellenknoten angeschlossen sind.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin das Paar Datenleitungen Datenleitungen eines USB-Kabels (Universal Serial Bus) sind.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin die Funktionssteuerung (710) umfasst: einen ersten Inverter (821) zum logischen Invertieren des Ausgangsfreigabesignals (OE#) zum Erzeugen eines ersten (FNI) der Zustandssteuersignale; einen zweiten Inverter (824) zum logischen Invertieren des ersten Zustandssteuersignals (FNI) der Zustandssteuersignale zum Erzeugen eines zweiten (FN#) der Zustandssteuersignale; einen dritten Inverter (825) zum logischen Invertieren des Datenendsignals (EOP); einen vierten Inverter (826) zum logischen Invertieren des ersten kodierten Eingangsdatensignals (NRZI); ein erstes AND-Gate (827) zur logischen AND-Verknüpfung von Ausgaben der dritten und vierten Inverter (825, 826); einen fünften Inverter (829) zum logischen Invertieren einer Ausgabe des ersten AND-Gates; eine erste Gatelogik (830, 831) zum Empfangen des zweiten Zustandssteuersignals (FN#) und einer Ausgabe des fünften Inverters (829) zum Erzeugen eines dritten (PEN_DM) der Zustandssteuersignale; eine zweite Gatelogik (832, 833) zur; Empfangen des ersten Steuersignals (FNI) und der Ausgabe des fünften Inverters (829) zum Erzeugen eines vierten (NENL_DM) der Zustandssteuersignale; einen sechsten Inverter (834) zum logischen Invertieren der Ausgabe des vierten Inverters (826); ein zweites AND-Gate (835) zur logischen AND-Verknüpfung von Ausgaben der dritten und sechsten Inverter (825, 834); einen siebten Inverter (837) zum logischen Invertieren einer Ausgabe des zweiten AND-Gates (835); eine dritte Gatelogik (838, 839) zum Empfangen des zweiten Zustandssteuersignals (FNI#) und einer Ausgabe des siebten Inverters (837) zum Erzeugen eines fünften (PEN_DP) der Zustandssteuersignale; eine vierte Gatelogik (840, 841) zum Empfangen des ersten Zustandssteuersignals (FNI) und der Ausgabe des siebten Inverters (837) zum Erzeugen eines sechsten (NENL_DP) der Zustandssteuersignale.
Signalübertrager nach Anspruch 6, worin die Funktionssteuerung (710) ferner Filter (823, 828, 836) umfasst, die zwischen den ersten und zweiten Invertern, zwischen dem ersten AND-Gate und dem fünften Inverter bzw. zwischen dem zweiten AND-GATE und dem siebten Inverter angeschlossen sind.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin die Vorspannungsschaltung (720) umfasst: erste und zweite Eingabeknoten (801, 802) zum Empfangen der ersten bzw. zweiten Zustandssteuersignale (FNI, FNI#); erste bis dritte Ausgangsknoten (811 oder 811', 812 oder 812', 813 oder 813') zum Bereitstellen entsprechender erster bis dritter (PBIAS, HVDD, NBIAS) der Flankensteigungssteuersignale; einen ersten Transistor (851) eines ersten Typs mit einem Stromweg, von dem ein erstes Ende mit dem ersten Energiequellenknoten (350) verbunden ist, und einer Steuerelektrode, die mit dem ersten Eingangsknoten (801) verbunden ist; einen zweiten Transistor (852) des ersten Typs mit einem Stromweg, der zwischen einem zweiten Ende des Stromwegs des ersten Transis tors (851) und dem ersten Ausgangsknoten (811 oder 811') geschlossen ist, und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (802) verbunden ist; einen dritten Transistor (853) des ersten Typs mit einem Stromweg, der zwischen dem ersten Energiequellenknoten (350) und dem ersten Ausgangsknoten (811 oder 811') geschlossen ist, und einer Steuerelektrode, die sowohl mit dem ersten Ausgangsknoten (811 oder 811') und einer Verbindung der Stromwege des ersten und zweiten Transistors (851, 852) verbunden ist; einen ersten Widerstand (854), der zwischen dem ersten Ausgangsknoten (811 oder 811') und dem zweiten Ausgangsknoten (812 oder 812') angeschlossen ist; einen zweiten Widerstand (855), der zwischen dem zweiten Ausgangsknoten (812 oder 812') und dem dritten Ausgangsknoten (813 oder 813') angeschlossen ist; einen Kondensator (858), der zwischen dem zweiten Ausgangsknoten (812 oder 812') und der zweiten Energiequelle (360) angeschlossen ist; einen vierten Transistor (856) eines zweiten Typs mit einem Stromweg, der zwischen dem dritten Ausgangsknoten (813 oder 813') und dem zweiten Energiequellenknoten (360) angeschlossen ist, und einer Steuerelektrode, die mit dem zweiten Eingangsknoten (802) verbunden ist; und einen fünften Transistor (857) des zweiten Typs mit einem Stromweg, der zwischen dem dritten Ausgangsknoten (813 oder 813') und dem zweiten Energiequellenknoten (360) geschlossen ist, und einer Steuerelektrode, die mit dem dritten Ausgangsknoten (813 oder 813') verbunden ist.
Signalübertrager nach einem der vorhergehenden Ansprüche, ferner umfassend: einen Empfänger (310) zum Empfangen zweiter und dritter kodierter Eingangsdatensignale (DM, DP), deren jedes im ersten Schwingungsbe reich vom Datenleitungspaar liegt, zum Erzeugen dritter bis fünfter kodierter Ausgangsdatensignale (RXDM, RXD, RXDP), deren jedes im zweiten Schwingungsbereich liegt, in Reaktion auf das Eingangsfreigabesignal (EN#); worin ein erstes (RXD) der dritten bis fünften kodierten Ausgangsdatensignale die Differenz des zweiten und dritten kodierten Eingangsdatensignals (DM, DP) ist; und einen Inverter (321) zum logischen Invertieren des Ausgangsfreigabesignals (OE#) zum Erzeugen eines Eingangsfreigabesignals (EN#).
Signalübertrager nach Anspruch 9, worin der Empfänger umfasst: einen Differenzverstärker (411) zum Verstärken einer Spannungsdifferenz zwischen den zweiten und dritten kodierten Eingangsdatensignalen zum Erzeugen des Differenzsignals, das im selben Bereich schwingt wie die zweiten und dritten kodierten Eingangsdatensignale (DM, DP); eine erste Niveauverschiebungseinrichtung (Level Shifter) (413) zum Verschieben von Schwingungsspannungsniveaus des Differenzsignals zum Erzeugen eines Differenzsignals mit Niveauverschiebung, das das erste (RXD) der dritten bis fünften kodierten Ausgangsdatensignale definiert; einen ersten Schmitt-Trigger (421) zum Erzeugen eines Ausgangssignals mit einer Hysterese in Reaktion auf die Schwingung des zweiten kodierten Eingangsdatensignals; eine zweite Niveauverschiebungseinrichtung (423) zum Verschieben von Schwingungsspannungsniveaus des Ausgangssignals des ersten Schmitt-Triggers zum Erzeugen eines ersten Ausgangsdatensignals mit Niveauverschiebung; einen zweiten Schmitt-Trigger (421') zum Erzeugen eines Ausgangssignals mit einer Hysterese in Reaktion auf die Schwingung des dritten kodierten Eingangsdatensignals; eine dritte Niveauverschiebungseinrichtung (423) zum Verschieben von Schwingungsspannungsniveaus des Ausgangssignals des zweiten Schmitt-Triggers zum Erzeugen eines zweiten Ausgangsdatensignals mit Niveauverschiebung; und eine Ausgangstreiberlogik (425) zum Erzeugen der anderen beiden der dritten bis fünften kodierten Ausgangsdatensignale (RXDP, RXDM) in Reaktion auf das Freigabesignal und die ersten und zweiten Ausgangsdatensignale mit Niveauverschiebung.
Signalübertrager nach Anspruch 10, worin der Differenzverstärker und die Schmitt-Trigger funktionslos sind, wenn das Freigabesignal inaktiviert ist.
Signalübertrager nach Anspruch 10, worin die Eingabedatensignale (DM, DP) kodierte Datensignale sind.
Signalübertrager nach Anspruch 10, worin die zweiten und dritten Eingangsdatensignale jeweils in einem Bereich von –0,5 bis 3,8 Volt schwingen.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin die ersten und zweiten kodierten Ausgangsdatensignale (DM, DP) zu einem ersten Datenzustand getrieben werden, wenn die Datenend- und Ausgangsfreigabesignale (EOP, OE#) aktiviert sind; zu einem zweiten Datenzustand, wenn das erste kodierte Eingangsdatensignal (NRZI) in einem ersten logischen Zustand ist, das Datenendsignal (EOP) inaktiviert ist und das Ausgangsfreigabesignal (OE#) aktiviert ist; und zu einem dritten Datenzustand, wenn das erste kodierte Eingangsdatensignal in einem zweiten logischen Zustand ist, das Datenendsignal inaktiviert ist und das Auswahlsignal aktiviert ist.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin die ersten und zweiten kodierten Ausgangsdatensignale zu einem Hochimpedanzzustand getrieben werden, wenn das Ausgangsfreigabesignal (OE#) inaktiviert ist.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin die anderen beiden der dritten bis fünften kodierten Ausgangsdatensignale zu einem ersten Datenzustand getrieben werden, wenn das zweite und dritte kodierte Eingangsdatensignal beide in einem ersten logischen Zustand sind und das Eingangsfreigabesignal (EN#) aktiviert ist; zu einem zweiten Datenzustand, wenn das zweite der dritten bis fünften kodierten Eingangsdatensignale in einem zweiten logischen Zustand ist, das dritte der dritten bis fünften kodierten Ausgangsdatensignale im ersten logischen Zustand ist und das Signal (EN#) aktiviert ist; und zu einem dritten Datenzustand, wenn das zweite der dritten bis fünften kodierten Eingangsdatensignale im ersten logischen Zustand ist, das dritte der dritten bis fünften kodierten Eingangsdatensignale im zweiten logischen Zustand ist und das Eingangsfreigabesignal (EN#) aktiviert ist.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin der Empfänger funktionslos ist, wenn das Eingangsfreigabesignal (EN#) inaktiviert ist.
Signalübertrager nach einem der vorhergehenden Ansprüche, ferner umfassend einen Spannungsregulator, so dass sowohl dem Übertrager wie dem Empfänger eine Energiezufuhrspannung in dem ersten Schwingungsbereich zugeführt wird.
Signalübertrager nach einem der vorhergehenden Ansprüche, worin Übertrager, Empfänger und Spannungsregulator in einem einzigen Halbleiterchip implementiert sind.
Integrierte Busschnittstellenschaltung zum Bereitstellen einer Kommunikation zwischen einem seriellen Bus und einer Funktionseinrichtung, wobei die Busschnittstellenschaltung umfasst: einen Spannungsregulator (110) zum Zuführen einer ersten Energiezufuhrspannung in einem ersten Spannungsbereich unter Verwendung einer zweiten Energiezufuhrspannung in einem zweiten Spannungsbereich; einen Signalübertrager nach einem der vorhergehenden Ansprüche; einen Schnittstellenmotor (130) zum Bereitstellen einer Schnittstelle zwischen den dritten bis fünften kodierten Ausgangsdatensignalen (RXDM, RXD, RXDP) und einer Mehrzahl von einrichtungsspezifischen Signalen; und eine Einrichtungssteuerung (140) zum Steuern der Funktionseinrichtung in Reaktion auf die einrichtungsspezifischen Signale.
Busschnittstellenschaltung nach Anspruch 20, worin Spannungsregulator, Schnittstellenmotor und Einrichtungssteuerung in einem einzigen Halbleiterchip implementiert sind.