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Die
Erfindung betrifft Festwertspeicher (ROMs, read only memories) und
insbesondere ROMs vom NOR-Typ.
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Ein
allgemein verwendeter ROM (oder Masken-ROM) ist der ROM vom NOR-Typ
mit Sources und Drains aus Speicherzellen, die mit leitfähigen Regionen
vom N-Typ ausgebildet sind, wie Diffusionsregionen, und Wortleitungen,
die senkrecht zu den leitfähigen
Regionen vom N-Typ angeordnet sind. Ein Schaltungsmuster mit einer
Matrix von Speicherzellen in leitfähigen Schichten vom N-Typ wurden
in den US-Patenten Nr. 5,268,861 von Y. Hotta et al. und US-Patent
.Nr. 5,349,563 von T. Iwase vorgeschlagen.
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1 zeigt
die Schaltungskonfiguration von Hotta einer ROM-Speicherzellenanordnung
mit Speicherzellen M11 bis M7n in jedem mehrerer Blöcke h, i,
j. 2 zeigt eine Auslegung der selben Speicherzellenanordnung.
Die folgende Beschreibung bezieht sich insbesondere auf Block i,
der in den Figuren gezeigt ist, wobei entsprechende Merkmale in
anderen Blöcken
durch eine entsprechende Endung h, j, identifiziert sind.
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In 1 weisen
Bitleitungen Hauptbitleitungen MBL1-MBL4 und Unterbitleitungen SB1-SB8 auf.
Jede der ungeradzahlig benummerten Hauptbitleitungen ist mit zwei
ungeradzahlig benummerten Unterbitleitungen durch entsprechende
ungerade Bankauswahltransistoren BSO1-BSO4 verbunden. Gates von BSO1 und BSO3
sind mit einer ersten ungeraden Bankauswahlleitung BO1 und Gates
von BSO2 und BSO4 mit einer zweiten ungeraden Bankauswahlleitung
BO2 gekoppelt.
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Jede
der geradzahlig benummerten Hauptbitleitungen ist mit zwei geradzahlig
benummerten Unterbitleitungen durch entsprechende gerade Bankauswahltransistoren
BSE1-BSE4 verbunden, in denen Gates von BSE1 und BSE3 mit einer
ersten geraden Bankauswahlleitung BE1 und Gates von BSE2 und BSE4
mit einer zweiten geraden Bankauswahlleitung BE2 gekoppelt sind.
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Die
ungeradzahlig benummerten Hauptbitleitungen MBL1 und MBL3 sind entsprechend
mit Leseverstärkern
SA1 und SA3 gekoppelt. Die geradzahlig benummerten Hauptbitleitungen
MBL2 und MBL4 sind jeweils mit einem Erdungspotential durch entsprechende
Transistoren Q2 und Q4 verbunden, deren Gates mit einem Steuerungssignal
VS verbunden sind.
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Jede
der Wortleitungen WL1-WLn, die die Bitleitungen kreuzen, ist mit
Steuergates einer entsprechenden Reihe von Speicherzellen gekoppelt, während jede
der Unterbitleitungen mit Paaren von benachbarten Speicherzellen
in Spalten gekoppelt ist.
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In
der folgenden Beschreibung ist angenommen, dass jeder der verschiedenen
Transistoren, auf die Bezug genommen wird, durch das Aufbringen
eines hohen Potentials auf ihr Steuergate leitfähig gemacht wird.
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Während eines
Lesevorgangs werden, unter der Annahme, dass M41 die auszuwählende und
zu lesende Zelle ist, BO1 und BE2 auf ein hohes Potential gesetzt,
während
BO2 und BE1 auf einem niedrigen Potential gehalten werden. Die Wortleitung
WL1 kommt auf einen hohen Wert und VS ist stark, was Q2 leitfähig macht.
Deshalb ist der Stromweg zum Lesen vom Leseverstärker SA3 zur Erde durch MBL3,
BSO3, SB5, M41, SB4, BSE2, MBL2 und Q2 ausgebildet.
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Mit
Bezug zu 2 sind Unterbitleitungen SB1-SB8
aus einer leitfähigen
Schicht vom N-Typ gebildet, wie einer Diffusionsschicht, die auch
zum Ausbilden von aktiven Regionen den Bankauswahltransistoren BSO,
BSE verwendet wird. Die Breite der Unterbitleitungen bestimmt daher
die Kanalbreite W der Bankauswahltransistoren wie es gezeigt ist.
Die Breite W der Bankauswahltransistoren ist daher begrenzt, was
zu einem relativ hohen Widerstand führt (ein Widerstand, den der
Lesestrom erfährt,
wenn er beim Lesen durch eine leitfähige Zelle fließt). Ein
solcher Widerstand reduziert die Menge des zum Lesen der Zelle verfügbaren Lesestroms.
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Es
ist bekannt, dass der Stromweg zum Lesen zwei Regionen 3 und 4 aufweist,
die vertikal aus einer Diffusionsschicht gebildet sind, die eine
Unterbitleitung, eine Gateoxidschicht und eine Wortleitung bildet
(in diesem Fall eine Bankauswahlleitung). Solche Strukturen führen unerwünschte Kapazität in den Lesestromweg
ein, verursachen eine Reduzierung der Höhe der Lesespannung und mindern
die Effizienz des Lesens.
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Ferner
ist jede Hauptbitleitung mit der aktiven Region des entsprechenden
Bankauswahltransistors, in Region 1 der leitfähigen Schicht
vom N-Typ durch
einen Kontakt 7 verbunden (in 2 nur mit der
Hauptbitleitung MBL1 gezeigt). Bei dieser Konstruktion können eine
Anschlusskapazität
zwischen der Hauptbitleitung und der Region 1 und eine
Gatekapazität
des Bankauswahltransistors BSO1 an jeder Unterbitleitung SB1 die
Geschwindigkeit des Datenzugriffs nachteilig beeinflussen.
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EP 580 467 offenbart eine
Speichervorrichtung mit einer Mehrzahl von Speicherblöcken, wobei Blockauswahlteile
zwischen benachbarten Speicherblöcken
angeordnet sind.
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Druckschrift
US 5,621,697 , auf der der
Oberbegriff der unabhängigen
Ansprüche
beruht, offenbart eine Speichervorrichtung, die Speicherblock und Blockauswahltransistoren
umfasst.
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Es
ist Aufgabe der Erfindung, einen ROM zur Verfügung zu stellen, der in der
Lage ist, die Datenzugriffsgeschwindigkeit zu erhöhen.
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Es
ist ein weiteres Ziel der Erfindung, einen ROM mit reduziertem Widerstand
und Kapazität
bei Lesevorgängen
zur Verfügung
zu stellen.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung wird ein Speichergerät zur Verfügung gestellt,
das eine Mehrzahl von Speicherblöcken
umfasst, die jeweils eine Mehrzahl von Speicherzellen enthalten
und mit Hauptbitleitungen und Unterbitleitungen assoziiert sind;
worin das Speichergerät
einen zwischen benachbarten Blöcken
angeordneten Blockauswahlteil umfasst;
wenigstens eine erste
Teilmenge der Unterbitleitungen zwischen wenigstens zwei benachbarten
Blöcken
verläuft;
die
erste Teilmenge der Unterbitleitungen selektiv mit entsprechenden
der Hauptbitleitungen durch den Blockauswahlteil verbunden werden
kann;
der Blockauswahlteil eine Mehrzahl von Blockauswahltransistoren
enthält,
die die Aufgabe haben, die Unterbitleitungen selektiv mit entsprechenden
der Hauptbitleitungen zu verbinden; und
der Blockauswahlteil
eine Mehrzahl von leitfähigen Blockauswahlleitungen
aufweist; dadurch gekennzeichnet, dass
die Blockauswahltransistoren
eine Kanalbreite haben, die durch eine Breite einer entsprechenden
Blockauswahlleitung bestimmt wird und sich unter jeder Blockauswahlleitung
eine Kanalsperrregion befindet, um eine unerwünschte Verbindung zu verhüten.
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Bevorzugt
wird der Blockauswahlteil gewöhnlich
von benachbarten Blöcken
verwendet.
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Das
Speichergerät
umfasst bevorzugt ferner Leseverstärker zum Auslesen von in den
Speicherzellen gespeicherten Informationen durch die Hauptbitleitungen.
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Das
erfindungsgemäße Speichergerät umfasst
bevorzugt ferner ein Substrat, auf dem die Mehrzahl von Speicherblöcken definiert
ist; und eine Mehrzahl von in dem Substrat ausgebildeten leitenden
Schichten, die zur Verwendung als die Unterbitleitungen in einer
Spaltenrichtung zu benachbarten Blöcken verlaufen.
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Die
Blockauswahlleitungen sind bevorzugt in Reihenrichtung angeordnet
und über
den leitenden Schichten in einem Schnittmuster ausgebildet, wobei die
Blockauswahlleitungen mit Steueranschlüssen der Blockauswahltransistoren
verbunden sind; die in dem Blockauswahlteil ausgebildet sind; und
eine Mehrzahl von leitenden Hauptbitleitungen über den Blockauswahlleitungen
ausgebildet ist.
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In
einer Ausführungsform
der Erfindung umfasst das Speichergerät ferner eine Mehrzahl von
leitenden zweiten Blockauswahlleitungen, die in der Reihenrichtung
angeordnet und über
den leitenden Schichten in einem Schnittmuster ausgebildet sind. Die
zweiten Blockauswahlleitungen sind mit zweiten Blockauswahltransistoren
verbunden, die in einem von benachbarten Blöcken gemeinsam genutzten zweiten
Auswahlteil ausgebildet sind. Eine Mehrzahl von leitenden Hauptbitleitungen
sind über
den zweiten Blockauswahlleitungen ausgebildet und können mit
einer zweiten Teilmenge der Unterbitleitungen durch die zweiten
Blockauswahltransistoren selektiv verbunden werden.
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Bevorzugt
sind die Blockauswahltransistoren und/oder die zweiten Blockauswahltransistoren
in einer leitenden Region ausgebildet und von Feldoxidregionen definiert.
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Bevorzugt
ist eine der leitenden Schichten von einer anderen leitenden Schicht
durch eine Kanalsperrregion elektrisch getrennt.
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In
einer Ausführungsform
der Erfindung ist der Blockauswahltransistor in Serie mit einem
assoziierten Verarmungstransistor geschaltet, der während eines
Lesevorgangs leitend ist.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur
Verfügung
gestellt zum Lesen einer ausgewählten
Speicherzelle in einem Speicherblock eines Speichergeräts, wobei sich
der Speicherblock zwischen dem ersten und dem zweiten benachbarten
Block befindet, wobei das Verfahren die folgenden Schritte umfasst:
Aktivieren
eines ersten Schaltelementes zum Verbinden einer ersten Hauptbitleitung
mit einer ersten Unterbitleitung neben der gewählten Speicherzelle; und
Aktivieren
eines zweiten Schaltelementes zum Verbinden einer zweiten Hauptbitleitung
mit einer zweiten Unterbitleitung neben der gewählten Speicherzelle; worin
das
Verbinden der ersten und/oder zweiten Unterbitleitung eine Verbindung
einer entsprechenden Unterbitleitung in einem ersten oder zweiten
benachbarten Block mit der entsprechenden Hauptbitleitung bewirkt;
dadurch gekennzeichnet, dass
das Verbinden der mindestens einen
ersten und/oder zweiten Unterbitleitung mittels eines Blockauswahltransistors
mit einer Kanalbreite erfolgt, die durch die Breite einer entsprechenden
Blockauswahlleitung bestimmt wird, und sich unter jeder Blockauswahlleitung
eine Kanalsperrregion befindet, um eine unerwünschte Verbindung zu verhüten.
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Bestimmte
Ausführungsformen
der Erfindung werden nun nur als Beispiele mit Bezug zu den begleitenden
Zeichnungen beschrieben, in denen:
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1 ein
Schaltungsdiagramm einer herkömmlichen
Zellenanordnung in einem ROM vom NOR-Typ zeigt;
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2 eine
Auslegung entsprechend der Schaltung von 1 zeigt;
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3 ein
Schaltungsdiagramm einer vorgeschlagenen Zellenanordnung in einem
ROM gemäß einer
ersten Ausführungsform
der Erfindung zeigt;
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4 eine
Auslegung entsprechend der Schaltung von 3 zeigt;
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5 ein
Schaltungsdiagramm einer vorgeschlagenen Zellenanordnung in einem
ROM gemäß einer
zweiten Ausführungsform
der Erfindung zeigt; und
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6 eine
Auslegung entsprechend der Schaltung von 5 zeigt;
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder entsprechende
Teile, wobei geeignete Endungen Merkmale in verschiedenen Blöcken angeben.
Die Endung * bezeichnet Hilfsbezugszeichen.
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Die 3 und 4 stellen
eine erste Ausführungsform
der Erfindung dar. Mit Bezug zu 3 sind die
Blöcke
BLOCKg, BLOCKh, BLOCKi und BLOCKj in Richtung der Länge der
Bitleitungen, das heißt
in Spaltenrichtung, benachbart angeordnet.
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Hauptbitleitungen
MBL1-MBL4 sind über den
Blöcken
angeordnet, parallel zu Unterbitleitungen SB1-SB8. Die Hauptbitleitungen
und die zugeordneten Unterbitleitungen sind durch Blockauswahltransistoren
SBT* für
die ungeraden Hauptbitleitungen und Erdauswahltransistoren SGT*
für gerade Hauptbitleitungen
verbunden. In den Blöcken
ist jede der ungeradzahlig benummerten Hauptbitleitungen MBL1 und
MBL3 (als virtuelle Bitleitungen bezeichnet) mit zwei benachbarten
ungeradzahlig benummerten Unterbitleitungen SB1, SB3 und SB5, SB7 durch
entspre chende Blockauswahltransistoren SBT* verbunden. Jede der
geradzahlig benummerten Hauptbitleitungen MBL2 und MBL4 (als virtuelle Erdleitungen
bezeichnet) sind mit zwei benachbarten geradzahlig benummerten Unterbitleitungen
SB2, SB4, SB6, SB8 durch zwei der Erdauswahltransistoren SGT* verbunden.
Die virtuellen Bitleitungen MBL1 und MBL3 sind mit Leseverstärkern SA1
bzw. SA3 verbunden, während
die virtuellen Erdleitungen MBL2 und MBL4 mit der Erde durch entsprechende Transistoren
Q102 und Q104 verbunden sind, deren Gates mit Steuersignal VS gekoppelt
sind. Jeder der Blöcke
g, h, i, j jeder der Wortleitungen WL1-WLn schneiden die Bitleitungen
und sind mit Steuergates einer Reihe von Speicherzellen M gekoppelt.
Jede der Unterbitleitungen SB1-SB8 ist mit Paaren benachbarter Speicherzellen
in Spalten gekoppelt.
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Es
ist anzumerken, dass mindestens einige der Unterbitleitungen von
benachbarten Blöcken
gemeinsam genutzt werden. In diesem Beispiel werden die geradzahlig
benummerten Unterbitleitungen von BLOCKi mit dem benachbarten Block
BLOCKj gemeinsam genutzt und die geradzahlig benummerten Unterbitleitungen
von BLOCKh werden mit BLOCKg gemeinsam genutzt. Ein Blockauswahlteil
SSGgh; SSGij zum selektiven Verbinden jedes der Blöcke mit den
virtuellen Erdleitungen MBL2, MBL4 sind zwischen benachbarte Blöcke eingesetzt,
in einem Intervall von zwei Blöcken,
so dass die geteilten Unterbitleitungen zwischen den benachbarten
Blöcken
gemeinsam genutzt werden. In diesem Fall werden die geradzahlig
benummerten Unterbitleitungen gemeinsam genutzt, was das Erdauswahlfeld
ist. SSGgh liegt zwischen BLOCKg und BLOCKh; SSGij liegt zwischen
BLOCKi und BLOCKj.
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In
SSGgh ist die Blockauswahlleitung SGLg mit Gates von Auswahltransistoren
SGT1gh und SGT3gh gemeinsam genutzt, die entsprechend mit den virtuellen
Erdleitungen MBL2 und MBL4 verbunden sind, und Blockauswahlleitung
SGLh ist mit Gates der Auswahltransistoren SGT2gh und SGT4gh gekoppelt,
die entsprechend mit MBL2 und MBL4 verbunden sind.
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In
SSGij ist die Blockauswahlleitung SGLi mit Gates von Auswahltransistoren
SGT2ij und SGT4ij gekoppelt, die entsprechend mit den virtuellen
Erdleitungen MBL2 und MBL4 verbunden sind und Blockauswahlleitung
SGLj ist mit Gates von Auswahltransistoren SGT1ij und SGT3ij gekoppelt,
die entsprechend mit MBL2 und MBL4 verbunden sind.
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Jeder
Block besitzt seinen eigenen Auswahlteil SBT*, SBL* zum Verbinden
ungeteilter Unterbitleitungen (in diesem Beispiel die ungeradzahlig benummerten
Unterbitleitungen, die das Bitleitungsauswahlfeld sind) mit den
virtuellen Bitleitungen MBL1, MBL3 in Reaktion auf Auswahlleitungen SBLi1,
SBLi2, SBLh1 und SBLh2.
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In
Bezug auf die Auswahlteile des in jedem Block enthaltenen Bitleitungsauswahlfelds
wird in BLOCKi ein Auswahlsignal SBLi1 mit Gates von Auswahltransistoren
SBT1i und SBT3i gekoppelt, die entsprechend mit den virtuellen Bitleitungen
MBL1 und MBL3 verbunden sind, und das Auswahlsignal SBLi2 ist mit
Auswahltransistoren SBT2i und SBT4i gekoppelt, die entsprechend
mit MBL1 und MBL3 gekoppelt sind. Gleichermaßen ist in BLOCKh das Auswahlsignal
SBLh1 mit Gates von Auswahltransistoren SBT1h und SBT3h gekoppelt,
die entsprechend mit den virtuellen Bitleitungen MBL1 und MBL3 verbunden
sind, und das Auswahlsignal SBLh2 ist mit Auswahltransistoren SBT2h
und SBT4h gekoppelt, die entsprechend mit MBL1 und MBL3 gekoppelt sind.
Die beschriebenen Anordnungen in den Auswahlschaltungsbereichen
können
in den anderen benachbarten Blöcken
wiederholt sein.
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Bei
einem Lesevorgang der Speicherzelle M41 in BLOCKi, gehen SBLi1 und
SGLi auf hohe Werte und SBLi2 und SGLj auf niedrige Werte. Der Stromweg
zum Lesen wird über
Auswahltransistor SBT3i, Unterbitlei tung SB5, die ausgewählte Speicherzelle
M41, Unterbitleitung SB4, Auswahltransistor SGT2ij, die virtuelle
Erdleitung MBL2 und Transistor Q102 vom Leseverstärker SA3
durch die virtuelle Bitleitung MBL3 zur Erde ausgebildet.
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Mit
Bezug zu 4 sind die Auswahltransistoren
SBT* auf einer N+ leitfähigen
Schicht 11 konstruiert, wie einer Diffusionsschicht. Jeder
Auswahltransistor SBT* weist einen zugeordneten Verarmungstransistor
mit einer dotierten (z. B. diffundierten) Kanalregion 15 auf,
die an der Position ausgebildet ist, über der eine Bankauswahlleitung
SBL* verläuft,
die nicht die Bankauswahlleitung ist, die den fraglichen Transistor
steuert.
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Es
sind Kontakte 14 und 16 vorgesehen, um jeweils
MBL1 mit SBT1i (oder SBT1h) und SBT2i (oder SBT2h) und MBL3 mit
SBT3i (oder SBT3h) und SBT4i (oder SBT4h) zu verbinden. Feldoxidregionen 13 isolieren
die aktiven Regionen (die Teile der N+ leitfähigen Schicht 11 sind)
der Blockauswahltransistoren SBT* voneinander. Auf diese Weise teilen
sich die Paare SBT1i (h) und SBT2i (h) und SBT3i (h) und SBT4i (h)
jeweils aktive Drainregionen, die mit MBL1 bzw. MBL3 in Kontakt
stehen. Die leitfähigen
(z. B. diffundierten) Schichten, die die ungeradzahlig benummerten
Unterbitleitungen bilden, die in diesem Beispiel nicht mit einem
benachbarten Block gemeinsam genutzt werden, sind leitend mit der
N+ leitfähigen
Schicht 11 verbunden.
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Bei
SSGij sind Kontakte 18, 20 vorgesehen, um MBL2,
MBL4 mit zugeordneten leitfähigen
(z. B. diffundierten) Regionen zu verbinden. Die zugeordneten leitfähigen Regionen
sind zwischen benachbarte ungerade oder gerade Unterbitleitungen
eingesetzt. Die Kontakte verbinden mit dem Zentrum der zugeordneten
leitfähigen
Regionen, die sich in jedem Blockauswahlteil SSG* parallel zu den
Unterbitleitungen über
eine ausreichende Länge
erstrecken, so dass sie unter einer Auswahlleitung in jeder Richtung verlaufen. Über ihre
Länge ersetzen
die zugeordneten leitfähigen
Regionen eine Länge
einer entsprechenden geraden oder ungeraden Unterbitleitung. Blockauswahlleitungen
SGL* verlaufen in einem Schnittmuster über diese zugeordneten leitfähigen Regionen
und Unterbitleitungen, die aus leitfähigen Schichten gebildet sind.
Wo eine Blockauswahlleitung SGL* über ein Intervall zwischen
einer Unterbitleitung und einer einer virtuellen Erdungsleitung MBL2,
MBL4 zugeordneten leitfähigen
Region verläuft,
ist ein Auswahltransistor SGT* ausgebildet.
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Zur
Verhinderung einer Verbindung einer virtuellen Erdleitung mit beiden
benachbarten geradzahlig benummerten Unterbitleitungen, wenn eine Blockauswahlleitung
SGL* aktiviert wird, ist eine Kanalsperrrungsregion 17 mit
einer Schwellenspannung, die höher
ist als die Energiezufuhrspannung, unter jeder Auswahlleitung SGL*
eingesetzt, um unerwünschte
Verbindungen zu verhindern. Es sind vier mögliche Erdauswahltransistoren
SGT* vorgesehen: einer auf jeder Seite der virtuellen Erdungsleitung
in Bezug auf jede Auswahlleitung SGL*, deshalb müssen zwei mögliche Transistoren außer Funktion
gestellt werden. Die durch Hinzufügung der Kanalsperrregion 17 außer Funktion
gestellten Transistoren sind diagonal gegenüberstehende. Die übrigen aktiven Transistoren
SGT1ij, SGT2ij sind als einer pro Unterbitleitung und pro Auswahlleitung
SGL* angeordnet. Die Regionen 17 können durch einen Implantierungsprozess
nach Mustern der Unterbitleitungen augebildet werden.
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Jeder
der Auswahltransistoren SBT, wie in 4 gezeigt,
weist eine Kanalbreite W* auf, die sich zwischen Feldoxidregionen 13 erstreckt.
Diese Breite W* ist breiter als der Bankauswahltransistor in den 1 und 2 und
ist nicht durch eine Breite der leitfähigen Schicht der entsprechenden
Unterbitleitung SB5 beschränkt.
Mit Vorteil kann die Ka nalbreite W* ungefähr dreimal höher sein
als die leitfähige Schicht
der Unterbitleitung.
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Die
gestaffelte und geteilte Anordnung mit den Erdauswahltransistoren
SGT* und Unterbitleitungen SB* macht den Stromweg zum Lesen direkter und
mit weniger Widerstand, weil zum Beispiel der Stromweg zum Auslesen
der Speicherzelle M41 drei Transistorregionen umfasst, das heißt, SBT3i,
die Kanalregion des Verarmungstransistors, die seriell mit SBT3i
verbunden ist und ein Steuergate von SBLi2 und SGT2ij aufweist (siehe
die vier Transistorregionen für
den äquivalenten
Leseweg in den 1 und 2). Ferner
reduziert die gemeinsame Verwendung der Hälfte der Unterbitleitungen
zwischen benachbarten Blöcken
die erforderliche Oberfläche in
der Zellenanordnungsregion der Speichervorrichtung.
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Die 5 und 6 zeigen
eine zweite Ausführungsform
der Erfindung. Insbesondere erreicht diese zweite Ausführungsform
geteilte Nutzung aller Auswahltransistoren und Unterbitleitungen
zwischen benachbarten Blöcken.
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Mit
Bezug zu 5 weist eine Speicherschaltung
gemäß der zweiten
Ausführungsform
der Erfindung die ungeradzahlig und geradzahlig benummerten Hauptbitleitungen,
MBL1 und MBL3 und MBL2 und MBL4 auf, die als virtuelle Bitleitungen
und virtuelle Erdungsleitungen bezeichnet werden und benachbarte
Speicherblöcke
BLKh, BLCKi und BLCKj. Die Hauptbitleitungen MBL1-MBL4 erstrecken
sich in Spaltenrichtung, parallel zu den Unterbitleitungen SB1-SB8.
Die Hauptbitleitungen und Unterbitleitungen sind durch Auswahltransistoren
STE* (um virtuelle Erdleitungen und geradzahlig benummerte Unterbitleitungen
zu verbinden) und STO* (um virtuelle Bitleitungen und ungeradzahlig
benummerte Unterbitleitungen zu verbinden) verbunden.
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In
jedem der Blöcke
ist jede der virtuellen Bitleitungen MBL1 und MBL3 mit zwei benachbarten ungeradzahlig
benummerten Unterbitleitungen SB1, SB3 und SB5, SB7 durch zwei Blockauswahltransistoren
STO* verbunden. Jede der virtuellen Erdleitungen MBL2 und MBL4 ist
mit zwei benachbarten geradzahlig benummerten Unterbitleitungen
SB2, SB4 und SB6, SB8 durch zwei Erdauswahltransistoren STE* verbunden.
MBL1 und MBL3 sind mit Leseverstärkern
SA1 bzw. SA3 verbunden, während
MBL2 und MBL4 mit der Erde durch entsprechende Transistoren Q102
und Q104 verbunden sind, deren Gates mit Steuersignal VS gekoppelt
ist. In jedem der Blöcke
ist jede der Wortleitungen WL1-WLn, die die Bitleitungen kreuzt,
mit Steuergates einer Reihe von Speicherzellen gekoppelt, während jede
der Unterbitleitungen mit Paaren benachbarter Speicherzellen gekoppelt
ist, die in Spalten angeordnet sind.
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Diese
zweite Ausführungsform
unterscheidet sich von der ersten Ausführungsform (in 3 gezeigt)
mindestens dadurch, dass alle Unterbitleitungen in einem Block mit
benachbarten Blöcken
gemeinsam genutzt werden. In diesem Beispiel werden die ungeradzahlig
benummerten Unterbitleitungen von BLKi mit BLKh geteilt und die
geradzahlig benummerten Unterbitleitungen von BLKi werden mit BLKj
geteilt. Blockauswahlteile SSBgh, SSBhi, SSBij und SSBjk zum Verbinden
jedes der Blöcke
mit den virtuellen Bit- und Erdleitungen, sind zwischen benachbarten
Blöcken
in einem Intervall von einem Block eingesetzt, um die geteilten
Unterbitleitungen selektiv zu aktivieren. SSBgh liegt zwischen BLKg und
BLKh, SSBhi liegt zwischen BLKh und BLKi, SSGij liegt zwischen BLKi
und BLKj.
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In
SSBgh ist die Blockauswahlleitung BLEg mit Gates von Auswahltransistoren
STE2gh und STE4gh gekoppelt, die entsprechend mit MBL2 und MBL4
gekoppelt sind, und Blockauswahlleitung BLEh ist mit Gates von Auswahltransistoren
STE1gh und STE3gh gekoppelt, die auch entsprechend mit MBL2 und
MBL4 gekoppelt sind. In SSBhi ist die Block auswahlleitung BLOh mit
Gates der Auswahltransistoren STO2hi und STO4hi gekoppelt, die entsprechend
mit MBL1 nd MBL3 verbunden sind, und Blockauswahlleitung BLOi ist
mit Gates der Auswahltransistoren STO1hi und STO3hi gekoppelt, die
auch entsprechend mit MBL1 und MBL3 verbunden sind. In SSBij ist
die Blockauswahlleitung BLEi mit Gates der Auswahltransistoren STE2ij
und STE4ij gekoppelt, die entsprechend mit MBL2 und MBL4 verbunden
sind, und Blockauswahlleitung BLEj ist mit Gates der Auswahltransistoren
STE1ij und STE3ij gekoppelt, die entsprechend mit MBL2 und MBL4
verbunden sind. In SSBjk ist Blockauswahlleitung BLOj mit Gates
von Auswahltransistoren STO2jk und STO4jk gekoppelt, die entsprechend
mit MBL1 und MBL3 verbunden sind, und Blockauswahlleitung BLOk ist mit
Gates von Auswahltransistoren STO1jk und STO3jk gekoppelt, die auch
entsprechend mit MBL1 und MBL3 verbunden sind. In der Schaltungsanordnung
werden die Auswahltransistoren STO* zum Verbinden einer virtuellen
Bitleitung mit einer benachbarten ungeradzahlig benummerten Unterbitleitung
verwendet, während
die Auswahltransistoren STE* zum Verbinden einer virtuellen Erdleitung
mit einer benachbarten geradzahlig benummerten Unterbitleitung verwendet
werden.
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Wenn
die Speicherzelle M41 von BLKi zum Auslesen ausgewählt ist,
kommen BLOi und BLEi auf hohe Werte, während BLOh und BLEj auf niedrige Werte
gehen. Zu diesem Zeitpunkt ist das Steuersignal VS stark, so dass
Q102 eingeschaltet wird. Der Stromweg zum Lesen wird vom Leseverstärker SA3 durch
die virtuelle Bitleitung MBL3 zur Erde ausgebildet, über Auswahltransistor
STO3hi, Unterbitleitung SB5, die ausgewählte Speicherzelle M41, Unterbitleitung
SB4, Auswahltransistor STE2ij, die virtuelle Erdleitung MBL2 und
Transistor Q102.
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Die
Auslegung von 6 entspricht der Schaltung von 5. Ähnlich der
Auslegung, die in den gemeinsam genutzten Erdauswahlteilen von 4 gezeigt
ist, sind Kontakte vorgesehen, um Hauptbitleitungen MBL* mit zugeordneten
leitfähigen (z.
B. diffundierten) Regionen zu verbinden. Die zugeordneten leitfähigen Regionen
sind zwischen benachbarte ungerade oder gerade Unterbitleitungen eingesetzt.
Die Kontakte verbinden mit dem Zentrum der zugeordneten leitfähigen Regionen,
die sich in jedem Blockauswahlteil SSB* parallel zu den Unterbitleitungen
erstrecken, auf eine Länge
die ausreicht, um unter einer Auswahlleitung in jeder Richtung durchzuführen. Über ihre
Länge ersetzen
die zugeordneten leitfähigen
Regionen eine Länge
einer entsprechenden geraden oder ungeraden Unterbitleitung.
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Bei
SSBhi sind Kontakte vorgesehen, um MBL1, MBL3 mit zugeordneten leitfähigen (z.
B. diffundierten) Regionen zu verbinden. Blockauswahlleitungen BLO*
verlaufen in einem Schnittmuster über diese zugeordneten leitfähigen Regionen
und Unterbitleitungen, die aus leitfähigen Schichten gebildet sind.
Wo eine Blockauswahlleitung BLO* über ein Intervall zwischen
einer Unterbitleitung und einer leitfähigen Region verläuft, die
einer virtuellen Bitleitung MBL1, MBL3 zugeordnet ist, wird ein
Auswahltransistor STO* ausgebildet.
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Zur
Verhinderung einer Verbindung einer virtuellen Bitleitung mit beiden
benachbarten ungeradzahlig benummerten Unterbitleitungen, wenn eine Blockauswahlleitung
BLO* aktiviert wird, ist eine Kanalsperrregion 22 mit einer
Schwellenspannung, die höher
ist als die Energiezufuhrspannung unter jeder Auswahlleitung BLO*
eingesetzt, um unerwünschte Verbindungen
zu verhindern. Es sind vier mögliche Erdauswahltransistoren
STO* vorgesehen: einer auf jeder Seite der virtuellen Erdleitung
in Bezug auf jede Auswahlleitung BLO*, deshalb müssen zwei mögliche Transistoren außer Funktion
gestellt werden. Die durch Hinzufügung der Kanalsperrregion 22 außer Funktion
gestellten Transistoren sind diagonal gegenüberstehende. Die übrigen aktiven
Transistoren STO3hi, STO4hi sind als einer pro Unterbitleitung und
pro Auswahlleitung BLO* angeordnet. Die Regionen 22 können durch
einen Implantationsprozess nach Mustern der Unterbitleitungen ausgebildet
werden.
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In
dieser zweiten Ausführungsform
weist jeder der Auswahltransistoren STO*, STE* eine Kanalbreite
auf, die durch die Breite einer entsprechenden Auswahlleitung BLO*,
BLE* bestimmt ist.
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Die
gestaffelte und geteilte Anordnung mit den Auswahltransistoren und
Unterbitleitungen macht den Stromweg zum Lesen einfacher und mit weniger
Widerstand, weil zum Beispiel der zuvor genannte Stromweg für die Speicherzelle
M41 nur zwei Auswahltransistorregionen aufweist, das heißt, STO3hi
und STE2ij (im Gegensatz zu den vier Transistorregionen, die für den äquivalenten
Leseweg in den 1 und 2 erforderlich
ist). Die gemeinsame Nutzung aller Unterbitleitungen mit benachbarten Blöcken reduziert
ferner die erforderliche Oberfläche in
der Zellenanordnungsregion der Speichervorrichtung. Diese zweite
Ausführungsform
reduziert ferner auch unerwünschte
Kapazität,
was schnellere Auslesezeiten ermöglicht.
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Obwohl
die vorliegende Erfindung mit Bezug zu bestimmten besonderen Ausführungsformen
beschrieben wurde, sind verschiedene Modifikationen an der Vorrichtung
und dem Verfahren möglich.
Die beschriebenen Transistoren können
durch irgendein geeignetes Schaltelement ersetzt sein. Die leitfähige Schicht 11 und
die leitfähigen
Schichten, die als Unterbitleitungen verwendet werden, und die leitfähigen Regionen,
die den Hauptbitleitungen zugeordnet sind, können durch Implantation oder
Diffusion eines geeigneten Dotierungsmittels in das Substrat ausgebildet
sein oder durch irgendein anderes geeignetes Verfahren. Die Kanalblockierungsregionen 17, 22 können gleichermaßen durch
Implantation oder Diffusion oder auf andere Weise, entweder vor,
nach oder zu einem Zeitpunkt zwischen der Bildung von Feldoxid 13,
Unterbitleitungen, Hauptbitleitungen und leitfähiger Region 11 ausgebildet
werden. Die Er findung kann auf Speichergeräte angewendet werden, die aus
Transistoren vom P-Typ konstruiert sind und leitfähige Schichten
vom P-Typ verwenden, mit geeigneten Modifikationen an den Polaritäten der
Steuerung und den Energiezufuhrspannungen. Mindestens einige der
Vorteile der Erfindung können
durch Anwenden der Erfindung bei Speichervorrichtungen erreicht
werden, die nicht in einem Halbleitersubstrat ausgebildet sind.
Die Erfindung kann, zum Beispiel, auf optische Vorrichtungen angewendet
werden.
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Die
Vorrichtung der Erfindung vermeidet mit Vorteil das Einbringen von
kapazitiven Strukturen wie sie als 3, 4 in 2 gezeigt
sind.
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Wie
mit Bezug zu den spezifischen Ausführungsformen beschrieben ist,
stellt die vorliegende Erfindung eine Möglichkeit für hohe Integrationsdichte,
erhöhte
Geschwindigkeit beim Auslesen von Daten aus einer ausgewählten Speicherzelle
durch Reduzieren der Kapazität
auf dem Leseweg zur Verfügung
und erreicht Effizienz bei Belegung der Konstruktionsoberfläche zur
Auslegung einer Zellenanordnung.