DE69513207T2 - Halbleitervorrichtung - Google Patents

Description

• Die Erfindung betrifft eine Halbleiteranordnung, die einen Halbleiterkörper umfasst, mit, an einer Oberfläche, einem System aus in Zeilen und Spalten angeordneten Speicherelementen, wobei der Halbleiterkörper mit einem System aus zueinander benachbarten, parallelen Selektionsleitungen versehen ist, die Zeilen- oder Spaltenleiter zum Adressieren der Speicherelemente bilden und die auf einer Isolierschicht liegen, die den Halbleiterkörper bedeckt, wobei jede Selektionsleitung an einem Ende mit einem Selektionstransistor verbunden ist, mit dem die Verbindung zwischen dem Leiter und peripherer Elektronik geschlossen und geöffnet werden kann, wobei die Leiter jeweils eine Leiterbahn aus dotiertem Silicium umfassen.
• Obwohl das Prinzip der Erfindung, wie im Weiteren deutlich werden wird, ebenso vorteilhaft in einer Halbleiteranordnung mit einem Direktzugriffsspeicher verwendet werden kann, die üblicherweise in der Literatur durch Abkürzungen wie SRAM und DRAM bezeichnet werden, ist die Erfindung wegen der hohen Dichten und/oder Spannungen, die darin verwendet werden, besonders wichtig für programmierbare nichtflüchtige Speicher und (programmierbare) Festwertspeicher (ROM). Eine weitverbreitete Version eines programmierbaren nichtflüchtigen Speichers beruht auf der Verwendung eines schwebenden Gate, wobei Programmierung mit Hilfe einer elektrischen Ladung erfolgt, die an das schwebende Gate angelegt wird, wobei die Schwellenspannung eines MOST bestimmt wird. Die Zeilenleiter bilden beispielsweise die Wortleitungen, mit denen ein Wort in einer Speichermatrix selektiert werden kann, während die Spaltenleiter als Bitleitungen wirken. Bei einem anderen Typ eines nichtflüchtigen Speichers, für den die Erfindung besonders wichtig ist, und der unter anderem in US-A 4.881.114 beschrieben wird, umfassen die Speicherelemente eine dünne dielektrische Schicht zwischen kreuzenden Siliciumleitern von entgegengesetztem Leitungstyp. Bei einer speziellen Ausführungsform wird einer dieser Leiter durch eine Oberflächenzone in dem Halbleiterkörper gebildet, während der andere durch eine Polyschicht gebildet wird, die auf der dielektrischen Schicht aufgebracht ist. Programmierung erfolgt hier dadurch, dass eine Spannung zwischen diesen Leitern angelegt wird, so dass an der dielektrischen Schicht elektrischer Durchbruch auftritt, wobei zwi schen den Leitern ein pn-Übergang entsteht. Der Einfachheit halber werden die Selektionsleitungen im Weiteren auch für diese Version als Wortleitungen bezeichnet. Es sollte jedoch bemerkt werden, dass die Funktionen von Wortleitungen und Bitleitungen in einigen Ausführungsformen ausgetauscht werden können.
• Zur Adressierung der Speicherelemente wird die periphere Elektronik unter anderem mit Schaltungen versehen, mit denen eine Adresse in ein Signal für eine selektierte Leitung decodiert wird, die mit der Decodiereinheit über einen Selektionstransistor verbunden ist. Üblicherweise wird der Selektionstransistor zusammen mit der übrigen peripheren Elektronik in dem Halbleiterkörper gebildet. Angesichts der ständigen Miniaturisierung, infolge der die Anzahl Elemente pro Oberflächeneinheit ansteigt, werden die Abstände zwischen Reihenleitern ebenso wie die Abstände zwischen den Spaltenleitern immer kleiner. Diese Miniaturisierung muss den kleinsten Abmessungen in der peripheren Elektronik entsprechen, wenn in der Matrix eine hohe Packungsdichte realisiert werden soll. Der zum Steuern beispielsweise der Wortleitungen notwendige Raum erweist sich als wichtige Begrenzung bei Abmessungen im Submikrometerbereich. Bei üblichen Ausführungsformen werden die Transistoren in dem monokristallinen Silicium gebildet und über Kontaktfenster in der Oxidschicht mit Reihen- oder Spaltenleitern verbunden, die auf einer Oxidschicht vorgesehen sind. Wegen der dabei zu berücksichtigenden Toleranzen ist dann nicht möglich, den Leitern eine Minimumabstand zu geben. Bei einer weiteren Verringerung der Abmessungen sollte außerdem die Tatsache berücksichtigt werden, dass typische Werte von an die Wortleitungen eines EPROM oder eines Flash-EPROM angelegten Spannungen zum Schreiben oder Löschen in einem Bereich zwischen 12 und 16 V liegen. Das bedeutet für Silicium, dass, wenn elektrischer Durchbruch vermieden werden soll, übliche in dem Halbleiterkörper gefertigte MOS-Transistoren, die voneinander durch Feldoxid getrennt sind und benachbarte Wortleitungen steuern, zumindest ungefähr 0,5 um voneinander entfernt sein müssen. Wegen der beim Entwurf zu berücksichtigenden notwendigen Toleranzen wird der Minimumabstand zwischen benachbarten Wortleitungen mehr als 0,5 um betragen, so dass es sinnlos ist, den Abstand in der Speichermatrix kleiner zu machen. Insgesamt kann daher die Zellengröße im Wesentlichen durch die Designregeln in der Peripherie bestimmt werden, so dass in der Praxis die Zellen größer sind, als sie sein würden, wenn beim Design der Zelle die Peripherie nicht beachtet werden würde. Dieses Problem wird umso größer, je kleiner die minimalen Abmessungen werden und/oder die Anzahl von Zellen in dem Speicher zunimmt.
• In der europäischen Patentanmeldung EP-A 0 367 152 wird eine Speicheranordnung beschrieben, die als Speicherelement und als Selektionselement Dünnfilmtransistoren verwendet, die oben auf einem isolierenden Substrat vorgesehen sind. In der europäischen Patentanmeldung EP-A 0 522 539 wird eine Halbleiteranordnung offenbart, wie sie im Oberbegriff von Anspruch 1 der vorliegenden Erfindung beschrieben ist, wobei diese Anordnung einen ROM umfasst, der in einem mehrstufigen Speicherzellenarray vorgesehen ist.
• Der Erfindung liegt als Aufgabe zugrunde, die Packungsdichte des Speichers zu erhöhen, indem auch in der Peripherie minimale Abmessungen verwendet werden. Die Erfindung hat weiterhin zur Aufgabe, eine Möglichkeit zur Verringerung der Abmessungen innerhalb der Speichermatrix zu bieten, ohne durch elektrischen Durchbruch in der Peripherie gehindert zu werden.
• Die Erfindung wird in Anspruch 1 definiert und beruht unter anderem auf der Erkenntnis, dass dies dadurch erreicht werden kann, dass die Peripherie zumindest teilweise in Dünnfilmtechnologie ausgeführt wird. Eine erfindungsgemäße Halbleiteranordnung ist dadurch gekennzeichnet, dass der Selektionstransistor von einem Dünnfilm-Feldeffekttransistor gebildet wird, dessen Source- und Drainzonen in der genannten Leiterbahn aus dotiertem Silicium liegen, während der zwischen den Source- und Drainzonen liegende Abschnitt der Leiterbahn das Kanalgebiet des Transistors bildet, das durch eine dielektrische Schicht von der Gateelektrode getrennt ist. Da die Selektionstransistoren vollständig durch dielektrisches Material voneinander getrennt sind, ist die Gefahr eines Durchbruchs sehr klein, auch bei sehr geringen Abständen, zumindest viel kleiner, als wenn die Transistoren in dem Halbleiterkörper selbst vorgesehen würden.
• Eine Ausführungsform, die unter anderem den Vorteil hat, dass keine zusätzliche Verdrahtungsschicht für die Gateelektrode des Dünnfilmtransistors erforderlich ist, ist dadurch gekennzeichnet, dass die Leiterbahn am Ort des Selektionstransistors durch die dielektrische Schicht vom Halbleiterkörper elektrisch isoliert ist, und die Gateelektrode von einer Oberflächenzone des Halbleiterkörpers gebildet wird. Eine solche Ausführungsform des Selektionstransistors kann beispielsweise in einer Halbleiteranordnung verwendet werden, in der die Leiter jeweils eine Wortleitung oder Bitleitung eines programmierbaren Festwertspeichers bilden, wobei die Leiter von Leiterbahnen aus polykristallinem Silicium eines ersten Leitungstyps gebildet werden, die, an der Oberfläche betrachtet, im Halbleiterkörper definierte, nebeneinander liegende und voneinander elektrisch isolierte streifenförmige Oberflächengebiete vom zweiten, entgegengesetzten Leitungstyp kreuzen, und die von diesen Oberflächengebieten durch eine dazwischen liegende Isolierschicht getrennt sind, deren Dicke so gewählt ist, dass beim Anlegen einer genügend hohen Spannung zwischen einem selektierten Zeilenleiter und einem selektierten Oberflächengebiet an der Isolierschicht am Ort des Kreuzungspunktes elektrischer Durchbruch unter Bildung eines pn- Übergangs zwischen dem Zeilenleiter und dem Oberflächengebiet in dem Halbleiterkörper auftritt.
• Eine Ausführungsform, die vorteilhafterweise in integrierten Schaltungen mit einer Mehrlagenpolyverdrahtung verwendet werden kann, ist dadurch gekennzeichnet, dass die Gateelektrode von einer leitfähigen Schicht gebildet wird, die zwischen dem Halbleiterkörper und dem Abschnitt der genannten Leiterbahn liegt, in der die Source- und Drainzonen und das Kanalgebiet des Selektionstransistors definiert worden sind. Diese Ausführungsform kann beispielsweise in einer Halbleiteranordnung verwendet werden, in der der Leiter eine Wortleitung eines nichtflüchtigen programmierbaren Speichers bildet, in dem jedes Speicherelement einen Feldeffekttransistor mit einem schwebenden Gate über einem Kanal des Feldeffekttransistors sowie mit einem Steuergate, das mit der Wortleitung leitend verbunden ist, umfasst.
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
• Fig. 1 ein Schaltbild einer ersten Ausführungsform einer erfindungsgemäßen Halbleiteranordnung;
• Fig. 2 einen Querschnitt des Speichers in dieser Anordnung entlang einer Bitleitung;
• Fig. 3 einen Querschnitt dieses Speichers entlang einer Wortleitung;
• Fig. 4 eine Draufsicht eines Abschnitts dieser Anordnung;
• Fig. 5 einen Querschnitt dieser Anordnung entlang der Linie V-V in Fig. 4;
• Fig. 6 einen Querschnitt dieser Anordnung am Ort der Vorladedioden der Spaltenleiter;
• Fig. 7 einen Querschnitt dieser Anordnung am Ort eines Selektionstransistors eines Spaltenleiters;
• Fig. 8-10 eine zweite Ausführungsform einer erfindungsgemäßen Halbleiteranordnung im Querschnitt in einigen Stadien ihrer Herstellung;
• Fig. 11 und 12 Querschnitte einer weiteren Ausführungsform einer erfindungsgemäßen Halbleiteranordnung und
• Fig. 13 eine Abwandlung der ersten Ausführungsform in dem gleichen Querschnitt wie dem von Fig. 5.
• Es sei bemerkt, dass die Zeichnung schematisch ist und die verschiedenen Komponenten nicht maßstabsgetreu dargestellt sind. Halbleitergebiete eines bestimmten Leitungstyps sind im Allgemeinen in gleicher Richtung schraffiert.
• Die in den Fig. 1-5 dargestellte Anordnung umfasst einen monokristallinen Halbleiterkörper 1, der im diesem Beispiel aus Silicium hergestellt ist, aber der natürlich ebenso aus einem anderen geeigneten Halbleitermaterial hergestellt werden kann. Der Körper ist mit einem System von Speicherelementen mij bei oder nahe seiner Oberfläche 2 versehen, wobei die Indizes i und j sich auf die Zeile bzw. die Spalte der Matrix beziehen. Fig. 1 zeigt eine 4 · 4 große Matrix als Beispiel, aber tatsächlich wird die Anzahl Speicherelementen natürlich viel größer sein. Zum Adressieren sind die Speicherelemente mit Selektionsleitungen 4 verbunden, die Zeilenleiter bilden, und mit Selektionsleitungen 5, die Spaltenleiter bilden. Der Speicher 3 wird von einem programmierbaren Festwertspeicher oder PROM eines unter anderen im US-Patent 4.881.114 beschriebenen Typs gebildet, in dem die Speicherzellen durch das Kreuzen von Leitungen entgegengesetzten Leitungstyps gebildet werden, die durch eine dünne dielektrische Schicht voneinander getrennt werden. Beim Programmieren wird zwischen die Leiter eine Spannung von einer solchen Polarität und einer solchen Größe angelegt, dass in der dielektrischen Schicht elektrischer Durchbruch auftritt, wodurch die Leiter über einen Gleichrichterübergang miteinander verbunden werden. Jeder Spaltenleiter 5 umfasst eine niederohmige vergrabene Zone 6 des einen Leitungstyps, in diesem Fall des p-Typs, die von der Oberfläche 2 durch ein verhältnismäßig hochohmiges Gebiet 7 des gleichen Leitungstyps getrennt ist. Benachbarte Spalten sind, wie in Fig. 3 gezeigt, voneinander durch isolierende Gräben 8 elektrisch getrennt. Auf Wunsch können diese Gräben in bekannter Weise beispielsweise mit Siliciumoxid oder beispielsweise einer Kombination aus Siliciumoxid und polykristallinem Silicium aufge füllt werden, um eine ebene obere Fläche zu erhalten. Die Gräben erstrecken sich von der Oberfläche 2 bis hinab zu einem darunterliegenden Abschnitt 9 des Halbleiterkörpers vom entgegengesetzten Leitungstyp, so in diesem Beispiel dem n-Typ. Die Oberfläche 2 ist mit einer dünnen dielektrischen Schicht 10 bedeckt, die aus Siliciumoxid sein kann, aber vorzugsweise aus einer unteren Schicht aus Siliciumoxid von ungefähr 2 nm Dicke und einer darauf aufgebrachten Schicht aus Siliciumnitrid von ungefähr 6 nm Dicke und einer Schicht aus Siliciumoxid, die auf dem Nitrid gebildet ist, bis zu einer Dicke von ungefähr 2 nm. Die Zeilenleiter werden von Bahnen 11 aus Halbleitermaterial gebildet, insbesondere aus polykristallinem Silicium, mit einem dem der Gebiete 6 und 7 entgegengesetzten Leitungstyp, so in diesem Beispiel dem n-Typ. Die Dotierungskonzentration der Polybahnen 11 ist verhältnismäßig hoch, das heißt in Bezug auf die Dotierungskonzentration in den Gebieten 7 so hoch, dass beim Durchbruch entlang der dielektrischen Schicht 10 Verunreinigungen von der Polyschicht aus in die Gebiete 7 diffundieren, wo sie eine n-Zone bilden, die mit dem betreffenden p-Gebiet 7 einen pn-Übergang bildet. Eine solche n-Zone 12 wird in Fig. 2 gezeigt; Fig. 3 zeigt zwei derartige Zonen. Über dem Ganzen ist eine übliche Glasschicht 13 vorgesehen.
• Die bisher beschriebene Halbleiteranordnung kann mit bekannten Techniken gefertigt werden, ausgehend von einem n-Substrat 9, das an seiner Oberfläche an den Stellen, wo die vergrabenen Zonen 6 gebildet werden sollen, mit p-Zonen versehen wird. Hierauf wird eine n-Epitaxieschicht aufgebracht, die mit verhältnismäßig schwach dotierten p- Oberflächengebieten versehen wird. Weitere Gebiete und Schichten können durch Standardverfahren gebildet werden und sind daher hier nicht im Detail beschrieben worden.
• Für die Beschreibung der Art und Weise, in der der Speicher programmiert werden kann, wird angenommen, dass Durchbruch an der dielektrischen Schicht 10 bei einer Spannung von 10 V erfolgt. Um eine bestimmte Zelle zu beschreiben, wird an die selektierte Polybahn 11 vom n-Typ eine Spannung von -10 V gelegt, während an die selektierte vergrabene Zone 6 vom p-Typ eine Spannung von 0 V angelegt wird. Bei diesen Spannungen werden Löcher in dem p-Gebiet 7 zur Oberfläche gezogen, so dass die 10 V vollständig an der dielektrischen Schicht 10 anliegen und einen elektrischen Durchbruch bewirken, wodurch eine Verbindung mit einer Diode 12 zwischen den selektierten Leitungen 4 und 5 gebildet wird. An die nicht selektierten Polybahnen 11 vom n-Typ wird eine Spannung von 0 V und an die nicht selektierten vergrabenen Schichten 6 vom p-Typ eine Spannung von -10 V angelegt (Spaltenleiter 5). Zwischen die Zeilen- und Spaltenleiter von halb selektierten Zellen wird eine Spannung von 0 V gelegt, so dass kein Durchbruch stattfindet. In den übrigen nicht selektierten Zellen hat das Feld an der dielektrischen Schicht 10 eine solche Polarität, dass in den Gebieten 7 unter den Polybahnen Verarmung auftritt. Daher wird nur ein Teil der 10-V-Spannung an die dielektrische Schicht gelegt, was für Durchbruch nicht ausreicht.
• Wie in Fig. 1 gezeigt, werden die Zeilenleiter 4 mit Mitteln 15 zum Steuern der Zeilenleiter verbunden. In ähnlicher Weise gibt es Mittel 16 zum Steuern der Spaltenleiter 5. Die Mittel 15 umfassen einen Bereich von Vorladedioden d&sub1;, deren Kathoden mit jeweiligen Zeilenleitern 4 leitend verbunden sind und deren Anoden mit einem gemeinsamen Leiter 17 und einem Verbindungsanschluss 18 verbunden sind. In einer praktischen Ausführungsform kann der Leiter 17 von einer p-Zone gebildet werden, die in dem Halbleiterkörper vorgesehen ist und mit den Zonen 6, 7 der Spaltenleiter in der Speichermatrix identisch ist, die über Kontaktfenster und einen pn-Übergang mit den Polybahnen 11 vom n-Typ verbunden sind, die die Zeilenleiter 4 bilden, wobei dieser pn-Übergang im Wesentlichen mit der Grenzfläche zwischen dem mono- und polykristallinen Material zusammenfällt. Die Zeilenleiter sind weiterhin mit Selektionstransistoren 19 verbunden, die im vorliegenden Beispiel von MOS-Transistoren gebildet werden. Die Transistoren 19 werden durch Eingangssignale gesteuert, die über Anschlüsse 20 und 21 geliefert werden, wobei der erste und der dritte Zeilenleiter (von oben nach unten gezählt) durch das Signal am Anschluss 20 gesteuert wird und der zweite und vierte Zeilenleiter durch das Signal am Anschluss 21. Die Transistoren am ersten und zweiten Zeilenleiter sind mit einem Selektionstransistor 22 verbunden, der von einem Eingangssignal am Anschluss 23 gesteuert wird. Die zu den unteren beiden Zeilenleitern gehörenden Transistoren 19 sind mit einem Selektionstransistor 24 verbunden, der mit einem Eingangssignal am Anschluss 25 gesteuert wird. Die Transistoren 15 bilden zusammen mit den Transistoren 22 und 24 vier UND-Gatter, mit denen jeder Zeilenleiter selektiert werden kann. Die Transistoren 22 und 24 sind gemeinsam mit einem Anschluss 26 verbunden, an den eine geeignete Spannung angelegt wird.
• In analoger Weise bilden die Mittel 16 einen Bereich von Vorladedioden d&sub2;, deren Anoden mit den p-Spaltenleitern 5 verbunden sind und deren Kathoden mit einem gemeinsamen Verbindungsanschluss 27 verbunden sind. Die Spaltenleiter 5 sind weiterhin mit Selektionstransistoren 28 verbunden, deren Gates paarweise mit Anschlüssen 29 und 30 verbunden sind. Die Transistoren sind wiederum paarweise in Reihen mit den Transistoren 31 und 33 verbunden, die von Signalen an Anschlüssen 32 bzw. 34 gesteuert werden. Die Transistoren 31 und 33 sind weiterhin mit einem Anschluss 35 verbunden, an den die an die Spaltenleiter 5 weiterzuleitende Spannung angelegt wird. Beim Programmieren werden die Zeilenleiter über den Vorladeanschluss 18 und die Dioden d&sub1; auf eine Spannung von 0 V gesetzt. Nach dem Vorladen durch die Dioden d&sub1; wird der Anschluss 26 auf -10 V gesetzt, wobei diese Spannung an den selektierten Zeilenleiter 4 über einen der Selektionstransistoren 19 und den Transistor 22 oder 24 angelegt wird. In gleicher Weise werden die Spaltenleiter bei einer niedrigen Spannung von -10 V über die Dioden d&sub2; und den Anschluss 27 vorgeladen und der selektierte Spaltenleiter 5 wird über den Anschluss 35, Transistor 31 oder 33 und einen der Transistoren 28 auf die hohe Spannung von 0 V gebracht.
• Fig. 4 und 5 zeigen in der Draufsicht bzw. dem Querschnitt den Steuerabschnitt 15 mit den Vorladedioden d&sub1; und den Selektionstransistoren 19, 22 und 24. Fig. 4 zeigt die vier Zeilenleiter 4, die aus n-dotierten Polybahnen bestehen. In der dielektrischen Schicht 10 sind Kontaktfenster 36 gebildet, bei denen die Polybahnen 4 vom n-Typ mit der p-Oberflächenzone 17 in dem Halbleiterkörper pn-Übergänge d&sub1; bilden. Die p-Oberflächenzonen 37 und 38 werden nahe der p-Zone 17 angebracht, wobei sie die Gateelektroden der Dünnfilmtransistoren 19 bilden. Fig. 5 zeigt einen dieser Transistoren, deren Source- und Drainzonen von den n-dotierten Abschnitten 39 und 40 der Polybahn gebildet werden und deren Kanalgebiet von dem p-dotierten Abschnitt 41 gebildet wird. Das Kanalgebiet 41 liegt über der Gateelektrode 37, so dass eine geeignete Spannung an dem Gate 37 eine Inversionsschicht vom n-Typ über die gesamte Länge des Kanalgebiets bildet, wobei die Gebiete 39 und 40 miteinander verbunden werden. In der Praxis kann die Gateelektrode 37 so entworfen sein, dass sie zu beiden Seiten etwas aus dem Kanalgebiet herausragt. Wenn ein Selektionstransistor vom Verarmungstyp verwendet wird, was auch möglich ist, beispielsweise mit einem schwach n-dotierten Kanalgebiet zwischen stark dotierten Source- und Draingebieten, ist eine solche Überlappung natürlich nicht notwendig. In der vorliegenden Ausführungsform, in der die Selektionstransistoren vom Anreicherungstyp sind, kann die Herstellung beispielsweise auf einer verhältnismäßig schwach dotierten Polyschicht vom p- Typ beruhen, die mit Hilfe von Phosphor- oder Arsen-Atomen erneut dotiert worden ist, mit Ausnahme der Kanalgebiete. Kritische Maskierungsschritte bei der Herstellung der Selektionstransistoren sind in der hier gezeigten Ausführungsform nicht erforderlich, bei der die Source- und Drainzonen und das Kanalgebiet sich quer über die Breite der Polybahnen 4 erstrecken.
• Die Zone 37 bildet eine gemeinsame Gateelektrode für die Selektionstransistoren in der ersten und der zweiten Polybahn 4. In gleicher Weise bildet die Zone 38 eine gemeinsame Gateelektrode für die Selektionstransistoren 19 in der zweiten und der vierten Polybahn 4 (in Fig. 4 von oben nach unten gezählt). An Stellen, wo die Zonen die n-Polybahnen kreuzen, so wie in Fig. 5, wird ein unerwünschter Transistoreffekt durch die Zone 38 vermieden, die die obere Polybahn kreuzt, indem die Dotierung in dem n-Gebiet 40 ausreichend stark gewählt wird. Die Zone 17 der Dioden d&sub1; und die Gates 37 und 38 werden voneinander im Halbleiterkörper durch Gräben 8 getrennt. In einer Abwandlung der hier gezeigten Ausführungsform, wie in Fig. 13 gezeigt, können mehrere Gebiete 41a, 41b usw. über einem Gategebiet vorgesehen sein, beispielsweise dem Gategebiet 37, um die maximal zulässige Spannung zu erhöhen. Hier für wird das Kaskodenprinzip verwendet, das heißt an jedem pn-Übergang wird eine Spannung angelegt, die viel kleiner ist als die Gesamtspannung am Transistor.
• Aus dem Schaltbild von Fig. 1 ist deutlich erkennbar, dass für die Transistoren 22 und 24 mehr Raum zur Verfügung steht als für die Transistoren 19, so dass es in manchen Fällen möglich sein kann, Transistoren (22, 24) im Halbleiterkörper 1 in herkömmlicher Weise herzustellen. Wie in Fig. 4 gezeigt können die Selektionstransistoren 22 und 24 auch als Dünnfilmtransistoren in gleicher Weise wie die Transistoren 19 aufgebaut sein. Die Gateelektroden der Transistoren 22 und 24 werden von p-Oberflächenzonen 42 und bzw. 43 gebildet, mit denen die Leitung in den Kanalgebieten 44, gebildet von p- Abschnitten der Polyspuren, gesteuert werden kann.
• Da die Selektionstransistoren 90 und in dem vorliegenden Beispiel auch die Transistoren 22 und 24 als Dünnfilmtransistoren ausgeführt sind, stellen die Selektionstransistoren für den minimalen Abstand für die Zeilenleiter 4 keine Beschränkung dar, so dass es möglich ist, den Speicher mit einem sehr kleinen Zwischenabstand aufzubauen. Das Risiko eines elektrischen Durchbruchs zwischen den Transistoren ist verhältnismäßig klein und stellt keine oder nahezu keine Beschränkung für die weitere Verringerung der Abmessungen dar, weil die Transistoren 19 zumindest im Wesentlichen durch dielektrisches Material 10, 13 voneinander getrennt werden.
• Es sei bemerkt, dass die p-Zonen 17, 37, 38, 42 und 43 innerhalb des Halbleiterkörpers voneinander durch das dazwischenliegende n-Material elektrisch isoliert sind, während beim Betrieb anzulegende Spannungen so gewählt werden, dass die pn-Übergänge zwischen diesen Zonen und dem n-Material in Sperrichtung vorgespannt sind.
• Die Mittel 16 sind in gleichartiger Weise aufgebaut, so dass wiederum durch das Fehlen von Kontakten minimale Abmessungen erhalten werden können. Gerade weil die Dioden d&sub1; und die Transistoren 19 weitgehend in den Zeilenleitern 4 hergestellt werden, können die Dioden d&sub2; und die Selektionstransistoren 28 zum großen Teil in den Spaltenleitern 5 vorgesehen werden. Fig. 6 zeigt im Querschnitt, parallel zum Querschnitt von Fig. 3, wie die Dioden d&sub2; gebildet worden sind. Die Spaltenleiter werden für diesen Zweck bis außerhalb der Speichermatrix 3 verlängert und bleiben auch außerhalb der Speichermatrix durch die Isolationsgebiete 8 voneinander getrennt. Über der Oberfläche, und von dieser durch die Oxidschicht 10 isoliert, ist eine Polybahn 46 vom n-Typ vorgesehen, die gleichzeitig mit den Zeilenleitern 4 gebildet wird. In der Oxidschicht 10 ist dort ein Fenster 47 gebildet, wo die Polybahn 46 vom n-Typ mit den Spaltenleitern 5 pn-Übergänge bildet, wobei die pn-Übergänge die Vorladedioden d&sub2; bilden. Über die Dioden d&sub2; hinaus sind die Selektionstransistoren 28 gebildet. Um dies zu erläutern, zeigt Fig. 7 einen Querschnitt eines Abschnitts eines Spaltenleiters in einer Richtung quer zum Querschnitt von Fig. 6. Der linke Teil der Zeichnung zeigt die Polybahn 46 vom n-Typ, die mit dem Spaltenleiter 5 vom p-Typ den pn-Übergang 48 bildet. Neben der Polybahn 46 und in einem gewissen Abstand davon ist die Polybahn 49 vorgesehen, die von der Oberfläche des Halbleiterkörpers durch das Oxid 10 isoliert wird. Die Polybahn bildet die Gateelektrode des zu diesem Spaltenleiter 5 gehörenden Selektionstransistors, wobei die Source- und Drainzonen dieses Transistors durch Abschnitte des Spaltenleiters gebildet werden, der am Ort des Kanalgebietes unter der Gateelektrode 49 mit einer Unterbrechung 50 versehen ist, die aus n- Material der ursprünglichen Epitaxieschicht gebildet wird. Auf diese Weise ist es möglich, auch die Spaltenleiter kontaktlos mit Selektionstransistoren zu verbinden, so dass auch die Spaltenleiter mit einem minimalen Zwischenabstand gefertigt werden können. Da weiterhin die Transistoren voneinander durch die Gräben 8 getrennt werden, ist die Gefahr eines Durchbruchs zwischen der Transistoren verhältnismäßig klein, zumindest erheblich kleiner als mit dem üblichen Feldoxid zwischen benachbarten Transistoren, soweit Spannungen üblicher Größe angelegt werden.
• In Schaltungen mit zwei oder mehr Polyschichten kann anstelle einer diffundierten Gateelektrode im Halbleiterkörper eine Gateelektrode in einer dieser Poly schichten für den Dünnfilmtransistor verwendet werden. Um dies zu erläutern, zeigen die Fig. 8 bis 10 einen Abschnitt einer anderen Ausführungsform einer erfindungsgemäßen Anordnung in einigen Stadien der Herstellung. Die Zeichnung zeigt nur einen Abschnitt der Anordnung mit den Selektionstransistoren. Fig. 8 zeigt die Anordnung in dem Stadium, in dem die erste Polyschicht 52 aufgebracht ist, wobei in der Schicht eine Selektionsleitung hergestellt wird. Die Schicht 52 ist beispielsweise schwach p-dotiert. Da die Gateelektrode nicht von einer Oberflächenzone in dem Substrat 1 gebildet wird, kann die elektrische Schicht 53 zwischen dem Substrat 1 und der Polyschicht jede gewünschte Dicke haben. Die Oberfläche der Polyschicht 52 wird mit einer dünnen dielektrischen Schicht 54 versehen, beispielsweise einer Oxidschicht, die das Gatedielektrikum der Selektionstransistoren bildet (Fig. 9). Auf der Schicht 54 wird eine zweite Polyschicht abgeschieden, aus der Gateelektroden 55 der Selektionstransistoren beispielsweise durch Photolithographie gebildet werden. In einem nächsten Stadium (Fig. 10) wird ein n-Dotierstoff in den Polyschichten angebracht, beispielsweise mit Hilfe von Ionenimplantation, schematisch mit den Pfeilen 56 angedeutet. Die Gateelektroden 55 und durch die Elektroden 55 nicht gegen Implantation maskierte Abschnitte der Schicht werden dadurch n-dotiert. Die n-dotierten Abschnitte 57 der Polyschicht 52 bilden die Source- und Drainzonen der Dünnfilmtransistoren, während die p-dotierten Abschnitte 58 der Schicht 52 Kanalgebiete der Selektionstransistoren bilden.
• Fig. 12 zeigt im Querschnitt eine Ausführungsform eines Selektionstransistors, der besonders zur Verwendung in einem nichtflüchtigen Speicher mit schwebendem Gate geeignet ist. Fig. 11 zeigt eine Speicherzelle eines solchen Speichers, der in der Literatur als EEPROM, EPROM oder Flash-(E)EPROM bezeichnet wird. Die Zelle umfasst einen Transistor mit Source- und Drainzonen 60 und 61, die in einem aktiven Gebiet vorhanden sind, das innerhalb des Halbleiterkörpers durch das Feldoxid 62 begrenzt wird. Eine schwebende Gateelektrode 63 ist in einer ersten Polyschicht über dem Kanalgebiet vorgesehen. Wie im Allgemeinen bekannt, wird die Information in das schwebende Gebiet eingeschrieben und in Form einer elektrischen Ladung, die die Schwellenspannung des Transistors definiert, gespeichert. Über dem schwebenden Gate ist ein Steuergate 64 in einer zweiten Polyschicht vorgesehen, die von dem schwebenden Gate 63 durch das Interpolydielektrikum 66 isoliert ist. Das Steuergate 64 ist beispielsweise mit einer Wortleitung verbunden, während die Drainzone 61 mit einer Bitleitung verbunden ist. In Fig. 12 hat die Wortleitung das Bezugszeichen 65 und erstreckt sich in Form einer n-dotierten Polybahn über das Feldoxid 62. Die Gateelektrode 67 des Selektionstransistors ist in der selben Poly schicht angebracht wie das schwebende Gate 63. Der Kanal des Selektionstransistors wird von dem verhältnismäßig schwach dotierten p-Abschnitt 68 der Polybahn 65 gebildet, die in der gleichen Polyschicht hergestellt worden ist wie das Steuergate 64 des Transistors mit schwebendem Gate. Die Source- und Drainzonen des Selektionstransistors werden von den stark dotierten Polyabschnitten 69, 70 vom n-Typ gebildet, die zu beiden Seiten des Kanalgebiets 68 liegen. Da der Selektionstransistor selbstjustierend hergestellt werden kann, erstreckt sich die Gateelektrode bis unterhalb der Source- und Drainzonen zu beiden Seiten des Kanals. Das Kanalgebiet wird von der Gateelektrode 67 durch das Gatedielektrikum 71 isoliert, das die gleiche Zusammensetzung haben kann wie das Interpolydielektrikum 66 zwischen dem schwebenden Gate 63 und dem Steuergate 64 und daher gleichzeitig damit gebildet werden kann.
• Es wird deutlich sein, dass die Erfindung sich nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern dass weitere Varianten für den Fachmann im Rahmen der Erfindung möglich sind. Es ist möglich, Transistoren vom Verarmungstyp an Stelle von Transistoren vom Anreicherungstyp zu verwenden. Die Erfindung kann nicht nur für die Typen von Speicheranordnungen vorteilhaft verwendet werden, wie sie hier beschrieben werden, sondern auch für andere Speicheranordnungen, die an sich bekannt sind. Es sei weiterhin bemerkt, dass das in Fig. 1 gezeichnete Selektionsdiagramm 15, 16 vorteilhaft in Ausführungsformen verwendet werden kann, in denen die gesamte Speichermatrix 3 in polykristallinem Silicium ausgeführt ist. In diesem Fall können die Transistoren 28, 31 und 33 als TFTs ausgeführt werden.

Claims (10)

1. Halbleiteranordnung, die einen Halbleiterkörper (1) umfasst, mit, an einer Oberfläche, einem System aus in Zeilen und Spalten angeordneten Speicherelementen, wobei der Halbleiterkörper mit einem System aus zueinander benachbarten, parallelen Selektionsleitungen (4) versehen ist, die Zeilen- oder Spaltenleiter zum Adressieren der Speicherelemente bilden und die auf einer Isolierschicht (10; 53; 62) liegen, die den Halbleiterkörper bedeckt, wobei jede Selektionsleitung an einem Ende mit einem Selektionstransistor (19) verbunden ist, mit dem die Verbindung zwischen dem Leiter und peripherer Elektronik geschlossen und geöffnet werden kann, wobei die Leiter jeweils eine Leiterbahn aus dotiertem Silicium umfassen, dadurch gekennzeichnet, dass der Selektionstransistor von einem Dünnfilm-Feldeffekttransistor gebildet wird, dessen Source- und Drainzonen (39, 40; 69, 70; 57) in der genannten Leiterbahn aus dotiertem Silicium liegen, während der zwischen den Source- und Drainzonen liegende Abschnitt (41, 68, 58) der Leiterbahn das Kanalgebiet des Transistors bildet, das durch eine dielektrische Schicht (10, 54, 71) von der Gateelektrode (37, 55, 67) getrennt ist.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Source- und Drainzonen (39, 40) des Selektionstransistors und das Silicium des Leiters (4) vom gleichen Leitungstyp sind, im Weiteren als erster Leitungstyp bezeichnet.

3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Source- und Drainzonen (39, 40) und das Kanalgebiet (41) des Selektionstransistors sich über die gesamte Breite der Leiterbahn erstrecken.

4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zueinander benachbarte Leiter durch eine dazwischen liegende Schicht (13) aus elektrisch isolierendem Material voneinander elektrisch isoliert sind.

5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Leiterbahn am Ort des Selektionstransistors durch die dielektrische Schicht (10) vom Halbleiterkörper elektrisch isoliert ist, und die Gateelektrode eine Oberflächenzone (37) des Halbleiterkörpers umfasst, wobei die genannte Zone von benachbarten Teilen des Halbleiterkörpers elektrisch isoliert ist.

6. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Gateelektrode (67) eine leitfähige Schicht ist, die zwischen dem Halbleiterkörper und dem Abschnitt der genannten Leiterbahn (65) liegt, in der die Source- und Drainzonen (69, 70) und das Kanalgebiet (68) des Selektionstransistors definiert worden sind.

7. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Leiter eine Wortleitung eines nichtflüchtigen programmierbaren Speichers bildet, in dem jedes Speicherelement einen Feldeffekttransistor mit einem schwebenden Gate (63) umfasst, das oberhalb eines Kanals des Feldeffekttransistors vorgesehen ist und mit einem Steuergate (64), das mit der Wortleitung (65) leitend verbunden ist.

8. Halbleiteranordnung nach Anspruch 7, sofern er von Anspruch 6 abhängig ist, dadurch gekennzeichnet, dass die Gateelektrode (67) des Selektionstransistors und das schwebende Gate (63) des Speicherelements einen Teil einer gemeinsamen leitfähigen Schicht bilden.

9. Halbleiteranordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der nichtflüchtige Speicher ein Flash-EPROM ist.

10. Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Leiter (4) jeweils eine Wortleitung oder Bitleitung eines programmierbaren Festwertspeichers bilden, wobei die Leiter Leiterbahnen (11) aus polykristallinem Silicium eines ersten Leitungstyps sind, die, an der Oberfläche betrachtet, im Halbleiterkörper definierte, nebeneinander liegende und voneinander elektrisch isolierte streifenförmige Oberflächengebiete (7) vom zweiten, entgegengesetzten Leitungstyp kreuzen, und die von diesen Oberflächengebieten durch eine dazwischen liegende Isolierschicht (10) getrennt sind, deren Dicke so gewählt ist, dass beim Anlegen einer genügend hohen Spannung zwischen einem selektierten Zeilenleiter und einem selektierten Oberflächengebiet an der Isolierschicht am Ort des Kreuzungspunktes elektrischer Durchbruch unter Bildung eines pn- Übergangs (12) zwischen dem Zeilenleiter und dem Oberflächengebiet in dem Halbleiterkörper auftritt.