DE69810270T2

DE69810270T2 - Differentielle flash-speicherzelle und betriebsverfahren dafür

Info

Publication number: DE69810270T2
Application number: DE69810270T
Authority: DE
Inventors: Leonard Forbes
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1997-01-29
Filing date: 1998-01-15
Publication date: 2003-11-20
Anticipated expiration: 2018-01-16
Also published as: US6009018A; KR100306172B1; JP3479663B2; AU5825198A; WO1998033186A1; EP0956561B1; KR20000070465A; DE69810270D1; EP0956561A1; US6141256A; JP2000508462A; US5754477A

Description

Technisches Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein das Gebiet von elektronischen Vorrichtungen und insbesondere eine differentielle Flash-Speicherzelle sowie ein Verfahren zum Programmieren dieser Speicherzelle.

Hintergrund der Erfindung

In der Regel speichern Computersysteme ihre Daten auf einem magnetischen Medium wie einem Festplattenlaufwerk. Das Festplattenlaufwerk ist eine elektromechanische Komponente des Computersystems, bei der die Polarität eines magnetischen Materials festgehalten wird, das schnell und beliebig oft neu beschrieben werden kann. Ein typisches Festplattenlaufwerk enthält wenigstens zwei bewegliche Teile, die auf Steuersignale regieren, die von einem Prozessor des Computersystems erzeugt werden. Herkömmlich beinhaltet das Festplattenlaufwerk eine Platte aus einem Aluminiumsubstrat, die drehbar an einer Basis angebracht ist. Auf die Oberfläche des Substrats ist ein magnetisches Material aufgebracht. Ein schwenkbarer Aktuatorarm bewegt einen keramischen Wandler über die Oberfläche der Platte, um Daten von der Festplatte abzulesen und Daten darauf aufzuschreiben. Die mechanischen Teile sind empfindlicher und weniger zuverlässig als die anderen, aus Halbleitern bestehenden Komponenten des Computersystems. Die magnetischen Festplattensysteme dominieren jedoch den Bereich der Speichermedien für Computer und ähnliche Systeme wegen der geringen Kosten und der hohen Speicherdichte der gegenwärtigen magnetischen Festplattensysteme im Vergleich zu herkömmlichen Halbleiteralternativen.
Halbleiterspeicher speichern Daten an Speicherorten, die als "Zellen" bezeichnet werden. Die herkömmlichen Konstruktionen ermöglichen nur das Speichern eines einzigen Datenbits zu einem gegebenen Zeitpunkt in einer Zelle. In der Regel umfaßt die Zelle einen Zugriffstransistor und ein Speicherelement wie einen Kondensator oder ein schwebendes Gate, das die Daten auf der Basis der elektrischen Ladung auf dem Speicherelement speichert. Die elektrische Ladung stellt in den herkömmlichen Anwendungen entweder eine binäre "1" oder eine binäre "0" dar, weshalb bei dem herkömmlichen Aufbau für jedes Datenbit ein Transistor erforderlich ist. Die Speicherdichte von Halbleiterspeichern wird durch die höchstmögliche Packungsdichte von Transistoren auf einem Halbleitersubstrat begrenzt. Aber obwohl die Transistoren in jeder neuen Technologiegeneration immer dichter gepackt werden, ist diese Dichte immer noch nicht mit der Speicherdichte eines magnetischen Mediums vergleichbar.
Es wurde neuerdings versucht, die Speicherdichte von Flash-Speicherzellen dadurch zu erhöhen, daß Speicherzellen geschaffen wurden, die mehr als ein Datenbit speichern können, die sogenannten "Mehrzustands"-Flash-Speicherzellen. Bei einem herkömmlichen Flash-Speicher wird die Ladung auf dem schwebenden Gate eines Feldeffekttransistors in Reaktion auf ein Signal gespeichert, das an ein Steuergate angelegt wird. Die Ladung auf dem schwebenden Gate stellt auf der Basis der Auswirkung der Ladung auf den Strom durch den Transistor entweder eine binäre "1" oder eine binäre "0" dar. Wenn sich eine Ladung auf dem schwebenden Gate befindet, verringert sich der Drainstrom. Anfänglich befindet sich auf dem schwebenden Gate keine Ladung, was eine binäre "1" darstellt. Wenn eine binäre "0" gespeichert wird, werden mit einer Spannung am Steuergate, die ausreicht, um heiße Elektronen zu injizieren, Elektronen in das schwebende Gate gezwungen, wodurch sich der Drainstrom des Transistors verringert. Durch das Erfassen des Drainstroms des Transistors kann daher der Wert des Datenbits bestimmt werden, das in der Flash-Speicherzelle gespeichert ist.
Um die Anzahl der Zustände zu erhöhen, die gespeichert werden können, wurde bereits versucht, Einstellungen an der Schwellenspannung des Transistors vorzunehmen. Mit dieser Technik können jedoch aufgrund der Variationen der Schwellenspannung der einzelnen Transistoren in einem Array von Speicherzellen höchstens zwei bis vier Datenbit in einer Zelle gespeichert werden. Anderenfalls sind komplexe Programmtechniken zum Einstellen der Schwellenspannung der Transistoren bei jedem Lese- und Schreibvorgang erforderlich. Die gegenwärtigen Flash-Speichervorrichtungen mit mehreren Speicherzuständen stellen daher wegen der Schwierigkeiten beim Auslesen des auf dem schwebenden Gate gespeicherten Zustands nur eine geringe Verbesserung gegenüber den herkömmlichen Halbleiterspeichern dar.
Aus diesen und anderen, noch genannten Gründen, die dem Fachmann beim Lesen und Verstehen der vorliegenden Beschreibung klar werden, besteht ein Bedürfnis nach einem Halbleiterspeicher, bei dem in jeder Speicherzelle Mehrbitdaten effektiv gespeichert und wiedergewonnen werden können.
Aus der EP-A-0139185 ist eine Flash-Speicherzelle mit zwei Transistoren bekannt, die jeweils ein schwebendes Gate aufweisen, wobei ein Datenbit durch Laden des einen oder des anderen der schwebenden Gates gespeichert und die Daten durch Erfassen des Spannungsunterschiedes zwischen den schwebenden Gates ausgelesen werden, wobei festgestellt wird, welches der Gates geladen ist.
Aus der US-A-5418743 sind Speicherzellen bekannt, in denen ein Speichertransistor dadurch programmiert wird, daß zum schwebenden Gate Ladung hinzugefügt wird, bis der Drainstrom einen von einer Anzahl von möglichen Werten annimmt, die Datenwerten entsprechen. Zum Einstellen der Bezugsdrainströme, die den möglichen Werten der Daten entsprechen, sind Bezugstransistoren vorgesehen.
Die Aspekte der vorliegenden Erfindung sind in den anhängenden Patentansprüchen genannt.
Es werden eine Flash-Speicherzelle und ein Verfahren zum Programmieren dieser Speicherzelle beschrieben, bei der bzw. bei dem die Speicherung einer Anzahl von Bit in jeder Zelle möglich ist.
Insbesondere umfaßt eine beispielhafte Ausführungsform der vorliegenden Erfindung eine Flash-Speicherzelle mit ersten und zweiten Transistoren. Der erste Transistor umfaßt ein Steuergate, das mit einer Wortleitung verbunden ist, ein Drain, das mit einer Datenleitung verbunden ist, und ein schwebendes Gate. Der zweite Transistor umfaßt ähnlich ein Steuergate, das mit der Wortleitung verbunden ist, ein Drain, das mit einer zweiten Datenleitung verbunden ist, und ein zweites schwebendes Gate. Das erste schwebende Gate speichert den Zustand des zweiten Transistors vor dem Programmieren der Flash-Speicherzelle. Das zweite schwebende Gate speichert den programmierten Zustand des zweiten Transistors. Der Unterschied zwischen den Zuständen des ersten und des zweiten Transistors steht für den Wert der Daten, die in der Flash-Speicherzelle gespeichert sind.
Eine andere Ausführungsform der vorliegenden Erfindung umfaßt ein Verfahren zum Speichern von Mehrbitdaten in einer Flash-Speicherzelle. Bei diesem Verfahren werden zuerst der Speicher- und der Bezugstransistor der Flash-Speicherzelle ausgeglichen. Das heißt, daß die Transistoren dazu gezwungen werden, im wesentlichen den gleichen Leitfähigkeitszustand anzunehmen. Dann werden derart Ladungen auf dem schwebenden Gate des Speichertransistors gespeichert, daß sich der Drainstrom des Speichertransistors in meßbaren Schritten ändert. Die Anzahl der schrittweisen Änderungen des Drainstromes des Speichertransistors entspricht dem Wert der Mehrbitdaten, die in der Flash-Speicherzelle gespeichert werden.
Bei einer anderen Ausführungsform der vorliegenden Erfindung umfaßt eine Flash-Speicherzelle einen Bezugstransistor mit einem ersten schwebenden Gate und einen Speichertransistor mit einem zweiten schwebenden Gate. Der Bezugs- und der Speichertransistor sind mit einer gemeinsamen Wortleitung verbunden. Der Bezugs- und der Speichertransistor sind außerdem an verschiedene Datenleitungen angeschlossen. Die Flash- Speicherzelle erzeugt auf der Basis der Ladungen, die auf dem ersten und dem zweiten schwebenden Gate gespeichert sind, auf den Datenleitungen ein Differential-Ausgangssignal. Das Differential-Ausgangssignal steht für die Mehrbitdaten, die in der Flash- Speicherzelle gespeichert sind.
Bei einer anderen Ausführungsform der vorliegenden Erfindung umfaßt eine Flash-Speicherzelle einen Bezugstransistor mit einem ersten schwebenden Gate und einen Speichertransistor mit einem zweiten schwebenden Gate. Der erste Transistor speichert den Zustand des zweiten Transistors vor dem Programmieren der Flash-Speicherzelle. Der Unterschied zwischen dem Zustand des ersten Transistors und dem Zustand des zweiten Transistors nach dem Programmieren steht daher für den Wert der Daten, die in der Flash- Speicherzelle gespeichert sind.
Bei einer anderen Ausführungsform der vorliegenden Erfindung umfaßt eine Speichervorrichtung ein Array von Flash-Speicherzellen. Jede Zelle enthält einen Bezugstransistor mit einem ersten schwebenden Gate und einen Speichertransistor mit einem zweiten schwebenden Gate. Die Speichervorrichtung umfaßt des weiteren eine Adressierschaltung, die zum Zugreifen auf eine Zelle des Arrays mit dem Array verbunden ist. Schließlich umfaßt die Speichervorrichtung eine Erfassungsschaltung, die mit dem Array verbunden ist, um Signale von den Bezugs- und Speichertransistoren der Zelle aufzunehmen, auf die zugegriffen wird, um auf der Basis des Unterschiedes im Drainstrom des Bezugs- und Speichertransistors die Mehrbitdaten zu bestimmen, die in der Speicherzelle gespeichert sind.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine schematische Darstellung einer Ausführungsform einer Flash- Speicherzelle nach der Lehre der vorliegenden Erfindung;
Fig. 2A und 2B sind schematische Darstellungen von Ladevorrichtungen für die Flash-Speicherzelle der Fig. 1 gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 3 ist eine Schnittansicht eines Transistors mit einem schwebenden Gate aus einer Anzahl von Gateelementen für die Flash-Speicherzelle der Fig. 1;
Fig. 4 ist eine graphische Darstellung der Beziehung zwischen der Rate der Injektion von heißen Elektronen und der an einen Transistor mit einem schwebenden Gate angelegten Spannung;
Fig. 5 ist eine schematische Darstellung zur Illustration von Aspekten des Betriebs der Flash-Speicherzelle der Fig. 1; und
Fig. 6 eine Blockdarstellung einer Flash-Speichervorrichtung nach der Lehre der vorliegenden Erfindung.
Die folgende genaue Beschreibung von bevorzugten Ausführungsformen erfolgt anhand der beiliegenden Zeichnungen, die einen Teil davon bilden, in denen beispielhaft bestimmte Ausführungsformen gezeigt sind, mit denen die Erfindung ausgeführt werden kann. Diese Ausführungsformen sind ausreichend genau beschrieben, damit der Fachmann die Erfindung ausführen kann, und sind so zu verstehen, daß auch andere Ausführungsformen verwendet werden können und daß logische, mechanische und elektrische Abänderungen erfolgen können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende genaue Beschreibung ist daher nicht als einschränkend zu verstehen.
Zum Zwecke dieser Beschreibung sind Präpositionen wie "auf", "Seite" (wie in "Seitenwand"), "höher", "niedriger", "über" und "unter" bezüglich der herkömmlichen ebenen Arbeitsfläche festgelegt, die sich auf der Oberseite des Chips oder Wafers befindet, unabhängig davon, wie der Chip tatsächlich gehalten wird.
Die Fig. 1 ist eine schematische Darstellung einer beispielhaften Ausführungsform einer Flash-Speicherzelle, die allgemein mit 10 bezeichnet wird und die gemäß der Lehre der vorliegenden Erfindung aufgebaut ist. Die Speicherzelle 10 umfaßt einen ersten und einen zweiten Feldeffekttransistor 12 und 14. Die Transistoren 12 und 14 beinhalten schwebende Gates 16 und 18. Die Bezeichnung "schwebendes Gate" gibt an, daß die Gates 16 und 18 in einem isolierenden Material, etwa einem Gateoxid, elektrisch isoliert sind. Die Zelle 10 speichert Daten auf der Basis des Unterschieds in den Ladungen auf den schwebenden Gates 16 und 18. Die Zelle 10 ist wegen der geringen Auffrischungsanforderung zum Aufrechterhalten der Ladung auf den schwebenden Gates 16 und 18 im wesentlichen nichtflüchtig (d. h. wenn der Zelle 10 keine Energie mehr zugeführt wird, gehen die auf den schwebenden Gates 16 und 18 gespeicherten Daten nicht verloren). Die Transistoren 12 und 14 enthalten Steuergates 20 und 22. Die Steuergates 20 und 22 sind miteinander verbunden und an eine Wortleitung 36 angeschlossen.
Bei einer Ausführungsform sind die schwebenden Gates 16 und 18 aus einer Anzahl von isolierenden Kristallen eines leitenden Materials aufgebaut, wie es weiter unten mit Bezug zur Fig. 3 beschrieben ist. Anstelle dieser Nanokristallsiruktur können auch andere Strukturen für die schwebenden Gates 16 und 18 verwendet werden, solange es damit möglich ist, daß die auf den schwebenden Gates gespeicherten Ladungen meßbare Änderungen im Drainstrom der Transistoren verursachen, wie es im folgenden beschrieben ist. Dies schließt polykristalline Siliziumgates ein, wie sie normalerweise in Flash- Speichern verwendet werden. Die Transistoren 12 und 14 enthalten auch Source-Anschlüsse 24 und 26 und Drain-Anschlüsse 28 und 30. Die Source-Anschlüsse 24 und 26 sind mit Masse verbunden und die Drain-Anschlüsse 28 und 30 an Datenleitungen 32 und 34 angeschlossen. Die Datenleitungen 32 und 34 sind mit einer Last wie der Ladeschaltung 37 der Fig. 2A oder der Ladeschaltung 46 der Fig. 2B verbunden. Jede dieser Ladeschaltungen wird hinsichtlich ihrer Funktion beim Betrieb der Flash-Speicherzelle 10 weiter unten noch genauer beschrieben.
Im Betrieb speichert die Flash-Speicherzelle 10 mittels der schwebenden Gates 16 und 18 der Transistoren 12 und 14 Daten. Um Daten in die Zelle 10 "einzuprogrammieren" oder "einzuschreiben", werden die Transistoren 12 und 14 zuerst "ausgeglichen". Die Bezeichnung "ausgeglichen" heißt, daß die Transistoren so eingestellt werden, daß sie im wesentlichen den gleichen Leitfähigkeitszustand oder Drainstrom aufweisen. Die Transistoren 12 und 14 werden durch Einstellen der Ladung auf den schwebenden Gates 16 und 18 ausgeglichen, wie es weiter unten beschrieben ist. Nachdem die Transistoren 12 und 14 ausgeglichen wurden, kann die Zelle 10 durch das Speichern von Ladung auf dem schwebenden Gate 18, zum Beispiel durch die Injektion von heißen Elektronen, programmiert werden. Auf diese Weise speichert der Transistor 12 den anfänglichen Zustand des Transistors 14 bzw. dessen Zustand vor dem Programmieren (durch die Ausgleichsoperation), und der Unterschied zwischen dem Zustand des Transistors 12 und dem Zustand des programmierten Transistors 14 bildet den Wert der Daten, die in der Zelle 10 gespeichert sind.
Um die Transistoren 12 und 14 auszugleichen, werden die Datenleitungen 32 und 34 über kleine Widerstände unter Verwendung zum Beispiel der Ladeschaltung 37 der Fig. 2A mit einer Energiequelle verbunden. Die Ladeschaltung 37 weist einen ersten und einen zweiten Widerstand 38 und 40 und eine Spannungsversorgung VDD auf Der Widerstand 38 ist zwischen VDD und die Datenleitung 32 geschaltet. Auf ähnliche Weise ist der Widerstand 40 zwischen die Datenleitung 34 und VDD geschaltet. Bei diesem Aufbau sind die Spannungen an den Drains 28 und 30 im wesentlichen die gleichen. Aufgrund von kleinen Schwankungen in den Eigenschaften der Transistoren 12 und 14 z. B. in der Schwellenspannung kann ein Transistor einen höheren Drainstrom aufweisen als der andere Transistor. Wie in der Fig. 4 gezeigt, ist die Rate der Injektion von heißen Elektronen bei einem Transistor mit einem schwebenden Gate eine Funktion der Gate-Source- Überspannung über der Schwellenspannung (VGS - VT) des Transistors, wie es die Kurve 42 der Fig. 4 zeigt. Für die Kurve 42 ist eine feste Drain-Source-Spannung vorausgesetzt. Im Bereich 44 ist die Kurve 42 im wesentlichen linear mit einer positiven Steigung, wenn zum Aufzeichnen der Rate der Injektion heißer Elektronen ein logarithmischer Maßstab verwendet wird. Wenn die Transistoren 12 und 14 im Bereich 44 unter Vorspannung gesetzt werden, zeigt der Transistor mit der kleineren Schwellenspannung eine größere Rate der Injektion von heißen Elektronen. Im Ergebnis steigt die Schwellenspannung dieses Transistors schneller an, bis die Leitfähigkeiten der beiden Transistoren im wesentlichen gleich sind. Die Transistoren 12 und 14 können im Bereich 44 durch Anreichungsmodusvorrichtungen mit einer positiven Schwellenspannung, die einen Bruchteil der Energieversorgungsspannung beträgt, unter Vorspannung gesetzt werden. Das Ausmaß des Ausgleichs kann durch das Anschließen der Datenleitungen 32 und 34 an einen Differential- Erfassungsverstärker (nicht gezeigt) und Überwachen des kleinen Spannungsabfalls an den Widerständen 38 und 40 festgestellt werden. Die Ausgleichsoperation kann beendet werden, wenn die Leitfähigkeit der Transistoren 12 und 14 ein akzeptables Ausgleichsniveau erreicht.
Wenn die Transistoren 12 und 14 ausgeglichen sind, kann die Zelle 10 durch das Speichern von Ladung auf dem schwebenden Gate 18 des Transistors 14 programmiert werden. Diese Operation ist graphisch in der Fig. 5 gezeigt. An die Datenleitung 34 wird die mit Vx bezeichnete Spannung angelegt und an die Datenleitung 32 eine kleinere Spannung Vx/1,5. Dadurch wird die Injektion von heißen Elektronen im Transistor 14 ausgelöst. Dabei tritt am Transistor 12 nur eine unwesentliche Injektion von heißen Elektronen auf, da die Gatespannung höher ist als die Drainspannung, so daß sich der Transistor 12 im linearen Bereich befindet. Die Eigenschaften des Transistors 12 ändern sich daher im wesentlichen nicht, während auf dem schwebenden Gate 18 des Transistors 14 Ladungen aufgebaut werden, die dessen Leitfähigkeitszustand verringern. Die Änderung in der Leitfähigkeit des Transistors 14 kann beim Programmieren überwacht werden, um einen Wert zu speichern, der für eine Anzahl von Datenbit steht.
Wie im folgenden beschrieben, wird bei der Zelle 10 ein schwebendes Gate verwendet, das stufenweise Änderungen im Drainstrom hervorruft, wenn sich auf dem schwebenden Gate 18 Ladungen ansammeln. Die stufenweisen Änderungen im Drainstrom des Transistors 14 werden beim Programmieren überwacht (z. B. gezählt). Die Anzahl der stufenweisen Änderungen im Drainstrom kann in eine binäre Darstellung umgewandelt werden, z. B. eine Anzahl von Bit. Zum Beispiel kann die Binärzahl 1001 dadurch in die Zelle 10 einprogrammiert werden, daß genügend Ladung auf dem schwebenden Gate 18 gespeichert wird, um neun stufenweise Änderungen im Drainstrom des Transistors 14 zu verursachen.
Es ist anzumerken, daß der Programmierschritt den Schrift des Speicherns von keiner zusätzlichen Ladung auf dem schwebenden Gate 18 beinhalten kann, so daß die Ladungsdifferenz zwischen den schwebenden Gates 16 und 18 im wesentlichen Null ist.
Beim Auslesen werden die Daten dadurch aus der Zelle 10 ausgelesen, daß die Differenz der Ladungen, die auf den schwebenden Gates 16 und 18 gespeichert sind, verstärkt wird. Zum Beispiel ist die Ladeschaltung 46 der Fig. 2B mit den Datenleitungen 32 und 34 verbunden, um jedes Ungleichgewicht in den Ladungen auf den schwebenden Gates 16 und 18 zu erfassen und zu verstärken. Die Ladeschaltung 46 umfaßt einen ersten und einen zweiten p-Kanal-Feldeffekttransistor, die in einem Differentialaufbau zusammengeschlossen sind. Das heißt, daß das Gate des Transistors 48 mit dem Gate des Transistors 50 verbunden ist. Die Source des Transistors 48 und die Source des Transistors 50 sind mit der Spannungsversorgung VDD verbunden. Das Drain des Transistors 48 ist mit dem Gate des Transistors 48 und mit der Datenleitung 32 verbunden. Schließlich ist das Drain des Transistors 50 mit der Datenleitung 34 verbunden. Der Differentialaufbau der Ladeschaltung 46 verstärkt die Unterschiede im Drainstrom der Transistoren 12 und 14, die durch die Differenz der auf den schwebenden Gates 16 und 18 gespeicherten Ladungen entstehen. Da die Ladeschaltung 46 eine sehr große Verstärkung bei sehr kleinem Offset aufweisen kann, können auch kleine Ladungsunterschiede erfaßt werden, einschließlich so geringer Ladungsunterschiede wie der Ladung eines einzigen Elektrons. In die Zelle 10 kann daher durch das Speichern einer Ladung auf dem schwebenden Gate 18 der Zelle 10 eine große Anzahl von unterschiedlichen Ladungszuständen einprogrammiert werden, die stufenweisen Änderungen im Drainstrom entsprechen. Durch das Zählen der Anzahl von Stufen im Unterschied im Drainstrom zwischen den Transistoren 12 und 14 wird somit ein Differentialsignal erzeugt, das dem Wert für die Daten entspricht, die in der Zelle 10 gespeichert sind. Dieses Signal kann in eine Binärzahl umgewandelt werden, die auf der Anzahl von stufenweisen Änderungen im Drainstrom beruht.
Die schwebenden Gates 16 und 18 sind so aufgebaut, daß die Erfassung der stufenweisen Änderungen im Drainstrom beim Speichern von Ladungen möglich ist. Zum Beispiel können die schwebenden Gates 16 und 18 aus einer Schicht eines Polysiliziummaterials hergestellt werden, das in einem Gateoxid mit der 0,3-Mikrometer-Technologie und einer Gateoxiddicke von 100 Å (10&supmin;&sup8; m) angeordnet wird. Bei diesem Aufbau besitzen die schwebenden Gates 16 und 18 eine Kapazität in der Größenordnung von 0,3 fF. Ein einziges Elektron verändert das Potential eines solchen schwebenden Gates um etwa 0,5 mV. Da die Ladeschaltung 46 eine Verstärkung von wenigstens 10 aufweist, ergibt ein Unterschied von einem einzigen Elektron zwischen den schwebenden Gates 16 und 18 auf der Basis des modifizierten Drainstromes des Transistors 18 ein Ausgangssignal der Ladeschaltung 46 von etwa 5 mV. Dieser Spannungspegel ist mit herkömmlichen Schaltungen ohne weiteres feststellbar. Die Auswirkungen eines Unterschieds von einem einzigen Elektrons in der gespeicherten Ladung sind daher meßbar, und in der Zelle 10 kann dadurch ein Wert gespeichert werden, der Mehrbitdaten darstellt, daß die Anzahl von meßbaren Änderungsstufen im Drainstrom des Transistors 14 im Vergleich zum Drainstrom des Transistors 12 gezählt werden.
Bei einer alternativen Ausführungsform können die schwebenden Gates 16 und 18 einen nanokristallinen Aufbau besitzen. Die Fig. 3 zeigt einen Querschnitt durch eine Transistor-Speicherzelle 10. Der Transistor der Fig. 3 wird hier mit Bezug zum Transistor 14 der Zelle 10 beschrieben. Es ist jedoch klar, daß der Transistor 12 auf die gleiche Weise aufgebaut sein kann. Das schwebende Gate 18 umfaßt Kristalle aus zum Beispiel Silizium, Siliziumkarbid oder einem anderen geeigneten Halbleitermaterial, das mittels herkömmlichen Prozeßtechniken mit geringer Dichte in die Oxidschicht 52 implantiert wird. Aufgrund der geringen Dichte der Implantation bildet das Halbleitermaterial Körner, die Kristalle 54 bilden. Die Kristalle 54 werden wegen ihrer typischen Größe mit einer Oberfläche im Bereich vom 10&supmin;¹³ cm² als "Nanokörner" oder "Nanokristalle" bezeichnet.
Die Kristalle 54 des schwebenden Gates 18 werden in einem Abstand von etwa 50 bis 100 Å (5·10&supmin;&sup9; bis 10&supmin;&sup8; m) von der Arbeitsfläche 56 der Halbleiterschicht 58 ausgebildet. Vorteilhaft ermöglicht es dieser Abstand in Verbindung mit der Größe der Kristalle 54, daß jeder Kristall 54 höchstens ein Elektron einfangen kann, das eine stufenweise Änderung im Drainstrom des Transistors 14 bewirkt. Diese stufenweise Änderung im Drainstrom ist meßbar und erlaubt daher eine Speicherung von Mehrbitdaten in einem einzigen Transistor 14.
Die stufenweise Änderung im Strom des Transistors 14 läßt sich aus der folgenden Analyse ersehen. Die Kapazität zwischen dem Kristall 54 und der Halbleiterschicht 56 ergibt sich aus der folgenden Gleichung:
C = (&epsi;r&epsi;&sub0; · Fläche)/d + Korrektur für Randeffekte,
wobei C die Kapazität, "Fläche" die Oberfläche des Kristalls 54 und d der Abstand zwischen dem Kristall 54 und der Oberfläche 56 der Halbleiterschicht 58 ist und im Korrekturterm berücksichtigt wird, daß der Kristall 54 eine kleinere Oberfläche hat als die Halbleiterschicht 56 und daher das elektrische Feld am Umfang des Kristalls 54 variiert. Wenn d gleich 100 Angström (10&supmin;&sup8; m) ist und der Kristall 54 eine Oberfläche im Bereich von 10&supmin;¹³ cm² hat, ist die Kapazität des Kristalls 54 etwa 1,0 · 10&supmin;¹&sup9; Farad. Die Ladung eines Elektrons ist 1,6 · 10&supmin;¹&sup9; Coulomb und ergibt eine Änderung des Potentials des Kristall 54 um etwa 1,6 Volt. Der Kristall 54 wirkt auf Elektronen abstoßend, sobald er beim Schreibvorgang ein einziges Elektron eingefangen hat. Jeder Kristall 54 ist daher dadurch, daß er nur ein einziges Elektron einfängt, auf eine bestimmte Änderung im Ladungszustand beschränkt. Die Änderung im Ladungszustand verursacht wiederum eine bestimmte stufenweise Änderung im Drainstrom des Transistors 14. Der Transistor 14 verstärkt die Änderung im Drainstrom, wodurch die Änderung leicht festzustellen ist.
Das schwebende Gate 18 der Speicherzelle 10 kann so programmiert werden, daß gleichzeitig der Wert für eine Anzahl von Bit gespeichert wird. Dazu wird während des Schreibvorgangs die Anzahl der stufenweisen Änderungen im Drainstrom gezählt. Die Anzahl der stufenweisen Änderungen im Drainstrom steht mit dem Wert der gespeicherten Bits in Beziehung. Auf diese Weise läßt sich eine Vielzahl von verschiedenen Zuständen speichern, die mit der Speicherung einer Anzahl Bit auf einem einzigen schwebenden Gate 18 in Beziehung stehen.
Es ist anzumerken, daß eine programmierte Zelle dadurch gelöscht wird, daß die Spannung auf der Wortleitung 36 auf einen großen negativen Wert getrieben wird, so daß die Ladung auf dem schwebenden Gate 18 über die herkömmlichen Tunneltechniken abgegeben wird.
Die Fig. 6 ist eine Blockdarstellung einer Ausführungsform einer Speichervorrichtung, die insgesamt mit 100 bezeichnet ist und die gemäß der Lehre der vorliegenden Erfindung aufgebaut ist. Die Speichervorrichtung 100 umfaßt ein Array 102 von Flash- Speicherzellen. Das Array 102 speichert Daten mittels einer Anzahl von Speicherzellen der Art, die oben mit Bezug zu den Fig. 1 bis 5 gezeigt und beschrieben wurden.
Entsprechend den Adressensignalen von einem Elektroniksystem 104 kann auf jede Zelle im Array 102 zugegriffen werden. Die Adressleitungen 109 sind mit einem Wortleitungsdekoder 106 und einem Datenleitungsdekoder 110 verbunden. Der Wortleitungsdekoder 106 und der Datenleitungsdekoder 110 sind mit dem Array 102 verbunden. Mit dem Datenleitungsdekoder 110 ist eine Erfassungsschaltung 114 verbunden, die den Ausgang der Flash-Speichervorrichtung 100 darstellt.
Im Betrieb schreibt, liest und löscht die Flash-Speichervorrichtung 100 Mehrbitdaten in jede bzw. aus oder in jeder Speicherstelle des Arrays 102.
Im Schreibmodus wird die Flash-Speichervorrichtung 100 auf der Adressleitung 109 eine Adresse zugeführt. Der Wortleitungsdekoder 106 dekodiert die zugehörige Wortleitung für eine bestimmte Zelle und aktiviert die Wortleitung. Der Datenleitungsdekoder 110 dekodiert ähnlich die Datenleitung für die gewünschte Zelle. Die ausgewählte Zelle im Array 102 wird dann auf einen bestimmten Zustand gebracht und speichert in der Zelle eine Anzahl von Bit, wie es oben beschrieben ist.
Im Lesemodus wird ähnlich die Adresse der ausgewählten Zelle dekodiert und auf eine bestimmte Zelle des Arrays 102 zugegriffen. Der Datenleitungsdekoder 110 verbindet die ausgewählte Zelle mit der Erfassungsschaltung 114, die auf der Basis des erfaßten Unterschieds in den Drainströmen der beiden Transistoren in dieser Zelle ein Signal mit einer Anzahl von Bit ausgibt.

Schlußfolgerung

Es wurden bestimmte Ausführungsformen gezeigt und beschrieben. Der Fachmann erkennt jedoch, daß diese Ausführungsformen durch jede Anordnung ersetzt werden können, mit der der gleiche Zweck erreicht wird. Die Anmeldung soll alle Adaptionen und Variationen der vorliegenden Erfindung abdecken. Zum Beispiel sind die Datenleitungsdekoder nicht erforderlich, wenn für jede Datenleitung ein Erfassungsverstärker vorgesehen wird. Auch können die Kristalle 30 aus anderen Materialien gebildet werden, die in der Lage sind, ein Elektron aus einer Heißelektroneninjektion einzufangen. Es können auch andere Ausgestaltungen des schwebenden Gates Anwendung finden, solange meßbare Schritte im Drainstrom beim Speichern von Ladungen auf den schwebenden Gates gemessen werden können.

Claims

1. Verfahren zum Speichern von Mehrbitdaten in einer Flash-Speicherzelle (10) eines Arrays (102) von Flash-Speicherzellen, wobei jede Speicherzelle jeweils einen Speichertransistor (14) mit einem schwebenden Gate (18) aufweist, mit folgenden Schritten:

Speichern von Ladung auf dem schwebenden Gate des Speichertransistors, um dessen Drainstrom um ein meßbares Ausmaß zu ändern, wobei das Ausmaß der Änderung des Drainstroms einen Wert hat, der einem einer Anzahl möglicher Werte für die in der Flash-Speicherzelle zu speichernden Mehrbitdaten entspricht;

dadurch gekennzeichnet, daß das Verfahren vor dem Speicherschritt einen Ausgleichsschritt aufweist, durch den der Leitfähigkeitszustand des Speichertransistors und der eines entsprechenden Bezugstransistors (12) der Speicherzelle im wesentlichen gleich gemacht werden, so daß der Leitfähigkeitszustand des Bezugstransistors nach dem Speicherschritt weiterhin den Leitfähigkeitszustand des Speichertransistors vor dem Speicherschritt wiedergibt.

2. Verfahren nach Anspruch 1, wobei der Ausgleichsschritt einen Schritt zum Anlegen einer Last (37, 46) an eine erste und eine zweite Datenleitung (32, 34) der Flash- Speicherzelle umfaßt, um den Leitfähigkeitszustand des Speicher- oder des Bezugstransistors durch eine Injektion heißer Elektronen zu ändern.

3. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt zum Speichern einer Ladung auf dem schwebenden Gate des Speichertransistors folgende Schritte umfaßt:

Anlegen einer ersten Spannung an eine Datenleitung (34) des Speichertransistors; und

Anlegen einer zweiten Spannung, die kleiner als die erste Spannung ist, an eine Datenleitung (32) des Bezugstransistors.

4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Speicherschritt die Überwachung schrittweiser Änderungen im Drainstrom des Speichertransistors, das Zählen der Zahl der schrittweisen Änderungen und das Beenden des Speicherschritts, wenn die Zahl der schrittweisen Änderungen gleich einem numerischen Wert der zu speichernden Daten ist, umfaßt.

5. Flash-Speichervorrichtung (100) zum Speichern von Mehrbitdaten in einer Flash-Speicherzelle (10) eines Arrays (102) von Flash-Speicherzellen der Vorrichtung, wobei jede Speicherzelle jeweils einen Speichertransistor (14) mit einem schwebenden Gate (18) aufweist, mit

einer Speichereinrichtung zum Speichern von Ladung auf dem schwebenden Gate des Speichertransistors, um dessen Drainstrom um ein meßbares Ausmaß zu ändern, wobei das Ausmaß der Änderung des Drainstroms einen Wert hat, der einem einer Anzahl möglicher Werte für die in der Flash-Speicherzelle zu speichernden Mehrbitdaten entspricht;

gekennzeichnet durch eine Ausgleichseinrichtung, die vor der Speichereinrichtung betreibbar ist, um den Leitfähigkeitszustand des Speichertransistors und den eines entsprechenden Bezugstransistors (12) der Speicherzelle im wesentlichen derart auszugleichen, daß der Leitfähigkeitszustand des Bezugstransistors nach dem Speichern von Ladung auf dem schwebenden Gate des Speichertransistors weiterhin den Leitfähigkeitszustand des Speichertransistors vor dem Speichern von Ladung wiedergibt.

6. Vorrichtung nach Anspruch 5, wobei die Ausgleichseinrichtung eine Ladeschaltung (37, 46) zur Verbindung mit einer ersten und einer zweiten Datenleitung (32, 34) der Flash-Speicherzelle aufweist, um den Leitfähigkeitszustand des Speicher- oder des Bezugstransistors durch eine Injektion heißer Elektronen zu ändern.

7. Vorrichtung nach Anspruch 5 oder 6, wobei die Speichereinrichtung aufweist

eine Einrichtung zum Anlegen einer ersten Spannung an eine Datenleitung (34) des Speichertransistors; und

eine Einrichtung zum Anlegen einer zweiten Spannung, die kleiner als die erste Spannung ist, an eine Datenleitung (32) des Bezugstransistors.

8. Vorrichtung nach einem der Ansprüche 5 bis 7, wobei die Speichereinrichtung aufweist

eine Einrichtung zum Überwachen schrittweiser Änderungen im Drainstrom des Speichertransistors,

eine Einrichtung zum Zählen der Anzahl schrittweiser Änderungen, und

eine Einrichtung zum Beenden des Speicherns von Ladung, wenn die Anzahl schrittweiser Änderungen gleich einem numerischen Wert der zu speichernden Daten ist.

9. Vorrichtung nach einem der Ansprüche 5 bis 8, mit

einer Adressierschaltung (106, 110), die zum Zugriff auf eine Zelle des Arrays mit dem Array verbunden ist; und mit

einer Erfassungsschaltung (114), die mit dem Array verbunden ist, um Signale vom Bezugs- und Speichertransistor einer Speicherzelle aufzunehmen, auf die zugegriffen wird, um aufgrund der Differenz im Drainstrom des Bezugs- und des Speichertransistors in der Speicherzelle gespeicherte Mehrbitdaten zu bestimmen.

10. Flash-Speicherzelle (10) zur Verwendung in einer Vorrichtung nach Anspruch 5, mit

einem Bezugstransistor (12) mit einem mit einer Wortleitung (36) verbundenen Steuergate (20), einem mit einer ersten Datenleitung (32) verbundenen Drain (28) und einem ersten schwebenden Gate (16);

einem Speichertransistor (14) mit einem mit der Wortleitung verbundenen Steuergate (22), einem mit einer zweiten Datenleitung verbundenen Drain (30) und einem zweiten schwebenden Gate (18);

wobei das erste schwebende Gate einen Zustand des Speichertransistors vor der Programmierung der Flash-Speicherzelle und das zweite schwebende Gate einen programmierten Zustand des Speichertransistors speichert;

wobei die Speicherzelle außerdem eine Ladeschaltung (37, 46) aufweist, die mit der ersten und der zweiten Datenleitung verbindbar ist, um die Zustände des Bezugs- und des Speichertransistors vor einer Programmierung der Flash-Speicherzelle auszugleichen, und

wobei die gemeinsame Verbindung des Bezugs- und des Speichertransistors mit der Wortleitung und den verschiedenen ersten und zweiten Datenleitungen aufgrund von auf dem ersten und dem zweiten schwebenden Gate gespeicherter Ladung ein differentielles Ausgangssignal der Flash-Speicherzelle auf den Datenleitungen liefert und das differentielle Ausgangssignal in der Flash-Speicherzelle gespeicherte Mehrbitdaten darstellt.

11. Flash-Speicherzelle nach Anspruch 10, wobei die schwebenden Gates jeweils eine Anzahl Siliziumkristalle (18) beinhalten.

12. Flash-Speicherzelle nach Anspruch 10, wobei das erste und das zweite schwebende Gate in den Gateoxiden des Bezugs- und des Speichertransistors angeordnete Siliziumkristalle beinhalten.

13. Flash-Speicherzelle nach Anspruch 10, wobei das erste und das zweite schwebende Gate in den Gateoxiden des Bezugs- und des Speichertransistors ausgebildete Schichten leitfähigen Materials beinhalten, um in den Transistoren meßbare schrittweise Änderungen des Drainstroms zu bewirken, wenn auf die schwebenden Gates Ladung aufgebracht wird.