DE69738281T2

DE69738281T2 - Chipkarte, Chipkartensystem und Chip für eine Chipkarte

Info

Publication number: DE69738281T2
Application number: DE69738281T
Authority: DE
Inventors: Kinya Sakaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-06-07
Filing date: 1997-06-06
Publication date: 2008-09-11
Anticipated expiration: 2017-06-07
Also published as: JPH09330387A; DE69738281D1; JP3493096B2; EP0811945A2; EP0811945B1; KR100286193B1; EP0811945A3; KR980006293A; US6035357A

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Karte einer integrierten Schaltung (IC), ein IC-Kartensystem und einen IC für die IC-Karte, wobei jene mit verschiedenen Versorgungsspannungen arbeiten.
2. Beschreibung des Standes der Technik
Eine IC-Karte ist eine Plastikkarte, die einen IC-Chip einbezieht, der eine Mikrocomputerschaltung und eine Speicherschaltung monolithisch integriert. 1 zeigt ein IC-Kartensystem gemäß einem Stand der Technik. Das System enthält eine IC-Karte 10 und ein Lese-Schreibgerät 30, das die IC-Karte 10 aufnimmt und auswirft. Das Lese-Schreibgerät 30 ist mit einem Hostcomputer (nicht gezeigt) verbunden, um zwischen der IC-Karte 10 und dem Hostcomputer zu vermitteln.
Die IC-Karte 10 hat Anschlüsse 11 bis 15, die mit Kontaktstiften 31 bis 35 des Lese-Schreibgerätes 30 zu verbinden sind. Die 10-Karte 10 bezieht einen IC-Chip ein, der verschiedene Schaltungen, wie etwa eine zentrale Verarbeitungseinheit (CPU) 106 und eine periphere Schaltung 107, die einen EEPROM 107a enthält, monolithisch integriert. Die CPU 106 steuert eine Schnittstelle mit Bezug auf das Lese-Schreibge rät 30 durch die Anschlüsse 11 bis 15 und eine Zugriffsoperation in dem EEPROM 107a.
Das Lese-Schreibgerät 30 versieht die IC-Karte 10 mit einer Versorgungsspannung VDD, einem Taktsignal CLK und einem Rücksetzungssignal RST. Das Lese-Schreibgerät 30 hat eine Steuerschaltung 36, die die Aufnahme und den Auswurf der IC-Karte 10 und Datenkommunikationen mit der IC-Karte 10 und dem Hostcomputer steuert.
Moderne LSIs setzen kleinere Merkmalsgrößen und geringere Versorgungsspannungen ein. Die Operationsspannung eines LSI migriert von 5 Volt zu 3 Volt, oder weiter von 3 Volt zu 2 Volt und darunter. Verschiedene Hersteller stellen LSIs bereit, die mit unterschiedlichen Versorgungsspannungen arbeiten. Entsprechend wird von IC-Karten gefordert, bei unterschiedlichen Versorgungsspannungen zu arbeiten. Lese-Schreibgeräte unterschiedlicher Hersteller stellen unterschiedliche Versorgungsspannungen bereit, und deshalb wird von IC-Karten gefordert, in einem breiten Bereich von Versorgungsspannungen stabil zu arbeiten. 2 zeigt ein Beispiel eines IC, der bei unterschiedlichen Versorgungsspannungen arbeitet. Dieser IC wird in der japanischen ungeprüften Patentveröffentlichung Nr. 7-161929 offenbart. Der IC besteht aus einem Haupt-IC 201, einem Spannungsdetektor 202, einem Spannungsschalter 203 und einem E/A-Puffer 204. Der Spannungsschalter 203 versieht den Haupt-IC 201 mit einer vorbestimmten tiefen Spannung, selbst wenn eine externe Versorgungsspannung VDD schwankt. Der Spannungsschalter 203 ändert stufenweise eine Operationsspannung, die dem E/A-Puffer 204 zugeführt wird als Reaktion auf eine Änderung in der Versorgungsspannung VDD, die durch den Spannungsdetektor 202 erfasst wird, wobei dadurch die Amplitude jedes E/A-Signals 205 geändert wird. Dieser Stand der Technik steuert nur die Spannung jedes E/A-Signals als Reaktion auf eine Änderung in der Versorgungsspannung VDD und ist unfähig zum Bewältigen einer Erscheinung, die einer Änderung in der Frequenz eines eingegebenen Signals zuzuschreiben ist. Falls die Frequenz eines beliebigen eingegebenen Signals schwankt, wird die Operation des IC destabilisiert. Falls der Haupt-IC 201 eine tiefe Versorgungsspannung empfängt und falls die Frequenz eines Taktsignals, das dem Haupt-IC 201 zugeführt wird, die Operationsfrequenz des Haupt-IC 201 überschreitet, wird der Haupt-IC 201 außer Kontrolle geraten. Falls eine Schreibinstruktion, Daten in den EEPROM 107a zu schreiben, in dieser Situation abgegeben wird, werden Daten in dem EEPROM zerstört.
Um die Operation der IC-Karte mit Bezug auf einen breiten Bereich von Versorgungsspannungen zu stabilisieren, muss der Stand der Technik die Zugriffsbedingungen, wie etwa Schreibbedingungen des EPROM 107a, niedrig halten. Z. B. verlängert der Stand der Technik absichtlich eine Schreibzeit. Dies kann Leistungsableitung erhöhen und das Leistungsverhalten des IC-Kartensystems absenken.
Der Stand der Technik von 1 hat keine Maßnahme, um eine anomale Versorgungsspannung zu bewältigen, die von dem Lese-Schreibgerät 30 zu der IC-Karte 10 angelegt wird. Falls das Lese-Schreibgerät eine Störung hat, wie etwa einen Quasi-Kurzschluss in einem Teil, kann die IC-Karte 10, die z. B. bei 5 V arbeitet, eine anomal tiefe Spannung von z. B. 3 V empfangen. Ungeachtet der anomal tiefen Versorgungsspannung ist die Frequenz des Taktsignals CLK, das der IC-Karte 10 zugeführt wird, ungeändert, d. h. hoch. Andererseits fällt gewöhnlich die Operationsfrequenz der CPU 106 der IC-Karte 10, während die Versorgungsspannung dazu fällt, und deshalb destabilisiert das Hochfrequenz-Taktsignal eine Schreiboperation, die durch die CPU 106 ausgeführt wird, oder die CPU 106 gerät außer Kontrolle, um Daten in dem EEPROM 107a zu zerstören.
In US-A-5 490 117 wird eine IC-Karte mit einer Dualpegel-Leistungsversorgungsschnittstelle offenbart, die in entweder einer Ausrüstung, die bei 3,3 V klassifiziert ist, oder einer Ausrüstung, die bei 5 V klassifiziert ist, verwendet werden kann und die nicht bewirkt, dass der IC zerstört wird.
In US-A-4 827 111 werden eine IC-Karte und ein IC-Kartensystem, das die Karte verwendet, die durch eine Batterie, die in der IC-Karte eingebaut ist, unabhängig betrieben werden kann, offenbart. Die IC-Karte und ihr System können Leistung erfassen, die von dem Kartenanschluss zugeführt wird, und ein Taktsignal als ein Operationssignal von dem Kartenanschluss auf Erfassung hin verwenden. Anderenfalls wird ein Taktsignal mit einer tiefen Frequenz, die in einer Taktsignal-Generierungssektion in der Karte generiert wird, als ein Operationssignal verwendet, wobei dadurch der Leistungsverbrauch der Batterie, die in die Karte eingebaut ist, reduziert wird.
In US-A-4 877 945 wird eine IC-Karte mit einer Funktion, um fehlerhaftes Aufzeichnen auszuschließen, offenbart.
Im EP-A-0 291 335 wird ein Verfahren zum Generieren von Taktimpulsen offenbart, worin die Ausgabe einer einzelnen Quelle von Impulsen sequenziell frequenz-geteilt wird. Gatterschaltungen sind angeordnet, sodass ein ausgewähltes der frequenzgeteilten Impulssignale einem Ausgangsanschluss zugeführt werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein Ziel der vorliegenden Erfindung besteht darin, eine IC-Karte mit einem IC-Chip, der eine CPU einbezieht, die für einen breiten Bereich von Versorgungsspannungen stabil ist, vorzusehen.
Ein anderes Ziel der vorliegenden Erfindung besteht darin, eine IC-Karte vorzusehen, die stabil ist und ihr Leistungsverhalten für einen breiten Bereich von Versorgungsspannungen aufrechterhält.
Gemäß einem Aspekt der vorliegenden Erfindung werden vorgesehen eine Karte einer integrierten Schaltung (IC), die zur Verwendung in einem IC angepasst ist, und ein System, umfassend eine IC-Karte, die mit unterschiedlichen Versorgungsspannungen kompatibel ist, und externe Einheiten zum Anlegen der unterschiedlichen Versorgungsspannungen und Senden eines Taktsignals zu der IC-Karte, gekennzeichnet dadurch, dass die IC-Karte umfasst: eine periphere Schaltung mit einem Speicher zum Speichern von Daten; eine zentrale Verarbeitungseinheit (CPU) zum Steuern der Operation der peripheren Schaltung; und ein Mittel zum Erfassen der Vielzahl von Versorgungsspannungen, und wobei die CPU enthält: ein Mittel zum Testen, ob die erfasste Versorgungsspannung, die von einer der externen Einheiten angelegt wird, innerhalb eines einer Vielzahl von normalen Bereichen für die IC-Karte oder innerhalb anomaler Spannungsbereiche ist; ein Mittel zum Ändern der Frequenz des Taktsignals, um so die Operation der peripheren Schaltung gemäß einem Ergebnis des Versorgungsspannungstests abzustimmen; und ein Mittel zum Melden des Ergebnisses des Versorgungsspannungstests zu einer der externen Einheiten; und wobei die Vielzahl von normalen Spannungsbereichen einen ersten Spannungsbereich und einen zweiten Spannungsbereich, der höher als der erste Spannungsbereich ist, umfassen, und das Mittel zum Ändern der Frequenz des Taktsignals angepasst ist, die Taktfrequenz nur zu verringern, wenn das Ergebnis des Versorgungsspannungstests anzeigt, dass die Versorgungsspannung geringer als der erste Spannungsbereich ist.
Die Bedingungen der peripheren Schaltung in der IC-Karte werden als Reaktion auf die Versorgungsspannung optimiert, um die Operation des IC für einen breiten Bereich von Versorgungsspannungen zu stabilisieren.
Die IC-Karte hat ein Mittel zum Benachrichtigen einer der externen Einheiten über das Versorgungsspannungstestergebnis. Das Benachrichtigungsmittel kann vorzugsweise in die CPU einbezogen werden. Bei dessen Empfang bewältigt die jeweilige externe Einheit rasch eine Anomalie in der Versorgungsspannung, falls vorhanden. Das Taktfrequenzänderungsmittel kann die Zugriffsbedingung des Speichers der IC-Karte gemäß dem Versorgungsspannungstestergebnis abstimmen. Das Änderungsmittel optimiert die Zugriffsbedingung des Speichers als Reaktion auf die Versorgungsspannung, sodass auf den Speicher für einen breiten Bereich von Versorgungsspannungen stabil zugegriffen wird. Der IC kann mit einem Taktteilungsmittel verbunden sein, das in der IC-Karte angeordnet ist. Das Taktteilungsmittel kann in einen gleichen Chip der CPU vereinigt sein. Falls das Spannungstestergebnis besagt, dass die Versorgungsspannung anomal tief ist, teilt der Taktteiler die Frequenz des Taktsignals, das durch die jeweilige externe Einheit gesendet wird, um zu verhindern, dass eine CPU des IC außer Kontrolle gerät.
Die vorliegende Erfindung sieht auch eine IC-Karte vor, die zur Verwendung in dem IC-Kartensystem, auf das oben verwiesen wird, angepasst ist und die bei der Versorgungsspannung arbeitet, die durch die externe Einheit, wie etwa ein Lese-Schreibgerät, angelegt wird. Die IC-Karte hat die periphere Schaltung mit dem Speicher zum Speichern von Daten, die CPU zum Steuern verschiedener Operationen, wie etwa einer Speicherzugriffsoperation, und das Mittel zum Erfassen der Vielzahl von Versorgungsspannungen. Die periphere Schaltung, die CPU und das Erfassungsmittel sind vorzugsweise in einem gleichen Halbleiterchip integriert. Die CPU steuert die Operationen als Reaktion auf die erfasste Versorgungsspannung.
Die Operation der CPU wird als Reaktion auf die erfasste Versorgungsspannung optimiert und stabilisiert die Operation der IC-Karte für einen breiten Bereich von Versorgungsspannungen. Die externen Einheiten versehen die IC-Karte mit Signalen, wie etwa dem Taktsignal.
Um die Bedingungen der peripheren Schaltung für einen breiten Bereich von externen Spannungen zu optimieren und zu stabilisieren, kann die IC-Karte das Mittel zum Testen der Spannung, die durch den Spannungsdetektor erfasst wird, und das Mittel zum Abstimmen der Operation der peripheren Schaltung als Reaktion auf ein Ergebnis des Versorgungsspannungstests haben. Die IC-Karte kann ein Mittel zum Benachrichtigen der jeweiligen externen Einheit über das Versorgungsspannungstestergebnis haben, sodass die externe Einheit eine Anomalie in der Versorgungsspannung rasch bewältigen und eine Störung verhindern kann.
Das Taktfrequenzänderungsmittel kann die Zugriffsbedingung des Speichers der IC-Karte gemäß dem Versorgungsspannungstestergebnis abstimmen. Das Änderungsmittel optimiert die Zugriffsbedingungen des Speichers als Reaktion auf die Versorgungsspannung, um die Speicherzugriffsoperation für einen breiten Bereich von Versorgungsspannungen zu stabilisieren. Die IC-Karte kann ein Taktteilungsmittel haben. Falls das Versorgungsspannungstestergebnis besagt, dass die Versorgungsspannung anomal tief ist, teilt das Taktteilungsmittel, wie etwa ein Taktteiler, die Frequenz des Taktsignals, das durch die jeweilige externe Einheit zugeführt wird, um ein Niederfrequenz-Taktsignal vorzusehen. Dann arbeitet die CPU bei dem Niederfrequenz-Taktsignal, und gerät deshalb niemals außer Kontrolle.
Das IC-Kartensystem enthält die IC-Karte und externe Einheiten. Die externen Einheiten empfangen die IC-Karte und werfen sie aus, legen eine jeweilige Versorgungsspannung an und senden ein Taktsignal zu der IC-Karte, und übermitteln Daten mit dem Speicher der IC-Karte. Die IC-Karte enthält die periphere Schaltung, die CPU und ein Spannungserfassungsmittel. Die periphere Schaltung enthält den Speicher, wie etwa einen EEPROM. Die CPU steuert verschiedene Operationen, wie etwa eine Speicherzugriffsoperation. Ein Spannungsdetektor, der als das Spannungserfassungsmittel dient, erfasst die Versorgungsspannungen, die durch die externen Einheiten bereitgestellt werden. Die CPU bezieht das Mittel zum Testen der erfassten Spannung, Mittel zum Abstimmen der peripheren Schaltung als Reaktion auf ein Ergebnis des Versorgungsspannungstests und Mittel zum Benachrichtigen der externen Einheiten über das Versorgungsspannungstestergebnis ein. Der Spannungsdetektor kann außerhalb der CPU angeordnet sein. Die externen Einheiten haben eine Einheit zum Deaktivieren von Kommunikation mit der IC-Karte oder Auswerfen der IC-Karte, falls das Versorgungsspannungstestergebnis eine anomale Spannung anzeigt. Die periphere Schaltung, die CPU und das Spannungserfassungsmittel können in einem gleichen Halbleiterchip monolithisch integriert sein.
Die Bedingungen der peripheren Schaltung werden als Reaktion auf die Versorgungsspannung optimiert und die Operation des Systems wird für einen breiten Bereich von Versorgungsspannungen stabilisiert. Das Benachrichtigungsmittel benachrichtigt immer die jeweilige externe Einheit über den Zustand der Versorgungsspannung. Falls die Versorgungsspannung, die an die IC-Karte angelegt wird, anomal ist, deaktiviert die externe Einheit rasch eine Kommunikation mit der IC-Karte oder wirft die IC-Karte aus. Das Abstimmungsmittel kann die Zugriffsbedingungen des Speichers der peripheren Schaltung als Reaktion auf das Versorgungsspannungstestergebnis abstim men, sodass auf den Speicher für einen breiten Bereich von Versorgungsspannungen stabil zugegriffen wird. Die IC-Karte kann ein Teilungsmittel haben, wie etwa einen Taktteiler. Falls das Versorgungsspannungstestergebnis besagt, dass die Versorgungsspannung anomal tief ist, teilt der Taktteiler die Frequenz des Taktsignals, das durch die externe Einheit zugeführt wird, um zu verhindern, dass die CPU außer Kontrolle gerät. Der Taktteiler kann durch das Änderungsmittel angesteuert werden.
Die externen Einheiten werfen die IC-Karte rasch aus, falls die Versorgungsspannung an die IC-Karte anomal hoch ist, um einen Schaden an der IC-Karte zum minimieren. Falls die Versorgungsspannung zu der IC-Karte anomal tief ist, deaktiviert die jeweilige externe Einheit eine Kommunikation mit der IC-Karte nach einer vorbestimmten Periode, z. B. nach dem Abschluss einer Schreiboperation, die gegenwärtig in den Speicher der IC-Karte ausgeführt wird. Dann empfängt der Speicher Daten ohne Unterbrechung korrekt. Während dieser Periode wird die Frequenz des Taktsignals zu der IC-Karte als Reaktion auf die anomal tiefe Spannung richtig geteilt, um die Schreiboperation korrekt auszuführen.
Andere und weitere Ziele und Merkmale der vorliegenden Erfindung werden beim Verstehen der veranschaulichenden Ausführungsformen, die zu beschreiben sind in Verbindung mit den begleitenden Zeichnungen offensichtlich oder werden in den angefügten Ansprüchen angezeigt, und verschiedene Vorteile, auf die hierin nicht verwiesen wird, werden einem Fachmann beim Einsetzen der Erfindung in der Praxis einfallen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm, das den grundlegenden Aufbau eines IC-Kartensystems gemäß einem Stand der Technik zeigt;
2 ist ein Blockdiagramm, das einen Halbleiter-IC gemäß dem Stand der Technik zeigt;
3A ist ein Blockdiagramm, das einen wesentlichen Teil eines IC-Kartensystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
3B ist ein Schaltungsdiagramm, das einen Taktteiler gemäß der ersten Ausführungsform zeigt;
4 zeigt Bezugsspannungen zum Testen einer Versorgungsspannung gemäß der ersten Ausführungsform;
5A ist ein Flussdiagramm, das die Operation einer IC-Karte gemäß der ersten Ausführungsform zeigt;
5B ist ein Flussdiagramm, das die Operation eines Lese-Schreibgerätes gemäß der ersten Ausführungsform zeigt;
6 ist ein Zeitsteuerungsdiagramm, das die Zeitsteuerung einer Teilung eines Taktsignals gemäß der ersten Ausführungsform zeigt;
7A ist ein Blockdiagramm, das einen wesentlichen Teil eines IC-Kartensystems gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
7B ist ein Schaltungsdiagramm, das einen Taktteiler gemäß der zweiten Ausführungsform zeigt;
8 zeigt Bezugsspannungen zum Testen einer Versorgungsspannung gemäß der zweiten Ausführungsform;
9 ist ein Zeitsteuerungsdiagramm, das die Zeitsteuerung einer Teilung eines Taktsignals gemäß der Operation der zweiten Ausführungsform zeigt;
10 ist ein Flussdiagramm, das die Operation der zweiten Ausführungsform zeigt; und
11 ist ein Blockdiagramm, das einen wesentlichen Teil eines IC-Kartensystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Mit Bezug auf die begleitenden Zeichnungen werden verschiedene Ausführungsformen der vorliegenden Erfindung beschrieben. Es ist zu vermerken, dass die gleichen oder ähnliche Bezugszeichen auf die gleichen oder ähnliche Teile und Elemente überall in den Zeichnungen angewendet werden, und die Beschreibung der gleichen oder ähnlichen Teile und Elemente weggelassen oder vereinfacht wird.
(Erste Ausführungsform)
3A ist ein Blockdiagramm, das ein IC-Kartensystem gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Das System enthält eine IC-Karte 10 und ein Lese-Schreibgerät 30, was eine externe Einheit ist. Das Lese-Schreibgerät 30 vermittelt zwischen der IC-Karte 10 und einem Hostcomputer (nicht gezeigt). Das Lese-Schreibgerät 30 nimmt die IC-Karte 10 auf und wirft sie aus, legt mindestens eine Versorgungsspannung VDD an und sendet ein Taktsignal CLK zu der IC-Karte 10 und übermittelt Daten mit der IC-Karte 10.
Die IC-Karte 10 hat eine integrierte Schaltung eines Halbleiters, die eine CPU 16 monolithisch integriert, eine periphere Schaltung 17 und ein Erfassungsmittel, wie etwa einen Spannungsdetektor 18. Die periphere Schaltung 17 hat einen Speicher 17a zum Speichern von Daten. Die CPU 16 steuert verschiedene Operationen, wie etwa eine Zugriffsoperation des Speichers 17a als Reaktion auf eine Anforderung von dem Lese-Schreibgerät 30. Der Spannungsdetektor 18, der als das Erfassungsmittel dient, erfasst die Versorgungsspannung VDD, die durch das Lese-Schreibgerät 30 angelegt wird. Die CPU 16 hat einen Tester, der als ein Mittel zum Testen der erfassten Versorgungsspannung dient, und eine Abstimmungseinrichtung, die als ein Mittel zum Abstimmen der peripheren Schaltung 17 dient als Reaktion auf ein Ergebnis des Spannungstests. Die IC-Karte 10 hat einen Anschluss 11 zum Empfangen der Versorgungsspannung VDD, einen Anschluss 12 zum Empfangen des Taktsignals CLK, einen Anschluss 13 zum Empfangen eines Rücksetzungssignals RST, einen Anschluss 14 zum Eingeben und Ausgeben von Daten und einen Anschluss 15 zur Erdung. Diese Anschlüsse sind zu der Außenseite der IC-Karte 10 freigelegt. Die CPU 16 hat einen RAM 16a, der als ein Arbeitsbereich dient, und einen ROM 16b, der als ein Programmspeicher dient. Die CPU 16 ist mit der peripheren Schaltung 17 durch einen Bus 16c verbunden, der einen Adressbus, einen Datenbus und einen Steuerbus enthalten kann. Der Spannungsdetektor 18 erfasst die Versorgungsspannung VDD, die durch den Anschluss 11 angelegt wird. Die IC-Karte 10 hat auch einen Flaghalter 19 zum Halten des Status der erfassten Versorgungsspannung. Die CPU 16, die periphere Schaltung 17, der Spannungsdetektor 18 und der Flaghalter 19 sind in einen Einzelchip-IC vereinigt.
Die CPU 16 steuert eine Schnittstelle mit Bezug auf das Lese-Schreibgerät 30 durch die Anschlüsse 11 bis 15 und greift auf den EEPROM 17a zu. Ferner hat die CPU 16 eine Spannungstestfunktion, eine Peripherieschaltungsabstimmungsfunktion und eine Testergebnisbenachrichtigungsfunktion. Die Spannungstestfunktion die CPU 16 ist eine Funktion, die erfasste Ver sorgungsspannung zu testen. Die Peripherieschaltungsabstimmungsfunktion stimmt die Schreibbedingungen des EEPROM 17a als Reaktion auf ein Ergebnis des Spannungstests ab, der durch die CPU 16 ausgeführt wird. Dann arbeitet die CPU 16 als ein Testmittel (Tester) und ein Abstimmungsmittel (Abstimmungseinrichtung). Und die CPU 16 entspricht einer Einheit, die den Tester und die Abstimmungseinrichtung umfasst. Falls die Versorgungsspannung VDD getestet und bestimmt wird, anomal tief zu sein, muss die Frequenz des Taktsignals CLK geteilt werden. Für diesen Zweck versieht die vorliegende Erfindung die IC-Karte 10 mit einem Taktteilungsmittel, wie etwa einem Taktteiler 20, der ein Taktabstimmungssignal SK1 von der Abstimmungseinrichtung empfängt, um die Bedingungen zu korrigieren, die durch eine Änderung in der Versorgungsspannung VDD betroffen sind. Die Spannungstestergebnisbenachrichtigungsfunktion wird durch die CPU 16 erreicht, sodass die CPU 16 als ein Benachrichtigungsmittel, oder ein Melder dient. Und wir können sagen, dass der Melder in die CPU 16 einbezogen ist. Der Melder benachrichtigt das Lese-Schreibgerät 30 über das Spannungstestergebnis. Der Taktteiler 20 besteht aus z. B. einem J-K-Flip-Flop 21 und einem Selektor 22, wie in 3B gezeigt.
Der Spannungsdetektor 18 setzt z. B. vier Bezugsspannungen V₁ bis V₄ ein, um die Versorgungsspannung VDD zu testen. Der Spannungsdetektor 18 besteht aus bekannten Teilen, wie etwa Komparatoren. 4 zeigt Beispiele der Bezugsspannungen V₁ bis V₄. Die Beispiele sind V₁ = 5,5 V, V₂ = 4,5 V, V₃ = 3,5 V und V₄ = 2,5 V. Der Flaghalter 10 hält den Status einer Spannung, die durch den Spannungsdetektor 18 erfasst wird. Der Flaghalter 19 setzt vier Flags (1) bis (4) entsprechend den Bezugsspannungen V₁ bis V₄ ein. Jedes Flag ist 0 oder 1. Falls die Versorgungsspannung VDD zwischen 4,5 V und 5,5 V ist, ist das Flag (1) 0 und die anderen sind jedes 1. Falls VDD zwischen 2,5 V und 3,5 V ist, ist das Flag (4) 1 und die anderen sind jedes 0. Falls VDD über 5,5 V ist, sind die Flags (1) bis (4) jedes 1. Falls VDD zwischen 3,5 V und 4,5 V ist, sind die Flags (1) und (2) jedes 0, und die Flags (3) und (4) sind jedes 1. Falls VDD unter 2,5 V ist, sind die Flags (1) bis (4) jedes 0.
Der Status, der in dem Flaghalter 19 gehalten wird, wird zu der CPU 16 transferiert, die bestimmt, ob die Versorgungsspannung VDD normal ist oder nicht. Die Bezugsspannungen V₁ bis V₄ von 4 sind nur Beispiele und können durch Software abhängig von einer Situation geändert werden. In 4 ist ein Spannungsbereich B zwischen 4,5 V und 5,5 V ein normaler Bereich für ein 5-V-System. Ein Spannungsbereich D zwischen 2,5 V und 3,5 V ist ein normaler Bereich für ein 3-V-System. Ein Spannungsbereich C zwischen 3,5 V und 4,5 V, ein Spannungsbereich A über 5,5 V und ein Spannungsbereich E unter 2,5 V sind jeder ein anomaler Bereich.
3B zeigt ein Beispiel des Taktteilers 20. Der J-K-Flip-Flop 21 halbiert die Frequenz des Taktsignals CLK und stellt ein in der Frequenz halbiertes Taktsignal DLCK bereit. Der Selektor 22 wählt eines der Taktsignale CLK und DCLK als Reaktion auf das Taktabstimmungssignal SK1, das durch die CPU 16 bereitgestellt wird. Das ausgewählte Taktsignal wird als ein internes Taktsignal CLK' zugeführt.
Das Lese-Schreibgerät 30 hat Kontaktstifte 31 bis 35. Das Lese-Schreibgerät 30 hat einen Motor und einen Riemen, um die IC-Karte 10 automatisch aufzunehmen und auszuwerfen. Wenn die IC-Karte 10 in das Lese-Schreibgerät 30 eingeführt wird, greifen die Stifte mit den Anschlüssen 11 bis 15 der IC-Karte 10 ein.
Das Lese-Schreibgerät 30 versieht die Anschlüsse 11, 12 und 13 der IC-Karte 10 mit der Versorgungsspannung VDD, dem Takt signal CLK bzw. dem Rücksetzungssignal RST. Das Lese-Schreibgerät 30 hat eine Steuerschaltung 38, die Daten mit der IC-Karte 10 durch den Anschluss 14 übermittelt, Daten mit dem Hostcomputer (nicht gezeigt) übermittelt und die Aufnahme und den Auswurf der IC-Karte 10 steuert.
Die Operation des IC-Kartensystems der ersten Ausführungsform wird mit Bezug auf 5A, 5B und 6 erläutert, wobei 5A ein Flussdiagramm ist, das die Operation der IC-Karte 10 zeigt, 5B ein Flussdiagramm ist, das die Operation des Lese-Schreibgerätes 30 zeigt, und 6 die Zeitsteuerung zum Teilen des Taktsignals CLK zeigt. Es wird angenommen, dass der IC-Chip, der in die IC-Karte 10 einbezogen ist, von einem 5-V-System ist.
Eine physikalische Schnittstelle zwischen der IC-Karte 10 und dem Lese-Schreibgerät 30 wird hergestellt, wenn die Anschlüsse 11 bis 15 der IC-Karte 10 mit den Stiften 31 bis 35 des Lese-Schreibgerätes 30 verbunden sind. In Schritt S1 aktiviert das Lese-Schreibgerät 30 die Anschlüsse 11 bis 14 der IC-Karte 10 und versieht den Anschluss 11 mit der Versorgungsspannung VDD, den Anschluss 12 mit dem Taktsignal CLK, den Anschluss 13 mit einem Signal tiefen Pegels, um die IC-Karte zurückzusetzen, und den Anschluss 14 mit einem Signal hohen Pegels.
In Schritt S2 erfasst der Spannungsdetektor 18 die Versorgungsspannung VDD, und der Flaghalter 19 hält die Flags (1) bis (4), die die Versorgungsspannung VDD darstellen. Falls die Versorgungsspannung VDD zwischen 4,5 V und 5,5 V ist, ist das Flag (1) 0, und die anderen Flags sind jedes 1.
In Schritt S3 versieht der Flaghalter 19 die CPU 16 mit einem Spannungsstatus. Die CPU 16 führt die Spannungstestfunktion aus um zu bestimmen, ob die Versorgungsspannung VDD normal ist oder nicht.
In Schritt S4 versieht die IC-Karte 10, durch den Anschluss 14, das Lese-Schreibgerät 30 mit einer Rücksetzungsbestätigung mit einem Datenaustauschprotokolltyp (und/oder Übertragungssteuerparametern), und einem Ergebnis des Spannungstests.
Es werden Operationen erläutert, die gemäß dem Ergebnis des Spannungstests auszuführen sind.
(I) VDD für ein 5-V-System
Falls die CPU 16 bestimmt, dass die Versorgungsspannung VDD eine normale Spannung für ein 5-V-System ist, stellt Schritt S5 JA bereit, und Schritt S6 beginnt einen Zugriff auf den EEPROM 17a. In diesem Zeitpunkt beginnt das Lese-Schreibgerät 30 die Operation von 5B. In Schritt S21 empfängt das Lese-Schreibgerät 30 die Rücksetzungsbestätigung mit dem Spannungstestergebnis von der IC-Karte 10. Schritt S22 stellt JA bereit, da das Spannungstestergebnis besagt, dass die Versorgungsspannung VDD für ein 5-V-System normal ist. In Schritt S23 versieht das Lese-Schreibgerät 30 die CPU 16 mit einem Befehl, auf einen spezifischen Bereich in dem EEPROM 17a zuzugreifen. Der Befehl spezifiziert die Art des Zugriffs (z. B. ein Schreibzugriff), eine Objektdatei und die Adresse des spezifischen Bereiches. Bei Empfang des Befehls versieht die CPU 16 das Lese-Schreibgerät 30 mit Statusinformation. Danach sendet das Lese-Schreibgerät Daten durch den Anschluss 14, und die Daten werden in den spezifischen Bereich in dem EEPROM 17a geschrieben.
Zurückkehrend zu 5A prüft Schritt S7 um zu sehen, ob der Zugriff auf den EEPROM 17a abgeschlossen ist. Falls er nicht abgeschlossen ist, werden Schritt S2 und die folgenden Schritte wiederholt. In diesem Zeitpunkt überträgt Schritt S4 den Datenaustauschprotokolltyp und/oder die Übertragungssteuerparameter nicht, da sie bereits übertragen wurden. Es wird nur ein neues Spannungstestergebnis zu dem Lese-Schreibgerät 30 übertragen. Wenn der Zugriff auf den EEPROM 17a abgeschlossen ist, deaktiviert das Lese-Schreibgerät 30 die Anschlüsse der IC-Karte in Schritt S8, um die Operation zu beenden. Das Lese-Schreibgerät 30 versieht nämlich den Anschluss 11 mit 0 V, und die Anschlüsse 12, 13 und 14 jeden mit einem Signal tiefen Pegels.
(II) VDD für ein 3-V-System
Falls die CPU 16 bestimmt, dass die Versorgungsspannung VDD eine normale Spannung für ein 3-V-System ist, stellt Schritt S9 JA bereit. Da der IC-Chip, der in die IC-Karte 10 einbezogen ist, von einem 5-V-System ist, stimmt die CPU 16 die Schreibbedingungen des EEPROM 17a für das 3-V-System in Schritt S10 ab. Danach greift Schritt S8 auf den EEPROM 17a zu, und Schritt S8 deaktiviert die Anschlüsse der IC-Karte, um die Operation zu beenden.
Auf diese Weise optimiert die erste Ausführungsform die Schreibbedingungen des EEPROM 17a als Reaktion auf die Versorgungsspannung VDD, die für ein 5-V-System oder ein 3-V System sein kann, wobei dadurch die Operation der IC-Karte 10 für einen breiten Bereich von Versorgungsspannungen ohne Verschlechterung deren Leistungsverhaltens stabilisiert wird.
(III) VDD unter 2,5 V
Falls eine Störung auftritt, wie etwa dass eine Schaltung in dem Lese-Schreibgerät 30 fast kurzgeschlossen ist, während die IC-Karte mit der Versorgungsspannung VDD des 5-V-Systems arbeitet, kann die Versorgungsspannung VDD unter 2,5 V abfallen. In diesem Fall bestimmt die CPU 16 in Schritt S3, dass die Versorgungsspannung VDD anomal tief ist. Dieses Spannungstestergebnis wird dem Lese-Schreibgerät 30 in Schritt S4 gemeldet.
In Schritten S11 und S12, nach Durchlauf von Schritten S5 und S9, versieht die CPU 16 den Taktteiler 20 mit einem Taktabstimmungssignal SK1 eines tiefen Pegels, um die Frequenz des Taktsignals CLK zu halbieren, wie in 6 gezeigt. Das in der Frequenz halbierte interne Taktsignal CLK' wird der peripheren Schaltung 17 und der CPU 16 zugeführt.
Andererseits durchläuft das Lese-Schreibgerät 30 Schritte S21, S22 und S24 von 5B als Reaktion auf das Spannungstestergebnis, das die anomal tiefe Spannung anzeigt. Schritt S25 wartet für eine vorbestimmte Zeit, und Schritt S28 deaktiviert Kommunikation mit der IC-Karte 10. Falls die Kommunikation mit der IC-Karte 10 deaktiviert wird, während Daten in den EEPROM 17a geschrieben werden, werden fehlerhafte Daten dorthin geschrieben. Um dies zu verhindern und Daten in den EEPROM 17a korrekt zu schreiben, wartet Schritt S25 für die vorbestimmte Zeit, während der die Schreiboperation in dem EEPROM 17a abgeschlossen sein wird, und dann deaktiviert Schritt S26 die Kommunikation.
Falls die Versorgungsspannung VDD während einer Schreiboperation in dem EEPROM 17a anomal tief wird, deaktiviert diese Ausführungsform die Kommunikation zwischen der IC-Karte 10 und dem Lese-Schreibgerät 30 nicht sofort. Vor Deaktivierung der Kommunikation bestimmt nämlich Schritt S14, ob auf den EEPROM 17a zugegriffen wird oder nicht. Falls Schritt 514 JA bereitstellt, wird Schritt S7 ausgeführt und die IC-Karte kehrt zu Schritt S2 zurück. Danach werden Schritte S11 und S13 wiederholt, bis der Zugriff auf den EEPROM 17a abge schlossen ist. Die Operation während dieser Periode wird mit dem in der Frequenz halbierten internen Taktsignal CLK' ausgeführt. Entsprechend überschreitet die Frequenz des Taktsignals CLK' niemals die Operationsfrequenz der CPU 16 unter der anomal tiefen Versorgungsspannung, und deshalb führt die CPU 16 die Schreiboperation in dem EEPROM 17a stabil aus.
Nach der vorbestimmten Zeit deaktiviert das Lese-Schreibgerät 30 die Kommunikation mit der IC-Karte 10. Dann stellt Schritt S13 von 5A JA bereit, und Schritt S8 deaktiviert die Anschlüsse der IC-Karte 10, um die Operation zu beenden.
Falls keine Schreiboperation in dem EEPROM 17a ausgeführt wird, wenn die Versorgungsspannung VDD anomal tief wird, stellt Schritt S14 NEIN bereit, und die IC-Karte kehrt zu Schritt S2 zurück. Dann werden Schritte S11 und S13 wiederholt, bis die Kommunikation deaktiviert ist. Während dieser Periode wird das in der Frequenz halbierte interne Taktsignal CLK' verwendet, sodass die Frequenz des Taktsignals CLK' niemals die Operationsfrequenz der CPU 16 überschreitet. Als ein Ergebnis gerät die CPU 16 niemals außer Kontrolle, und Daten in dem EEPROM 17a werden niemals zerstört. Allgemein fällt die Operationsfrequenz der CPU 16 ab, falls die Versorgungsspannung VDD abfällt. Als ein Ergebnis überschreitet die Frequenz des Taktsignals CLK die Operationsfrequenz der CPU 16 im Stand der Technik. Falls eine Schreiboperation unter dieser Bedingung ausgeführt wird, wird sie destabilisiert. Selbst wenn keine Schreiboperation in diesem Moment ausgeführt wird, kann die CPU 16 außer Kontrolle geraten und kann eine fehlerhafte Schreiboperation ausführen, um Daten in dem EEPROM 17a zu zerstören. Um dieses Problem zu verhindern, halbiert die erste Ausführungsform die Frequenz des Taktsignals CLK, wenn die Versorgungsspannung VDD anomal abfällt. Die Frequenz dieses in der Frequenz halbierten Taktsignals überschreitet niemals die Operationsfrequenz der CPU 16, und deshalb wird eine Schreiboperation in dem EEPROM 17a korrekt ausgeführt.
(IV) VDD über 5,5 V
Falls die CPU in Schritt S3 bestimmt, dass die Versorgungsspannung VDD über 5,5 V hinaus anomal hoch ist, benachrichtigt Schritt S4 das Lese-Schreibgerät 30 über diese Angelegenheit. Dann durchläuft die IC-Karte Schritte S5 und S9, und Schritt S11 stellt NEIN bereit. Das Lese-Schreibgerät 30 durchläuft Schritte S21, S22 und S24, und wirft in Schritt S27 die IC-Karte 10 aus. Auf diese Weise wirft das Lese-Schreibgerät 30 die IC-Karte 10 schnell aus, falls die Versorgungsspannung VDD anomal hoch ist. Dies führt zu einer Minimierung des Schadens an der IC-Karte 10.
(Zweite Ausführungsform)
7A ist ein Blockdiagramm, das einen wesentlichen Teil des IC-Kartensystems gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Teile wie jene von 3A sind durch die gleichen Bezugszeichen dargestellt und werden nicht erneut erläutert. Ein Lese-Schreibgerät 30 versieht eine IC-Karte 10 mit einem Taktsignal CLK. Ein Taktteiler 20A teilt das Taktsignal CLK in zwei Stufen, und generiert zwei in der Frequenz geteilte Taktsignale mit unterschiedlichen Frequenzen, abhängig von zwei Arten von anomal tiefen Versorgungsspannungen. 7B zeigt die Details des Taktteilers 20A. 8 zeigt fünf Bezugsspannungen V₁ bis V₅, die durch einen Spannungsdetektor 18A verwendet werden. Ein Flaghalter 19A hält einen Spannungsstatus als Reaktion auf die Ausgabe des Spannungsdetektors 18A. Der Taktteiler 20A teilt die Frequenz des Taktsignals CLK durch 2 oder 4 durch. Diese sind Teile, die sich von der ersten Ausführungsform unterscheiden. Außerdem unterscheidet sich eine Span nungstestfunktion einer CPU 16 der zweiten Ausführungsform von der der ersten Ausführungsform.
Die Bezugsspannungen V₁ bis V₅ von 8 sind 5,5 V, 4,5 V, 3,5 V, 2,5 V bzw. 2,0 V. Entsprechend hat der Flaghalter 19A fünf Flags (1) bis (5), und die CPU 16 setzt zusätzliche zwei anomale Bereiche ein, d. h. einen Bereich E zwischen 2,5 V und 2,0 V und einen Bereich F unter 2,0 V, wie in 8 gezeigt. Die Bezugsspannungen können geändert werden, wie und wann es erforderlich.
In 7B besteht der Taktteiler 20A aus zwei J-K-Flip-Flops 23 und 24 und einem Multiplexer (MPX) 25, der durch ein Taktabstimmungssignal SK2 gesteuert wird, das durch die CPU 16 bereitgestellt wird. 9 ist ein Zeitsteuerungsdiagramm, das die Zeitsteuerung zum Teilen des Taktsignals CLK zeigt. Der J-K-Flip-Flop 23 teilt die Frequenz des Taktsignals CLK durch 2 und stellt ein in der Frequenz halbiertes Taktsignal DCLK1 bereit. Der J-K-Flip-Flop 24 teilt die Frequenz des Taktsignals CLK durch 4 und stellt ein in der Frequenz gevierteltes Taktsignal DCLK2 bereit. Der Multiplexer 25 wählt eines der Taktsignale CLK, DCLK1 und DCLK2 und führt das ausgewählte als ein internes Taktsignal CLK' zu.
10 ist ein Flussdiagramm, das die Operation der IC-Karte 10 gemäß der zweiten Ausführungsform zeigt. Die gleichen Schritte wie jene von 5A werden durch gleiche Schrittzahlen dargestellt und nicht erneut erläutert. Die Operation des Lese-Schreibgerätes 30 ist die gleiche wie die von 5B, und wird deshalb nicht erneut erläutert.
Falls die CPU in Schritt S31 bestimmt, dass die Versorgungsspannung VDD in dem Bereich E zwischen 2,5 V und 2,0 V anomal tief ist, teilt Schritt S12 die Frequenz des Taktsignals CLK durch 2, um das in der Frequenz halbierte Taktsignal DCLK1 bereitzustellen, und es wird Schritt S13 ausgeführt. Falls Schritt S32 bestimmt, dass die Versorgungsspannung VDD in dem Bereich F unter 2,0 V anomal tief ist, teilt Schritt S33 die Frequenz des Taktsignals CLK durch 4, um das in der Frequenz geviertelte Taktsignal DCLK2 bereitzustellen. Danach wird Schritt S13 ausgeführt. Die anderen Schritte sind die gleichen wie jene der ersten Ausführungsform.
Auf diese Weise teilt die zweite Ausführungsform das Taktsignal CLK, um zwei unterschiedliche in der Frequenz geteilte Taktsignale DCLK1, DCLK2 zu generieren, und wählt ein richtiges der in der Frequenz geteilten Taktsignale gemäß dem Zustand der Versorgungsspannung VDD aus. Als ein Ergebnis überschreitet die Frequenz des internen Taktsignals CLK' niemals die Operationsfrequenz der CPU 16, selbst wenn die Versorgungsspannung VDD anomal abfällt. Die zweite Ausführungsform führt deshalb eine Schreiboperation in einem EEPROM 17a sicherer als die erste Ausführungsform aus.
(Dritte Ausführungsform)
11 ist ein Blockdiagramm, das einen wesentlichen Teil eines IC-Kartensystems gemäß der dritten Ausführungsform zeigt. Die gleichen Teile wie jene von 3A werden mit den gleichen Bezugszeichen dargestellt und werden nicht erneut erläutert.
Eine IC-Karte 10 hat eine CPU 16A und einen getrennten Spannungstester 16A. Die Spannungstestfunktion, die durch die CPU 16 in den ersten und zweiten Ausführungsformen bewerkstelligt wird, wird nämlich durch Hardware 16B, die außerhalb der CPU 16A angeordnet ist, in der dritten Ausführungsform realisiert. Die IC-Karte 10 hat auch eine periphere Schaltung 17 mit einem Speicher 17A zum Speichern von Daten und einen Spannungsdetektor 18 zum Erfassen einer Versorgungsspannung VDD, die durch eine externe Einheit, d. h. ein Lese-Schreibgerät 30, angelegt wird. Die CPU 16A steuert verschiedene Operationen, einschließlich einer Zugriffsoperation in dem Speicher 17a. Der Spannungstester 16B testet eine Spannung, die durch den Spannungsdetektor 18 erfasst wird. Die CPU 16A hat eine Abstimmungseinrichtung zum Abstimmen der peripheren Schaltung 17 als Reaktion auf ein Ergebnis des Spannungstests. Da der Spannungstester 16B außerhalb der CPU 16A ist, wird die Ausgabe eines Flaghalters 19 dem Spannungstester 16B zugeführt, der ein Taktabstimmungssignal SK1 einem Taktteiler 20 bereitstellt. Die CPU 16A, die periphere Schaltung 17, der Spannungsdetektor 18, der Flaghalter 18, der Spannungstester 16B und ein Taktteiler 20 sind in einem einzelnen Halbleiterchip monolithisch integriert, um einen Halbleiter-IC zu bilden. Der Spannungstester 16B stellt auch ein Signal bereit, das ein Spannungstestergebnis darstellt. Dieses Signal wird der CPU 16A und der peripheren Schaltung 17 zugeführt. Die dritte Ausführungsform stellt den gleichen Effekt wie die erste Ausführungsform bereit.
Einem Fachmann werden nach Aufnahme der Unterweisungen der vorliegenden Offenbarung verschiedene Modifikationen möglich sein, ohne von deren Bereich abzuweichen. Z. B. ist die Spannungstesthardware (16B) der dritten Ausführungsform auf die zweite Ausführungsform anwendbar. Obwohl sich die ersten bis dritten Ausführungsformen auf die IC-Karte beziehen, die freigelegte Anschlüsse hat, die mit einem Lese-Schreibgerät zu verbinden sind, ist die vorliegende Erfindung auch auf IC-Karten vom kontaktfreien Typ, wie etwa IC-Karten eines elektromagnetischen Typs, anwendbar. Ferner ist die vorliegende Erfindung auf eine analoge Schaltung anwendbar, die in eine periphere Schaltung einer IC-Karte einbezogen ist, um eine Schwankung in den Operationsbedingungen der analogen Schaltung wegen einer Änderung in einer Versorgungsspannung zu bewältigen. Obwohl die IC-Karten, die in den ersten bis dritten Ausführungsformen erläutert werden, einen Einzelchiphalbleiter-IC enthalten, können die IC-Karten eine Vielzahl von Halbleiterchips enthalten. Die CPU, die periphere Schaltung, der Spannungsdetektor, der Taktteiler und andere verschiedene Schaltungen können jeweils auf getrennten Chips ausgebildet sein.

Claims

Eine Karte eines integrierten Schaltkreises (IC) (10), die für eine Verwendung in einem IC-Kartensystem angepasst ist, wobei die IC-Karte (10) mit unterschiedlichen Versorgungsspannungen kompatibel ist, das IC-Kartensystem umfassend externe Einheiten (30) zum Anlegen der unterschiedlichen Versorgungsspannungen und Senden eines Taktsignals zu der IC-Karte (10), die IC-Karte umfassend: eine periphere Schaltung (17) mit einem Speicher (17a) zum Speichern von Daten; eine zentrale Verarbeitungseinheit (CPU) (16) zum Steuern der Operation der peripheren Schaltung (17); und ein Mittel (18) zum Erfassen der Vielzahl von Versorgungsspannungen, und wobei die CPU (16) enthält: ein Mittel zum Testen, ob die erfasste Versorgungsspannung, die von einer der externen Einheiten (30) angelegt wird, innerhalb eines einer Vielzahl von normalen Bereichen für die IC-Karte (10) oder innerhalb anomaler Spannungsbereiche ist; wobei die IC-Karte gekennzeichnet ist zu umfassen Mittel zum Ändern der Frequenz des Taktsignals, das durch eine der externen Einheiten (30) gesendet wird, um so die Ope ration der peripheren Schaltung (17) gemäß einem Ergebnis des Versorgungsspannungstests abzustimmen; und ein Mittel zum Melden des Ergebnisses des Versorgungsspannungstests zu einer der externen Einheiten (30); und wobei die Vielzahl von normalen Spannungsbereichen einen ersten Spannungsbereich und einen zweiten Spannungsbereich, der höher als der erste Spannungsbereich ist, umfassen, und das Mittel zum Ändern der Frequenz des Taktsignals angepasst ist, die Taktfrequenz nur zu verringern, wenn das Ergebnis des Versorgungsspannungstests anzeigt, dass die Versorgungsspannung geringer als der erste Spannungsbereich ist.
Die IC-Karte nach Anspruch 1, wobei das Taktfrequenz-Änderungsmittel Mittel zum Abstimmen, gemäß dem Ergebnis des Versorgungsspannungstests, einer Zugriffsbedingung des Speichers (17a) hat.
Die IC-Karte nach Anspruch 1 oder 2, ferner umfassend ein Mittel (20), das mit der CPU und der peripheren Schaltung verbunden ist, zum Teilen der Frequenz des Taktsignals, und das Taktfrequenz-Änderungsmittel angepasst ist, ein Signal zu dem Teilungsmittel (20) gemäß dem Ergebnis des Versorgungsspannungstests zu senden.