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JPH08123583A - 内部状態確定装置 - Google Patents

内部状態確定装置

Info

Publication number
JPH08123583A
JPH08123583A JP6263464A JP26346494A JPH08123583A JP H08123583 A JPH08123583 A JP H08123583A JP 6263464 A JP6263464 A JP 6263464A JP 26346494 A JP26346494 A JP 26346494A JP H08123583 A JPH08123583 A JP H08123583A
Authority
JP
Japan
Prior art keywords
circuit
signal
card
power supply
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6263464A
Other languages
English (en)
Inventor
Yasuhiro Ono
恭裕 大野
Yusaku Unno
雄策 海野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP6263464A priority Critical patent/JPH08123583A/ja
Priority to TW084107139A priority patent/TW335486B/zh
Priority to KR1019950030489A priority patent/KR100314413B1/ko
Priority to US08/546,374 priority patent/US5689430A/en
Priority to EP95116975A priority patent/EP0709785B1/en
Priority to DE69534770T priority patent/DE69534770T2/de
Publication of JPH08123583A publication Critical patent/JPH08123583A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

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Abstract

(57)【要約】 【目的】 ホスト側装置からＩ／Ｏカードに対する初期
供給電圧信号から所定電力供給をするまでの間に、Ｉ／
Ｏカードの内部状態の確定を簡単な回路で、ホスト側装
置に負担を掛けずに行い得る。 【構成】 ホストインタフェース回路３からインタフェ
ース／コントロール回路４に与えられている電源電圧信
号７は電圧検知回路８に与えられる。電圧検知回路８で
検知された電圧検知情報信号９はリセット回路１０に与
えられる。リセット回路１０は電圧検知情報信号９から
必要に応じてリセット信号１１を出力し、インタフェー
ス／コントロール回路４をリセットさせる。電圧検知回
路８は、具体的には電源電圧信号７から電圧検知し、２
Ｖ検出信号２０、又は４．５Ｖ検出信号２１を出力して
リセット回路１０に与えリセットするものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は内部状態確定装置に関
し、例えば、ＩＣカードメモリカードやＩ／Ｏ（入力／
出力）カードなどに適用し得るものである。
【０００２】
【従来の技術】近年、ＩＣカードが普及しつつある。Ｉ
Ｃカードとしては例えば、ＩＣメモリカードや、Ｉ／Ｏ
カードなどの利用が多くなっている。このＩＣメモリカ
ードやＩ／Ｏカードの仕様については、ガイドラインが
社団法人日本電子工業振興協会（ＪＥＩＤＡ）からパソ
コン用ＩＣメモリカードの標準仕様として発行されてい
る。
【０００３】更に、上記パソコン用ＩＣメモリカードの
標準仕様は、米国のＩＣメモリカード標準化団体である
ＰＣＭＣＩＡ（ＰＣ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）とも
協議して、標準化されているものである。
【０００４】このような標準仕様によって、パーソナル
コンピュータなどで使用されるＩＣメモリカードやＩ／
Ｏカードが標準化され、各社から発表されつつある。
【０００５】そこで、具体的にはＪＥＩＤＡのＩＣメモ
リカードガイドライン（バージョン４．０）で規格化さ
れているシステム（例えば、パーソナルコンピュータ）
とＩＣメモリカードにおいては、リセット信号が規格化
されておらず、ソフトリセット機能を含むカードコンフ
ィギュレーションレジスタも規格化されていなかった。
【０００６】そのため、上記規格に準拠するＩＣメモリ
カード、Ｉ／Ｏカードでは、システム装置に対してリセ
ット信号端子は備えられていなかった。
【０００７】
【発明が解決しようとする課題】従って、上述のような
Ｉ／Ｏカードや、ＩＣメモリカードでは、システム装置
側からリセットをかけることができないという問題があ
った。
【０００８】例えば、同一Ｉ／Ｏカードでデュアルオペ
レーティングボルテージカード（２種類の供給電源電圧
信号で動作し得るカード）の場合、システム装置側のホ
スト装置でＩ／Ｏカードが出力している電圧信号Ｖｓｅ
ｎｓｅピンの信号をリードして、Ｉ／Ｏカードへの初期
の供給電圧信号（電源電圧信号、例えば、５Ｖ）を決め
て、その電圧信号をＩ／Ｏカードに印加し、低い供給電
圧信号（電源電圧信号）として、例えば、３．３Ｖで動
作させる時に、供給電圧信号を３．３Ｖに変更して、Ｉ
／Ｏカードを動作させる。この場合に一旦初期供給電圧
信号（例えば５Ｖ）で印加した後、３．３Ｖを印加させ
るため、この過程でＩ／Ｏカードの内部状態が安定せ
ず、状態が安定的に保持される保証がないという問題が
起こり得た。
【０００９】以上のようなことから、ホスト側装置から
ＩＣメモリカード又はＩ／Ｏカードに対する初期供給電
圧信号から所定電力供給をするまでの間に、ＩＣメモリ
カード又はＩ／Ｏカードの内部状態の確定を簡単な回路
で、ホスト側装置に負担を掛けずに行い得る内部状態確
定装置の提供が要請されている。
【００１０】
【課題を解決するための手段】そこで、この発明は、ホ
スト装置から信号を与えられる接続対象装置の内部状態
を確定するための内部状態確定装置であって、ホスト装
置からの電力供給信号の変化を検知する検知手段と、こ
の検知によって電力供給信号の変化に応じて接続対象装
置の内部状態を所定状態に確定させる内部状態確定手段
とを備えることで、上述の課題を解決するものである。
【００１１】
【作用】この発明によれば、ホスト装置から与えられる
電力供給信号を検知して、この電力供給信号の変化に対
する検知信号によって、接続対象装置の内部状態を所定
状態に確定することができる。
【００１２】従って、何時でも電力供給信号が変化する
ごとに、接続対象装置の内部状態を確定しておくことが
できる。このため、ホスト装置からは電力信号を供給す
ることだけで、他に何も処理を行う必要がない。また、
電力供給信号に対する検知手段の検知に従って、予め定
められた内部状態にさせるのであるから、手間がかかる
判断を行う必要がなく、迅速に確定することができる。
【００１３】
【実施例】次にこの発明をパーソナルコンピュータシス
テムのＩ／Ｏカードに適用した場合の好適な実施例を図
面を用いて説明する。
【００１４】『第１実施例』： 『システムの構
成』： 図１は第１実施例のパーソナルコンピュータ
システムの機能構成図である。この図１において、この
システムは主にＩ／Ｏカード１と、パーソナルコンピュ
ータ２とから構成されている。このＩ／Ｏカード１はフ
ラッシュメモリによるＰＣＭＣＩＡ／ＪＥＩＤＡ仕様準
拠のカードである。また、このＩ／Ｏカード１とパーソ
ナルコンピュータ２との間はＰＣＭＣＩＡ／ＪＥＩＤＡ
仕様準拠のインタフェース１２によって接続される。
【００１５】更に、パーソナルコンピュータとしては、
例えば、沖電気工業株式会社製のノートブック型パーソ
ナルコンピュータｉｆ３８６ＡＸ６０シリーズなどを使
用することができる。このパーソナルコンピュータはＰ
ＣＭＣＩＡ２．０／ＪＥＩＤＡ４．１準拠のインタフェ
ース機能を１チャネル備えている。
【００１６】このパーソナルコンピュータ２は、具体的
にはホストインタフェース回路３を備え、Ｉ／Ｏカード
１とインタフェースし得るように構成されている。ま
た、一方、Ｉ／Ｏカード１は、インタフェース／コント
ロール回路４と、マイクロコンピュータ５と、フラッシ
ュメモリ６と、電圧検知回路８と、リセット回路１０と
から構成されている。
【００１７】このＩ／Ｏカード１においては、電圧検知
回路８と、リセット回路１０とは特徴的な構成である。
【００１８】インタフェース／コントロール回路４とホ
ストインタフェース回路３とはＰＣＭＣＩＡ／ＪＥＩＤ
Ａ仕様準拠のインタフェース１２によって接続される。
このＰＣＭＣＩＡ／ＪＥＩＤＡ仕様準拠のインタフェー
ス１２のインタフェース信号の一部信号として、ホスト
インタフェース回路３からインタフェース／コントロー
ル回路４に与えられている電源電圧信号７は電圧検知回
路８に与えられている。
【００１９】電圧検知回路８で検知された電圧検知情報
信号９はリセット回路１０に与えられる。リセット回路
１０は電圧検知情報信号９から必要に応じてリセット信
号１１を出力し、インタフェース／コントロール回路４
に与えられる。
【００２０】また、インタフェース／コントロール回路
４には、マイクロコンピュータ５と、フラッシュメモリ
６とが接続されている。このマイクロコンピュータ５と
しては、例えば、沖電気工業株式会社製の１チップマイ
コンであるＭＳＭ６５５１６を使用することができる。
【００２１】このマイクロコンピュータ５は、Ｉ／Ｏカ
ード１の全回路を制御し、パーソナルコンピュータ２と
Ｉ／Ｏカード１のフラッシュメモリ６間のメモリデータ
の書き込みと読み出しとを制御するように動作するもの
である。
【００２２】電圧検知回路８は、具体的には電源電圧信
号７から電圧検知し、２Ｖ検出信号２０、又は４．５Ｖ
検出信号２１を出力してリセット回路１０に与えるもの
である。
【００２３】（リセット回路１０の詳細）： 図２は
リセット回路１０の具体的な回路図である。この図２に
おいて、リセット回路１０は、具体的にはフリップフロ
ップ１０ａ、１０ｂと、ＮＡＮＤ回路１０ｃと、ＯＲ回
路１０ｄとから構成されている。電圧検知回路８からの
２Ｖ検出信号２０は、リセット回路１０のＯＲ回路１０
ｄに与えられる。
【００２４】更に、電圧検知回路８からの４．５Ｖ検出
信号２１はリセット回路１０のフリップフロップ１０ａ
のデータ入力に与えられる。更にまた、フリップフロッ
プ１０ａ、１０ｂにはクロックＣＬＫも与えられる。こ
れらの信号からＯＲ回路１０ｄの出力によってリセット
信号１１を出力し、インタフェース／コントロール回路
４に与えている。
【００２５】『動作』： 図３は第１実施例のパーソ
ナルコンピュータシステムの動作波形図である。
【００２６】デュアルオペレーティングボルテージのＩ
／Ｏカードの場合、先ずパーソナルコンピュータ２側か
らＰＣＭＣＩＡ／ＪＥＩＤＡ準拠のインタフェース１２
にあるＶｓｅｎｓｅピンの信号をリードして、Ｉ／Ｏカ
ード１の初期電源電圧信号を５Ｖに決め、最初にその５
ＶでＩ／Ｏカード１を動作させる。その後で低い電源電
圧信号３．３Ｖに切り替えて、Ｉ／Ｏカード１を動作さ
せる。
【００２７】上記電源電圧信号７の５Ｖから３．３Ｖへ
の変更の様子は、図３（ａ）に示す通りである。電圧検
知回路８において、図３（ａ）の電源電圧信号７の変動
に応じて図３（ｂ）に示すように電圧検知情報信号９を
出力する。つまり、２Ｖ検出信号２０と、４．５Ｖ検出
信号２１とを電源電圧信号７の変動に応じて出力するも
のである。これらの電圧検出信号２０、２１によってリ
セット回路１０のＮＡＮＤ１０ｃで図３（ｃ）の波形を
作り、リセット信号１１が図３（ｄ）に示すような信号
で出力され、インタフェース／コントロール回路４に与
えられる。
【００２８】即ち、図３（ｄ）のリセット信号１１の波
形は、初期動作の電源電圧信号０Ｖ〜２Ｖ間で、リセッ
トがかかり、次に初期電源電圧信号５Ｖ前の４．５Ｖか
ら５Ｖ間で再びリセットがかかる。その後、ＪＥＩＤＡ
で規定されている５Ｖから３．３Ｖへの切り替え時にリ
セットが掛かるものである。
【００２９】（第１実施例の効果）： 以上のように
第１実施例によれば、Ｉ／Ｏカード１に電圧検知回路８
及びリセット回路１０を備え、電圧検知情報信号９に基
づき、Ｉ／Ｏカード１のインタフェース／コントロール
回路４などの回路に対するリセット信号１１を生成する
ことによって、Ｉ／Ｏカード１は図３に示したように電
源電圧信号７が０Ｖから初期電源電圧５Ｖに変更する
時、及び初期電源電圧５Ｖから低動作電源電圧３．３Ｖ
に変更する時に、必ずリセットを掛けることができる。
【００３０】これによって、Ｉ／Ｏカード１の内部の状
態を確定することができるのである。従って、電源電圧
信号の変更後は、パーソナルコンピュータ２に備えられ
ているＣＰＵは、Ｉ／Ｏカード１に対してＩ／Ｏカード
１内のレジスタや他の内部回路に対して初期値を書き込
む必要がないため、ＣＰＵの初期設定時間が短縮され、
処理負担を軽減できる。
【００３１】（変形例）： 以上はＪＥＩＤＡ準拠の
ＩＣメモリカードガイドライン バージョン４．０準拠
のパーソナルコンピュータ及びＩ／Ｏカードの場合であ
るが、リセット信号を持つことと、ソフトリセットビッ
トを持つカードコンフィギュレーションレジスタを持つ
ことを仕様化しているバージョン４．１準拠のパーソナ
ルコンピュータ及びＩ／Ｏカードの場合でも、パーソナ
ルコンピュータのＣＰＵがＩ／Ｏカードのレジスタに対
して初期値を書き込む必要がないので、ＣＰＵの処理負
担が軽減でき、初期設定時間を短縮できる。
【００３２】『第２実施例』： 上述の第１実施例で
は電源電圧信号の変更によって、Ｉ／Ｏカード内のレジ
スタや内部回路の状態を安定させるため、リセット回路
を用いたが、この『第２実施例では、電圧検知回路８に
よる電圧検知情報信号９によって、パーソナルコンピュ
ータとのインタフェース及び動作周波数を電源電圧信号
によって最適なものにし、内部状態を安定化させること
を可能としたＩ／Ｏカード１Ａを実現する』ものであ
る。
【００３３】そこで、このＩ／Ｏカード１Ａは、上述の
第１実施例のＩ／Ｏカード１と特徴的に異なることは、
電圧検知回路８からの電圧検知情報信号９を取り込み、
セレクト信号３１を出力するセレクタ回路３０を備えて
いること。更に、特徴はインタフェース／コントロール
回路４を５．０Ｖ用インタフェース回路４１と、３．３
Ｖ用インタフェース回路４２と、５．０Ｖ用クロックジ
ェネレーション回路４３と、３．３Ｖ用クロックジェネ
レーション回路４４と、割り込み回路４０とから構成さ
れていることである。
【００３４】尚、この５．０Ｖ用クロックジェネレーシ
ョン回路４３には、５．０Ｖ用発振振動子４５を有す
る。３．３Ｖ用クロックジェネレーション回路４４に
も、３．３Ｖ用発振振動子４６を有する。
【００３５】セレクタ回路３０から出力されるセレクト
信号３１は、上記インタフェース／コントロール回路４
の５．０Ｖ用インタフェース回路４１と、３．３Ｖ用イ
ンタフェース回路４２と、５．０Ｖ用クロックジェネレ
ーション回路４３と、３．３Ｖ用クロックジェネレーシ
ョン回路４４と、割り込み回路４０とに与えるものであ
る。更に、割り込み回路４０はセレクタ信号から割り込
み信号３５を生成し、マイクロコンピュータ５へ与える
ものである。この割り込み信号３５によって、マイクロ
コンピュータ５は、セレクト信号３１によって、インタ
フェース回路４１、４２とクロックジェネレーション回
路４３、４４とが選択されている間に、割り込みがなさ
れる。
【００３６】（セレクト回路３０）： 図５はセレク
ト回路３０の具体的な回路構成図である。この図５にお
いて、電圧検知回路８からの２Ｖ検出信号２０はＡＮＤ
回路３０ｂに与えられ、４．５Ｖ検出信号２１はインバ
ータ３０ａに与えられる。この４．５Ｖ検出信号２１は
５．０Ｖ用回路セレクト信号３３として出力される。イ
ンバータ３０ａの出力信号はＡＮＤ回路３０ｂに与えら
れ、ＡＮＤ出力信号を３．３Ｖ用回路セレクト信号３２
として出力するものである。
【００３７】（５．０Ｖ用インタフェース回路４１と、
３．３Ｖ用インタフェース回路４２）： 図６は５．
０Ｖ用インタフェース回路４１と、３．３Ｖ用インタフ
ェース回路４２との具体的な回路構成図である。この図
６において、５．０Ｖ用インタフェース回路４１と、
３．３Ｖ用インタフェース回路４２とは５．０Ｖ用入力
バッファ６１〜６３を備え、インタフェース１２からの
信号を増幅し、これらの出力信号はセレクタ８１〜８３
に与えられる。更に、３．３Ｖ用入力バッファ７１〜７
３も備え、インタフェース１２からの信号を受信し、こ
れらの出力信号もセレクタ８１〜８３に与えられる。
【００３８】セレクタ８１〜８３は、セレクタ回路３０
からの３．３Ｖ用回路セレクト信号３２と、５．０Ｖ用
回路セレクト信号３３とを与えられ、それぞれセレクト
信号を内部回路へ与えるものである。
【００３９】（５．０Ｖ用クロックジェネレーション回
路４３と、３．３Ｖ用クロックジェネレーション回路４
４）： 図７は５．０Ｖ用クロックジェネレーション
回路４３と、３．３Ｖ用クロックジェネレーション回路
４４との具体的な回路構成図である。この図７におい
て、５．０Ｖ用発振回路６４は、５．０Ｖ用発振振動子
４５と、インバータ６４ａと、抵抗器６４ｂと、コンデ
ンサ６４ｃ、６４ｄとによって所定周波数で発振し、発
振信号はセレクタ８４に与えられる。
【００４０】また、３．３Ｖ用発振回路７４は、３．３
Ｖ用発振振動子４６と、インバータ７４ａと、抵抗器７
４ｂと、コンデンサ７４ｃ、７４ｄとによって所定周波
数で発振し、発振信号はセレクタ８４に与えられる。
【００４１】セレクタ８４は、セレクト回路３０から
３．３Ｖ用回路セレクト信号３２と、５．０Ｖ用回路セ
レクト信号３３とによって、上記発振信号のいずれかを
内部回路へのシステムクロックとして出力するものであ
る。
【００４２】（第２実施例の動作）： 図８はこの第
２実施例のパーソナルコンピュータシステムの動作波形
図である。この図８において、図８（ａ）の電源電圧信
号７の変動波形図と、図８（ｂ）の電圧検知情報信号９
の波形図とは、上述の第１実施例の図３の図３（ａ）、
（ｂ）と同様である。図８（ｂ）の電圧検知情報信号９
によって、セレクト回路３０は、図８（ｃ）の５．０Ｖ
用回路セレクト信号３３と、図８（ｄ）の３．３Ｖ用回
路セレクト信号３２とを生成して、インタフェース／コ
ントロール回路４へ与える。
【００４３】これらの図８（ｃ）の５．０Ｖ用回路セレ
クト信号３３と、図８（ｄ）の３．３Ｖ用回路セレクト
信号３２とを与えられる５．０Ｖ用インタフェース回路
４１と、３．３Ｖ用インタフェース回路４２と、５．０
Ｖ用クロックジェネレーション回路４３のセレクタ８１
〜８３と、３．３Ｖ用クロックジェネレーション回路４
４のセレクタ８４とによって、５．０Ｖ用入力と５．０
Ｖ用発振信号の出力、又は３．３Ｖ用入力と３．３Ｖ用
発振信号の出力が選択される。
【００４４】この第２実施例では、電源電圧信号７が２
Ｖから４．５Ｖの間は３．３Ｖ用入力と発振回路が選択
される。また、４．５Ｖ以上では５．０Ｖ用入力と発振
回路とが選択されるものである。
【００４５】（第２実施例の効果）： 以上のような
第２実施例によれば、セレクト回路３０をＩ／Ｏカード
１Ａに備えたので、電源電圧信号７が電圧変化すること
による電圧検知回路８で検知して生成した電圧検知情報
信号９を使用して、セレクト信号３２、３３を生成する
ことによって、電源電圧信号７に対する最適な入力イン
タフェースとクロックジェネレーションを行うことがで
きる効果がある。
【００４６】従って、電源電圧信号の変化があっても、
Ｉ／Ｏカード１Ａの内部回路の状態を安定させ確定させ
ることができるのである。
【００４７】これによって、Ｉ／Ｏカード１Ａの内部の
状態を確定することができるのである。従って、電源電
圧信号の変更後は、パーソナルコンピュータ２に備えら
れているＣＰＵは、Ｉ／Ｏカード１Ａに対してＩ／Ｏカ
ード１Ａ内のレジスタや他の内部回路に対して初期値を
書き込む必要がないため、ＣＰＵの初期設定時間が短縮
され、処理負担を軽減できる。
【００４８】（他の実施例）： （１）尚、以上の実
施例においては、ＰＣＭＣＩＡ／ＪＥＩＤＡ準拠のＩ／
Ｏカードとして、フラッシュメモリカードを例にして説
明したが、パーソナルコンピュータからの電源電圧信号
の供給によって動作するＩ／Ｏカードとすれば、フラッ
シュメモリに限定されず、ＰＣＭＣＩＡ／ＪＥＩＤＡ準
拠のＩ／ＯカードやＩＣメモリカードなどに対して適用
可能なＲＡＭ、ＲＯＭその他の電子デバイスを使用する
ことができる。
【００４９】（２）また、ＰＣＭＣＩＡ／ＪＥＩＤＡ準
拠のＩ／Ｏカードを規格化しているＪＥＩＤＡのＩＣメ
モリカードガイドラインのバージョンも、バージョン
４．０だけでなく、リセット信号とカードコンフィギュ
レーションレジスタが規格追加されているバージョン
４．１に適用しても、パーソナルコンピュータのＣＰＵ
の処理負担を軽減することができるものである。
【００５０】（３）更に、上述の実施例では電源電圧信
号として５．０Ｖと３．３Ｖとについて説明したが、電
圧検知の電圧レベルを変えることによって、他の電源電
圧信号に対しても適用可能である。
【００５１】（４）更にまた、上述の第２実施例ではイ
ンタフェース回路の入力を例に説明したが、同じセレク
ト信号を使用すれば出力についも適用可能である。
【００５２】（５）また、上述の実施例では、パーソナ
ルコンピュータ２をホスト装置として説明したが、ホス
ト装置としては、他にも様々な装置に適用し得る。例え
ば、情報処理装置、測定装置、記憶装置、表示装置、プ
リンタ装置、他などである。
【００５３】（６）更に、ホスト装置とＩ／Ｏカード又
はＩＣメモリカードとの間はシリアルインタフェース、
パラレルインタフェースなどのいずれでも適用し得る。
【００５４】（７）更にまた、接続対象装置としては、
Ｉ／Ｏカード、ＩＣメモリカードの他、ディスクカー
ド、ＲＡＭカード、ＲＯＭカード、演算カード、モデム
カード、カセット装置、ボード、モジュール、ユニット
（例えば、ハードディスクユニット）などの種々のもの
に適用することができる。
【００５５】
【発明の効果】以上述べた様にこの発明の内部状態確定
装置は、ホスト装置からの電力供給信号の変化を検知す
る検知手段と、この検知によって電力供給信号の変化に
応じて接続対象装置の内部状態を所定状態に確定させる
内部状態確定手段とを備えたことで、ホスト装置から接
続対象装置に対する初期供給電圧信号から所定電力信号
供給をするまでの間に、接続対象装置の内部状態の確定
を簡単な回路で、しかもホスト装置に負担を掛けずに行
うことができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のパーソナルコンピュー
タシステムの機能構成図である。
【図２】第１実施例のリセット回路の詳細回路図であ
る。
【図３】第１実施例のパーソナルコンピュータシステム
の動作波形図である。
【図４】第２実施例のパーソナルコンピュータシステム
の機能構成図である。
【図５】第２実施例のセレクト回路の機能構成図であ
る。
【図６】第２実施例の５．０Ｖ用インタフェース回路
と、３．３Ｖ用インタフェース回路の機能構成図であ
る。
【図７】第２実施例の５．０Ｖ用クロックジェネレーシ
ョン回路と、３．３Ｖ用クロックジェネレーション回路
の機能構成図である。
【図８】第２実施例のパーソナルコンピュータシステム
の動作波形図である。
【符号の説明】
１…Ｉ／Ｏカード、２…パーソナルコンピュータ、３…
ホストインタフェース回路、４…インタフェース／コン
トロール回路、５…マイクロコンピュータ、６…フラッ
シュメモリ、７…電源電圧信号、８…電圧検知回路、９
…電圧検知情報信号、１０…リセット回路、１１…リセ
ット信号。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ホスト装置から信号を与えられる接続対
    象装置の内部状態を確定するための内部状態確定装置で
    あって、 ホスト装置からの電力供給信号の変化を検知する検知手
    段と、 この検知によって電力供給信号の変化に応じて接続対象
    装置の内部状態を所定状態に確定させる内部状態確定手
    段とを備えたことを特徴とする内部状態確定装置。
  2. 【請求項２】 ホスト装置から信号を与えられる接続対
    象装置の内部状態を確定するための内部状態確定装置で
    あって、 ホスト装置からの電力供給信号を検知する検知手段と、 ホスト装置とのインタフェースを行う接続対象装置のイ
    ンタフェース手段、又は接続対象装置のクロック発生手
    段と、 検知した電力供給信号の値によって、所定インタフェー
    ス動作、又は所定クロック発生動作を行わせ、内部状態
    を確定する内部状態確定手段とを備えたことを特徴とす
    る内部状態確定装置。
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