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DE69737433T2 - Lückenfüllungs- und Planarisierungsverfahren für flache Grabenisolation - Google Patents

Lückenfüllungs- und Planarisierungsverfahren für flache Grabenisolation Download PDF

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DE69737433T2
DE69737433T2 DE69737433T DE69737433T DE69737433T2 DE 69737433 T2 DE69737433 T2 DE 69737433T2 DE 69737433 T DE69737433 T DE 69737433T DE 69737433 T DE69737433 T DE 69737433T DE 69737433 T2 DE69737433 T2 DE 69737433T2
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insulating layer
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DE69737433T
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Peter Croton on Hudson Weigand
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Original Assignee
Qimonda AG
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Publication date
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Description

  • Gebiet der Erfindung
  • Das Gebiet der vorliegenden Erfindung bezieht sich allgemein auf Verbesserungen bei Halbleiterherstellungsprozessen und insbesondere auf einen Prozess zum Füllen von Isolationsbereichen mit flachem Graben ohne Lücken und die Verwendung eines Planarisierungsschemas, das den chemischen mechanischen Polierprozess vereinfacht.
  • Hintergrund der Erfindung
  • Da die Größe von integrierten Schaltungen reduziert wird, müssen die Komponenten, die die Schaltungen bilden, näher zueinander positioniert werden, um gemäß dem beschränkten Raum zu sein, der auf einem typischen Chip verfügbar ist. Da eine gegenwärtige Forschung auf eine größere Dichte von aktiven Komponenten pro Einheitsbereich eines Halbleitersubstrats gerichtet ist, wird eine effektive Isolation zwischen Schaltungen immer wichtiger. Eine herkömmliche Isolation von Schaltungskomponenten in einer modernen Technologie für integrierte Schaltungen nimmt die Form von flachen Gräben an, die in das Halbleitersubstrat geätzt werden und mit einem Isoliermaterial, wie beispielsweise Siliziumdioxid, gefüllt werden. Diese Bereiche werden im Stand der Technik allgemein als Isolationsbereiche mit flachem Graben (STI-Bereiche) bezeichnet. STIs dienen zum Isolieren der aktiven Bereiche der integrierten Schaltung und deshalb, weil die aktiven Bereiche einer gegebenen integrierten Schaltung von virtuell irgendeiner Größe sein können, variieren die STI-Bereiche typischerweise bezüglich der Dimensionen stark.
  • Aufgrund der komplexen Topografie moderner integrierter Schaltungen wird oft einem Problem beim Erreichen einer einheitlichen Oxidfüllung begegnet, und zwar insbesondere dann, wenn die flachen Gräben von stark variierenden Breiten verwendet werden. Um dieses Problem anzusprechen, ist eine Anzahl von Verfahren zum Füllen von STIs mit Isoliermaterialien und zum Planarisieren der resultierenden Strukturen, um eine einheitliche planare Topografie zu erhalten, entwickelt worden. STI-Füllverfahren enthalten eine chemische Dampfablagerung (CVD) und eine plasmaverstärkte chemische Dampfablagerung (PECVD), welche einen Vorteil aus der Tatsache ziehen, dass ein Material als Dampf zu einer Oberfläche transportiert und darauf abgelagert werden kann. Zusätzlich sind Sputtertechniken oder thermische Techniken, die Oxidschichten direkt in den Gräben aufwachsen (wie beispielsweise die Prozedur einer lokalen Oxidation von Silizium [LOGOS]), auch zum Füllen von STI-Bereichen nützlich. Planarisierungsschemen, wie beispielsweise Schutzschichtrückätz-(REB-)Prozesse, Verfahren eines reaktiven Ionenätzens (RIE) und Prozeduren eines chemischen mechanischen Polierens (CMP), werden allein oder in Kombination verwendet, um die Oberfläche des Halbleitersubstrats zu planarisieren.
  • Obwohl alle der oben angegebenen STI-Füllverfahren erfolgreich zum Füllen von sowohl schmalen als auch breiten Gräben in Halbleitersubstraten verwendet worden sind, sind im Isoliermaterial von STI-Bereichen aufgrund nicht perfekter Füllzustände Lücken bzw. Leerstellen beobachtet worden. Somit existiert eine Notwendigkeit für eine lückenlose Oxidfülltechnik für STI-Bereiche in modernen Verarbeitungsschemen für integrierte Schaltungen.
  • Zusätzlich zu der Notwendigkeit für einen lückenlosen Oxidgrabenfüllprozess existiert ein weiteres Problem bei einer modernen Verarbeitung für integrierte Schaltungen, die die Planarisierung der resultierenden Strukturen enthält. Eine Topografie einer stark planarisierten Oberfläche ist deshalb erwünscht, weil sie die Ablagerung von zusätzlichen integrierten Schaltungskomponenten zulässt und eine größere Vorrichtungsdichte erlaubt. Ausgeklügelte Planarisierungsprozeduren sind bei einer modernen Konstruktion bzw. Herstellung von integrierten Schaltungen oft erforderlich, und zwar insbesondere bei der Ausbildung von Vorrichtungen mit relativ breiten Gräben. Dies ist aufgrund der Tatsache so, dass Filmmaterial, das durch herkömmliche CVD-Prozesse abgelagert ist, typischerweise Vertiefungen konform bedeckt, um dadurch die nicht planare Struktur der Vertiefung zu kopieren. Dies wird während der Planarisierung von breiten STIs aufgrund der Erosion von Oxid ein Problem, welche bei diesen Strukturen am meisten verstärkt wird.
  • Um dieses Problem besser darzustellen, zeigen die 1A–1C Teilabschnitte einer Struktur von integrierten Schaltungen nach dem Stand der Technik, wobei herkömmliche Oxidablagerungs- und Planarisierungsschemen verwendet worden sind. Die integrierte Schaltungsstruktur 10, die in 1A gezeigt ist, weist ein Halbleitersubstrat 12 auf, welches vorzugsweise ein Siliziumwafer ist, der eine Vielzahl von aktiven und nicht aktiven Komponenten (nicht gezeigt) haben kann, die darauf abgelagert sind. Die integrierte Schaltungsstruktur 10 hat sowohl schmale 14 als auch breite 16 STI-Bereiche entsprechend den stark variierenden aktiven und nicht aktiven Bereichen, die typischerweise in einer solchen Schaltung vorhanden sind. Das Substrat 10 hat weiterhin eine isolierende Oxidschicht 18, die über seiner gesamten Oberfläche abgelagert ist. Typischerweise ist diese Oxidschicht durch herkömmliche thermische CVD-Oxidationstechniken abgelagert. Solche Techniken enthalten LPTEOS und O3/TEOS. Ein herkömmlicher thermischer CVD- Oxidationsprozess erzeugt keine Oxidschicht mit einheitlicher Dicke. Stattdessen stimmt die Oxidschicht allgemein mit der Topografie des Substrats überein (d.h. sie hat Täler in Bereichen entsprechend Gräben im Substrat und Berge entsprechend irgendwelchen Oberflächenstrukturen, die auf der Oberfläche des Substrats vorhanden sind). Eine durch eine herkömmliche thermische CVD-Oxidation abgelagerte Oxidschicht 18 ist zum Ausbilden von Lücken (nicht gezeigt) in den schmalen STI-Bereichen 14 und 16 bekannt gewesen.
  • Nimmt man noch Bezug auf 1A, ist eine Fotolackmusterschicht 20 auf der Oxidschicht 18 abgelagert. Der Zweck dieser Fotolackschicht 20 besteht im Definieren einer global und lokal planaren Oberfläche (nachdem sie mit dualen oder mehrfachen Schichten von Planarisierungsmaterial beschicht ist, z.B. von Fotolack), so dass in einem darauf folgenden Ätzprozess diese planare Topografie in die Oxidtopografie transferiert wird.
  • Nimmt man nun Bezug auf 1B, ist dort die integrierte Schaltungsstruktur 10 der 1A gezeigt, nachdem ein herkömmlicher Rückätzprozess durchgeführt worden ist. Die Fotolackschicht ist auch entfernt worden und ist in dieser Figur nicht gezeigt. Dieser Rückätzprozess entfernt Teile der Oxidschicht 18, was eine im Wesentlichen planare Oberfläche 22 über den schmalen STIs 14 lässt, aber eine ungleichmäßige und nicht planare Topografie 24 über den breiten STI 16.
  • 1C zeigt die integrierte Schaltungsstruktur 10 der 1B, nachdem ein herkömmlicher CMP-Schritt durchgeführt worden ist. Der CMP-Schritt verwendet typischerweise eine Siliziumnitridschicht (die auf der Oberfläche des Siliziumsubstrats vorhanden ist, aber nicht gezeigt ist) als Ätzstoppschicht. Der CMP-Schritt entfernt selektiv nur die Oxidschicht 18, was das Substrat 10 unbeschädigt lässt. Ein Problem bei gegenwärtigen Ätz- und Poliertechniken ist jedoch die Schwierigkeit beim Steuern der Ätzrate. Es ist beispielsweise bekannt gewesen, dass lange CMP-Schritte eine Oxiderosion verursachen und zwar insbesondere im breitesten der STIs. Wie es in 1C gesehen werden kann, erlegt während einer STI-Planarisierung unter Verwendung eines langen CMP-Planarisierungsschritts die Erosion von Oxid, insbesondere in dem breiten STI 16, ein größeres Problem auf. Die Oberfläche der Oxidschicht 18 ist nicht planar, taucht unter die Oberfläche 26 des Halbleitersubstrats 12 und resultiert in einer ungleichmäßigen Topografie. Dieses Phänomen wird insbesondere beim Zentrum 28 der Oxidschicht 18 im breiten STI 16 verstärkt.
  • Versuche zum Lösen des Problems zum Bereitstellen einer stark planarisierten integrierten Schaltungsstruktur, nachdem oxidgefüllte STI-Bereiche im Substrat ausgebildet sind, haben in einer Anzahl von Planarisierungsschemen resultiert, von denen einige ziemlich aufwändige Verarbeitungsschritte erfordern. Ein solches Verfahren ist im US-Pat. Nr. 5,453,639 mit dem Titel "PLANARIZED SEMICONDUCTOR STRUCTURE USING SUBMINIMUM FEATURES", welches für J.E. Cronin et al. erteilt wurde und für International Business Machines Corporation zessioniert ist, beschrieben. Das darin gezeigte Planarisierungsschema enthält ein Erzeugen einer Reihe von subminimalen (d.h. 50 bis 500 Dicken) Siliziumkontakthöckern, die sich von der Basis eines breiten Grabens vertikal nach oben erstrecken, und ein darauf folgendes Oxidieren der Kontakthöcker. Wenn das Substrat mit einem CVD-Oxid bedeckt ist, verhindern die Kontakthöcker die Ausbildung einer einzigen tiefen Vertiefung über dem Graben. Stattdessen wird eine Reihe von relativ flachen Vertiefungen (die zwischen den Siliziumkontakthöckern positioniert sind) ausgebildet, wobei die Tiefen signifikant geringer sind, wenn die Siliziumkontakthöcker nicht vorgesehen worden sind. Die resultierende Oberfläche ist daher einfacher zu planarisieren.
  • Andere weniger ausgeklügelte Verarbeitungsschemen sind vorgeschlagen worden, um die Anzahl von Verarbeitungsschritten bei der Herstellung einer Topografie einer planaren Oberfläche in modernen integrierten Schaltungen zu minimieren. Diese Verfahren enthalten typischerweise die Ablagerung von zusätzlichen Ätzstopp- oder Planarisierungsschichten zu dem Schema für eine Verarbeitung einer integrierten Schaltung, um die Effekte der Rückätzprozesse zu reduzieren. Ein solches Verfahren ist im US-Pat. Nr. 5,494,857 mit dem Titel CHEMICAL MECHANICAL PLANARIZATION OF SHALLOW TRENCHES IN SEMICONDUCTOR SUBSTRATES, erteilt für S.S. Cooperman et al. und zessioniert für Digital Equipment Corporation, beschrieben. Der Prozessablauf gemäß diesem Patent enthält die Ablagerung einer Schicht aus Siliziumnitrid über dem STI-enthaltenden Halbleitersubstrat, gefolgt durch die Ablagerung einer konformen Beschichtung von Oxid, einer dünnen Schicht von Ätzstoppsilizium und einer zweiten Schicht von Oxid. Die zweite Schicht von Oxid wird mit einer Füllmaske gemustert und zu der Silizium-Ätzstoppschicht geätzt. Dann werden CMP-Techniken angewendet, um das übrige Oxid zurück zu der Siliziumnitridschicht zu polieren. Ein ähnliches Schema ist im US-Pat. Nr. 4,962,064 mit dem Titel METHOD OF PLANARIZATION OF TOPOLOGIES IN INTEGRATED CIRCUITS STRUCTURES, erteilt für J.D. Haskell et al. und zessioniert für Advanced Micro Devices, Inc., vorgeschlagen.
  • Die Verwendung von zusätzlichen Ätzstoppschichten hat auf vorteilhafte Weise die Produktion von integrierten Schaltungsstrukturen mit stark planarisierten Oberflächentopografien ermöglicht. Jedoch wird dieser Vorteil auf Kosten von etwas erreicht. Die zusätzlichen Ätzstoppschichten erfordern zusätzliche Verarbeitungsschritte zum Ausbilden, was somit invariabel die Effizienz reduziert, während sie sich zu den Gesamtkosten der Produktion einer integrierten Schaltung addieren.
  • Chatterjee A. et al.: "A Shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology, Digest of Technical Papers (IEEE Cat. No. 96CH35944) Seiten 156–157 offenbart eine Herstellung von einer Isolation mit flachem Graben unter Verwendung eines Plasma-CVD-Oxids hoher Dichte (HDP).
  • JP05335291 offenbart eine Herstellung von Halbleitervorrichtungen, wobei das Isoliermaterial durch eine Vorspannungs-ECR-CVD-Technik ausgebildet ist.
  • US 5,187,119 A offenbart eine Maskenvorspannung zum Steuern der Ausdehnung eines Schutzschichtmaterials.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, einen verbesserten Verarbeitungsablauf zur Verfügung zu stellen, der die STI-Gräben ohne Lücken füllt und der ein Planarisierungsschema verwendet, das keine komplexen Verarbeitungsschritte oder die Hinzufügung von Ätzstoppschichten erfordert.
  • Zusammenfassung der Erfindung
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen von Vorrichtungen zur Verfügung gestellt, wie es im Anspruch 1 angegeben ist.
  • Kurze Beschreibung der Zeichnungen
  • Um die vorliegende Erfindung besser zu verstehen, sollte auf die folgende detaillierte Beschreibung und die entsprechenden Zeichnungen Bezug genommen werden, wobei:
  • 1A Isolationsstrukturen mit flachem Graben mit variierender Breite in einem Teilabschnitt einer typischen integrierten Schaltungsstruktur zeigt, die durch einen thermischen CVD-Prozess mit Oxid gefüllt worden sind;
  • 1B die integrierte Schaltung der 1A zeigt, nachdem ein Rückätzprozess, der Teile der Oxidschicht entfernt, durchgeführt worden ist;
  • 1C die integrierte Schaltung der 1B nach einem herkömmlichen CMP-Schritt zeigt;
  • 2A–2B Querschnittsansichten zeigen, die einen Teilabschnitt einer integrierten Schaltungsstruktur in verschiedenen Stufen einer Herstellung gemäß einem bevorzugten Ausführungsbeispiel des erfinderischen Verfahrens darstellen;
  • 3A–3B SEM-Fotografien zeigen, die HDP-CVD-Oxidgefüllte STI-Bereiche einer integrierten Schaltungsstruktur zeigen, die gemäß dem erfinderischen Verfahren hergestellt ist; und
  • 4A–4D Querschnittsansichten zeigen, die einen Teilabschnitt einer integrierten Schaltungsstruktur in verschiedenen Stufen einer Herstellung gemäß einem bevorzugten Ausführungsbeispiel des erfinderischen Verfahrens darstellen.
  • Detaillierte Beschreibung der Erfindung
  • Die vorliegende Erfindung stellt ein verbessertes Verfahren zum Füllen der STI-Bereiche einer integrierten Schaltungsstruktur mit einer im Wesentlichen lückenlosen Oxidschicht zur Verfügung, und ein Planarisierungsschema, das den CMP-Schritt verkürzt, um eine Oxiderosion zu reduzieren. Es sollte beachtet werden, dass die Prozessschritte und die Strukturen, die hierin beschrieben sind, nicht notwendigerweise einen vollständigen Prozessablauf zum Herstellen integrierter Schaltungen bilden. Es wird vorausgesetzt, dass die vorliegende Erfindung in Verbindung mit Herstellungstechniken für integrierte Schaltungen ausgeführt werden kann, die gegenwärtig im Stand der Technik verwendet werden. Als solches sind nur die Prozessschritte enthalten, die für ein Verstehen der vorliegenden Erfindung nötig sind.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung wird hierin beginnend mit einer teilweise vollständigen integrierten Schaltungsstruktur 30, wie sie in 2A gezeigt ist, beschrieben. Die Struktur 30 ist auf einem Substrat 40 ausgebildet, das beispielsweise ein Halbleitermaterial, wie beispielsweise Silizium, aufweist. Das Substrat kann selbst Schichten einer Struktur aufweisen, die übereinander gestapelt sind. Zu Zwecken einer Diskussion werden solche Strukturen hierin allgemein als Substrat bezeichnet. Aktive 50 und 51 und nicht aktive 48 Bereiche sind auf der Oberfläche unter Verwendung von beispielsweise einer Fotolackmaske (nicht gezeigt) oder einer äquivalenten Fotolithografietechnik definiert. Im Allgemeinen sind Vorrichtungen in oder auf den aktiven Bereichen ausgebildet. Flache Gräben 44 und 46 sind in den nicht aktiven Bereichen ausgebildet, um die Vorrichtungen zu isolieren. Die flachen Gräben sind durch beispielsweise ein Ätzen oder ein Entfernen eines Teilabschnitts des Substrats von der Oberfläche ausgebildet. Fotolackmaskierungstechniken und Verfahren zum Ätzen von Gräben in Halbleitersubstraten sind im Stand der Technik wohlbekannt und werden nicht weiter diskutiert werden.
  • Typischerweise bedeckt eine Fotolackmaske die aktiven Bereiche 50 und 51 der integrierten Schaltungsstruktur 30, was verhindert, dass sie geätzt werden, während gleichzeitig zugelassen wird, dass Gräben 44 und 46 in den nicht aktiven Bereichen 48 der integrierten Schaltung 30 geätzt werden. In einer integrierten Schaltungsstruktur variieren die aktiven Komponenten allgemein bezüglich der Größe. Folglich variiert auch die Größe der aktiven Bereiche. Wie es gezeigt ist, sind die aktiven Bereiche 51 von der schmalen Verschiedenheit und sind die aktiven Bereiche 50 von der breiteren Verschiedenheit. Ebenso können die flachen Gräben aufgrund der Verschiedenheit bezüglich der Größe der aktiven Bereiche von der relativ schmalen Verschiedenheit 44 oder von der breiteren Verschiedenheit 46 sein. Die tatsächliche Größe der aktiven Bereiche und der flachen Gräben ist nicht entscheidend. Da es erwünscht ist, integrierte Schaltungsstrukturen mit einer hohen Komponentendichte herzustellen, entspricht die schmale Verschiedenheit typischerweise etwa der minimalen Merkmalsgröße oder der Grundregel, während die breitere Verschiedenheit entsprechend etwas größer als die minimale Merkmalsgröße ist. Die Oberflächengeometrie des Substrats 40 enthält somit aktive Bereiche 50 und 51 von nahezu konstanter Höhe, die durch Gräben 44 und 46 von variierenden Breiten getrennt sind.
  • Allgemein besteht dann, wenn flache Gräben, wie beispielsweise 44 und 46, in einem Halbleiterwafer ausgebildet werden, die Aufgabe im Füllen der Gräben mit einem dielektrischen Material und weiterhin im Erhalten eines flachen oder planaren Substrats mit flachen Gräben. Das dielektrische Material ist Siliziumoxid. 2B zeigt einen Oxidschicht 52, die über der Oberfläche des Substrats ausgebildet ist, welche somit die flachen Gräben mit einem dielektrischen Material füllt. Eine Ausbildung der Oxidschicht wird durch eine plasmaverstärkte chemische Dampfablagerung (PECVD) unter Verwendung einer Plasmaquelle hoher Dichte (HDP-CVD) erreicht. Solche HDP-CVD-Techniken verwenden beispielsweise die Verwendung einer induktiv gekoppelten Plasmaquelle. HDP-CVD-Techniken sind in Francombe, Physics of Thin Film, Academic Press (1994) beschrieben.
  • Die Verwendung von HDP-CVD-Techniken füllen auf vorteilhafte Weise die flachen Gräben im Wesentlichen ohne irgendwelche Lücken. Wie es zuvor diskutiert ist, erzeugen herkömmliche Fülltechniken von flachen Gräben, die thermische Oxidations- und CVD-Techiken enthalten, Lücken in den flachen Gräben. Somit reduzieren oder eliminieren HDP-CVD-Techniken die Ausbildung von Lücken in den flachen Gräben, welche normalerweise zu herkömmlichen Grabenfülltechniken gehören. Elektronenzyklotron- und helikonwellenerregte Plasmatechniken sind auch nützlich zum Ablagern der Oxidschicht. Solche Techniken sind auch in Francombe, Physics of Thin Film, Academic Press (1994) beschrieben.
  • Nimmt man noch Bezug auf 2B, kann es gesehen werden, dass die HDP-CVD-Oxidschicht 52 die Oberfläche des Halbleitersubstrats 40 vollständig bedeckt. Die HDP-CVD-Oxidschicht 52 hat eine Dicke, die ausreichend ist, um die flachen Gräben 44 und 46 vollständig zu füllen. Das Füllen der flachen Gräben beschichtet auch die Oberfläche des Substrats. wie es in 2B gesehen werden kann, stellen die HDP-CVD-Techniken eine eindeutige Füllform in der Anordnung zur Verfügung. Über den aktiven Bereichen 50 und 51 steht das HDP-CVD-Oxid winkelmäßig von den flachen Gräben vor, was im Wesentlichen schräge Ränder 55 und 56 ausbildet, wenn die Oxidschicht die Oberfläche des Substrats beschichtet.
  • Illustrativ bilden die sich neigenden bzw. schrägen Ränder kleine Oxiddreiecke 54 über den schmalen aktiven Bereichen 51 aus. Die Oxidschicht 52 über den breiten aktiven Bereichen 50 weist im Wesentlichen komplementäre schräge Ränder 55 und 56 zu einem planaren zentralen Teilabschnitt 58 auf. Obwohl die komplementären Ränder 55 und 56 über den breiten aktiven Bereichen 50 sich nicht vereinigen, um ein Dreieck auszubilden, ist die Oxidschicht bei diesen Bereichen nichtsdestoweniger bezüglich der Form dreieckförmig.
  • Die eindeutigen dreieckförmigen Formen 54 und 57 sind aufgrund des Sputterns vor Ort, welches während des HDP-CVD-Prozesses erfolgt. Solche Dreiecksformen werden in Oxidschichten nicht beobachtet, die durch herkömmliche thermische oder CVD-Techniken ausgebildet sind. Die Abwesenheit der Dreiecksformen ist aufgrund der Konformität der herkömmlichen Ablagerungsprozesse, welche in einer Topografie mit Tälern und Hügeln resultiert (wie es zuvor unter Bezugnahme auf die 1A–1C beschrieben ist).
  • Man soll sich jedoch merken, dass die Ausbildung von Dreiecken 54 nicht entscheidend ist und zu Darstellungszwecken gezeigt ist. Ob die Oxidschicht Dreiecke über den aktiven Bereichen ausbildet, d.h. die Vereinigung der zwei komplementären schrägen Ränder 55 und 56, hängt von der Breite der aktiven Bereiche und der Dicke der Oxidschicht ab. Beispielsweise können einige schmale aktive Bereiche nicht schmal genug für die komplementären Ränder sein, um sich zu vereinigen. Als solches würde eine Form der Oxidschicht eine Dreiecksform gleich derjenigen sein, die über den breiten aktiven Bereichen lokalisiert ist, außer bei einem schmaleren planaren zentralen Teilabschnitt.
  • Die 3A–3B sind SEM-Fotografien eines Teilabschnitts der integrierten Schaltungsstruktur 30 der vorliegenden Erfindung. Die Fotografien zeigen STI-Strukturen, die mit HDP-CVD-Oxid 52 gefüllt worden sind, das durch eine induktiv gekoppelte Plasmaquelle (wie sie oben beschrieben ist) abgelagert worden ist. 3A konzentriert sich auf einen einzigen STI vom schmalen Typ, während 3B eine Anordnung von solchen STIs zeigt. Man sollte Notiz von der exzellenten Lückenfüllung der HDP-CVD-Oxidschicht 52 und den kleinen Dreiecken 54 links über den kleinen aktiven Bereichen 50 auf dem Substrat 40 nehmen. Das Substrat 40 und schmale Gräben 44 sind auch deutlich in den Fotografien sichtbar.
  • Die Oxidschicht wird dann planarisiert, um die aktiven Bereiche freizulegen. Die dreieckförmigen Oxidbereiche über den STIs lassen zu, dass der CMP-Schritt im Planarisierungsschema verkürzt wird. Der Zweck des CMP-Schritts besteht im Polieren der Oberfläche des Substrats um 1) die Oxidschicht zu entfernen, um die aktiven Bereiche freizulegen, und 2) um eine einheitliche planare Topografie zu erhalten. Ein Verkürzen des Polierschritts reduziert eine Oxiderosion in den STI-Gräben, um dadurch eine Ungleichmäßigkeit in der Oberfläche zu vermeiden, die durch herkömmliche Planarisierungsschemen verursacht wird. In einigen Fällen reduziert ein Verkürzen des CMP-Schritts auch eine Erosion der schmalen aktiven Bereiche, die bei einem ausgedehnten CMP-Schritt auftreten kann. Wie es aus der nachfolgenden Diskussion offensichtlich werden wird, ermöglicht die Verwendung von HDP-CVD-Oxid als STI-Füllung auf vorteilhafte Weise, dass die Höhe des Oxids im STI im Wesentlichen durch den Ablagerungsprozess und nicht durch die CMP-Entfernung bestimmt wird.
  • Die Dauer des CMP-Schritts hängt von der Zeit ab, die zum Entfernen des Oxids benötigt wird, um den aktiven Bereich freizulegen. Nimmt man wieder Bezug auf 2B ist es deutlich, dass das Ausmaß des Oxids über den breiten aktiven Bereichen 50 größer als dasjenige über den schmalen aktiven Bereichen 51 ist. Als solches basiert die Dauer des CMP- Schritts typischerweise auf der Zeit, die es dauert, die breiten aktiven Bereiche freizulegen. Jedoch ist, wie es zuvor diskutiert ist, die Zeit, die für den herkömmlichen CMP-Schritt zum Freilegen der breiten aktiven Bereiche erforderlich ist, allgemein zu lang, und eine exzessive Oxidkorrosion in den breiten STI tritt auf. Ebenso kann der CMP-Schritt die schmalen aktiven Bereiche überpolieren, was eine Erosion darin verursacht. Als Ergebnis wird eine nicht planare Topografie hergestellt.
  • Gemäß der Erfindung wird der CMP-Schritt verkürzt, um eine exzessive Korrosion der STIs und der schmalen aktiven Bereiche zu vermeiden. Bei einem Ausführungsbeispiel wird ein Verkürzen des CMP-Schritts durch selektives Entfernen von Teilabschnitten des Oxids von den dreieckförmigen Oxidbereichen über den aktiven Bereichen erreicht. Durch Reduzieren der Menge an Oxid, die zum Entfernen nötig ist, um die aktiven Bereiche freizulegen, wird der entsprechende CMP-Schritt verkürzt. Typischerweise ist die Menge an Oxid, die von den aktiven Bereichen entfernt wird, ausreichend, um den CMP-Schritt effektiv zu verkürzen, um die aktiven Bereiche ohne eine exzessive Oxidkorrosion freizulegen, die in dem STIs auftritt, was somit in einer im Wesentlichen planaren Oberfläche resultiert.
  • Typischerweise ist die Zeit, die zum Entfernen der Menge an Oxid in Dreiecken 54 über den schmalen aktiven Bereichen 51 nötig ist, ausreichend kurz, um in einer im Wesentlichen planaren Oberfläche in den STIs zu resultieren. Als solches sollte die Menge an Oxid, die über den breiten aktiven Bereichen 50 bleibt, die Menge in den Dreiecken 54 nicht übersteigen. Wenn ein Teilabschnitt eines Zentrums des Oxidbereichs 52 entfernt wird, dann sollte jeder der übrigen Seitenteilabschnitte etwa die Menge an Oxid im Dreieck 54 nicht übersteigen.
  • Die 4A–4C zeigen die Entfernung des Teilabschnitts der Oxidschicht von den aktiven Bereichen der integrierten Vorrichtungsstruktur 30. Teilabschnitte der HDP-CVD-Oxidschicht 52 werden entfernt, um die aktiven Bereiche 50 und 51 freizulegen. Wie es in 4A gezeigt ist, ist eine Fotolackschicht 60 ausgebildet und über der HDP-CVD-Oxidschicht 52 gemustert, um die aktiven Bereiche freizulegen. Bei einem Ausführungsbeispiel wird eine inverse aktive Bereichsmaske (nicht gezeigt) zum Ausbilden und Mustern der HDP-CVD-Oxidschicht verwendet. Eine solche Maske ist die negative Maske der Maske, die zum Ausbilden der aktiven Bereiche verwendet wird. Techniken zum Vorspannen der inversen Maske sind im Stand der Technik wohlbekannt. Typischerweise gibt es Überlagerungsungenauigkeiten, die zu dem Lithografieprozess gehören. Zum Kompensieren der Überlagerungsungenauigkeiten wird die inverse Maske vorgespannt. Das Ausmaß zum Vorspannen ist ausreichend, um die Ränder des Fotolacks auf die schrägen Ränder 55 und 56 der HDP-CVD-Oxidschicht effektiv zu verschieben. Die maximale Vorspannung, die zulässig ist, hängt von der Leistungsfähigkeit des CMP-Schritts ab.
  • Typischerweise liegt die Vorspannung zwischen etwa einem Ausmaß, das ausreichend zum effektiven Verschieben der Ränder des Fotolacks auf die schrägen Ränder ist, bis zu etwa einem Ausmaß, das den Polierschritt effektiv verkürzt, um die aktiven Bereiche mit einer im Wesentlichen planaren Oberfläche freizulegen. Bei einem Ausführungsbeispiel ist das Ausmaß an Vorspannung ausreichend, um die Ränder des Fotolacks auf die schrägen Ränder 55 und 56 zu verschieben, bis zu etwa einem Ausmaß, das die schrägen Ränder der Oxidschicht bedeckt. Durch Bedecken der schrägen Ränder würden die Dreiecke 54 mit Fotolack bedeckt werden (nicht gezeigt). Als Ergebnis würden nur Teilabschnitte der Oxidschicht über den breiten aktiven Bereichen 50 entfernt werden. Vorzugsweise ist das Ausmaß an Vorspannung ausreichend, um die Maske effektiv zu verschieben, um zwischen etwa 5–95% der schrägen Ränder der Oxidschicht zu bedecken. Bevorzugter ist das Ausmaß an Vorspannung ausreichend, um die Maske effektiv zu verschieben, um zwischen etwa 10–90% der schrägen Ränder der Oxidschicht zu bedecken. Noch bevorzugter ist das Ausmaß an Vorspannung ausreichend, um die Maske zu verschieben, um zwischen etwa 25–85% der schrägen Ränder der Oxidschicht effektiv zu bedecken. Am bevorzugtesten ist das Ausmaß an Vorspannung ausreichend, um die Maske zu verschieben, um effektiv zwischen etwa 20–80% der schrägen Ränder der Oxidschicht zu bedecken.
  • Da Überlagerungen nicht entscheidend für diesen Lithografieschritt in Vorrichtungen mit Strukturen mit Grundregeln von 0,25 μm sind, kann auch eine Lithografietechnik mit mittlerem Ultraviolett (MUV) verwendet werden. Die Verwendung der inversen vorgespannten Bereichsmaske eliminiert auf vorteilhafte weise die Notwendigkeit zum zufälligen Erzeugen einer neuen Maske, um die aktiven Bereiche freizulegen. Die Bereiche der Oxidschicht 52, die durch einen Fotolack nicht geschützt sind, werden dann unter Verwendung einer geeigneten Ätztechnik (wie beispielsweise RIE) geätzt. Der RIE-Ätzschritt ist oxidselektiv. Durch Verwenden von oxidselektivem RIE wirken das Siliziumsubstrat und die Schutzschicht als Ätzstoppschichten. Somit entfernt RIE nur die HDP-CVD-Oxidschicht 52, was die Halbleitersubstratoberfläche über diesen Bereichen freilegt, die nicht durch die Fotolackschicht 60 bedeckt sind.
  • Wie es in 4B gezeigt ist, resultiert der RIE-Ätzprozess in der Entfernung von Teilabschnitten der HDP-CVD-Oxidschicht 52, die über den aktiven Bereichen liegen. Es kann auch gesehen werden, dass keilförmige Teilabschnitte 62 der HDP-CVD-Oxidschicht 52 auf den Oberflächen der Ränder der aktiven Bereiche nach dem RIE-Ätzschritt zurückgelassen sind. Diese keilförmigen Teilabschnitte 62 werden in einem darauf folgenden CMP-Schritt entfernt.
  • Nimmt man nun Bezug auf 4C, sind die nächsten Schritte in dem Planarisierungsschema für eine integrierte Schaltung gezeigt. Die oben beschriebene Fotolackmaske ist unter Verwendung eines Veraschungs- oder eines ähnlichen Prozesses entfernt worden. Diese Prozesse sind Fachleuten auf dem Gebiet vertraut und werden hier nicht weiter diskutiert werden. Der Veraschungsprozess entfernt nur die Fotolackmaskierungsschicht, was die keilförmigen 62 HDP-CVD-Oxid-Teilabschnitte auf der Oberfläche des Halbleitersubstrats 40 zurücklässt. Die resultierende Struktur wird dann einem schließlichen CMP-Schritt ausgesetzt, der das Gesamte der übrigen HDP-CVD-Oxidstrukturen 62 entfernt, was eine sehr stark planarisierte Topografie zu dem Halbleitersubstrat 40 zurücklässt. Aufgrund der Schritte, die bei der oben beschriebenen Technik in Bezug auf die kleine Größe der HDP-CVD-Oxidstrukturen vorgenommen sind, kann dieser besondere CMP-Schritt kurz gehalten werden, um dadurch die Oxiderosion in den STIs-Gräben zu minimieren, und zwar insbesondere in den breiten STIs-Gräben.
  • Nimmt man nun Bezug auf 4D, ist das schließliche planarisierte Halbleitersubstrat der integrierten Schaltungsstruktur gezeigt. Wie es aus der Figur abgeleitet werden kann, ist die oberste Oberfläche 70 des Halbleitersubstrats 40 der integrierten Schaltung 30 in Bezug auf die oberste Oberfläche der Isolationsgräben 72 mit HDP-CVD-oxidgefülltem flachem Graben im Wesentlichen planar. Da der CMP-Schritt kurz gehalten wird, ist es der HDP-CVD-Oxidablagerungsprozess, der die Höhe des Oxids in den STIs bestimmt, und nicht der CMP-Entfernungsschritt. Dies ist dann vorteilhaft, wenn es mit Prozessen nach dem Stand der Technik verglichen wird, da es das Problem eines Überpolierens aufgrund ausgedehnter CMP-Zeiten vermeidet, was in der übermäßigen Erosion von Oxid von den STIs resultiert. Nachdem die integrierte Schaltungsstruktur 30 der vorliegenden Erfindung mit einer stark planarisierten Oberflächenstruktur zur Verfügung gestellt worden ist, die STI-Bereiche enthält, die eine Vorrichtungsisolation zulassen, kann sie dann gemäß bekannter Technologie für integrierte Schaltungen weiter bearbeitet werden.
  • Es sollte nun offensichtlich sein, dass die vorliegende Erfindung im wesentlichen viele der Probleme überwindet, die zu Lückenfüllungs- und Planarisierungsschemen in Herstellungsprozessen von integrierten Schaltungen nach dem Stand der Technik gehören. Die durch eine induktiv gekoppelte Plasmaquelle abgelagerte HDP-CVD-Oxidschicht stellt eine isolierende Oxidschicht in den STI-Bereichen des Substrats zur Verfügung. Die Isolierschicht füllt diese Bereiche ohne Lücken, während sie gleichzeitig dreieckförmige Oberflächenstrukturen ausbildet. Teilabschnitte der Dreiecksstrukturen werden dann entfernt, um den darauf folgenden CMP-Prozess zu verkürzen. Darüber hinaus werden deshalb, weil der CMP-Schritt reduziert werden kann, die Probleme, die zu einer Oxiderosion nach dem Stand der Technik gehören, im Wesentlichen vermieden.

Claims (7)

  1. Verfahren zum Herstellen von Vorrichtungen mit dem Schritt zum Ausbilden einer Isolation zwischen Vorrichtungsstrukturen (30), die auf einem Substrat (40) hergestellt sind, welches Verfahren Folgendes aufweist: Definieren aktiver (50, 51) und nicht aktiver Bereiche (48) auf einer Oberfläche des Substrats (40), wobei die aktiven Bereiche (50, 51) aktive Bereiche (50, 51) von variierender Breite aufweisen; Ausbilden von Isolationsgräben (44, 46) von variierenden Breiten in den nicht aktiven Bereichen (48); Ausbilden einer Schicht (52) aus Isoliermaterial aus Siliziumoxid durch eine plasmaverstärkte chemische Dampfaberlagerung hoher Dichte (HDP-CVD), wobei die Isolierschicht (52) die Gräben (44, 46) im Wesentlichen füllt und die aktiven Bereiche (50, 51) bedeckt, so dass die Isolierschicht (52) nicht planar ist und winkelmäßig über Rändern des Isolationsgrabens (44, 46) vorsteht, die schräge Ränder (54, 55, 56) ausbilden, die sich weg von dem Graben (44, 46) auf dem Substrat (40) neigen; Entfernen wenigstens eines Teilabschnitts der Isolierschicht (52), die die aktiven Bereiche (50, 51) bedeckt; und Planarisieren der Oberfläche des Substrats (40), um die aktiven Bereiche (50, 51) freizulegen, wobei die Entfernung von wenigstens einem Teilabschnitt der Isolierschicht (52) von den aktiven Bereichen (50, 51) eine planare Topografie zur Verfügung stellt; wobei ein Entfernen wenigstens eines Teilabschnitts der Isolierschicht (52) von den aktiven Bereichen (50, 51) Folgendes enthält: Ablagern einer Maskenschicht (60) über der Isolierschicht (52); Mustern der Maskenschicht (60), um wenigstens einen Teilabschnitt der Isolierschicht (52) über den aktiven Bereichen (50, 51) freizulegen; und Entfernen des freigelegten Teilabschnitts der Isolierschicht (52) über den aktiven Bereichen (50, 51), was nicht freigelegte Teilabschnitte (62) der Isolierschicht (52) zurücklässt, dadurch gekennzeichnet, dass die Maskenschicht (60) unter Verwendung einer inversen aktiven Bereichsmaske abgelagert wird, die so vorgespannt ist, dass die Maskenschicht (60) nach einer Musterung die nicht aktiven Bereiche (48) und wenigstens einen Teilabschnitt der aktiven Bereiche (50, 51) bedeckt.
  2. Verfahren nach Anspruch 1, wobei die inverse aktive Bereichsmaske so vorgespannt wird, dass die Maskenschicht (60) nach einem Mustern wenigstens einen Teilabschnitt (62) der schrägen Ränder (54, 55, 56) der Isolierschicht (52) in den aktiven Bereichen (50, 51) bedeckt.
  3. Verfahren nach Anspruch 1, wobei die Maske ausreichend vorgespannt wird, so dass die Maskenschicht (60) nach einem Mustern etwa 5–95% der schrägen Ränder (54, 55, 56) bedeckt.
  4. Verfahren nach Anspruch 1, wobei die Maske ausreichend vorgespannt wird, so dass die Maskenschicht (60) nach einem Mustern etwa 10–90% der schrägen Ränder (54, 55, 56) bedeckt.
  5. Verfahren nach Anspruch 1, wobei die Maske ausreichend vorgespannt wird, so dass die Maskenschicht (60) nach einem Mustern etwa 25–85% der schrägen Ränder (54, 55, 56) bedeckt.
  6. Verfahren nach Anspruch 1, wobei die Maske ausreichend vorgespannt wird, so dass die Maskenschicht (60) etwa 20–80% der schrägen Ränder (54, 55, 56) bedeckt.
  7. Verfahren nach Anspruch 1, das weiterhin den Schritt zum Entfernen der Maskenschicht (60) nach einem Entfernen der freigelegten Isolierschicht (52) enthält.
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