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Die vorliegende Erfindung bezieht sich auf einen verstärkungsmodulierten
Leseverstärker, insbesondere für Speicheranordnungen. Ein Leseverstärker
entsprechend dem Anspruch 1 ist aus der US-A-4 719 609 bekannt.
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Es ist bekannt, dass in Speicheranordnungen der Leseverstärker ein
Schaltungselement ist, welches dafür bestimmt ist, die Daten des Speichers zu
erfassen und dann, sobald die korrekten Lesewerte sicher erreicht sind, diese
aufzunehmen.
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Bei durch Latch-Speicherstrukturen gekennzeichneten, dynamischen
Leseverstärkern ist es sehr entscheidend, den Augenblick der Datenerfassung,
d. h. den Zeitpunkt des Steuer-Schritts, der für die Datenaufnahme verwendet
wird, und die Empfindlichkeit des Verstärkers zu bestimmen, sodass das
bestmögliche Ergebnis in jedem Betriebszustand erreicht wird.
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Der Erfassungs-Schritt findet im Allgemeinen nach einem ersten Vorlade-
Schritt statt, der die verschiedenen Bitleitungen, mit denen die verschiedenen
Speicherzellen verbunden sind, sehr schnell auf den Betriebspegel bringt und
diese gleichmacht bzw. ausgleicht. Allerdings weil diese ausgeglichen sind,
müssen diese Leitungen folglich genügend Zeit haben, wenn auch wenig, um
eine Differenz anzunehmen, die ein sicheres und richtiges Datenlesen erlaubt.
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Jedoch sind die Zeitintervalle, die einen Zeitpunkt für das Lesen eines
Permanentspeichers bestimmen, nicht absolut und hängen von einer bestimmten
Anzahl von Variablen ab, wie zum Beispiel:
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- der Leitfähigkeitseigenschaften der Speicherzellen;
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- dem zu einem gegebenen Zeitpunkt zu den Zellen zu übertragenen
Pegel;
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- der Kapazität der zugeordneten Leitungen;
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- der minimalen Empfindlichkeit der Leseverstärker;
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- der Impedanz der Speicherzugriffspfade;
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- der Anwesenheit/Abwesenheit von Versorgungsspannungs-
Verstärkungs-Schaltkreisen;
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- der Betriebstemperatur.
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Es ist daher offensichtlich, dass es nicht möglich ist, im Vorhinein mit dem
Zweck der Optimierung der Lesezeiten einer Speicheranordnung einen
gegebenen Datenerfassungszeitpunkt festzulegen.
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Selbst für den Fall, dass der Zeitpunkt des Erfassungs-Schrittes mit einer
entsprechenden Verlangsamung der Datenerfassung wesentlich ausgedehnt
wird, kann es tatsächlich passieren, dass die Pegel, die zu den Zellen
übertragen werden, noch ungenügend sind, um deren Leitfähigkeit zu bestimmen,
und falls trotzdem mit dem Lesevorgang fortgefahren wird, würde das
Ergebnis unzuverlässig sein.
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Eine Speicheranordnung mit kaum leitenden Zellen benötigt eine längere
Einschwingzeit als eine ähnliche Anordnung mit mehr leitenden Zellen.
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In jedem Fall muss dem Erfassungs-Schritt ein Datenaufnahme-Schritt folgen,
der so schnell wie möglich durchgeführt werden muss.
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Daher erlaubt die Möglichkeit den Zeitpunkt der Datenerfassung zu
modulieren, die Datenlesezeiten an die tatsächliche Leitfähigkeit einer Speicherzelle
unter verschiedenen Betriebsbedingungen anzupassen.
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Das Ziel der vorliegenden Erfindung ist daher, einen Leseverstärker,
insbesondere für Speicheranordnungen, bereitzustellen, dessen
Datenerfassungsempfindlichkeit moduliert werden kann.
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Im Rahmen dieses Zieles ist es eine Aufgabe der vorliegenden Erfindung,
einen Leseverstärker bereitzustellen, der eine Kennlinie zur Erfassung
digitaler Daten besitzt.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Leseverstärker
bereitzustellen, dessen Leistungsaufnahme ausschließlich auf das Intervall
des Datenlesens beschränkt ist.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Leseverstärker
bereitzustellen, der die Eigenschaft der Umkehrbarkeit besitzt, sodass es
möglich ist, die Matrix-Seite mit der Referenz-Seite und umgekehrt zu
vertauschen.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Leseverstärker
bereitzustellen, der intrinsische Geschwindigkeitseigenschaften besitzt.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Leseverstärker
bereitzustellen, der in Referenzsystemen verwendet werden kann, um den
Zustand einer Speicherzelle festzustellen.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Leseverstärker
bereitzustellen, der eine hohe Zuverlässigkeit besitzt und mit
wettbewerbsfähigen Kosten relativ einfach herzustellen ist.
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Dieses Ziel und diese Aufgaben werden mit einem verstärkungsmodulierten
Leseverstärker, insbesondere für Speicheranordnungen, erreicht, der an einer
virtuellen Masse eine Latch- bzw. Speicherstruktur enthält, die zwei
Ausgangsknoten besitzt, die mit einem ersten und einem zweiten Zweig
verbunden sind, und einen Ausgleichtransistor einer ersten Polarität enthält, der in
der Lage ist, die zwei Ausgangsknoten gleichzumachen bzw. auszugleichen,
und der zwischen dem ersten Zweig und dem zweiten Zweig geschaltet ist, in
denen jeweils die Ausgangsknoten angeordnet sind, wobei der
Ausgleichtransistor durch ein Ausgleichsignal gesteuert wird, dessen Anstieg als eine
Funktion der Leitfähigkeit der in den Lesevorgang einbezogenen Speicherzelle der
Speicheranordnung, moduliert ist.
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Die Eigenschaften und Vorteile der Erfindung werden anhand der
Beschreibung eines bevorzugten jedoch nicht ausschließlichen Ausführungsbeispiels
des Leseverstärkers entsprechend der Erfindung ersichtlich, welches nur
anhand
eines nicht beschränkenden Beispiels in den begleitenden
Zeichnungsfiguren dargestellt ist, in denen:
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Fig. 1 ein Schaltbild des Leseverstärkers entsprechend der Erfindung ist;
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Fig. 2 ein Schaltbild einer möglichen Anwendung des Leseverstärkers
aus Fig. 1 in einem Referenzsystem zur Bestimmung des
Zustandes einer Speicherzelle ist; und
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Fig. 3 eine grafische Darstellung des zeitlichen Verlaufs der
verschiedenen Signale ist, welche in dem Schaltbild der Fig. 2 vorliegen, in
dem der Leseverstärker entsprechend der Erfindung verwendet
wird.
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Bezugnehmend auf Fig. 1 besteht der Leseverstärker entsprechend der
Erfindung, der allgemein durch das Bezugszeichen 1 gekennzeichnet ist, aus einer
Latch- bzw. Speicherstruktur 2, welche aus zwei Paaren von Transistoren des
P-Kanal- bzw. N-Kanal-Typs aufgebaut ist, an einer virtuellen Masse.
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Insbesondere besteht die Speicherstruktur 1 aus einem ersten P-Kanal-
Transistor 3, einem zweiten N-Kanal-Transistor 4, einem dritten P-Kanal-
Transistor 5 und einem vierten N-Kanal-Transistor 6.
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Der Source-Anschluss des Transistors 3 ist mit der Versorgungsspannung VDO
verbunden; sein Drain-Anschluss ist mit dem Drain-Anschluss des Transistors
4 verbunden, und sein Gate-Anschluss ist mit dem Ausgangsknoten OUT-R
verbunden.
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Der Gate-Anschluss des Transistors 4 ist auch verbunden mit dem
Ausgangsknoten OUT-R.
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Der Source-Anschluss des Transistors 5 ist mit der Versorgungsspannung VDD
verbunden; sein Drain-Anschluss ist mit dem Drain-Anschluss des Transistors
6 verbunden, und sein Gate-Anschluss ist zusammen mit dem Gate-
Anschluss des Transistors 6 mit dem Ausgangsknoten OUT-R verbunden.
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Die Ausgangsknoten OUT-L und OUT-R sind jeweils an den
Verbindungsstellen zwischen den Drain-Anschlüssen der Transistoren 3-4 und 5-6
angeordnet.
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Die Source-Anschlüsse der Transistoren 4 und 6 sind zusammen mit dem
Gate-Anschluss eines fünften Ausgleich-Transistors 7 verbunden, der in
vorteilhafter Weise ein natürlicher N-Kanal-Typ mit niedriger Schwellspannung
ist. Ein Ausgleichsignal wird an den Gate-Anschluss des Transistors 7 und
damit an den Knoten A angelegt: Dieses Signal ist in der Steigung passend
als eine Funktion der Leitfähigkeit der Speicherzelle, die in den Lesevorgang
einbezogen ist, moduliert.
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Der Ausgleichstransistor 7 ist zwischen einen ersten Knoten B und einen
zweiten Knoten B' zwischengeschaltet, die jeweils an einem ersten Zweig und
an einem zweiten Zweig angeordnet sind, welche jeweils als linker Zweig 8
und als rechter Zweig 9 bezeichnet sind.
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Der linke Zweig 8 beinhaltet einen zusätzlichen sechsten P-Kanal-Vorlade-
Transistor 10 des natürlichen Typs mit hoher Schwellspannung, bei dem der
Source-Anschluss mit der Versorgungsspannung V00, der Drain-Anschluss mit
dem Ausgangsknoten OUT-L und der Gate-Anschluss mit dem Gate-
Anschluss des Transistors 3 verbunden ist.
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In ähnlicher Weise besteht der rechte Zweig 9 aus einem zusätzlichen siebten
P-Kanal-Vorlade-Transistor 11 des natürlichen Typs mit hoher
Schwellspannung, bei dem der Source-Anschluss mit der Versorgungsspannung VDO, der
Drain-Anschluss mit dem Ausgangsknoten OUT-R und der Gate-Anschluss
mit dem Gate-Anschluss des Transistors 5 verbunden ist.
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Die Vorlade-Transistoren 10 und 11 sind identisch zueinander.
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Fig. 2 zeigt die Verwendung des Leseverstärkers entsprechend der Erfindung
in einem System, welches es mittels Durchführung geeigneter Veränderung in
den Stromflüssen ermöglicht, die benötigte Referenz zu erzeugen, welche
angepasst ist, um es zu ermöglichen, den Zustand einer Speicherzelle
bestimmbar
auszulesen, d. h. ihren programmierten oder unbeschriebenen
Zustand anhand eines entsprechenden Stromungleichgewichts an den Lasten zu
bestimmen, um die Leitfähigkeit einer Speicherzelle zu erfassen und sie
folglich als programmiert oder nicht programmiert zu klassifizieren.
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Die Eigenschaften dieses Referenzsystems sind beschrieben in einer parallel
anhängigen Patentanmeldung im Namen desselben Anmelders.
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Die in der Fig. 2 gezeigte Schaltung besteht daher zusätzlich zu der Schaltung
gezeigt in Fig. 1 aus einer Matrix von Speicherzellen 16, welche verbunden ist
mit dem linken Zweig 8, aus einer Speicherzellenmatrix 17, welche verbunden
ist mit dem rechten Zweig 9, aus einer Vielzahl von Referenzzellen 18 und 19,
welche jeweils in der Halbebenen der linken und rechten Speichermatrix
angeordnet sind, und aus Auswahlmitteln, welche durch zwei Busse YM und YN
für den linken Zweig 8 und den rechten Zweig 9 bezeichnet sind.
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Die Auswahlmittel erlauben es, eine Speicherzelle aus der
Speicherzellenmatrix auszuwählen.
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Zwei Durchschalt-Transistoren zur Verbindung zwischen den Lasten und den
Speicherzellen, wobei einer mit 14 für den linken Zweig 8 und einer mit 15 für
den rechten Zweig 9 beschriftet ist, ermöglichen eine Verbindung zwischen
den Lasten und den Speicherzellen.
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Zwei Strukturen 12 und 13 zur Arbeitspunkteinstellung, eine jeweils für jeden
Zweig, stellen die Arbeitspunkteinstellung der Transistoren 14 und 15 sicher
und dadurch eine Verbindung der Lasten mit den Speicherzellen.
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Das Referenzsystem beinhaltet weiter, für jeden Zweig, einen
Ausgleichtransistor, bezeichnet mit 20 (für den linken Zweig 8) und 21 (für den rechten
Zweig 9), welche jeweils durch ein Vorlade-Signal PClinks und durch ein
Vorlade-Signal PCrechts angesteuert werden. Diese Transistoren 20 und 21 sind
in der Lage die Knoten C und C' der beiden Zweige 8 und 9 auszugleichen.
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Zusätzliche Transistoren 22 und 23 sind jeweils parallel geschaltet zu den
Transistoren 14 und 15.
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Die Größe der Transistoren 14 und 15 entspricht zweimal der der Transistoren
22 und 23, um so eine Verteilung der Ströme der Lasten in den Zweigen 8 und
9 mit einem Verhältnis 2 : 1 zu erzeugen.
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In Fig. 3 sind die Signale, welche in der Schaltung aus Fig. 2 vorliegen,
aufgezeichnet und werden im Detail mit Bezug auf den Betrieb des Leseverstärkers
entsprechend der Erfindung erläutert.
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Bezugnehmend auf Fig. 1 läuft der Betrieb des Leseverstärkers entsprechend
der Erfindung wie folgt ab.
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Anfangs, während des inaktiven Schritts, ist das Signal EO auf
Massepotenzial. Unter diesen Bedingungen befinden sich die beiden Ausgangsknoten OUT-
L und OUT-R in gegensätzlichen logischen Zuständen, d. h. 1-0 oder 0-1.
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Ein normaler Lesezyklus einer Speicheranordnung besteht aus einem ersten
Vorlade-Schritt und einem zweiten Erfassungs-Schritt: Beide Schritte werden
durchgeführt, während das Signal EO sich auf dem logischen Pegel "1"
befindet.
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Der Vorlade-Schritt beginnt mit dem Übergang des Signals EQ von 0 auf 1
und wird mittels der Transistoren 10 und 11 jeweils parallel zu den
Transistoren 3 und 5 durchgeführt. Hinsichtlich der Geometrien (größere Größe der
Transistoren 10 und 11 in Beziehung auf die Transistoren 3 und 5) ist der
Anteil, der mittels der Vorladetransistoren 10 und 11 bereitgestellt wird, größer
als der Anteil, der mittels den Transistoren 3 und 5 bereitgestellt wird.
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Das Vorladen ist beendet, wenn von den beiden Ausgangsknoten OUT-L und
OUT-R der Arbeitspunkt erreicht ist.
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Der Arbeitspunkt ist so eingestellt, dass der Spannungspegel der
Ausgangsknoten OUT-L und OUT-R ein Leiten der Transistoren 10 und 11 verhindert,
welche dadurch, dass sie vom natürlichen P-Kanal-Typ sind, eine höhere
Schaltschwelle (Schwellenspannung = - 1,7 V) als die korrespondierenden
parallel geschalteten Transistoren 3 und 5 (Schwellenspannung = - 0,9 V)
haben.
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Während des Vorlade-Schritts und durch die Periode, während der das Signal
EO auf High-Pegel verbleibt, hindurch, sind die Knoten OUT-L und OUT-R
vollständig mittels des Ausgleichtransistors 7 ausgeglichen. Die Ströme II und
Ir sind auch identisch.
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Am Ende des Vorlade-Schritts wird eine Differenz zwischen den Strömen II
und Ir erzeugt mit der Folge, dass ein Stromvektor Izelle über den
Ausgleichtransistor 7 ausgebildet wird. Der Stromvektor ist gleich der Differenz der
Ströme in den beiden Ausgangsknoten OUT-L und OUT-R.
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Der Stromvektor stellt einen potenziellen Spannungsabfall über dem
Transistor 7 ein, sobald seine Leitfähigkeit abnimmt.
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Die Transistoren 4 und 6 der Speicherstruktur 2 isolieren den Knoten A mit
Bezug auf die Ausgangsknoten OUT-L und OUT-R, wenn der Knoten den
logischen Pegel "1" aufweist, d. h., wenn EQ high ist.
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Sobald der Gleichgewichtszustand erreicht ist, und nur nachdem dieser
erreicht ist, kann der Erfassungs-Schritt auftreten; der Erfassungs-Schritt wird
mit dem Übergang des Signals EQ von 1 nach 0 durchgeführt.
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Allerdings wird der Schritt zum Ausgleichen der zwei Ausgangsknoten OUT-L
und OUT-R beendet, wenn EO low wird, und zum selben Zeitpunkt wird die
Speicherstruktur 2 mittels Verbinden des Knotens A mit Masse aktiviert.
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Die Ausgangsknoten OUT-L und OUT-R divergieren schnell als eine Funktion
der Ströme, die im Moment des Erfassens in den Knoten vorliegen, von dem
gemeinsamen Arbeitspunkt auseinander.
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Genauer gesagt, für den Fall, dass 11 den Stromvektor bezeichnet, welcher in
dem linken Zweig 8 vorliegt, und Ir den Stromvektor bezeichnet, welcher in
dem rechten Zweig 9 vorliegt, erhält man:
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wenn: Il > Ir → OUT-L = 0 OUT-R = VDD
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Il < Ir → OUT-L = VDD OUT-R = 0
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Es sei angemerkt, dass der Ausgleichtransistor 7 ein natürlicher N-Kanal-Typ
ist (mit einer Schwellspannung die gleich 0,4 V ist) und der Arbeitspunkt
eingestellt ist zu:
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(VDD - 0,9 - 0,6) = (VDD - 1,5 V)
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Diese Einstellung erlaubt es, den Erfassungs-Schritt einfach zu steuern.
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Es reicht tatsächlich aus, die Steigung des Signals EQ zu modulieren, um die
Divergenzrate der zwei Ausgangsknoten OUT-L und OUT-R zu treiben; diese
Divergenz wird durch die Wirkung des Stromvektors als Ursache, die den
Ausgleichtransistor 7 beeinflusst, erzeugt.
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Insbesondere, falls die Steigung des Ausgleichssignals steil ist, tritt eine
schnelle Trennung der beiden Knoten auf. Eine steile Steigung des
Ausgleichssignals zeigt eine hohe Leitfähigkeit der in den Lesevorgang
einbezogenen Speicherzelle an und damit die Möglichkeit, die Datenaufnahme schnell
durchzuführen.
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Umgekehrt führt eine sanfte Steigung des Ausgleichssignals zu einer
langsamen Trennung der zwei Ausgangsknoten OUT-L und OUT-R.
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Diese Eigenschaft kann vorteilhaft genutzt werden, um in besonders einfacher
Weise mit verschiedenen Bedingungen, unter denen die Daten von dem
Speicher gelesen werden, fertig zu werden.
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Die Verfügbarkeit von Informationen hinsichtlich der Ströme, die in dem
System vorliegen, erlaubt es die Steigung des Ausgleichssignals EQ, das den
Zeitpunkt des Erfassungs-Schrittes steuert, mit diesen Informationen zu
verbinden.
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Eine Schaltung zum Erzeugen eines Signals, dessen Steigung als eine
Funktion der Leitfähigkeit einer Speicherzelle moduliert werden kann, ist
beschrieben in der EPA No. 95830336.4 im Namen des gleichen Anmelders, von der
angenommen wird, dass sie hier als Referenz eingeführt ist.
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Falls die Ströme des Systems hoch sind, ist es möglich, das Lesen der Daten
mit einer steileren Steigung des Signals EQ durchzuführen (wobei ein
schnelleres Lesen unterstützt wird), da auch starke Signale im Leseverstärker
vorliegen.
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Im umgekehrten Fall, falls die Ströme im System schwach sind, wird das
Lesen langsamer durchgeführt, wodurch die Steigung des Signals EQ erhöht
wird.
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Dies führt zu einer längeren Lesezeit, da jedoch schwache Signale vorliegen,
ist dies notwendig, um ein korrektes Datenlesen zu erreichen; auf diese Weise
wird die Empfindlichkeit des Leseverstärkers moduliert.
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Der Stromvektor, der über den Ausgleichtransistor 7 fließt, ist für den Fall,
dass die Speicherzelle unbeschrieben ist, vom rechten Zweig 9 zum linken
Zweig 8 gerichtet; andererseits ist die Richtung, für den Fall, dass die Zelle
programmiert ist, vom linken Zweig 8 zum rechten Zweig 9.
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Fig. 2 ist eine Ansicht einer Verwendung des Leseverstärkers entsprechend
der Erfindung in einem Referenzsystem mit einer Stromverstärkung an den
Lasten, in dem ein Ungleichgewicht erzeugt wird; der Stromvektor, der über
den Ausgleichtransistor 7 fließt, ist gleich der Differenz zwischen den
Strömen, welchen in den beiden Zweigen 8 und 9 vorliegen.
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Das Referenzsystem arbeitet wie folgt.
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Angenommen es soll die Speicherzelle 16 ausgelesen werden, folglich wird
am Ende des Vorlade-Schritts das Signal PClinks, das anfänglich genau wie
das Signal PCrechts high ist, auf Massepotenzial gebracht.
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Auf diese Weise wird in den Strompfaden zu dem Zweig, welcher jetzt als
Referenz verwendet wird (der rechte Zweig der Zelle 17), ein Ungleichgewicht
erzeugt, sodass die Hälfte des Stromes des linken Zweigs umgeleitet wird zu
dem rechten Zweig, d. h. der Referenz.
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Auf diese Weise, falls die Zelle 16 leitend (unbeschrieben) ist, wird ihr Strom
lediglich durch den Transistor 14 bereitgestellt und ein Wert Il/2 wird durch
Spiegelung auf den linken Zweig umgeleitet.
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Als Konsequenz dieses Ungleichgewichts muss der Transistor 5 den
Stromvektor Il/2, der durch den Transistor 22 aufgenommen wird, über den
Transistor 7 bereitstellen.
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Auf diese Weise nimmt der Knoten OUT-R eine potenzielle Tendenz an, im
Pegel anzusteigen, wohingegen das Gegenteil passiert für OUT-L.
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Diese Tendenzen haben keine Auswirkung solange Ausgleich besteht. Der
graduelle Abfall des Signals EQ erlaubt dann eine sichere Trennung der
beiden Knoten OUT-L und OUT-R.
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Falls stattdessen die Zelle 16 nicht leitend (programmiert) ist, ist der Strom
über den Transistor 14 Null, und der Strom über dem Transistor 22 ist auch
näherungsweise Null.
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Der Strom im Referenzzweig kommt vollständig vom Knoten OUT-R. Der
Transistor 5 trägt zu diesem Strom zweimal soviel wie der Transistor 3 bei.
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Folglich nimmt der Knoten OUT-L eine potenzielle Tendenz an, das Potenzial
der Spannungsversorgung zu erreichen, wohingegen OUT-R eine potenzielle
Tendenz annimmt, sich auf Massepotenzial zu verringern.
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Die Struktur ist perfekt umkehrbar und daher ist die oben stehende
Beschreibung auch symmetrisch für die Zelle 17 in dem rechten Zweig gültig.
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Die Kaskodenstrukturen 12 und 13 stellen immer eine Verbindung zwischen
den Lasten und den Speicherzellen sicher.
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Die Kaskodenstrukturen sind beschrieben in der EPA No. 95830357 im
Namen desselben Anmelders, von der angenommen wird, dass sie hier als
Referenz eingeführt ist.
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Fig. 3 ist eine grafische Darstellung des zeitlichen Verlaufs der Signale, die in
der Schaltung der Fig. 2 vorliegen; diese Signale gelten auch für die
Schaltung aus der Fig. 1.
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Das Schalten des Signals EQ mit einer Steigung, die eine Funktion der
Leitfähigkeit der Speicherzelle ist, die in den Lesevorgang einbezogen ist, ist daher
die Ursache für die schnellere oder langsamere Divergenz der zwei
Ausgangsknoten OUT-L und OUT-R.
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Die Aufnahme des Datenelements durch den Leseverstärker passiert nur,
nachdem eine sichere Differenz an den Ausgangsknoten hergestellt worden
ist, und ausreichend ist, um eine Verfälschung der Daten aufgrund von Miller-
Effekten, welche in dem System auftreten, zu verhindern.
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In der grafischen Darstellung sind die Signale PClinks und PCrechts die
Vorlade-Signale, die an die Gate-Anschlüsse der Transistoren 20 bzw. 21
angelegt werden. Diese Signale erlauben in einem Referenzsystem, wie es in der
Fig. 2 gezeigt ist, den Referenzzweig und den Matrixzweig und umgekehrt zu
vertauschen, d. h. die Referenz und die Matrix entsprechend der Speicher-
Halb-Matrix, in der das Lesen durchgeführt werden muss, zu vertauschen.
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Falls das Lesen in der linken Halb-Matrix durchgeführt wird, wird die Referenz
in der Halbebene der rechten Matrix verwendet und umgekehrt.
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Die Signale CAS-L und CAS-R dienen als Signale zur Arbeitspunkteinstellung
der Transistoren 14, 22, 15 und 23.
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Das Signal CAS-dis ist das Signal zum Ausschalten/Einschalten der
Kaskodenstrukturen 12 und 13.
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Schließlich repräsentieren die Kurven BLrechts und BLlinks die Bitleitungen,
mit denen die Speicherzellen, welche in den Lesevorgang einbezogen sind,
verbunden sind.
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In der Praxis wurde beobachtet, dass der Leseverstärker entsprechend der
Erfindung vollständig das gesetzte Ziel erreicht, da er es ermöglicht, eine
Datenerfassung mit einer Empfindlichkeit bereitzustellen, die als eine Funktion
der Leitfähigkeit der Speicherzelle, die in den Lesevorgang einbezogen ist,
moduliert werden kann.
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Das Ausgleichsignal EQ, welches an den Knoten A des Leseverstärkers
angelegt ist, hat eine Steigung, die als eine Funktion der Leitfähigkeit der
Speicherzelle, welche in den Lesevorgang einbezogen ist, moduliert werden kann.
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Die Divergenz der beiden Ausgangsknoten OUT-L und OUT-R ist umso
schneller umso steiler die Steigung, mit der das Ausgleichsignal EQ von high
nach low schaltet, ist.
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Die Erfassung des Datenelements durch den Leseverstärker findet nur statt,
nachdem sich ein Ungleichgewicht an den Ausgangsknoten eingestellt hat,
das ausreicht, um ein korrektes Lesen sicherzustellen.
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Die Modulation der Empfindlichkeit des Leseverstärkers ist daher als eine
Funktion der Leitfähigkeit der Speicherzelle bereitgestellt.
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Der so entworfene Leseverstärker ist empfänglich für eine Vielzahl von
Veränderungen und Variationen, wobei alle davon im Rahmen des Konzeptes der
Erfindung liegen.
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Daher kann beispielsweise der Transistor 7, der in den Fig. 1 und 2 als ein
natürlicher N-Kanal-Typ-Transistor dargestellt ist, durch einen Transistor vom
LVS-Typ ersetzt werden.
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In der Fig. 2 kann das Referenzsystem, mit dem der Leseverstärker
entsprechend der Erfindung verbunden ist, unterschiedlich von dem, welches in der
Fig. 2 gezeigt ist, sein, ohne die Verwendung des Verstärkers entsprechend
der Erfindung zu verändern. Z. B. muss die Speicherzellenmatrix nicht in zwei
Halbmatrizen aufgeteilt werden und daher ist es nicht weiter notwendig, zwei
Referenzleitungen, nämlich eine für jede Halbebene, zu haben.
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Daher kann die Referenz durch eine einzige Speicherzelle eingerichtet
werden.
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Der Fall, der beispielhaft in der Fig. 2 gezeigt ist, bezieht sich auf
Zeilenreferenzierung; der Leseverstärker entsprechend der Erfindung kann auch in
einem Referenzsystem verwendet werden, welches Spaltenreferenzierung
verwendet.
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Die Strukturen zur Arbeitspunkteinstellung, welche beispielhaft als
dynamische Kaskodenstrukturen dargestellt sind, können durch feste
Arbeitspunkteinstellungen ersetzt werden.
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Das 2 : 1 Spiegelverhältnis, welches mittels dem Referenzsystem entsprechend
der Erfindung bereitgestellt ist, kann durch Hinzufügen von parallelen
Transistoren zu den Transistoren 22 und 23 mit einem anderen Spiegelverhältnis
modifiziert werden, z. B. 3 : 1 et cetera, ohne die Funktion des Leseverstärkers
entsprechend der Erfindung zu verändern.
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Schließlich können alle Details durch andere technisch äquivalente Elemente
ersetzt werden.
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Praktisch können die verwendeten Materialien, solange sie mit der
bestimmten Verwendung kompatibel sind, sowie alle Dimensionierungen, gemäß den
Anforderungen und dem Stand der Technik beliebig ersetzt werden.
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Dort, wo in den Ansprüchen technische Merkmale gefolgt von einem
Bezugszeichen erwähnt sind, sind diese Bezugszeichen lediglich für den alleinigen
Zweck eingefügt worden, um die Lesbarkeit der Ansprüche zu erhöhen, und
folglich haben solche Bezugszeichen nicht die geringste einschränkende
Wirkung auf die Auslegung jedes Elements, das beispielhaft durch solche
Bezugszeichen identifiziert wird.