DE69621576T2

DE69621576T2 - Integrierte Halbleiterschaltung

Info

Publication number: DE69621576T2
Application number: DE69621576T
Authority: DE
Inventors: Yoshihiro Iwamoto; Hiroshi Shigehara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-26
Filing date: 1996-11-15
Publication date: 2002-12-19
Anticipated expiration: 2016-11-16
Also published as: TW317029B; US6084431A; KR970051174A; EP0782269A3; EP0782269B1; EP0782269A2; DE69621576D1; KR100300687B1

Description

Diese Erfindung bezieht sich auf eine integrierte Halbleiterschaltung und insbesondere auf eine integrierte Halbleiterschaltung, die mit einer Ausgangsschaltung versehen ist, die ein Signal nach außen ausgibt.
Bei elektronischer Ausrüstung wie etwa bei Computern werden Signale über eine gemeinsame Busleitung übertragen. Fig. 1 ist ein Stromlaufplan eines typischen Anschlusses in einer Busleitungsanwendung. Das Signal von jedem der zwei Dreizustandspuffer 501 und 502, die als die Ausgangsschaltungen verschiedener integrierter Halbleiterschaltungen dienen, wird an eine Busleitung 500 ausgegeben. Wenn die Freigabesignale EN1 und EN2 aktiviert werden, geben die beiden Dreizustandspuffer auf der Busleitung 500 die den Eingangssignalen IN1 und IN2 entsprechenden Signale aus, während die Ausgänge in einen hochimpedanten Zustand gebracht werden, wenn die Freigabesignale EN1, EN2 deaktiviert werden. Hier wird angenommen, das den Dreizustandspuffern 501 bzw. 502 getrennte Stromversorgungsspannungen Vcc1 und Vcc2 zugeführt werden, deren Wert sich unterscheidet. In einem Dreizustandspuffer 501 ist zwischen die Stromversorgung und den Ausgangsknoten eine parasitäre Diode 503 mit der in der Figur gezeigten Polarität eingefügt.
Wenn als die zwei Dreizustandspuffer CMOS-Dreizustandspuffer verwendet werden, sind in der Ausgangsstufe wie in Fig. 2 gezeigt ein p-Kanal-MOS-Transistor 511 und ein n-Kanal-MOS- Transistor 512 vorgesehen. Das dem p-Kanal-MOS-Transistor 511 zugeführte Gate-Ansteuersignal wird durch ein NAND-Gatter 514 gebildet, dem ein Eingangssignal IN (IN1 oder IN2) und das Ausgangssignal eines Inverters 513, der ein Freigabesignal EN (EN1 oder EN2) invertiert, zugeführt werden. Das dem n-Kanal- MOS-Transistor 512 zugeführte Gate-Ansteuersignal wird durch ein NOR-Gatter gebildet, dem das Freigabesignal EN und das Eingangssignal IN zugeführt werden. Die p-Drain- Diffusionsschicht des p-Kanal-MOS-Transistors 511 und die n- Drain-Diffusionsschicht des n-Kanal-MOS-Transistors 512 sind an einen Ausgangsknoten 516 angeschlossen und bilden somit zwischen dem Ausgangsknoten 516 und dem Substrat des p-Kanal- MOS-Transistors 511 eine Diode 517 mit einem parasitären p-n- Übergang. Die Diode 517 ist die parasitäre Diode 503 in Fig. 1.
Es wird ein Fall betrachtet, in dem in Fig. 1 ein Dreizustandspuffer 502 ein Hochpegelsignal ausgibt, während der andere Dreizustandspuffer 501 an seinem Ausgang im hochimpedanten Zustand ist. Wenn in diesem Fall die beiden Stromversorgungsspannungen Vcc1 und Vcc2 und die integrierte Spannung Vf des p-n-Übergangs zwischen der Drain- Diffusionsschicht und dem Substrat des p-Kanal-MOS- Transistors Vcc1 < Vcc2 - Vf genügen, wird die Diode 503 in den Durchlaßzustand gebracht, so daß über diese Diode wie in Fig. 1 gezeigt ein Strom I von der Stromversorgung Vcc2 zur Stromversorgung Vcc1 fließen kann.
Zur Lösung dieses Problems hat der Anmelder der vorliegenden Erfindung in EP-0 668 658 eine Ausgangsschaltung offenbart, die verbessert ist, so daß sie das Fließen dieses Stromes verhindert. Die Ausgangsstufe der Ausgangsschaltung mit Bezug auf die Anmeldung ist mit einem ersten p-Kanal-MOS-Transistor zur Hochspannungsausgabe versehen, der eine Source, einen Drain, ein Gate und ein Substrat besitzt, wobei die Source in bezug auf das Potential gegenüber dem Substrat isoliert, ist mit einem n-Kanal-MOS-Transistor zur Niederspannungsausgabe versehen und ist mit einem zweiten p-Kanal-MOS-Transistor versehen, der zwischen dem Substrat und dem Gate des ersten p-Kanal-MOS-Transistors eingefügt ist und der als Schalter wirkt, der die Substratspannung des ersten p-Kanal-MOS- Transistors auf die Gate-Seite schaltet. Fig. 3 zeigt eine konkrete Schaltungskonfiguration eines Teils der Ausgangsstufe.
Zwischen einer Stromversorgungsspannung Vcc und einem Signalausgangsanschluß IO ist der Stromweg zwischen der Source und dem Drain eines ersten p-Kanal-MOS-Transistors 601 zur Hochspannungsausgabe eingefügt, wobei das Substrat (z. B. eine n-Wanne) des Transistors 601 nicht mit der Stromversorgungsspannung Vcc verbunden ist. Zwischen dem Anschluß IO und der Massespannung ist der Stromweg zwischen der Source und dem Drain eines n-Kanal-MOS-Transistors 602 zur Niederspannungsausgabe eingefügt. Zwischen dem Substrat des Transistors 601 und dem Gate des Transistors 601 ist der Stromweg zwischen der Source und dem Drain des p-Kanal-MOS- Transistors 603, der als Schalter wirkt, eingefügt. Das Gate des Transistors 603 ist an die Massespannung angeschlossen und im eingeschalteten Zustand.
Da bei der wie in Fig. 3 gezeigt konstruierten Schaltung die Source und das Substrat des p-Kanal-MOS-Transistors 601 in bezug auf das Potential gegeneinander isoliert sind, fließt selbst dann kein Strom über eine parasitär zwischen dem Drain (der p-Diffusionsschicht) und dem Substrat (der n-Wanne) des p-Kanal-MOS-Transistors 601 vorhandene p-n-Übergangsdiode 604 zu der Source (dem Knoten der Stromversorgungsspannung Vcc), wenn eine höhere Spannung als die Source-Spannung Vcc an den Anschluß IO angelegt wird.
Die Diode 604 bewirkt, daß am Substrat durch die integrierte Spannung des p-n-Übergangs der Diode 604 eine niedrigere Spannung als die Spannung des Anschlusses 10 erscheint. Diese Spannung wird über den Transistor 603, der als Schalter wirkt, dem Gate des Transistors 601 zugeführt. Im Ergebnis geht das Gate des Transistors 601 in bezug auf das Potential nicht in den schwebenden Zustand über. Der Wert der integrierten p-n-Spannung ist durch die Höhe eines von dem Knoten des Substrats zur Masse fließenden Leckstroms bestimmt. Da der Leckstrom ausreichend klein gemacht wird, ist aber die integrierte Spannung ausreichend kleiner als der Absolutwert der Schwellenspannung des Transistors 601, was den Transistor 601 in den ausgeschalteten Zustand bringt. Folglich fließt der Strom weder über den Transistor 601 noch über die Diode 604 vom Anschluß IO zum Knoten Vcc.
Während die Vorrichtungsminiaturisierung weiter fortgeschritten ist, ist aber wie folgt ein neues Problem aufgetreten. Mit dem Fortschritt der Vorrichtungsminiaturisierung neigt die Durchbruchspannung des MOS-Transistor dazu, niedriger zu werden. Gegenwärtig werden Verarbeitungstechniken, die einen Betrieb mit einer Stromversorgungsspannung von 5 V empfehlen (die im folgenden als 5 V-Verarbeitung bezeichnet werden), durch Verarbeitungstechniken ersetzt, die einen Betrieb mit einer Stromversorgungsspannung von 3,3 V empfehlen (die im folgenden als 3,3 V-Verarbeitung bezeichnet werden). Vor diesem Hintergrund nimmt die Anzahl der 5 V/3,3 V-Hybridsysteme zu.
Im Fall von Vorrichtungen, die mit der 5 V-Verarbeitung hergestellt werden, macht es die Verwendung der Schaltungstechniken in der vorausgehenden Anmeldung unnötig, das Durchbruchproblem zu betrachten. Allerdings kann, wenn die Schaltungstechniken in der vorausgehenden Anmeldung auf die mit der 3,3 V-Verarbeitung hergestellten Vorrichtungen angewendet werden, wenn keine geeignete Maßnahme ergriffen wird, zwischen dem Gate und dem Drain oder der Source des MOS-Transistors ein 5 V-Signal angelegt werden, was die Gefahr der Verschlechterung der Zuverlässigkeit des Transistors mit sich bringt. Da beispielsweise in der Schaltung aus Fig. 3 das Gate des Transistors 603 an die Massespannung angeschlossen ist, beträgt die Potentialdifferenz zwischen dem Gate und dem Anschluß IO 5 V, wenn an den Anschluß IO eine Spannung von 5 V angelegt wird, was die Gefahr der Beeinträchtigung der Zuverlässigkeit des Transistors 603 mit sich bringt.
Das Problem bei der vorausgehenden Anmeldung wird unter Verwendung einer konkreten Schaltung erläutert. Fig. 4 zeigt die Konfiguration einer Ausführung der Ausgangsschaltung in der vorausgehenden Anmeldung. Die Grundkonfiguration der Ausgangsschaltung ist so beschaffen, daß die Ausgangsstufe einen p-Kanal- und einen n-Kanal-MOS-Transistor enthält, während die Stufe, die die Ansteuersignale zum Ansteuern der Gates der beiden Transistoren erzeugt, eine NAND-Schaltung, ein NAND-Gatter, ein NOR-Gatter und einen Inverter enthält.
Die Drains des (im folgenden als der PMOS-Transistor bezeichneten) p-Kanal-MOS-Transistors P1 und des (im folgenden als der NMOS-Transistor bezeichneten) n-Kanal-MOS- Transistors N1 sind beide an den Anschluß IO angeschlossen. Die Source des PMOS-Transistors P1 ist an die Stromversorgungsspannung Vcc angeschlossen, während die Source des NMOS-Transistors N1 an die Massespannung angeschlossen ist.
Wenn ein PMOS-Transistor P7 eingeschaltet ist, bilden die PMOS-Transistoren P2 und P3 und die NMOS-Transistoren N2 und N3 eine NAND-Schaltung, die ein Gate-Ansteuersignal für den PMOS-Transistor P1 erzeugt. Genauer ist die Source des PMOS- Transistors P2 in der Weise mit der des PMOS-Transistors P3 verbunden, daß sie eine gemeinsame Source bilden. Der Drain des PMOS-Transistors P2 ist mit dem des PMOS-Transistors P3 verbunden, so daß sie einen gemeinsamen Drain bilden, der an das Gate des PMOS-Transistors P1 angeschlossen ist. Zwischen dem Gate des PMOS-Transistors P1 und der Massespannung sind der Stromweg zwischen dem Drain und der Source des NMOS- Transistors N2 und der Stromweg zwischen dem Drain und der Source des NMOS-Transistors N3 in Serie geschaltet. Das Gate des PMOS-Transistors P2 ist an das Gate des NMOS-Transistors N3 angeschlossen, so daß sie ein gemeinsames Gate bilden, dem ein Eingangssignal IN zugeführt wird. Das Gate des PMOS- Transistors P3 ist an das Gate des NMOS-Transistors N2 angeschlossen, so daß sie ein gemeinsames Gate bilden, dem über einen Inverter INV1 ein Ausgabefreigabesignal /OE zugeführt wird.
Einem NOR-Gatter NOR1 wird das Ausgabefreigabesignal /OE und das Eingangssignal IN zugeführt, wobei es ein Gate- Ansteuersignal für den NMOS-Transistor N1 erzeugt.
Das Ausgangssignal des Inverters INV1 wird über einen Inverter INV2 einem NAND-Gatter NAND1 zugeführt. Dem NAND- Gatter NAND1 wird das Signal /OE zugeführt. Die Inverter INV1 und INV2 und das NAND-Gatter NAND1 bilden eine Verzögerungsschaltung DL, die das Signal /OE um eine vorgeschriebene Zeitdauer verzögert.
An das Substrat des PMOS-Transistors P1 sind der Drain und das Substrat des PMOS-Transistors P4 angeschlossen. Die Source des PMOS-Transistors P4 ist an die Stromversorgungsspannung Vcc angeschlossen, während sein Gate an den Anschluß IO angeschlossen ist. Wenn der Anschluß IO auf dem Tiefpegel ist, ist der PMOS-Transistor P4 eingeschaltet, so daß dem Substrat des PMOS-Transistors P1 die Stromversorgungsspannung Vcc zugeführt wird.
An das Substrat des PMOS-Transistors P1 sind der Drain und das Substrat des PMOS-Transistors PS angeschlossen. Die Source des PMOS-Transistors PS ist an den Anschluß IO angeschlossen, während sein Gate an die Stromversorgungsspannung Vcc angeschlossen ist. Wenn die Spannung an dem Anschluß IO um mehr als einen vorgeschriebenen Wert höher als die Stromversorgungsspannung Vcc ist, ist der PMOS-Transistor PS eingeschaltet, wodurch dem Substrat des PMOS-Transistors P1 die Spannung an dem Anschluß IO zugeführt wird.
Der Stromweg zwischen der Source und dem Drain des PMOS- Transistors P6 ist zwischen das Substrat und das Gate des PMOS-Transistors P1 geschaltet. Der PMOS-Transistor P6 entspricht dem Transistor 603 in Fig. 3. Das Ausgangssignal des NAND-Gatters NAND1 liefert die Ein/Aus-Steuerung des PMOS-Transistors P6. Wenn der PMOS-Transistor P6 eingeschaltet ist, ermöglicht er, daß die Spannung am Substrat des PMOS-Transistors P1 an die Gate-Seite ausgegeben wird.
Der Drain des PMOS-Transistors P7 ist an die gemeinsame Source der PMOS-Transistoren P2 und P3 angeschlossen. Die Source des PMOS-Transistors P7 ist an die Stromversorgungsspannung Vcc angeschlossen.
Als Antwort auf das Ausgangssignal des NAND-Gatters NAND1 erzeugen ein PMOS-Transistor P8 und ein NMOS-Transistor N4 gemäß der Massespannung und der Spannung an dem Anschluß IO ein Steuersignal. Die Source des PMOS-Transistors P8 ist an den Anschluß IO angeschlossen. Der Drain des PMOS-Transistors P8 ist an den des NMOS-Transistors N4 angeschlossen, so daß sie einen gemeinsamen Drain bilden, während das Gate des PMOS-Transistors P8 an das des NMOS-Transistors N4 angeschlossen ist, so daß sie ein gemeinsames Gate bilden.
Die Source des NMOS-Transistors N4 ist an die Massespannung angeschlossen.
Der Stromweg zwischen der Source und dem Drain eines PMOS- Transistors P9 ist zwischen die Stromversorgungsspannung Vcc und das Substrat des PMOS-Transistors P1 geschaltet. Das Signal an dem gemeinsamen Drain des PMOS-Transistors P8 und des NMOS-Transistors N4 wird den Gates der beiden PMOS- Transistoren P7 und P9 zugeführt.
Wenn bei der auf diese Weise konstruierten Schaltung das Ausgabefreigabesignal /OE auf Vcc oder auf dem Hochpegel ist, ist der Signalausgangsanschluß IO in einem hochimpedanten Zustand. Zu diesem Zeitpunkt sind die Gates der NMOS- Trarisistoren N1, N2 und N4 auf der Massespannung. Da das Ausgangssignal des NAND-Gatters NAND1 auf der Massespannung ist, sind die Gates der PMOS-Transistoren P6 und P8 auf der Massespannung.
Hier wird angenommen, daß an den Anschluß IO eine Spannung angelegt wird, die höher als Vcc (3,3 V) ist und beispielsweise 5 V beträgt. In diesem Fall wird folglich zwischen die Gates und Drains des NMOS-Transistors N1, N2, N4 eine Spannungsdifferenz von 5 V angelegt, was die Gefahr der Verschlechterung der Zuverlässigkeit dieser NMOS-Transistoren einführt. Außerdem wird zwischen den Gates und den Sources der PMOS-Transistoren P6 und P8 eine Potentialdifferenz von 5 V angelegt, was die Gefahr der Verschlechterung der Zuverlässigkeit dieser PMOS-Transistoren einführt. Außerdem wird über den PMOS-Transistor P6 an den Knoten des Gates des PMOS-Transistors P1 das Potential von 5 V angelegt. Da die Gate-Spannung des PMOS-Transistors P3 die Massespannung ist, wird außerdem zwischen dem Gate und der Source des PMOS- Transistors P3 eine Potentialdifferenz von 5 V angelegt. Wenn das Eingangssignal IN auf die Massespannung eingestellt ist, tritt auf der Seite des PMOS-Transistors P2 das gleiche Problem auf.
Fig. 5 zeigt die Konfiguration einer weiteren Ausführung der Ausgangsschaltung in der vorausgehenden Anmeldung. Die Schaltung aus Fig. 5 unterscheidet sich von der Schaltung aus Fig. 4 dadurch, daß anstelle der NAND-Schaltung, die die PMOS-Transistoren P2 und P3 und die NMOS-Transistoren N2 und N3 und den PMOS-Transistor P7, der der NAND-Schaltung das Potential Vcc zuführt, enthält, ein NAND-Gatter NAND2 vorgesehen ist, und daß zwischen dem Ausgangsknoten des NAND- Gatters NAND2 und dem Gate des PMOS-Transistors P1 ein CMOS- Transfergatter vorgesehen ist, das einen PMOS-Transistor P10 und einen NMOS-Transistor N5 enthält. Das Gate des PMOS- Transistors P10, das das Transfergatter bildet, ist an den gemeinsamen Drain des PMOS-Transistors P8 und des NMOS- Transistors N4 angeschlossen. Das Gate des NMOS-Transistors N5 ist an den Ausgangsknoten des NAND-Gatters NAND1 angeschlossen.
Wenn bei der auf diese Weise konstruierten Schaltung das Ausgabefreigabesignal /OE auf Vcc oder auf dem Hochpegel ist, ist der Signalausgangsanschluß IO im hochimpedanten Zustand. Zu diesem Zeitpunkt sind die Gates der NMOS-Transistoren N1, N4 und N5 auf der Massespannung. Da das Ausgangssignal des NAND-Gatters NAND1 auf der Massespannung ist, sind die Gates der PMOS-Transistoren P6 und P8 auf der Massespannung.
Hier wird angenommen, daß an den Anschluß IO eine höhere Spannung als Vcc (3,3 V), beispielsweise 5 V, angelegt wird. In diesem Fall wird zwischen den Gates und den Drains der NMOS-Transistoren N1, N4 und N5 folglich eine Potentialdifferenz von 5 V angelegt, was die Gefahr der Verschlechterung der Zuverlässigkeit dieser NMOS-Transistoren einführt. Außerdem wird zwischen den Gates und den Sources der PMOS- Transistoren P6 und P8 eine Potentialdifferenz von 5 V angelegt, was die Gefahr der Verschlechterung der Zuverlässigkeit dieser PMOS-Transistoren einführt.
Wie mit Bezug auf die Fig. 4 und 5 erläutert worden ist, führt die Schaltung in der vorangehenden Anmeldung zu dem Problem, daß zwischen dem Gate und dem Drain des Transistors ein Potentialdifferenz angelegt wird, die die Durchbruchspannung übersteigt, was die Zuverlässigkeit beeinträchtigt, wenn an den Ausgangsanschluß einer durch Verarbeitung mit niedriger Durchbruchspannung wie etwa die 3,3 V-Verarbeitung erzeugten Schaltung ein Signal mit höherer Spannung (z. B. 5 V) angelegt wird.
Es werden Maßnahmen ergriffen, um das Fließen eines Stroms zwischen den Stromversorgungen selbst in einem Fall zu verhindern, in dem mehrere Ausgangsschaltungen an eine Busleitung angeschlossen sind und ihnen Stromversorgungsspannungen zugeführt werden, deren Wert sich unterscheidet. Integrierte Halbleiterschaltungen, für die diese Maßnahmen ergriffen worden sind und deren Elemente miniaturisiert worden sind, sind mit dem Problem konfrontiert, daß die Zuverlässigkeit der internen Elemente beeinträchtigt wird, wenn an den Signalausgangsanschluß ein Signal angelegt wird, dessen Spannung höher als die Stromversorgungsspannungen in der integrierten Schaltung ist.
US-5.444.397 beschreibt einen hochimpedanten Ausgabepuffer für einen durch mehrere Stromversorgungsspannungen angesteuerten Bus. Eine Vorspannungsschaltung koppelt eine N- Wanne, die p-Kanal-Transistoren und einen Treibertransistor enthält, mit dem auf 5 Volt angesteuerten Bus. Somit wird die N-Wanne ebenfalls auf 5 Volt, die Spannung auf dem Bus, angesteuert. Ein Transfergatter isoliert das Gate des p- Kanal-Treibertransistors gegenüber dem Rest der Treiberschaltungsanordnung. Somit ist die N-Wanne des Treibertransistors während des normalen Betriebs auf 3 Volt, was einen Leistungsverlust von dem Körpereffekt beseitigt. Ein Logikgatter erhöht die Wannenvorspannung und isoliert das Treiber-Gate erforderlichenfalls lediglich dann, wenn der Bus hoch und durch eine 5 Volt-Vorrichtung angesteuert wird und der Ausgabepuffer hochimpedant ist.
Die vorliegende Erfindung erfolgte unter Berücksichtigung der obenbeschriebenen Nachteile. Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer integrierten Halbleiterschaltung, die nicht nur dann verhindert, daß Strom zwischen den Stromversorgungen fließt, wenn, falls mehrere Ausgänge angeschlossen sind und verwendet werden, Strömversorgungsspannungen zugeführt werden, deren Wert sich unterscheidet, sondern die selbst dann, wenn an den Signalausgangsanschluß eine höhere Spannung als die Stromversorgungsspannungen in der integrierten Schaltung angelegt wird, verhindert, daß sich die Zuverlässigkeit der internen Elemente verschlechtert.
Eine integrierte Halbleiterschaltung der vorliegenden Erfindung besitzt die im Anspruch 1 beschriebenen Merkmale. Vorteilhafte Ausführungen sind in den abhängigen Ansprüchen beschrieben.
Diese Erfindung kann umfassender verstanden werden anhand der folgenden ausführlichen Beschreibung in Verbindung mit der beigefügten Zeichnung, in der:
Fig. 1 ein Stromlaufplan eines Beispiels eines typischen Anschlusses in einer Busleitungsanwendung ist;
Fig. 2 ein ausführlicher Stromlaufplan eines in der Schaltung aus Fig. 1 verwendeten Dreizustandspuffers ist;
Fig. 3 ein Stromlaufplan der Ausgangsstufe in einer Ausgangsschaltung in bezug auf die vorausgehende Erfindung ist;
Fig. 4 ein Stromlaufplan eines Beispiels der Ausgangsschaltung in bezug auf die vorausgehende Erfindung ist;
Fig. 5 ein Stromlaufplan eines Beispiels der Ausgangsschaltung in bezug auf die vorausgehende Erfindung ist;
Fig. 6 ein Stromlaufplan der Ausgangsschaltung in einer integrierten Halbleiterschaltung gemäß einer ersten Ausführung der vorliegenden Erfindung ist;
Fig. 7 ein Ersatzschaltbild eines Teils der Schaltung aus Fig. 6 ist;
Fig. 8 ein Stromlaufplan der Ausgangsschaltung in einer einer ersten Abwandlung der ersten Ausführung zugeordneten integrierten Halbleiterschaltung ist;
Fig. 9 ein Stromlaufplan der Ausgangsschaltung in einer integrierten Halbleiterschaltung ist, die einer zweiten Abwandlung der ersten Ausführung zugeordnet ist;
Fig. 10 ein Stromlaufplan der Ausgangsschaltung in einer integrierten Halbleiterschaltung gemäß einer zweiten Ausführung der vorliegenden Erfindung ist;
Fig. 11 ein weiterer Stromlaufplan der in der jeder der obigen Ausführungen zugeordneten integrierten Halbleiterschaltung verwendeten Steuerschaltung ist;
Fig. 12 ein nochmals weiterer Stromlaufplan der in der jeder der obigen Ausführungen zugeordneten integrierten Halbleiterschaltung verwendeten Steuerschaltung ist;
Fig. 13 ein nochmals weiterer Stromlaufplan der in der jeder der obigen Ausführungen zugeordneten integrierten Halbleiterschaltung verwendeten Steuerschaltung ist; und
Fig. 14 ein nochmals weiterer Stromlaufplan der in der jeder der obigen Ausführungen zugeordneten integrierten Halbleiterschaltung verwendeten Steuerschaltung ist.
Im folgenden wird die vorliegende Erfindung mit Bezug auf die Zeichnung unter Verwendung der bevorzugten Ausführungen erläutert.
Fig. 6 zeigt die Konfiguration der Ausgangsschaltung in einer integrierten Halbleiterschaltung gemäß einer ersten Ausführung der vorliegenden Erfindung. Mit Ausnahme eines Teils der Schaltung besitzt die Ausgangsschaltung eine ähnliche Konfiguration wie die in Fig. 4 gezeigte der vorausgehenden Anmeldung zugeordnete Schaltung, so daß in der Erläuterung die gleichen Teile wie in Fig. 4 mit den gleichen Bezugszeichen bezeichnet sind. Die Schaltung aus Fig. 6 unterscheidet sich stark von der Schaltung aus Fig. 4 dadurch, daß eine Steuerschaltung 10 hinzugefügt ist, die eine Signalinversionsschaltung 11 und eine Vorspannungsschaltung 12 enthält und der die Signalspannung an dem Signalausgangsanschluß IO zugeführt wird und die gemäß der Signalspannung ein Steuersignal erzeugt. Die Steuerschaltung wird später ausführlich erläutert.
Die Source eines PMOS-Transistors P1 in der Ausgangsstufe ist an die Stromversorgungsspannung Vcc angeschlossen, während sein Drain an einen Signalausgangsanschluß IO angeschlossen ist. Der Drain eines NMOS-Transistors N1 in der Ausgangsstufe ist über den Stromweg zwischen der Source und dem Drain eines NMOS-Transistors N11 in der Steuerschaltung 10 an den Anschluß IO angeschlossen. Das Gate des NMOS-Transistors N11 ist an die Stromversorgungsspannung Vcc angeschlossen. Genauer unterscheidet sich die Ausgangsstufe von der aus der Schaltung aus Fig. 4 dadurch, daß der NMOS-Transistor N11 hinzugefügt ist.
Wenn ein PMOS-Transistor P7 eingeschaltet ist, bilden die PMOS-Transistoren P2 und P3 und die NMOS-Transistoren N2 und N3 eine NAND-Schaltung, die ein Gate-Ansteuersignal für den PMOS-Transistor P1 erzeugt. Anders als in der Schaltung aus Fig. 4 ist die gemeinsame Source der PMOS-Transistoren P2 und P3 an die Seite der Stromversorgungsspannung Vcc angeschlossen, während der Stromweg zwischen der Source und dem Drain des PMOS-Transistors P7 zwischen die Seite des gemeinsamen Drains des PMOS-Transistors P2, P3 und das Gate des PMOS-Transistors P1 in der Ausgangsstufe geschaltet ist. Außerdem ist zwischen dem Drain des NMOS-Transistors N2 und dem Gate des PMOS-Transistors P1 in der Ausgangsstufe ein NMOS-Transistor N12 hinzugefügt, dessen Gate an die Stromversorgungsspannung Vcc angeschlossen ist.
Das heißt, die NAND-Schaltung unterscheidet sich von der Schaltung aus Fig. 4 dadurch, daß die Verbindungsstelle der PMOS-Transistoren P2, P3, deren Sources und Drains parallelgeschaltet sind, durch die Verbindungsstelle des PMOS-Transistors P7 ersetzt ist und daß der NMOS-Transistor N12 hinzugefügt ist.
Einem NOR-Gatter NOR1 wird das Ausgabefreigabesignal /OE und das Eingangssignal IN zugeführt, wobei es ein Gate- Ansteuersignal für den NMOS-Transistor N1 erzeugt.
Das Ausgangssignal des Inverters INV1, dem das Ausgabefreigabesignal /OE zugeführt wird, wird über einen Inverter INV2 einem NAND-Gatter NAND1 zugeführt. Dem NAND- Gatter NAND1 wird das Signal /OE zugeführt. Die Inverter INV1, INV2 und das NAND-Gatter NAND1 bilden eine Verzögerungsschaltung DL, die das Signal /OE um eine vorgeschriebene Zeitdauer verzögert.
An das Substrat des PMOS-Transistors P1 sind der Drain und das Substrat eines PMOS-Transistors P4 angeschlossen. Die Source des PMOS-Transistors P4 ist an die Stromversorgungsspannung Vcc angeschlossen, während sein Gate an den Anschluß IO angeschlossen ist. Der PMOS-Transistor P4 ist eingeschaltet, wenn der Anschluß IO auf dem Tiefpegel ist, was dazu führt, daß dem Substrat des PMOS-Transistors P1 die Stromversorgungsspannung Vcc zugeführt wird.
An das Substrat des PMOS-Transistors P1 sind der Drain und das Substrat eines PMOS-Transistors PS angeschlossen. Die Source des PMOS-Transistors PS ist an den Anschluß IO angeschlossen, während sein Gate an die Stromversorgungsspannung Vcc angeschlossen ist. Der PMOS-Transistor PS ist eingeschaltet, wenn die Spannung am Anschluß IO um mehr als einen vorgeschriebenen Wert höher als die Stromversorgungsspannung Vcc ist, was bewirkt, daß dem Substrat des PMOS-Transistors P1 die Signalspannung an dem Anschluß IO zugeführt wird.
Zwischen das Substrat und das Gate des PMOS-Transistors P1 ist der Stromweg zwischen der Source und dem Drain eines PMOS-Transistors P6 geschaltet. Der PMOS-Transistor P6 unterliegt einer An/Aus-Steuerung anhand des in der Steuerschaltung 10 erzeugten Steuersignals VB. Wenn der PMOS- Transistor P6 in den eingeschalteten Zustand gebracht wird, arbeitet er in der Weise, daß er bewirkt, daß die Signalspannung am Substrat des PMOS-Transistors P1 an die Seite des Gates ausgegeben wird.
Die Source eines PMOS-Transistors P8 ist an den Anschluß IO angeschlossen. Der Drain des PMOS-Transistors P8 ist über den Stromweg zwischen der Source und dem Drain eines zusätzlichen NMOS-Transistors N13 an den Drain des NMOS-Transistors N4 angeschlossen. Das Gate des NMOS-Transistors N13 ist an die Stromversorgungsspannung Vcc angeschlossen. Die Source des NMOS-Transistors N4 ist an die Massespannung angeschlossen. Dem Gate des PMOS-Transistors P7 wird das Signal an dem gemeinsamen Drain des PMOS-Transistors P8 und des NMOS- Transistors N13 zugeführt.
Der Stromweg zwischen der Source und dem Drain eines PMOS- Transistors P9 ist zwischen die Stromversorgungsspannung Vcc und das Substrat des PMOS-Transistors P1 geschaltet. Dem Gate des PMOS-Transistors P9 wird außerdem das Signal an dem gemeinsamen Drain des PMOS-Transistors P8 und des NMOS- Transistors N13 zugeführt.
Während das Ausgangssignal des NAND-Gatters NAND1 in der Verzögerungsschaltung DL in der Schaltung aus Fig. 4 den Gates der PMOS-Transistoren P6, P8 zugeführt wird, wird das in der Steuerschaltung 10 erzeugte Steuersignal VB in der vorliegenden Ausführung jedem der Gates der PMOS-Transistoren P6, P8 zugeführt.
Die Steuerschaltung 10 enthält eine Signalinversionsschaltung 11 und eine Vorspannungsschaltung 12. Die Signalinversionsschaltung 11 enthält den NMOS-Transistor 11 und invertiert das Spannungssignal am Signalausgangsanschluß 10. Genauer enthält die Signalinversionsschaltung 11 außer dem NMOS-Transistor N11 die PMOS-Transistoren P11 und P12 und einen NMOS-Transistor N14. Die Source des PMOS-Transistors P11 ist an die Stromversorgungsspannung Vcc angeschlossen. Der Drain des PMOS-Transistors P11 ist an die Source des PMOS-Transistors P12 angeschlossen. Der Drain des PMOS- Transistors P12 ist an den Drain des NMOS-Transistors N14 angeschlossen, dessen Source an die Massespannung angeschlossen ist. Das Gate des PMOS-Transistors P11 ist an den Signalausgangsanschluß IO angeschlossen. Die beiden Gates des PMOS-Transistors P12 und des NMOS-Transistors N14 sind an den gemeinsamen Verbindungsknoten der in der Ausgangsstufe vorgesehenen NM05-Transistoren N11 und N1 angeschlossen. Das invertierte Signal /IO des Signals am Anschluß IO wird an dem gemeinsamen Drain des PMOS-Transistors P12 und des NMOS- Transistors N14 ausgegeben.
Die Vorspannungsschaltung 12 erzeugt gemäß dem Ausgangssignal /IO der Signalinversionsschaltung 11, der Signalspannung an den Signalanschluß IO und dem Ausgangssignal des NAND-Gatters NAND1 in der Verzögerungsschaltung DL ein Gate-Ansteuersignal für die PMOS-Transistoren P6 und P8. Die Vorspannungsschaltung 12 enthält die PMOS-Transistoren P13 und P14 und die NMOS-Transistoren N15, N16 und N17. Die Source des PMOS-Transistors P13 ist an die Stromversorgungsspannung Vcc angeschlossen. Der Drain des PMOS-Transistors P13 ist an den Knoten des Steuersignals VB angeschlossen. Die Source des PMOS-Transistors P14 ist an den Knoten des Steuersignals VB angeschlossen. Der Drain des NMOS-Transistors N15 ist an den Drain des PMOS-Transistors P14 angeschlossen. Die Source des NMOS-Transistors N15 ist an die Massespannung angeschlossen.
Der Drain des NMOS-Transistors N16 ist an die Stromversorgungsspannung Vcc angeschlossen. Die Source des NMOS-Transistors N16 ist an den Knoten des Steuersignals VB angeschlossen. Der Drain des NMOS-Transistors N17 ist an den Knoten des Steuersignals VB angeschlossen. Die Source des NMOS-Transistors N17 ist an den Knoten des gemeinsamen Drains des PMOS-Transistors P14 und des NMOS-Transistors N15 angeschlossen. Die Gates des PMOS-Transistors P13 und des NMOS-Transistors N15 sind in der Weise angeschlossen, daß sie ein gemeinsames Gate bilden, dem über einen Inverter INV3 das Ausgangssignal des NAND-Gatters NAND1 zugeführt wird. Das Gate des PMOS-Transistors P14 ist an die Massespannung angeschlossen. Dem Gate des NMOS-Transistors N17 wird das Ausgangssignal /IO der Signalinversionsschaltung 11 zugeführt. Dem Gate des NMOS-Transistors N16 wird die Spannung an dem Signalausgangsanschluß IO zugeführt.
Nachfolgend wird der Betrieb der auf diese Weise konstruierten Schaltung beschrieben.
Wenn zunächst das Ausgabefreigabesignal /OE auf der Massespannung (Tiefpegel) ist, d. h., wenn die Ausgangsschaltung in dem Zustand ist, in dem sie gemäß dem Eingangssignal IN ein Signal an den Signalausgangsanschluß IO ausgeben kann, ist das Ausgangssignal des NAND-Gatters NAND1 in der Verzögerungsschaltung DL auf dem Hochpegel, während das Ausgangssignal /OE' des Inverters INV3 auf dem Tiefpegel ist. Das Ausgangssignal /OE' des Inverters INV3 bewirkt, daß der PMOS-Transistors P13 in der Vorspannungsschaltung 12 eingeschaltet wird, während der NMOS-Transistor N15 ausgeschaltet wird. In dieser Betriebsart erzeugt die Vorspannungsschaltung 10 unabhängig von den Pegeln der anderen Eingangssignale ein Steuersignal VB mit einer Spannung Vcc.
Andererseits wird die Spannung des Signals an dem Signalausgangsanschluß IO gemäß dem Eingangssignal IN entweder auf die Massespannung oder auf die Stromversorgungsspannung Vcc eingestellt. Somit sind die PMOS-Transistoren P6 und P8, deren Gates das Steuersignal VB mit einer Spannung Vcc zugeführt wird, beide im ausgeschalteten Zustand. Dies isoliert elektrisch den Knoten der n-Wanne gegenüber dem Knoten des Gates des PMOS- Transistors P1.
Da zu diesem Zeitpunkt der NMOS-Transistor N4, dessen Gate das Ausgangssignal des NAND-Gatters NAND1 zugeführt wird, eingeschaltet ist und da der NMOS-Transistor N13, dessen Gate an die Stromversorgungsschaltung Vcc angeschlossen ist, eingeschaltet ist und der PMOS-Transistor P8, dessen Gate das Steuersignal VB von der Vorspannungsschaltung 10 zugeführt wird, ausgeschaltet ist, ist der Knoten des gemeinsamen Drains des PMOS-Transistors P8 und des NMOS-Transistors N13 mit der Massespannung verbunden. Dies bringt die PMOS- Trarisistoren P7 und P9 in den eingeschalteten Zustand. Somit gibt die NAND-Schaltung, die die PMOS-Transistoren P2, P3 und die NMOS-Transistoren N2, N3 enthält, das invertierte Signal des Eingangssignals aus. Das invertierte Signal wird dem Gate des PMOS-Transistors P1 in der Ausgangsstufe zugeführt. Andererseits gibt das NOR-Gatter NOR1 auch das invertierte Signal des Eingangssignals aus. Das invertierte Signal wird dem Gate des NMOS-Transistors N1 in der Ausgangsstufe zugeführt. Somit arbeitet die Ausgangsschaltung, wenn das Ausgabefreigabesignal /OE auf dem Tiefpegel ist, als Zweizustands-Ausgangsschaltung.
Nachfolgend wird der Betrieb der Schaltung erläutert, wenn das Ausgabefreigabesignal /OE auf der Stromversorgungsspannung Vcc (Hochpegel) ist, d. h. wenn der Signalausgangsanschluß IO in einen hochimpedanten Zustand eingestellt ist. In diesen Zustand ist das Ausgangssignal des NAND-Gatters NAND1 in der Verzögerungsschaltung DL auf dem Tiefpegel, ist das Ausgangssignal /OE' des Inverters INV3 auf dem Hochpegel, ist der PMOS-Transistor P13 in der Vorspannungsschaltung 12 ausgeschaltet und ist der NMOS-Transistor N15 eingeschaltet. Die Vorspannungsschaltung 12 wird zu diesem Zeitpunkt zusammen mit dem parasitären Element durch eine Ersatzschaltung in Fig. 7 dargestellt.
Nachfolgend wird eine Erläuterung in bezug auf den Betrieb der Schaltung in einem Fall gegeben, in dem an den Signalausgangsanschluß IO verschiedene Signalspannungen von anderen Ausgangsschaltungen angelegt werden, während das Signal /OE auf dem Hochpegel und der Anschluß IO im hochimpedanten Zustand ist.
Wenn zunächst an den Anschluß IO das Tiefpegelsignal (das Massespannungssignal) angelegt wird, geht das Ausgangssignal /IO der Signalinversionsschaltung 11 auf den Hochpegel, was bewirkt, daß der NMOS-Transistor N16 in der Vorspannungsschaltung 12 ausgeschaltet wird, während der NMOS- Transistor N17 eingeschaltet wird. Somit wird der Knoten des Steuersignals VB über die zwei NMOS-Transistoren N17 und N15 im eingeschalteten Zustand an die Massespannung entladen, wobei das Steuersignal VB auf die Massespannung eingestellt wird. Zu diesem Zeitpunkt werden die PMOS-Transistoren P6 und P8, deren Gates das Steuersignal VB zugeführt wird, beide eingeschaltet, was bewirkt, daß das Potential der n-Wanne, das nahezu gleich Vcc ist, über den PMOS-Transistor P6 dem Gate des PMOS-Transistors P1 zugeführt wird, was ermöglicht, daß der PMOS-Transistor P1 im ausgeschalteten Zustand verbleibt. Das heißt, der Signalausgangsanschluß IO bleibt im hochimpedanten Zustand.
Wenn an den Anschluß IO das Hochpegelsignal (Vcc-Signal) angelegt wird, geht das Ausgangssignal der Signalinversionsschaltung 11 auf den Tiefpegel, was bewirkt, daß der NMOS-Transistor N16 in der Vorspannungsschaltung 12 eingeschaltet wird, während der NMOS-Transistor N17 ausgeschaltet wird. Da zu diesem Zeitpunkt die NMOS- Transistoren N15, N16 in der Vorspannungsschaltung 12 eingeschaltet werden, wird die Spannung des Steuersignals VB gemäß dem Verhältnis der Ansteuerstärke des NMOS-Transistors N16 allein zur Ansteuerstärke des NMOS-Transistors N15 und des PMOS-Transistors P14, die in Serie geschaltet sind, eingestellt. Daraufhin ist die Spannung des Steuersignals VB vorherbestimmt eingestellt worden, so daß die Spannungsdifferenz zwischen dem Gate und der Source jedes der PMOS-Transistoren P6 und P8 größer als der Absolutwert VTHP jeder Schwellenspannung dieser Transistoren sein kann. Dies ist durch Einstellen des Verhältnisses der Ansteuerstärke des NMOS-Transistors N16 zu der des PMOS-Transistors P14 und des NMOS-Transistors N15 realisiert worden. Somit werden die PMOS-Transistoren P6, P8, deren Gates das Steuersignal VB mit der obenerwähnten Spannung zugeführt wird, beide eingeschaltet, was ermöglicht, daß der PMOS-Transistor P1 im ausgeschalteten Zustand verbleibt, wenn an den Anschluß IO das Tiefpegelsignal angelegt wird, was ermöglicht, daß der Signalausgangsanschluß IO im hochimpedanten Zustand verbleibt.
Wenn an den Anschluß IO ein Spannungssignal angelegt wird, das höher als Vcc ist und beispielsweise 5 V beträgt, geht das Ausgangssignal /IO der Signalinversionsschaltung 11 auf den Tiefpegel, was bewirkt, daß der KNOS-Transistor N16 in der Vorspannungsschaltung 12 eingeschaltet wird, während der NMOS-Transistor N17 ausgeschaltet wird. Zu diesem Zeitpunkt wird der PMOS-Transistor PS eingeschaltet, wenn die Spannung am Anschluß IO gleich oder höher als Vcc + VTHP ist, was bewirkt, daß die Spannung am Anschluß IO an das Substrat des PMOS-Transistors P1 oder an die n-Wanne ausgegeben wird. Im Ergebnis ist die Spannung der n-Wanne die gleiche wie die des Anschlusses 10. Die Diode D1 in Fig. 7 ist eine zwischen der p-Drain-Diffusionsschicht des PMOS-Transistors und der n- Wanne entwickelte parasitäre Diode. Da die Diode eingeschaltet wird, wenn die Spannung des Anschlusses 10 gleich Vcc + VF (wobei VF die Durchlaßspannung der Diode D1 ist) oder höher ist, wird die n-Wanne ebenfalls über die Diode D1 geladen. Zu diesem Zeitpunkt wird der PMOS- Transistor P4 ausgeschaltet.
Auch in diesem Fall ist die Spannung des Steuersignals VB in der Weise eingestellt worden, daß die Spannungsdifferenz zwischen dem Gate und der Source jedes der PMOS-Transistoren P6, P8 größer als der Absolutwert VTgp der Schwellenspannung jedes dieser Transistoren und kleiner als die Durchbruchspannung zwischen dem Gate und der Source jedes der PMOS- Transistoren P6 und P8 sein kann. Dies ist dadurch realisiert worden, daß das Verhältnis der Ansteuerstärke des NMOS- Transistors N16 zur Ansteuerstärke des PMOS-Transistors P14 und des NMOS-Transistors N15 eingestellt worden ist. Somit werden die PMOS-Transistoren P6, P8, deren Gates das Steuersignal VB mit der obenerwähnten Spannung zugeführt wird, beide eingeschaltet, was ermöglicht, daß der PMOS- Transistor P1 wie wenn an den Anschluß IO das Tiefpegelsignal angelegt wird im ausgeschalteten Zustand verbleibt, was ermöglicht, daß der Signalausgangsanschluß IO im hochimpedanten Zustand verbleibt.
Da die Potentialdifferenz zwischen dem Gate und der Source jedes der PMOS-Transistoren P6, P8 in der Weise eingestellt ist, daß sie größer als der Absolutwert VTHP der Schwellenspannung jedes dieser Transistoren und kleiner als die Durchbruchspannung zwischen dem Gate und der Source jedes der PMOS-Transistoren P6 und P8 ist, kann selbst dann verhindert werden, daß sich die Zuverlässigkeit der beiden PMOS-Transistoren P6, P8 verschlechtert, wenn an den Anschluß IO ein Signalpotential angelegt wird, das höher als Vcc (3,3 V) ist.
Außerdem ist selbst dann, wenn ein höheres Signalpotential als Vcc (3,3 V) an den Anschluß IO angelegt wird, die Drain- Seite jedes der NMOS-Transistoren N1, N2, N4 jeweils mit den NMOS-Transistoren N11, N12, N13 versehen, deren Gates die Stromversorgungsspannung Vcc zugeführt wird. Diese NMOS- Transistoren lassen lediglich zu, daß die Drain-Potentiale der NMOS-Transistoren N1, N2, N4 höchstens bis auf Vcc - VTHN (wobei VTHN die Schwellenspannung des NMOS-Transistors ist) steigen und verhindern somit, daß sich die Zuverlässigkeit der NMOS-Transistoren N1, N2, N4 verschlechtert.
Außerdem wird dem Gate des PMOS-Transistors P7 über den PMOS- Transistor P8 das Signalpotential des Signalausgangsanschlusses 10 zugeführt. Andererseits wird das Signalpotential des Signalausgangsanschlusses 10 über den PMOS-Transistor P6 dem Knoten des Gates des PMOS-Transistors P1 zugeführt. Im Ergebnis wird die Potentialdifferenz zwischen dem Gate und dem Drain des PMOS-Transistors P7 nahezu zu null, was bewirkt, daß der PMOS-Transistor P7 ausgeschaltet wird. Das Ausgabefreigabesignal /OE und das Eingangssignal IN bewirken, daß entweder der PMOS-Transistor P2 oder der PMOS-Transistor P3 eingeschaltet wird, was den gemeinsamen Verbindungsknoten der drei PMOS-Transistoren P2, P3 und P7 auf Vcc bringt und verhindert, daß bei diesen PMOS- Transistoren P2, P3 und P7 ein Durchbruchproblem auftritt.
Wie oben beschrieben wurde, wird bei der integrierten Halbleiterschaltung in der Ausführung, falls mehrere Ausgänge angeschlossen sind und verwendet werden, selbst wenn Stromversorgungsspannungen mit verschiedenen Werten zugeführt werden, verhindert, daß Strom zwischen den Stromversorgungen fließt. Außerdem wird selbst dann, wenn an den Signalausgangsanschluß ein Signal mit höherem Potential als die Stromversorgungsspannungen in der integrierten Schaltung angelegt wird, verhindert, daß sich die Zuverlässigkeit der internen Elemente verschlechtert. Folglich kann eine integrierte Halbleiterschaltung unter Verwendung einer Verarbeitung mit niedriger Durchbruchspannung wie etwa der 3,3 V-Verarbeitung konstruiert werden.
Nachfolgend werden verschiedene Abwandlungen der integrierten Halbleiterschaltung gemäß der ersten Ausführung beschrieben. Während in der integrierten Halbleiterschaltung, die der ersten Ausführung aus Fig. 6 zugeordnet ist, das Gate des NMOS-Transistors N16 in der Vorspannungsschaltung 12 an den Signalausgangsanschluß IO angeschlossen ist, ist die Schaltung der in Fig. 8 gezeigten ersten Abwandlung der ersten Ausführung so beschaffen, daß das Gate des NMOS- Transistors N16 abgewandelt ist, so daß es mit der Substrat- n-Wänne des PMOS-Transistors P1 oder dergleichen verbunden ist. Wenn an den Anschluß IO eine Hochspannung, beispielsweise 5 V, angelegt wird, wird das Potential der Substrat-n-Wanne über den PMOS-Transistor P4 oder über die Diode D1 in Fig. 7 auf das gleiche Potential wie der Anschluß 10 eingestellt, so daß die gleiche Wirkung wie in Fig. 6 erhalten werden kann.
In der integrierten Halbleiterschaltung, die der ersten Ausführung aus Fig. 6 zugeordnet ist bildet die NAND- Schaltung, die die PMOS-Transistoren P2, P3, P7 und die NMOS- Transistoren N2, N3, N12 enthält, eine Schaltung, die ein Gate-Ansteuersignal für den PMOS-Transistor P1 erzeugt. In der in Fig. 9 gezeigten Schaltung der zweiten Abwandlung der ersten Ausführung bilden dagegen ein NOR-Gate NOR2, dem ein Ausgabefreigabesignal /OE und ein Eingangssignal /IN zugeführt wird, und eine Inverterschaltung, die die PMOS- Transistoren P2 und P7 und die NMOS-Transistoren N3 und N12 enthält, eine Schaltung, die ein Gate-Ansteuersignal für den PMOS-Transistor P1 erzeugt.
Genauer ist in der Inverterschaltung die Source des PMOS- Transistors P2 an die Stromversorgungsspannung Vcc angeschlossen. Zwischen den Drain des PMOS-Transistors P2 und den Knoten des Gates des PMOS-Transistors P1 ist der Stromweg zwischen der Source und dem Drain des PMOS-Transistors P7 geschaltet. An den Knoten des Gates des PMOS-Transistors P1 ist der Drain des NMOS-Transistors N12 angeschlossen. Zwischen die Source des NMOS-Transistors N12 und die Massespannung ist der Stromweg zwischen der Source und dem Drain des NMOS- Transistors N3 geschaltet. Den Gates des PMOS-Transistors P2 und des NMOS-Transistors N3 wird das Ausgangssignal des NOR- Gatters NOR2 zugeführt. Das Gate des PMOS-Transistors P7 ist wie in Fig. 6 an den Knoten des gemeinsamen Drains des PMOS- Transistors P8 und des NMOS-Transistors N13 angeschlossen. Dem Gate des NMOS-Transistors N13 wird die Stromversorgungsspannung Vcc zugeführt.
Außerdem ist in der Schaltung der zweiten Abwandlung das Gate des PMOS-Transistors P14 in der Vorspannungsschaltung 12 anstatt an die Massespannung an das Drain des NMOS- Transistors N15 angeschlossen.
Wenn der NMOS-Transistor N15 eingeschaltet ist, arbeitet die Vorspannungsschaltung 12 in der Schaltung der zweiten Abwandlung auf die gleiche Weise wie die Ersatzschaltung aus Fig. 7.
Fig. 10 zeigt die Konfiguration der Ausgangsschaltung in einer integrierten Halbleiterschaltung gemäß einer zweiten Ausführung der vorliegenden Erfindung. Mit Ausnahme eines Teils der Schaltung aus Fig. 5 besitzt die Ausgangsschaltung eine ähnliche Konfiguration wie die der vorausgehenden Anmeldung zugeordnete Schaltung aus Fig. 5, wobei in der Erläuterung die gleichen Teile wie in Fig. 5 mit den gleichen Bezugszeichen bezeichnet sind. Die Schaltung aus Fig. 10 unterscheidet sich von der Schaltung aus Fig. 5 stark dadurch, daß, wie in Fig. 6 erläutert ist, neu eine Steuerschaltung 10 vorgesehen ist, die eine Signalinversionsschaltung 11 und eine Vorspannungsschaltung 12 enthält.
Außerdem ist wie bei der in Fig. 6 gezeigten integrierten Halbleiterschaltung gemäß der ersten Ausführung der Stromweg zwischen der Source und dem Drain eines NMOS-Transistors N13, dessen Gate an die Stromversorgungsspannung Vcc angeschlossen ist, zwischen den NMOS-Transistor P8 und den NMOS-Transistor N4 geschaltet.
Nachfolgend wird der Betrieb der auf diese Weise konstruierten Schaltung beschrieben.
Wenn zunächst das Ausgabefreigabesignal /OE auf der Massespannung (Tiefpegel) ist, d. h., wenn die Ausgangsschaltung in der Betriebsart ist, in der sie gemäß dem Eingangssignal IN ein Signal an dem Signalausgangsanschluß IO ausgeben kann, erzeugt die Vorspannungsschaltung 10 ein Steuersignal VB mit einem Potential Vcc.
Andererseits wird das Potential des Signals an dem Signalausgangsanschluß IO gemäß dem Eingangssignal IN entweder auf die Massespannung oder auf die Stromversorgungsspannung Vcc eingestellt. Somit sind die PMOS-Transistoren P6 und P8, deren Gates das Steuersignal VB mit einer Spannung Vcc zugeführt wird, beide im ausgeschalteten Zustand, wobei der NMOS-Transistor N5 eingeschaltet ist. Dies isoliert elektrisch den Knoten der n-Wanne gegenüber dem Knoten des Gates des PMOS-Transistors P1.
Da zu diesem Zeitpunkt der NMOS-Transistor N4, dessen Gate das Ausgangssignal des NAND-Gatters NAND1 zugeführt wird, eingeschaltet ist und der NMOS-Transistor N13, dessen Gate an die Stromversorgungsspannung Vcc angeschlossen ist, eingeschaltet ist und der PMOS-Transistor P8, dessen Gate das Steuersignal VB von der Vorspannungsschaltung 10 zugeführt wird, ausgeschaltet ist, ist der Knoten des gemeinsamen Drains des PMOS-Transistors P8 und des NMOS-Transistors N13 mit der Massespannung verbunden. Dies bringt den PMOS-Transistor P10 in den eingeschalteten Zustand. Somit ist das CMOS-Transfergatter, das den PMOS-Transistor P10 und den NMOS-Transistor N5 enthält, im eingeschalteten Zustand, was bewirkt, daß dem Gate des PMOS-Transistors P1 in der Ausgangsstufe das invertierte Signal des Eingangssignals IN, das Ausgangssignal des NAND-Gatters NAND2, zugeführt wird.
Andererseits gibt das NOR-Gatter NOR1 auch das invertierte Signal des Eingangssignals IN aus. Das invertierte Signal wird dem Gate des NMOS-Transistors N1 in der Ausgangsstufe zugeführt. Somit wirkt die Ausgangsschaltung, wenn das Ausgabefreigabesignal /OE auf dem Tiefpegel ist, als Zweizustands-Ausgangsschaltung.
Nachfolgend wird der Betrieb der Schaltung erläutert, wobei das Ausgabefreigabesignal /OE auf der Stromversorgungsspannung Vcc (auf dem Hochpegel) ist. Wenn das Signal /OE auf dem Hochpegel ist, ist das Ausgangssignal des NAND-Gatters NAND1 auf dem Tiefpegel, ist das Ausgangssignal /OE' des Inverters INV3 auf dem Hochpegel, ist der PMOS-Transistor P13 in der Vorspannungsschaltung 12 ausgeschaltet und ist der NMOS-Transistor N15 eingeschaltet. Zu diesem Zeitpunkt ist die Ersatzschaltung der Vorspannungsschaltung 12, die ein parasitäres Element enthält, die gleiche wie in Fig. 7.
Nachfolgend wird eine Erläuterung in bezug auf den Betrieb der Schaltung in einem Fall gegeben, in dem an den Signalausgangsanschluß IO verschiedene Signalpotentiale von anderen Ausgangsschaltungen angelegt werden, wobei das Signal /OE auf dem Hochpegel und der Anschluß IO im hochimpedanten Zustand ist.
Wenn zunächst an den Anschluß IO das Tiefpegelsignal (das Massespannungssignal) angelegt wird, geht das Ausgangssignal der Signalinversionsschaltung 11 auf den Hochpegel, was bewirkt, daß der NMOS-Transistor N16 in der Vorspannungsschaltung 12 ausgeschaltet wird, während der NMOS- Transistor N17 eingeschaltet wird, so daß das Steuersignal VB auf die Massespannung eingestellt wird. Wie in Fig. 6 erläutert ist, werden zu diesem Zeitpunkt die PMOS- Transistoren P6 und P8, deren Gates das Steuersignal VB zugeführt wird, beide eingeschaltet, was bewirkt, daß das Potential der n-Wanne, das nahezu gleich Vcc ist, über den PMOS-Transistor P6 dem Gate des PMOS-Transistors P1 zugeführt wird, was ermöglicht, daß der PMOS-Transistor P1 im ausgeschalteten Zustand verbleibt. Das heißt, der Signalausgangsanschluß IO bleibt im hochimpedanten Zustand.
Wenn an den Anschluß IO das Hochpegelsignal (Vcc-Signal) angelegt wird, geht das Ausgangssignal der Signalinversionsschaltung 11 auf den Hochpegel, was bewirkt, daß der NMOS-Transistor N16 in der Vorspannungsschaltung 12 eingeschaltet wird, während der NMOS-Transistor N17 ausgeschaltet wird. Wie in Fig. 6 erläutert ist, wird zu diesem Zeitpunkt das Potential des Steuersignals VB gemäß dem Verhältnis der Ansteuerstärke des NMOS-Transistors N16 allein zur Ansteuerstärke des PMOS-Transistors P14 und des NMOS- Transistors N15, die in Serie geschaltet sind, eingestellt. Daraufhin ist das Potential des Steuersignals VB vorherbestimmt eingestellt worden, so daß die Potentialdifferenz zwischen dem Gate und der Source jedes der PMOS-Transistoren P6 und P8 größer als der Absolutwert VTHp jeder Schwellenspannung dieser Transistoren sein kann. Dies kann durch Einstellen des Verhältnisses der Ansteuerstärke der PMOS-Transistoren P14 und des NMOS-Transistors N15 zu der des NMOS-Transistors N16 realisiert werden.
Somit werden die PMOS-Transistoren P6, P8, deren Gates das Steuersignal VB mit der obenerwähnten Spannung zugeführt wird, beide eingeschaltet, was ermöglicht, daß der PMOS- Transistor P1 so, wie wenn an den Anschluß IO das Tiefpegelsignal angelegt wird, im ausgeschalteten Zustand verbleibt, was ermöglicht, daß der Signalausgangsanschluß IO im hochimpedanten Zustand verbleibt.
Wenn an den Anschluß IO ein Spannungssignal angelegt wird, das höher als Vcc ist und beispielsweise 5 V beträgt, geht das Ausgangssignal der Signalinversionsschaltung 11 auf den Tiefpegel, was bewirkt, daß der NMOS-Transistor N16 in der Vorspannungsschaltung 12 eingeschaltet wird, während der NMOS-Transistor N17 ausgeschaltet wird. Zu diesem Zeitpunkt wird der PMOS-Transistor PS, wenn das Potential am Anschluß IO gleich oder größer als Vcc + VTHP ist, eingeschaltet, was bewirkt, daß das Potential am Anschluß IO an das Substrat des PMOS-Transistors P1 oder an die n-Wanne ausgegeben wird. Im Ergebnis ist das Potential der n-Wanne das gleiche wie das des Anschlusses 10. Außerdem wird das Potential des Anschlusses 10 über die parasitäre Diode zwischen der p- Drain-Diffusionsschicht des PMOS-Transistors P1 und der n- Wanne auch auf die n-Wanne übertragen.
Auch in diesem Fall ist das Potential des Steuersignals VB in der Weise eingestellt worden, daß die Potentialdifferenz zwischen dem Gate und der Source jedes der PMOS-Transistoren P6, P8 größer als der Absolutwert VTHp der Schwellenspannung jedes dieser Transistoren und kleiner als die Durchbruchspannung zwischen dem Gate und der Source jedes der PMOS-Transistoren P6 und P8 sein kann. Dies ist durch Einstellen des Verhältnisses der Ansteuerstärke des PMOS- Transistors P14 und des NMOS-Transistors N15 zur Ansteuerstärke des NMOS-Transistors N16 realisiert worden. Somit werden die PMOS-Transistoren P6, P8, deren Gates das Steuersignal VB mit dem obenerwähnten Potential zugeführt wird, beide eingeschaltet, was ermöglicht, daß der PMOS- Transistor P1 wie bei dem an den Anschluß IO angelegten Tiefpegelsignal im ausgeschalteten Zustand verbleibt, was ermöglicht, daß der Signalausgangsanschluß IO im hochimpedanten Zustand verbleibt.
In der Schaltung der zweiten Ausführung wird dem Gate des NMOS-Transistors N5 nicht wie in der Schaltung aus Fig. 5 das Hochpegel/Tiefpegel-Signal von dem NAND-Gatter NAND1, sondern das Steuersignal VB von der Steuerschaltung 10 zugeführt. Dadurch, daß der Anschluß des Gates des NMOS-Transistors N5 wie oben beschrieben abgewandelt ist, können in der zweiten Ausführung die folgenden ausgezeichneten Eigenschaften erreicht werden.
Wenn in der Schaltung aus Fig. 10 das Ausgabefreigabesignal /OE auf dem Hochpegel ist und an den Anschluß IO eine höhere Spannung als Vcc angelegt wird, ist das Potential am Knoten des Gates des PMOS-Transistors P1 das gleiche wie das des Anschlusses 10. Wenn in der Schaltung aus Fig. 5, bei der dem Gate des NMOS-Transistors N5 von dem NAND-Gatter NAND1 das Hochpegel/Tiefpegel-Ausgangssignal zugeführt wird, in dem NMOS-Transistor N5 ein Leckstrom fließt, wobei die Potentialdifferenz zwischen seinem Gate und seiner Source null ist, kann über das NAND-Gatter NAND2 ein unnötiger Strom von dem Anschluß IO zum Knoten der Stromversorgungsspannung Vcc fließen. Da aber bei der Schaltung aus Fig. 10 das Steuersignal VB dem Gate des NMOS-Transistors N5 zugeführt wird, ist die Potentialdifferenz zwischen dem Gate und der Source des NMOS-Transistors N5 negativ, wobei das Ausgangssignal des NAND-Gatters NAND2 auf dem Hochpegel (Vcc) ist, während das Steuersignal VB auf einem Potential zwischen der Massespannung und der Stromversorgungsspannung Vcc ist. Dies bringt den NMOS-Transistor N5 in einen ausreichend ausgeschalteten Zustand und macht den Leckstrom kleiner als bei der Schaltung aus Fig. 5.
Wie oben beschrieben kann auch bei der integrierten Halbleiterschaltung in der zweiten Ausführung in einem Fall, in dem mehrere Ausgänge angeschlossen sind und verwendet werden, selbst dann, wenn Stromversorgungsspannungen mit verschiedenen Werten zugeführt werden, verhindert werden, daß zwischen den Stromversorgungen ein Strom fließt. Außerdem wird selbst dann, wenn an den Signalausgangsanschluß ein Signal mit einem höheren Potential als die Stromversorgungsspannungen in der integrierten Schaltung angelegt wird, verhindert, daß sich die Zuverlässigkeit der internen Elemente verschlechtert. Folglich kann eine integrierte Halbleiterschaltung konstruiert werden, die eine Verarbeitung mit niedrigerer Durchbruchspannung wie etwa die 3,3 V- Verarbeitung verwendet.
Die vorliegende Erfindung ist nicht auf die obenbeschriebenen Ausführungen beschränkt. Die Erfindung kann, ohne vom Erfindungsgedanken oder von ihrem wesentlichen Charakter abzuweichen, auf nochmals weitere Arten verwirklicht oder ausgeführt werden. Beispielsweise kann die Steuerschaltung 10 außer den obenbeschriebenen Konfigurationen jede der in den Fig. 11 bis 14 gezeigten Konfigurationen besitzen.
Im Vergleich zu den Steuerschaltungen der Fig. 6 und 8 ist in der Steuerschaltung 10 aus Fig. 11 die Anschlußstelle des NMOS-Transistors N15 durch die Anschlußstelle des PMOS- Transistors P14 und des NMOS-Transistors N17 ersetzt.
In der Steuerschaltung 10 aus Fig. 12 ist das Substrat des PMOS-Transistors P14 anstatt an die n-Wanne oder an Vcc an die Source des PMOS-Transistors P14 angeschlossen.
In der Steuerschaltung 10 aus Fig. 13 ist anstelle des PMOS- Transistors P14 aus Fig. 12 ein Widerstand R1 angeschlossen. Anstelle des Widerstands R1 kann eine Stromquelle angeschlossen sein. Die Verwendung der Stromquelle ermöglicht, daß der Wert des fließenden Stroms selbst dann ungeändert bleibt, wenn das Potential des Signals VB steigt, so daß verhindert wird, daß der gezogene Strom zunimmt.
In der Steuerschaltung 10 aus Fig. 14 ist an die Stelle des Widerstands R1 aus Fig. 13 der Stromweg zwischen der Source und dem Drain des NMOS-Transistors N18 geschaltet, dessen Gate an die Stromversorgungsspannung Vcc angeschlossen ist.
Wie oben beschrieben wurde, erzeugt die Verwendung der Steuerschaltung 10 mit jeder der in den Fig. 11 bis 14 gezeigten Konfigurationen die gleiche Wirkung.
Wie bisher beschrieben wurde, wird mit der vorliegenden Erfindung in einem Fall, daß mehrere Ausgänge angeschlossen sind und verwendet werden, selbst dann verhindert, daß ein Strom zwischen den Stromversorgungen fließt, wenn Stromversorgungsspannungen zugeführt werden, deren Werte sich unterscheiden. Außerdem kann eine integrierte Halbleiterschaltung geschaffen werden, die selbst dann verhindert, daß sich die Zuverlässigkeit der internen Elemente verschlechtert, wenn an den Signalausgangsanschluß eine Spannung angelegt wird, die höher als die Stromversorgungsspannungen in der integrierten Schaltung ist.
Dem Fachmann auf dem Gebiet fallen zusätzliche Vorteile und Abwandlungen leicht ein. Somit ist die Erfindung in ihren umfassenderen Aspekten nicht auf die hier gezeigten und beschriebenen besonderen Einzelheiten und repräsentativen Vorrichtungen beschränkt. Dementsprechend können verschiedene Abwandlungen vorgenommen werden, ohne vom Umfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen.

Claims

1. Integrierte Halbleiterschaltung, umfassend:

einen Energieversorgungsknoten, an welchen eine Energieversorgungsspannung (VCC) anzulegen ist;

einen ersten Signalausgangsanschluss (I/O), an welchen eine äußere Spannung anlegbar ist, welche einen höheren Wert als die Energieversorgungsspannung hat;

einen dritten MOS-Transistor (P8) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Ende eines Strompfads zwischen dem Source und dem Drain mit dem ersten Signalausgangsanschluss (I/O) verbunden ist;

einen ersten MOS-Transistor (P1) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und dem ersten Signalausgangsanschluss (I/O) angeschlossen ist, das Rückgate mit dem Rückgate des dritten MOS-Transistors (P8) verbunden ist und der erste MOS-Transistor (P1) von der gleichen Leitfähigkeitsart ist wie der dritte MOS- Transistor (P8);

einen zweiten MOS-Transistor (P6) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Rückgate und dem Gate des ersten MOS-Transistors (P1) angeschlossen ist, das Rückgate mit dem Rückgate des dritten MOS-Transistors (P8) verbunden ist, das Gate mit dem Gate des dritten MOS-Transistors (P8) verbunden ist, und der zweite MOS-Transistor (P6) von der gleichen Leitfähigkeitsart ist wie der dritte MOS-Transistor (P8); und

einen vierten MOS-Transistor (P7, P10) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und dem Gate des ersten MOS- Transistors eingefügt ist, das Rückgate mit dem Rückgate des dritten MOS-Transistors (P8) verbunden ist, das Gate mit dem anderen Ende des Strompfads zwischen dem Source und dem Drain des dritten MOS-Transistors (P8) verbunden ist, und der vierte MOS-Transistor (P7, P10) von der gleichen Leitfähigkeitsart ist wie der dritte MOS- Transistor (P8),

wobei

die integrierte Halbleiterschaltung ferner eine erste Steuerschaltung (10) umfasst, an welche die Energieversorgungsspannung anzulegen ist, wobei die erste Steuerschaltung (10) entworfen ist, um eine Steuerspannung (VB) zu erzeugen; und

wobei wenn die äußere Spannung, welche den höheren Wert als die Energieversorgungsspannung hat, an den ersten Signalausgangsanschluss angelegt ist, die erste Steuerschaltung (10) die Steuerspannung erzeugt, welche analog variiert in einem Bereich von weniger als der Energieversorgungsspannung, in Übereinstimmung mit einer Änderung der äußeren Spannung, so dass eine Potentialdifferenz zwischen der äußeren Spannung und einer Spannung des Gates des zweiten MOS-Transistors (P6) höher ist als ein Absolutwert eines Schwellwerts des zweiten MOS-Transistors (P6), aber weniger ist als eine Durchbruchsspannung zwischen dem Gate und dem Source des zweiten MOS-Transistors (P6), und wobei wenn eine Potentialdifferenz zwischen der äußeren Spannung und einer Spannung des Gates des dritten MOS-Transistors (P8) höher ist als ein Absolutwert eines Schwellwerts des dritten MOS-Transistors (P8), aber weniger ist als eine Durchbruchsspannung zwischen dem Gate und dem Source des dritten MOS-Transistors (P8), die erste Steuerschaltung (10) die Steuerspannung an das Gate des dritten MOS-Transistors (P8) und das Gate des zweiten MOS-Transistors (P6) anlegt, um die Gates der dritten und zweiten MOS-Transistoren (P8) und (P6) einzuschalten, so dass eine Spannung des ersten Signalausgangsanschlusses (I/O) an das Gate des vierten MOS-Transistors (P7, P10) über den dritten MOS- Transistor (P8) angelegt wird, und eine Spannung des Rückgates des ersten MOS-Transistors (P1) über den zweiten MOS-Transistor (P6) an das Gate des ersten MOS- Transistors (P1) angelegt wird.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner eine zweite Steuerschaltung (NAND2) umfasst, welche einen zweiten Signalausgangsanschluss und einen Strompfad zwischen dem Energieversorgungsknoten und dem zweiten Signalausgangsanschluss hat, und dadurch gekennzeichnet, dass der Strompfad zwischen dem Source und dem Drain des vierten MOS-Transistors (P7, P10) zwischen dem zweiten Signalausgangsanschluss und dem Gate des ersten MOS- Transistors (P1) eingefügt ist.

3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuerschaltung (10) den dritten MOS-Transistor (P8) und den zweiten MOS- Transistor (P6) ausschaltet, wenn die integrierte Halbleiterschaltung den ersten Signalausgangsanschluss (I/O) betreibt.

4. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuerschaltung (10) umfasst:

einen ersten Referenzpotential-Versorgungsknoten, an welchen ein erstes Referenzpotential mit einem niedrigeren Wert als der Energieversorgungsspannung anzulegen ist;

einen fünften MOS-Transistor (N16) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain angeschlossen ist zwischen dem Energieversorgungsknoten und einem Ausgangsknoten für die Steuerspannung, die Spannung des ersten Signalausgangsanschlusses (I/O) an das Gate des fünften MOS-Transistors (N16) angelegt ist, und der fünfte MOS-Transistor (N16) von anderer Leitfähigkeitsart ist als der dritte MOS-Transistor (P8); und

ein Pull-Down-Element (P14, R1, N18) mit einem Strompfad zwischen dem Ausgangsknoten für die Steuerspannung und dem ersten Referenzpotential-Versorgungsknoten.

5. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Steuerschaltung (10) umfasst:

einen ersten Referenzpotential-Versorgungsknoten, an welchen ein erstes Referenzpotential mit einem niedrigeren Wert als der Energieversorgungsspannung anzulegen ist; und

Schaltungsmittel (P13, N15) zur Abschaltung eines Strompfads zwischen einem Ausgangsknoten für die Steuerspannung und dem ersten Referenzpotential- Versorgungsknoten, und dann Hochziehen des Ausgangsknotens für die Steuerspannung auf die Energieversorgungsspannung, wenn die integrierte Halbleiterschaltung den ersten Signalausgangsanschluss (I/O) betreibt.

6. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuerschaltung (10) umfasst:

eine Signalinversionsschaltung (11) mit einem Eingangsknoten und einem Ausgangsknoten, wobei der Eingangsknoten mit dem ersten Signalausgangsanschluss (I/O) verbunden ist;

einen fünften MOS-Transistor (P13) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und einem Ausgangsknoten für die Steuerspannung angeschlossen ist, das Gate eingerichtet ist ein erstes Steuersignal (/OE') zu empfangen, und der fünfte MOS-Transistor (P13) von der gleichen Leitfähigkeitsart ist wie der dritte MOS- Transistor (P8);

einen sechsten MOS-Transistor (P14) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain eingefügt ist zwischen dem Ausgangsknoten für die Steuerspannung und dem ersten Referenzpotential-Versorgungsknoten, das Gate eingerichtet ist das erste Referenzpotential zu empfangen, und der sechste MOS-Transistor (P14) von der gleichen Leitfähigkeitsart ist wie der dritte MOS- Transistor (P8);

einen siebten MOS-Transistor (N15) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain in Reihe geschaltet ist mit dem Strompfad zwischen dem Source und dem Drain des sechsten MOS-Transistors (P14), wobei das Gate eingerichtet ist das erste Steuersignal zu empfangen, und der siebte MOS-Transistor (N15) von entgegengesetzter Leitfähigkeitsart ist zur Leitfähigkeitsart des dritten MOS-Transistors (P8);

einen achten MOS-Transistor (N16) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und dem Ausgangsknoten für die Steuerspannung angeschlossen ist, das Gate mit dem ersten Signalausgangsanschluss (I/O) verbunden ist, und der achte MOS-Transistor (N16) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS- Transistors (P8) ist; und

einen neunten MOS-Transistor (N17) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain parallel geschaltet ist mit dem Strompfad zwischen dem Source und dem Drain des sechsten MOS-Transistors (N16), das Gate mit dem ersten Ausgangsanschluss verbunden ist, und der neunte MOS-Transistor (N17) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS- Transistors (P8) ist.

7. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuerschaltung (10) umfasst:

einen fünften MOS-Transistor (P13) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und einem Ausgangsknoten für die Steuerspannung angeschlossen ist, das Gate eingerichtet ist ein Steuersignal (/OE') zu empfangen, und der fünfte MOS-Transistor (P13) von der gleichen Leitfähigkeitsart wie der dritte MOS-Transistor (P8) ist;

ein Widerstandselement (R1), welches eingefügt ist zwischen dem Ausgangsknoten für die Steuerspannung und dem ersten Referenzpotential-Versorgungsknoten; einen sechsten MOS-Transistor (N15) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain in Reihe geschaltet ist mit dem Widerstandselement (R1), das Gate eingerichtet ist das erste Steuersignal zu empfangen, und der sechste MOS-Transistor (N15) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS-Transistors (P8) ist;

einen siebten MOS-Transistor (N16) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und dem Ausgangsknoten für die Steuerspannung angeschlossen ist, wobei das Gate mit dem ersten Signalausgangsanschluss (I/O) verbunden ist, und der siebte MOS-Transistor (N16) von entgegengesetzter Leifähigkeitsart zur Leitfähigkeitsart des dritten MOS- Transistors (P8) ist; und

ein achter MOS-Transistor (N17) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain parallel steht zum Widerstandselement (R1), das Gate mit dem ersten Signalausgangsanschluss (I/O) verbunden ist, und der achte MOS-Transistor (N17) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS- Transistors (P8) ist.

8. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuerschaltung(10) umfasst:

einen fünften MOS-Transistor (P13) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und einem Ausgangsknoten für die Steuerspannung angeschlossen ist, das Gate eingerichtet ist ein Steuersignal (/OE') zum empfangen, und der fünfte MOS-Transistor (P13) von der gleichen Leitfähigkeitsart ist wie der dritte MOS-Transistor (P8);

einen sechsten MOS-Transistor (N18) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Ausgangsknoten für die Steuerspannung und dem ersten Referenzpotential-Versorgungsknoten angeschlossen ist, die Energieversorgungsspannung eingerichtet ist an das Gate angelegt zu werden, und der sechste MOS-Transistör (N18) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS-Transistors (P8) ist;

einen siebten MOS-Transistor (N15) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain in Reihe geschaltet ist zwischen dem Source und dem Drain des sechsten MOS-Transistors, das Gate eingerichtet ist ein Steuersignal (/OE') zu empfangen, und der siebte MOS- Transistor (N15) von entgegengesetzter Leitfähigkeitsart zur Leitfähigkeitsart des dritten MOS-Transistors (P8) ist;

einen achten MOS-Transistor (N16) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und einem Ausgangsknoten für die Steuerspannung angeschlossen ist, das Gate mit dem ersten Signalausgangsanschluss (I/O) verbunden ist, und der achte MOS-Transistor (N16) von entgegengesetzter Leifähigkeitsart zur Leitfähigkeitsart des dritten MOS- Transistors (P8) ist; und

einen neunten MOS-Transistor (N17) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain parallel geschaltet ist mit dem Strompfad zwischen dem Source und dem Drain des sechsten MOS-Transistors (N18), das Gate mit dem ersten Signalausgangsanschluss (I/O) verbunden ist, und der neunte MOS-Transistor (N17) von entgegengesetzeter Leitfähigkeitsart zur Leifähigkeitsart des dritten MOS-Transistors (P8) ist.

9. Integrierte Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, dass in der dritten Steuerschaltung (10) ein Verhältnis zwischen einer Steuerkraft der sechsten und siebten MOS-Transistoren (N18) und (N15), deren Strompfade miteinander in Reihe geschaltet sind, und einer Steuerkraft des achten MOS-Transistors (N16) so eingestellt ist, dass eine Potentialdifferenz zwischen dem Gate des dritten MOS-Transistors (P8) und dessen Source und Drain einen gewünschten Wert annimmt.

10. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, dass in der ersten Steuerschaltung (10) ein Verhältnis zwischen einer Steuerkraft des Widerstandselements (R1) und des sechsten MOS- Transistors (N18), welche miteinander in Reihe geschaltet sind, und einer Steuerkraft des achten MOS- Transistors (N16) so eingestellt ist, dass eine Potentialdifferenz zwischen dem Gate des dritten MOS- Transistors (P8) und des Strompfads zwischen seinem Source und Drain einen vorbestimmten Wert annimmt.

11. Integrierte Halbleiterschaltung nach Anspruch 8, dadurch gekennzeichnet, dass in der ersten Steuerschaltung (10) ein Verhältnis zwischen einer Steuerkraft der sechsten und siebten MOS-Transistoren (N18) und (N15), deren Strompfade miteinander in Reihe geschaltet sind, und einer Steuerkraft des achten MOS-Transistors (N16) so eingestellt ist, dass eine Potentialdifferenz zwischen dem Gate des dritten MOS-Transistors (P8) und dem Strompfad zwischen seinem Source und Drain einen vorbestimmten Wert annimmt.

12. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der vierte MOS-Transistor (P7, P10) eingeschaltet ist, wenn die integrierte Halbleiterschaltung den ersten Signalausgangsanschluss (I/O) betreibt.

13. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner umfasst: einen fünften MOS-Transistor (P9) mit einem Source, einem Drain, einem Gate und einem Rückgate, wobei ein Strompfad zwischen dem Source und dem Drain zwischen dem Energieversorgungsknoten und dem Rückgate des dritten MOS-Transistors (P8) angeschlossen ist, das Gate mit dem Gate des vierten MOS-Transistors (P7, P10) verbunden ist, das Rückgate mit dem Rückgate des dritten MOS- Transistors (P8) verbunden ist, und der fünfte MOS- Transistor (P9) von der gleichen Leitfähigkeitsart ist wie der dritte MOS-Transistor (P8).

14. Integrierte Halbleiterschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der fünfte MOS-Transistor (P9) eingeschaltet ist, wenn die integrierte Halbleiterschaltung den ersten Signalausgangsanschluss (I/O) betreibt.