DE69619918T2

DE69619918T2 - Halbleiterspeicheranordnung mit erweitertem Bereich eines verriegelbaren Eingangssignals

Info

Publication number: DE69619918T2
Application number: DE69619918T
Authority: DE
Inventors: Mamoru Kitamura
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1995-09-26
Filing date: 1996-09-04
Publication date: 2002-09-19
Anticipated expiration: 2016-09-05
Also published as: KR100222812B1; JP2907081B2; US5748553A; TW318934B; JPH0991956A; EP0766251A2; EP0766251B1; EP0766251A3; KR970017629A; DE69619918D1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die Erfindung betrifft eine Halbleiter-Speichereinrichtung und bezieht sich insbesondere auf eine Halbleiter-Speichereinrichtung, bei der eine Zeitspanne beim Zwischenspeichern eines Eingangssignals verlängerbar ist.
Beschreibung des verwandten Standes der Technik Als eine konventionelle Halbleiter-Speichereinrichtung, die Eingangszwischenspeicherschaltungen verwendet, ist ein taktsynchron arbeitender Speicher mit wahlfreiem Zugriff (nachstehend als "synchrones DRAM") bezeichnet) gut bekannt, welcher synchron mit einem externen Taktsignal arbeitet. In einem solchen synchronen DRAM gibt es verschiedene Arten von Verfahren zur Realisierung eines schnellen Betriebsablaufs. Als eine dieser Arten von Beschleunigungsverfahren ist das Dreistufen-Pipeline-Verfahren bekannt. Dieses ist das Verfahren, in welchem die Operationen zwischen einer Eingabeoperation einer Spaltenadresse (einer Spaltenadresse) und einer Lese-/Schreib-Operation unter Verwendung zweier Zwischenspeicherschaltungen in drei Stufen unterteilt sind, um die Operationen in den einzelnen Stufen parallel auszuführen, so daß der schnelle Betriebsablauf des synchronen DRAMs realisiert wird.
Fig. 1 ist ein Blockdiagramm, das die Struktur eines konventionellen synchronen DRAMs darstellt. Bezugnehmend auf Fig. 1 besteht dieses konventionelle synchrone DRAM aus einer Adreßeingabeschaltung 101, einer Befehlseingabeschaltung 121 (ein Befehl beinhaltet einen Reihenadreßauswahlbefehl, einen Lese-/Schreib- Befehl, einen Vorladebefehl usw.), eine Takteingabeschaltung 134, eine Datenausgabeschaltung 120, eine Dateneingabeschaltung 132, eine interne Taktsignal-Erzeugungsschaltung (ICLK) 135, eine Zustandseinstellschaltung (SS) 133, interne Zwischenspeicherschaltungen 105 und 119, Eingangszwischenspeicherschaltungen 102, 122 und 131, einen Spaltenadreßpuffer (CAB) 103, einen Spaltendecoder (CDEC) 104, einen Reihenadreßpuffer (RAB) 107, einen Reihendecoder (RDEC) 108, ein Speicherzellenfeld 110, eine Spaltenadreßsteuerschaltung (CA CTRL) 111, eine Reihenadreßsteuerschaltung (RA CTRL) 113, einen Erfassungsverstärker (SA) 116, einen Datenverstärker (DA) 118, eine Schreibsteuerschaltung (WCTRL) 126, eine Lesesteuerschaltung (RCTRL) 127, Logikschaltungen 137 und 143, und eine Verzögerungsschaltung (D) 139.
Fig. 2A bis 2D sind Zeitverlaufsdiagramme zum Erklären einer Eingangsaufbauzeit und einer Eingangshaltezeit, und Fig. 3 ist ein Schaltungsdiagramm, das die Struktur jeder der Zwischenspeicherschaltungen 102, 122 und 131 darstellt. Bezugnehmend auf Fig. 2A bis 2D und 3 werden die vorstehend erwähnte Eingangsaufbauzeit und die Eingangshaltezeit im Einzelnen beschrieben.
Die Eingangsaufbauzeit ist als die durch 1 in Fig. 2D gezeigte Zeitspanne von einer Zeit, bei der das Eingangssignal eines Befehls, einer Adresse oder eines Datums wechselt, bis zu einer Zeit, bei der das externe Taktsignal ansteigt, definiert. Die Eingangshaltezeit ist als die durch 2 in Fig. 2D gezeigte Zeitspanne von einer Zeit, bei der das externe Taktsignal ansteigt, bis zu einer Zeit, bei der das Eingangssignal das nächste Mal wechselt, definiert. Wie einem in Fig. 3 gezeigten Beispiel der Eingangszwischenspeicherschaltung entnehmbar ist, wird das Eingangssignal derart dem Dateneingangsanschluß einer Zwischenspeicherschaltung 156 zugeführt, daß es zu einem vorbestimmten Zeitpunkt des internen Taktsignals (1), welches aus dem externen Taktsignal durch die Schaltung 135 erzeugt wird, zwischengespeichert wird. Das heißt, die Eingangsaufbauzeit und die Eingangshaltezeit definieren Spannen der Zwischenspeicheroperation. Solange das vorbestimmte Zeitverhalten nicht eingehalten wird, tritt ein Zwischenspeicherfehler auf, d. h. wird eine fehlerhafte Zwischenspeicheroperation ausgeführt. Beispielsweise wird in einem Fall, in dem eine Adresse "A" zwischenzuspeichern ist, dann, wenn die Adresse "A" nicht zu einem Zeitpunkt innerhalb der Eingangsaufbauzeit zugeführt wird, eine Adresse "B" zwischengespeichert, wie in Fig. 4C gezeigt. Darüber hinaus wird dann, wenn die Adreßzufuhr nicht zu dem Zeitpunkt innerhalb der Eingangshaltezeit erfolgt, eine Adresse "C" zwischengespeichert. Dieses findet auf vergleichbare Art und Weise auf eine in Fig. 4B und 4D gezeigte Befehlseingabeoperation und eine Schreibdateneingabeoperation Anwendung.
Eine Kombination der Eingangsaufbauzeit und der Eingangshaltezeit wird als eine Eingangsfensterbreite bezeichnet, wie durch 3 in Fig. 4D gezeigt ist. Die Eingangsfensterbreite muß mit zunehmender Frequenz des externen Taktsignals verengt werden, falls eine kontinuierliche Eingabe zu berücksichtigen ist. Die Eingangsfensterbreite wird in synchronem DRAM mit 100 MHz Betriebstakt (ein Zyklus dauert 10 ns) normalerweise auf einen Wert in dem Bereich von 3 bis 4 ns festgelegt.
In dem vorstehend erwähnten konventionellen synchronen DRAM treten jedoch die folgenden Probleme auf. Das heißt, in dem das synchrone DRAM verwendenden System wird vorwiegend nur die Eingangsaufbauzeit oder die Eingangshaltezeit als wichtiger betrachtet. Der Eingang wird üblicherweise einmal für jeden Taktzyklus geschaltet. Zum Beispiel wird in einem Fall, in dem die Eingangsaufbauzeit als wichtiger betrachtet wird, das Eingangssignal vor der Aufbauzeit ausgehend von der ansteigenden Flanke des Taktsignals zumindest einmal geschaltet. Ebenso wird in einem Fall, in dem die Eingangshaltezeit als wichtiger betrachtet wird, das Eingangssignal nach der Eingangshaltezeit ausgehend von der ansteigenden Flanke des Taktsignals zumindest einmal geschaltet. Bei dem Entwurf des synchronen DRAMs werden jedoch in Wirklichkeit sowohl die Eingangsaufbauzeit als auch die Eingangshaltezeit derart optimal ausgelegt, daß es möglich wird, mit sowohl dem System, in welchem die Eingangsaufbauzeit als wichtiger betrachtet wird, als auch dem System, in welchem die Eingangshaltezeit als wichtiger betrachtet wird, zurechtzukommen.
Darüber hinaus sind wesentliche Elemente, auf deren Grundlage die Produktgüte des synchronen DRAMs bestimmt wird, die Zykluszeit, d. h. die Betriebsfrequenz, die Zugriffszeit und die Eingangsfensterbreite, d. h. die Kombination der Eingangsaufbauzeit und der Eingangshaltezeit. Die Eigenschaften der Eingangsaufbauzeit und der Eingangshaltezeit werden durch Schwankungen von Prozeßparametern zusätzlich zu der Abhängigkeit von der Leistungsversorgung und der Temperaturabhängigkeit stark beeinflußt. Dies ist deshalb so, weil sich die Eigenschaften der Eingabeschaltung 101, 122 oder 131 in Abhängigkeit von dem Leistungsversorgungsniveau und der Temperatur sowie der Prozeßparameter ändern. Beispielsweise wird ein Unterschied in der Ansprechgeschwindigkeit der vorstehend erwähnten Eingabeschaltung zwischen dem Übergang von einem niedrigen Pegel auf einen hohen Pegel und dem Übergang von dem hohen Pegel zu dem niedrigen Pegel verursacht, oder wird eine Abweichung zwischen dem Zeitpunkt der Zufuhr des Eingangssignals zu der Zwischenspeicherschaltung und dem Zeitverhalten des internen Taktsignals verursacht.
Insbesondere dann, wenn die Änderungen im Herstellungsprozeß und so weiter berücksichtigt werden, hat die Eingangsfensterbreite eine Grenze von etwa 3 ns. In einem zukünftigen Produkt mit einer Taktsignalfrequenz von 100 MHz oder höher wäre es sehr schwierig, die optimale Eingangsaufbauzeit und Eingangshaltezeit gleichzeitig bereitzustellen. Zum Beispiel muß bei einem synchronen DRAM mit der einem Zyklus von 5 ns entsprechenden Taktsignalfrequenz von 200 MHz die Eingangsfensterbreite etwa 2 ns betragen.
Daher besteht in einem solchen synchronen DRAM mit einer hohen Taktsignalfrequenz auch dann, wenn das synchrone DRAN ausreichende Fähigkeiten hinsichtlich der Zykluszeit und der Zugriffszeit hat, die Möglichkeit, daß die Produktgüte auf der Grundlage der Eingangsaufbauzeit und der Eingangshaltezeit bestimmt wird. Das heißt, die Eingangsaufbauzeit und die Eingangshaltezeit würden zu einem entscheidenden Faktor gegen die Erhöhung der Betriebsfrequenz in dem synchronen DRAM mit der hohen Taktsignalfrequenz werden.

Kurzbeschreibung der Erfindung

Die Erfindung erfolgt in Anbetracht der vorstehend erwähnten Probleme und soll eine Halbleiter Speichereinrichtung schaffen, in welcher der Zustand einer Eingangszwischenspeicherschaltung durch eine Zustandseinstellschaltung geschaltet wird, so daß das in der Bestimmung der Produktgüte auf der Grundlage der Eingangsaufbauzeit und der Eingangshaltezeit bestehende Problem beseitigt werden kann.
Zur Erreichung eines Gesichtspunkts der Erfindung beinhaltet eine Halbleiter-Speichereinrichtung eine interne Taktsignal-Erzeugungseinrichtung zum Erzeugen eines internen Taktsignals aus einem externen Taktsignal; einen Zwischenspeicherabschnitt mit einer Adreßzwischenspeicherschaltung zum Zwischenspeichern einer eingegebenen Adresse, einer Befehlszwischenspeicherschaltung zum Zwischenspeichern eines eingegebenen Befehls, und einer Schreibdatenzwischenspeicherschaltung zum Zwischenspeichern eines eingegebenen Schreibdatums; und eine Zustandseinstelleinrichtung zum Steuern der Adreßzwischenspeicherschaltung, der Befehlszwischenspeicherschaltung und der Schreibdatenzwischenspeicherschaltung auf der Grundlage eines durch die Adreßzwischenspeicherschaltung zwischengespeicherten Adreßschlüssels und eines durch die Befehlszwischenspeicherschaltung zwischengespeicherten Betriebsarteinstellbefehls derart, daß eine Zeitdifferenz selektiv zwischen einem ersten Zeitpunkt des internen Taktsignals und einem zweiten Zeitpunkt für die Adresse, den Befehl und das Schreibdatum geändert wird.
In diesem Fall verlängert der Zustandseinstellabschnitt die Zeitdifferenz selektiv unter Verwendung zumindest eines Bits des Adreßschlüssels, und kann der Zustandseinstellabschnitt zumindest ein Flip-Flop entsprechend dem zumindest einen Bit des Adreßschlüssels beinhalten und ein Betriebsartsignal aus dem zumindest einen Bit des Adreßschlüssels in Antwort auf den Betriebsarteinstellbefehl erzeugen, um die Adreßzwischenspeicherschaltung, die Befehlszwischenspeicherschaltung und die Schreibdatenzwischenspeicherschaltung zu steuern.
In einem Fall, in dem die verlängerte Zeitdifferenz einer Eingangshaltezeit entspricht und eine Eingangsaufbauzeit voreingestellt ist, erzeugt der Zustandseinstellabschnitt ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl, um eine Eingangshaltezeitbetriebsart einzustellen, wobei eine Eingangsaufbauzeitbetriebsart normalerweise eingestellt wird, wenn die Eingangshaltezeitbetriebsart nicht eingestellt wird. Jede der Adreßzwischenspeicherschaltung, der Befehlszwischenspeicherschaltung und der Schreibdatenzwischenspeicherschaltung umfaßt eine Zwischenspeichereinrichtung zum Zwischenspeichern eines Zwischenspeichereingangs in Antwort auf das interne Taktsignal; und eine Verzögerungseinrichtung zum normalerweise Durchleiten einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums als das Zwischenspeichereingangssignal an die Zwischenspeichereinrichtung in der Eingangsaufbauzeitbetriebsart und zum Verzögern des jeweils entsprechenden Signals, um das entsprechende Signal der Zwischenspeichereinrichtung als das Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebsart zuzuführen.
In einem Fall, in dem die verlängerte Zeitdifferenz eine Eingangsaufbauzeit ist und eine Eingangshaltezeit voreingestellt ist, erzeugt der Zustandseinstellabschnitt ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl, um eine Eingangsaufbauzeitbetriebsart einzustellen, wobei eine Eingangshaltezeitbetriebsart normalerweise eingestellt wird, wenn die Eingangsaufbauzeitbetriebsart nicht eingestellt wird. Jede der Adreßzwischenspeicherschaltung, der Befehlszwischenspeicherschaltung und der Schreibdatenzwischenspeicherschaltung umfaßt eine Zwischenspeichereinrichtung zum Zwischenspeichern einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums in Antwort auf ein Zwischenspeichertaktsignal; und eine Verzögerungseinrichtung zum normalerweise Durchleiten des internen Taktsignals an die Zwischenspeichereinrichtung als das Zwischenspeichertaktsignal in der Eingangshaltebetriebsart und zum Verzögern des internen Taktsignals, um das verzögerte interne Taktsignal an die Zwischenspeichereinrichtung als das Zwischenspeichertaktsignal in der Eingangsaufbauzeitbetriebsart zuzuführen.
In einem Fall, in dem die verlängerte Zeitdifferenz einer Eingangsaufbauzeit und einer Eingangshaltezeit entspricht, erzeugt der Zustandseinstellabschnitt ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl, um eine Eingangsaufbauzeitbetriebsart einzustellen, wenn das Betriebsartsignal nicht aktiv ist, und eine Eingangshaltezeitbetriebsart einzustellen, wenn das Betriebsartsignal aktiv ist. Jede der Adreßzwischenspeicherschaltung, der Befehlszwischenspeicherschaltung und der Schreibdatenzwischenspeicherschaltung umfaßt eine Zwischenspeichereinrichtung zum Zwischenspeichern eines Zwischenspeichereingangs in Antwort auf ein Zwischenspeichertaktsignal; und eine Verzögerungseinrichtung zum Durchleiten des internen Taktsignals an die Zwischenspeichereinrichtung als das Zwischenspeichertaktsignal in der Eingangshaltezeitbetriebsart und Verzögern einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums, um das verzögerte entsprechende Signal der Zwischenspeichereinrichtung als das Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebs-art zuzuführen, und zum normalerweise Durchleiten des entsprechenden Signals an die Zwischenspeichereinrichtung als das Zwischenspeichereingangssignal in der Eingangsaufbauzeitbetriebsart und Verzögern des internen Taktsignals, um das verzögerte interne Taktsignal der Zwischenspeichereinrichtung als das Zwischenspeichertaktsignal in der Eingangsaufbauzeitbetriebsart zuzuführen.
Um einen weiteren Gesichtspunkt der Erfindung zu erreichen, umfaßt ein Verfahren zur Bereitstellung einer Halbleiter-Speichereinrichtung, bei der ein Benutzer zwischen der Verwendung einer Eingangsaufbauzeit und der Verwendung einer Eingangshaltezeit wählen kann, die Schritte:
Erzeugen eines internen Taktsignals aus einem externen Taktsignal;
Einstellen einer Eingangsaufbauzeitbetriebsart und einer Eingangshaltezeitbetriebsart in Übereinstimmung mit der Wahl des Benutzers;
Verlängern einer Zeitdifferenz zwischen einem ersten Zeitpunkt des internen Taktsignals und einem zweiten Zeitpunkt für jede zu ändernde Adresse, jeden zu ändernden Befehl und jedes zu ändernde Schreibdatum in Übereinstimmung mit der auf der Grundlage des Adreßschlüssels und des Befehls eingestellten Betriebsart; und
Zwischenspeichern der Adresse, des Befehls und des Schreibdatums in Antwort auf das interne Taktsignal unter Verwendung der verlängerten Zeitdifferenz zum Zugriff auf ein Speicherzellenfeld der Halbleiter-Speichereinrichtung.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 ein Blockdiagramm, das die Struktur eines konventionellen synchronen dynamischen Speichers mit wahlfreiem Zugriff (DRAM) darstellt;
Fig. 2A to 2D Diagramme zum Erklären einer Eingangsaufbauzeit 1, einer Eingangshaltezeit 2 und einer Eingangsfensterbreite 3 in dem in Fig. 1 gezeigten konventionellen synchronen DRAM,
Fig. 3 ein Schaltungsdiagramm zum Erklären der Struktur jeder der Zwischenspeicherschaltungen in dem in Fig. 1 gezeigten konventionellen synchronen DRAM,
Fig. 4 ein Blockdiagramm, das die Struktur einer Halbleiter- Speichereinrichtung wie beispielsweise einem synchronen DRAM gemäß einem Ausführungsbeispiel der Erfindung darstellt;
Fig. 5 ein Schaltungsdiagramm, das ein Beispiel der Struktur von jeder von Zwischenspeicherschaltungen 2, 22 und 31 in dem synchronen DRAM gemäß dem Ausführungsbeispiel der in Fig. 4 gezeigten Erfindung darstellt;
Fig. 6 ein Schaltungsdiagramm, das ein weiteres Beispiel der Struktur der Zwischenspeicherschaltungen 2, 22 und 32 in dem synchronen DRAM gemäß dem Ausführungsbeispiel der in Fig. 4 gezeigten Erfindung darstellt;
Fig. 7 ein Schaltungsdiagramm, das ein Beispiel der Struktur der Zustandseinstellschaltung in dem synchronen DRAM gemäß dem Ausführungsbeispiel der in Fig. 4 gezeigten Erfindung darstellt;
Fig. 8A bis 8F Diagramme, die die Signalwellenformen darstellen, wenn ein Zustandseinstellbefehl in dem Ausführungsbeispiel der in Fig. 4 gezeigten Erfindung festgelegt wird;
Fig. 9A bis 9I Zeitverlaufsdiagramme, die die Signalwellenformen jeweiliger Signale darstellen, wenn dem synchronen DRAM der in Fig. 4 gezeigten Erfindung ein Aktivierungsbefehlssignal zugeführt wird;
Fig. 10A bis 10J Zeitverlaufsdiagramme, die die Wellenformen von Signalen darstellen, wenn dem synchronen DRAM der in Fig. 4 gezeigten Erfindung READ- und WRITE-Befehle zugeführt werden; und
Fig. 11 ein Schaltungsdiagramm, das ein nochmals weiteres Beispiel der Struktur der Zwischenspeicherschaltungen 2, 22 und 31 darstellt, die durch Kombinieren der Schaltungen von Fig. 5 und 6 in dem synchronen DRAM gemäß dem Ausführungsbeispiel der in Fig. 4 gezeigten Erfindung erhalten wurde.

Beschreibung der bevorzugten Ausführungsbeispiele

Nachstehend wird eine Halbleiter-Speichereinrichtung wie beispielsweise ein synchroner dynamischer Speicher mit wahlfreiem Zugriff (DRAM) nach der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 4 ist ein Blockdiagramm, das die Struktur des synchronen DRAMs gemäß einem Ausführungsbeispiel der Erfindung darstellt. Nach Fig. 4 besteht das synchrone DRAM aus einer Adreßeingabeschaltung 1, einer Befehlseingabeschaltung 21, einer Takteingabeschaltung 34, einer Datenausgabeschaltung 20, einer Dateneingabeschaltung 32, einer internen Taktsignal-Erzeugungsschaltung (ICLK) 35, einer Zustandseinstellschaltung (SS) 33, Zwischenspeicherschaltungen 2, 5, 19, 22 und 31, einem Spaltenadreßpuffer (GAB) 3, einem Spaltendecoder (CDEC) 4, einem Reihenadreßpuffer (RAB) 7, einem Reihendecoder (RDEC) 8, einem Speicherzellenfeld 10, einer Spaltenadreßsteuerschaltung (CA CTRL) 11, einer Reihenadreßsteuerschaltung (RA CTRL) 13, einem Erfassungsverstärker (SA) 16, einem Datenverstärker (DA) 18, einer Schreibsteuerschaltung (WCTRL) 26, einer Lesesteuerschaltung (RCTRL) 27, Logikschaltungen 37 und 43, einer Verzögerungsschaltung (D) 39, einem Adreßeingabeanschluß 45, einem Befehlseingabeanschluß 46, einem Daten-Eingabe-/Ausgabe-Anschluß 48, und einem Eingabeanschluß für externen Takt 47.
Fig. 7 ist ein Schaltungsdiagramm, das ein Beispiel der Struktur der Zustandseinstellschaltung (SS) 33 darstellt. Bezugnehmend auf Fig. 7 besteht die Zustandseinstellschaltung 33 aus D-Flip- Flop-Schaltungen 54-1, 54-2 und 54-3 und einer Logikschaltung 55. Drei untere Bits IA0, IA1 und IA2 eines Adreßschlüssels, welcher der Adreßeingabeschaltung 1 über den Adreßeingabeanschluß 45 zugeführt wird, werden den D-Anschlüssen der D-Flip- Flops 54-1, 54-2 bzw. 54-3 zugeführt. Ein Signal MODE SET, welches von der Zwischenspeicherschaltung 22 ausgegeben wird, wenn ein Betriebsarteinstellbefehl der Eingabeschaltung 21 über den Befehlseingabeanschluß 46 zugeführt wird, wird an die Taktanschlüsse der D-Flip-Flops 54-1, 54-2 bzw. 54-3 geliefert. Die Logikschaltung 55 erzeugt Steuersignale CLT1, CLT2 und CLT3 aus den Ausgangssignalen der D-Flip-Flops 54-1 und 54-2. Das Signal MODE wird an dem Q-Anschluß des D-Flip-Flops 54-3 au"gegeben. Das Signal MODE wird der Adreßzwischenspeicherschaltung 2, der Befehlszwischenspeicherschaltung 22 und der Schreibdatenzwischenspeicherschaltung 31 zugeführt. Das heißt, diese Zwischenspeicherschaltungen werden durch das Signal MODE gesteuert. Es wird angemerkt, daß Fig. 7 nur ein Beispiel zeigt, in welchem die Adreßsignale A0-A2 verwendet werden. Die Zustandseinstellschaltung 33 ist nicht auf die in Fig. 7 gezeigte Schaltung beschränkt.
Fig. 5 ist ein Schaltungsdiagramm, das ein Beispiel der Struktur jeder der Zwischenspeicherschaltungen 2, 22 und 31 darstellt. In dieser Schaltungsstruktur ist die Eingangsaufbauzeit voreingestellt, um eine Zwischenspeicheroperationsspanne sicherzustellen, die ausreicht, um ein Eingangssignal zuverlässig zwischenspeichern zu können. Infolgedessen ist die Eingangshaltezeit kürzer ausgelegt. Daher ist dann, wenn die Eingangshaltezeit verwendet wird, die Zwischenspeicheroperationsspanne der Eingangshaltezeit verlängert.
Bezugnehmend auf Fig. 5 besteht jede dieser Zwischenspeicherschaltungen aus einem Inverter 49, einer Verzögerungsschaltung 50, N-Kanal-MOS-Transistoren 51 und 52, von denen jeder als ein Übertragungstor oder Durchlaßtransistor wirkt, und einem D-Flip- Flop 53. Das Signal MODE wird dem Gate des N-Kanal-MOS-Transistors 51 über den Inverter 49 und dem Gate des N-Kanal-MOS-Transistors 52 direkt zugeführt. Ein Eingangssignal wird dem Datenanschluß des D-Flip-Flops 53 über den N-Kanal-MOS-Transistor 51 auf einem Weg und den N-Kanal-MOS-Transistor 52 und die Verzögerungsschaltung 50 auf dem anderen Weg derart zugeführt, daß das D-Flip-Flop 53 ein Ausgangssignal an dem Q-Anschluß ausgibt. Das interne Taktsignal (1) wird direkt dem Taktanschluß des D- Flip-Flops 53 zugeführt.
Die in Fig. 5 gezeigte Zwischenspeicherschaltung ist auf eine Art und Weise derart aufgebaut, daß das Eingangssignal oder ein durch Verzögern des Eingangssignals durch die Verzögerungsschaltung 50 erhaltenes Signal ausgewählt und in Übereinstimmung mit dem durch die Zustandseinstellschaltung 33 festgelegten Signal MODE dem Datenanschluß der D-Flip-Flop-Schaltung 53 zugeführt wird. Das interne Taktsignal (1), welches aus dem externen Taktsignal durch die interne Taktsignal-Erzeugungsschaltung 35 erzeugt wird, wird dem Taktanschluß des D-Flip-Flops 53 zugeführt. Das heißt, wenn das Signal MODE niedrigpegelig ist, wird der NMOS-Transistor 51 durch den Inverter 49 in einen leitenden Zustand versetzt, und wird der NMOS-Transistor 52 in einen nicht leitenden Zustand versetzt. Infolgedessen wird das Eingangssignal durch das D-Flip-Flop 53 in Antwort auf das interne Taktsignal (1) so wie es ist zwischengespeichert. Andererseits wird dann, wenn das Signal MODE hochpegelig ist, der NMOS-Transistor 52 in den leitenden Zustand versetzt, und wird der NMOS-Transistor 51 in den nicht leitenden Zustand versetzt. Infolgedessen wird das durch Verzögern des Eingangssignals durch die Verzögerungsschaltung 50 erhaltene Signal in Antwort auf das interne Taktsignal (1) durch die D-Flip-Flop-Schaltung 53 zwischengespeichert. Das heißt, die Eingangshaltezeit wird um eine Zeitspanne entsprechend der Verzögerungszeit der Verzögerungsschaltung 50 verlängert.
Fig. 6 ist ein Schaltungsdiagramm, das ein weiteres Beispiel der Struktur jeder der Zwischenspeicherschaltungen 2, 22 und 31 darstellt. In dieser Schaltungsstruktur ist die Eingangshaltezeit voreingestellt, um eine Zwischenspeicheroperationsspanne sicherzustellen, die ausreicht, um ein Eingangssignal zuverlässig zwischenspeichern zu können. Infolgedessen ist die Eingangsaufbauzeit kürzer ausgelegt. Daher ist dann, wenn die Eingangsaufbauzeit verwendet wird, die Zwischenspeicheroperationsspanne der Eingangsaufbauzeit verlängert.
Bezugnehmend auf Fig. 6 besteht jede dieser Zwischenspeicherschaltungen aus einem Inverter 49, einer Verzögerungsschaltung 50, N-Kanal-MOS-Transistoren 51 und 52, von denen jeder als ein Übertragungstor oder Durchlaßtransistor wirkt, und einem D-Flip- Flop 53. Das Signal MODE wird dem Gate des N-Kanal-MOS-Transistors 52 über den Inverter 49 und dem Gate des N-Kanal-MOS-Transistors 51 direkt zugeführt. Das Eingangssignal wird dem Datenanschluß des D-Flip-Flops 53 direkt zugeführt. Das interne Taktsignal (1) wird dem Taktanschluß des D-Flip-Flops 53 über den N- Kanal-MOS-Transistor 51 auf einem Weg und den N-Kanal-MOS-Transistor 52 und die Verzögerungsschaltung 50 auf dem anderen Weg derart zugeführt, daß das D-Flip-Flop 53 das Eingangssignal in Antwort auf das interne Taktsignal (1) oder das verzögerte interne Taktsignal (1) zwischenspeichert.
Die in Fig. 6 gezeigte Zwischenspeicherschaltung ist auf eine Art und Weise derart aufgebaut, daß das interne Taktsignal (1) oder ein durch Verzögern des internen Taktsignals (1) durch die Verzögerungsschaltung 50 erhaltenes Taktsignal ausgewählt und in Übereinstimmung mit dem durch die Zustandseinstellschaltung 33 festgelegten Signal MODE dem Taktanschluß der D-Flip-Flop-Schaltung 53 zugeführt wird. das Eingangssignal wird direkt dem Datenanschluß des D-Flip-Flops 53 zugeführt. Das heißt, wenn das Signal MODE niedrigpegelig ist, wird der NMOS-Transistor 52 durch den Inverter 49 in einen leitenden Zustand versetzt, und wird der NMOS-Transistor 51 in einen nicht leitenden Zustand versetzt. Infolgedessen wird das Eingangssignal durch das D- Flip-Flop 53 in Antwort auf das durch Verzögern des internen Taktsignals (1) durch die Verzögerungsschaltung 50 erhaltene Taktsignal so wie es ist zwischengespeichert. Das heißt, die Eingangsaufbauzeit wird um eine Zeitspanne entsprechend der Verzögerungszeit der Verzögerungsschaltung 50 verlängert. Andererseits wird dann, wenn das Signal MODE hochpegelig ist, der NMOS- Transistor 51 in den leitenden Zustand versetzt, und wird der NMOS-Transistor 52 in den nicht leitenden Zustand versetzt. Infolgedessen wird das Eingangssignal durch die D-Flip-Flop-Schaltung 53 in Antwort auf das interne Taktsignal (1) zwischengespeichert.
Falls die Schaltung nach Fig. 5 und die Schaltung nach Fig. 6 wie in Fig. 11 gezeigt kombiniert werden, befindet sich eine normale ansteigende Flanke des internen Taktsignals (1) im wesentlichen im Mittelpunkt der Eingangsfensterbreite, und werden die Eingangsaufbauzeit und die Eingangshaltezeit in Übereinstimmung mit dem Signal MODE verlängert. Das heißt, wenn das Signal MODE niedrigpegelig ist, wird die Eingangsaufbauzeit verlängert, und wenn das Signal MODE hochpegelig ist, wird die Eingangshaltezeit verlängert.
Nachstehend wird der Betriebsablauf des synchronen DRAMs des vorliegenden Ausführungsbeispiels unter Bezugnahme auf Fig. 8A bis 8F beschrieben.
Zu einer Zeit t0 wird ein Befehl MODE SET als ein Zustandseinstellbefehl von dem Befehlseingabeanschluß 46 der Befehlseingabeschaltung 21 zugeführt, in dieser decodiert und durch die Zwischenspeicherschaltung 22 zwischengespeichert, wie in Fig. 8B gezeigt. Der Befehl MODE SET beinhaltet ein Chipauswahl- Sperrsignal (CS), welches niedrigpegelig aktiv ist, ein Reihenadreßtakt-Sperrsignal (RAS), welches niedrigpegelig aktiv ist, ein Spaltenadreßtakt-Sperrsignal (CAS), welches niedrigpegelig aktiv ist, und ein Schreibfreigabe-Sperrsignal (WE), welches niedrigpegelig aktiv ist. Die Signale "CS-Sperre", "RAS-Sperre", "CAS-Sperre" und "WE-Sperre" werden nachstehend jeweils als "CSB", "RASB", "CASB" und WEB" bezeichnet. In diesem Fall liegen die Signale CSB, RASB, CASB und WEB sämtlich auf dem niedrigen Pegel. Das Befehlssignal MODE SET wird zu einer Zeit t1 auf den hohen Pegel gesetzt, wie in Fig. 8D gezeigt. Das Befehlssignal MODE SET wird von der Zwischenspeicherschaltung 22 den Taktanschlüssen der D-Flip-Flops 54-1, 54-2 und 54-3 in der Zustandseinstellschaltung 33 zugeführt. Darüber hinaus wird zur Zeit t0 ein Adreßschlüssel von dem Adreßeingabeanschluß 45 der Adreßeingabeschaltung 1 zugeführt und durch die Zwischenspeicherschaltung 2 zwischengespeichert, wie in Fig. 8C gezeigt. Drei untere Bits IA0, IA1 und IA2 der zwischengespeicherten Adresse als internes Adreßsignal werden den Datenanschlüssen der D-Flip-Flops 54-1, 54-2 und 54-3 zugeführt und zur Zeit t1 in Antwort auf das Befehlssignal MODE SET zwischengespeichert, so daß das hochpegelige Signal MODE von dem D-Flip-Flop 54-3 ausgegeben wird, wie in Fig. 8F gezeigt. Das Signal MODE wird der Adreßzwischenspeicherschaltung 2, der Befehlszwischenspeicherschaltung 22 und der Datenzwischenspeicherschaltung 31 zugeführt. Auf ähnliche Art und Weise werden Logiksteuersignale CLT1 bis CLT3, welche die CAS-Latenz definieren, von der Logikschaltung 55 über die D- Flip-Flops 54-1 und 54-2 in Antwort auf das Befehlssignal MODE SET auf der Grundlage der internen Adreßbitsignale IA0 und IA1 ausgegeben. Die Steuersignale CLT1 bis CLT3 werden der Verzögerungsschaltung 39 zugeführt.
Nachstehend wird der Aktivierungsbetriebsablauf einschließlich der Eingangsaufbauzeit und der Eingangshaltezeit unter Bezugnahme auf Fig. 9A bis 9I beschrieben. In diesem Beispiel wird die in Fig. 5 gezeigte Zwischenspeicherschaltung verwendet, und ist das Signal MODE hochpegelig. Daher betrifft die Beschreibung die Eingangshaltezeit. Die Beschreibung ist jedoch dieselbe wie bei der Eingangsaufbauzeit.
Ein Aktivierungsbefehlssignal wird zu einer Zeit t10 einem Anschluß 46 zugeführt, wie in Fig. 9B gezeigt. Das Aktivierungsbefehlssignal ist ein Spaltenadreßgruppenbetriebsbefehlssignal, welches das Signal CSB, das Signal RASB, das Signal CASB und das Signal WEB umfaßt. Die Signale CSB und RASB sind niedrigpegelig, und die Signale CASB und WEB sind hochpegelig. Das Aktivierungsbefehlssignal wird durch die Eingabeschaltung 21 decodiert und der Zwischenspeicherschaltung 22 mit der in Fig. 5 gezeigten Struktur zugeführt. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die Zwischenspeicherschaltung 22 das durch die Verzögerungsschaltung 50 verzögerte Aktivierungsbefehlssignal in Antwort auf das interne Taktsignal (1) mit der verlängerten Eingangshaltezeit zwischen.
Darüber hinaus wird das externe Taktsignal CLK von extern dem Anschluß 47 zugeführt und an die interne Taktsignalgesneratorschaltung 35 geliefert, wie in Fig. 9A gezeigt. Die interne Taktsignalgeneratorschaltung 35 erzeugt das interne Taktsignal (1) 36 aus dem externen Taktsignal CLK, wie in Fig. 9D gezeigt, und das interne Taktsignal (1) 36 wird den Zwischenspeicherschaltungen 2, 22 und 31, den Logikschaltungen 37 und 43, der Schreibsteuerschaltung (WCTRL) 26, der Lesesteuerschaltung (RCTRL) 27 und der Verzögerungsschaltung (D) 39 zugeführt. Die Logikschaltung 37 erzeugt ein internes Taktsignal (2) 38 in Antwort auf das interne Taktsignal (1) 36, wie in Fig. 9E gezeigt, und die Verzögerungsschaltung 39 erzeugt interne Taktsignale (5) 40, (6) 41 und (7) 42 aus dem internen Taktsignal (2) 38 und den von der Zustandseinstellschaltung 33 ausgegebenen Logiksteuersignalen CLT1, CLT2 und CLT3. Ferner erzeugt die Logikschaltung 43 ein internes Taktsignal (3) 44 aus dem internen Taktsignal (1) 36, dem internen Taktsignal (7) 42, welches von der Verzögerungsschaltung 39 ausgegeben wird, und einem internen Takterlaubnissignal 30, welches von der Lesesteuerschaltung (RCTRL) 27 ausgegeben wird.
In dem vorstehenden synchronen DRAM wird das vorstehend erwähnte Aktivierungsbefehlssignal in Antwort auf das interne Taktsignal (1) 36 in der Zwischenspeicherschaltung 22 zwischengespeichert, und wird der zwischengespeicherte Aktivierungsbefehl der Reihenadreßsteuerschaltung (RA CTRL) 13 zugeführt, welche zur Zeit t10 ein A-Bank-Reihenadreßerlaubnissignal (nachstehend als Signal "ARAE" bezeichnet) 14 und ein B-Bank-Reihenadreßerlaubnissignal (nachstehend als Signal "BRAE" bezeichnet) erzeugt, wie in Fig. 9G und 9H gezeigt.
Darüber hinaus wird zur Zeit t10 eine Adresse (X) aus dem Anschluß 45 der Eingabeschaltung 1 zugeführt und an die wie in Fig. 5 gezeigt aufgebaute Adreßzwischenspeicherschaltung 2 geliefert. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die Adreßzwischenspeicherschaltung 2 die Adresse durch die Verzögerungsschaltung 50 verzögert unter Verwendung der verlängerten Eingangshaltezeit in Antwort auf das interne Taktsignal (1) 36 zwischen. Die zwischengespeicherte Adresse (X) wird danach über den Reihenadreßpuffer (RAB) 7 dem Reihendecoder (RDEC) 8 zugeführt. Der Reihendecoder (RDEC) 8 decodiert die Reihenadresse, um eine der Reihenzeilen als Reihenauswahlzeile 9 zur Zeit t11 auszuwählen, wie in Fig. 9I gezeigt.
Das in Fig. 4 gezeigte synchrone DRAM hat eine 2-Bank-Struktur wie vorstehend beschrieben. Die Reihenadreßauswahl- und Vorlade- Operationen können durch die Adreßauswahl für die jeweiligen Bänke unabhängig ausgeführt werden. Das synchrone DRAM mit der 2-Bank-Struktur besitzt zwei Steuerschaltungen für die Reihenadresse. Wie vorstehend beschrieben wurde, ist das Signal ARAE das A-Bank-Reihenadreßerlaubnissignal, und ist das Signal BRAE das B-Bank-Reihenadreßerlaubnissignal. Wenn der Aktivierungsbefehl für jede der Bänke zugeführt wird, wird das Signal ARAE oder BRAE auf den hohen Pegel gesetzt. Das in Fig. 9G gezeigte Signalwellenformdiagramm ist ein Beispiel dann, wenn die Bank A ausgewählt und das Signal ARAE auf den hohen Pegel gesetzt ist.
Nachstehend wird der Lese- und Schreib-Betriebsablauf des synchronen DRAMs unter Bezugnahme auf Fig. 10A bis 10J beschrieben.
In Fig. 10A bis 10J wird zu einer Zeit t20 dem Anschluß 46 ein Befehl READ (ein Leseoperationsbefehl: die Signale CAS und CASB sind niedrigpegelig, und die Signale RASB und WEB sind hochpegelig) zugeführt, wie in Fig. 10B gezeigt. Eine Adresse (A1) wird darüber hinaus dem Anschluß 45 zur Zeit t20 unter Verwendung der verlängerten Eingangshaltezeit zugeführt, wie in Fig. 10C gezeigt. Der Befehl READ wird durch die Eingabeschaltung 21 decodiert und dann der Zwischenspeicherschaltung 22 zugeführt. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die wie in Fig. 5 gezeigt aufgebaute Befehlszwischenspeicherschaltung 22 den Befehl READ unter Verwendung der verlängerten Eingangshaltezeit in Antwort auf das interne Taktsignal (1) 36 zwischen. Das zwischengespeicherte Befehlssignal READ 25 wird der Spaltenadreßsteuerschaltung (CA CTRL) 11 zugeführt und darüber hinaus an die Reihenadreßsteuerschaltung (RA CTRL) 27 gesendet. Die Spaltenadreßsteuerschaltung (CA CTRL) 11 gibt das Spaltenadreßerlaubnissignal 12 an den Spaltenadreßpuffer (CAB) 3 in Antwort auf die Zufuhr des Befehlssignals READ 25 aus.
Darüber hinaus wird ein Adreßsignal (A1) zugeführt und an die wie in Fig. 5 gezeigt aufgebaute Zwischenspeicherschaltung 2 über die Eingabeschaltung 1 geliefert. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die Adreßzwischenspeicherschaltung 2 die Adresse (A1) unter Verwendung der verlängerten Eingangshaltezeit in Antwort auf das interne Taktsignal (1) 36 zwischen, wie in Fig. 10C gezeigt. Die zwischengespeicherte Adresse (A1) wird dem Spaltendecoder (CDEC) 4 über den Spaltenadreßpuffer (CAB) 3 zugeführt. Die Adresse (A1), welche von dem Spaltendecoder 4 ausgegeben wird, wird in der Zwischenspeicherschaltung 5 (einer D-Typ-Zwischenspeicherschaltung) zur Zeit t21 in Antwort auf das interne Taktsignal (2) 38, welches von der Logikschaltung 37 ausgegeben wird und dem externen Taktsignal zur Zeit t21 entspricht, zwischengespeichert. Infolgedessen wird eine dieser Adresse entsprechende Spaltenauswahlleitung 6 ausgewählt, wie in Fig. 10H gezeigt. Dadurch können die Speicherzellen für aus diesen zu lesende Daten ausgewählt werden, weil die Reihenadresse zur Zeit t21 aus dem Reihendecoder 8 ausgegeben wird, wie in Fig. 10G gezeigt.
Sodann werden die Daten, welche aus dem Speicherzellenfeld 10 über den Erfassungsverstärker 16 ausgelesen wurden, durch den Datenverstärker 18 verstärkt und auf den R/W (READ/WRITE)-Bus 17 ausgegeben, wie in Fig. 10I gezeigt. Die Daten auf dem R/W-Bus werden durch die Zwischenspeicherschaltung 19 (eine D-Flip-Flop- Schaltung) zu einer Zeit t22 in Antwort auf das in Fig. 10F gezeigte interne Taktsignal (3) 44 und dem externen Taktsignal entsprechend zwischengespeichert und zu einer Zeit t23 über die Ausgabeschaltung 20 aus dem Anschluß 48 ausgegeben, wie in Fig. 10J gezeigt.
Die in Fig. 10A bis 101 gezeigten Wellenformen sind solche dann, wenn eine Signalbündellänge (eine Länge von Hits, für welche die Lese- oder Schreib-Operation fortlaufend auszuführen ist) 4 Bits beträgt. Eine Reihe von Operationen werden durch Ausführen der Leseoperation für ein nächstes Bit für jeden Zyklus parallel ausgeführt. Das heißt, das zweite Bit (A2) wird bei den drei Takten der Zeiten t21 bis t23 ausgeführt, das dritte Bit (A3) wird bei den drei Takten der Zeiten t22 bis t24 ausgeführt, und das vierte Bit (A4) wird bei den drei Takten der Zeiten t23 bis t25 ausgeführt.
Die Schreiboperation ist nahezu dieselbe wie die der vorstehend erwähnten Leseoperation. Zu einer Zeit t28 werden ein Befehl WRITE (Schreiboperationsbefehl, die Signale CAS, CASB und WEB sind niedrigpegelig und das Signal RASB ist hochpegelig), Schreibdaten (DQ) und eine Adresse (B1) dem Anschluß 46, dem Anschluß 48 und dem Anschluß 45 unter Verwendung der verlängerten Eingangshaltezeit zugeführt, weil das Signal MODE auf den hohen Pegel gesetzt ist, wie in Fig. 10B, 10C und 10J gezeigt.
Der Befehl WRITE wird über die Eingabeschaltung 21 decodiert und der Zwischenspeicherschaltung 22 zugeführt. Die Zwischenspeicherschaltung 22 speichert den Befehl WRITE zur Zeit t28 in Antwort auf ein internes Taktsignal (1) 36 zwischen, welches von der internen Taktsignal-Erzeugungsschaltung 35 ausgegeben und in Antwort auf das externe Taktsignal erzeugt wird. Infolgedessen wird ein Befehlssignal WRITE 24 an die Schreibsteuerschaltung (WCTRL) 26 ausgegeben.
Die von dem Anschluß 48 übernommenen Schreibdaten (DQ) werden über die Eingabeschaltung 32 der wie in Fig. 5 gezeigt aufgebauten Zwischenspeicherschaltung 31 zugeführt. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die Schreibdatenzwischenspeicherschaltung 31 die Schreibdaten unter Verwendung der erweiterten Eingangshaltezeit zur Zeit. t28 in Antwort auf das interne Taktsignal (1) 36 zwischen, welches von der internen Taktsignal-Erzeugungsschaltung 35 ausgegeben und in Antwort auf die Takteingabe erzeugt wird. Die zwischengespeicherten Schreibdaten werden der Schreibsteuerschaltung (WCTRL) 26 zugeführt.
Darüber hinaus wird andererseits die Adresse (H1) über die Eingabeschaltung 1 der Zwischenspeicherschaltung 2 zugeführt. Da das Signal MODE gegenwärtig auf den hohen Pegel gesetzt ist, speichert die Adreßzwischenspeicherschaltung 2 das verzögerte Adreßsignal durch die Verzögerungsschaltung 50 unter Verwendung der verlängerten Einganshaltezeit in Antwort auf das interne Taktsignal (1) 36 zwischen, welches von der internen Taktsignalerzeugungsschaltung 35 ausgegeben und in Antwort auf die Takteingabe zur Zeit t28 erzeugt wird. Die zwischengespeicherte Adresse (B1) wird über den Spaltenadreßpuffer 3 dem Spaltendecoder 4 zugeführt.
Die von diesem Spaltendecoder 4 ausgegebene Adresse (B1) wird in der Zwischenspeicherschaltung 5 (der D-Typ-Zwischenspeicherschaltung) in Antwort auf das interne Taktsignal (2) 38 zwischengespeichert, welches von der Logikschaltung 37 in Antwort auf das externe Taktsignal zur Zeit t29 ausgegeben wird. Infolgedessen wird eine Spaltenauswahlleitung 6, welche der Adresse (B1) entspricht, ausgewählt, wie in Fig. 10H gezeigt. Dadurch wird eine Speicherzelle des Speicherzellenfelds 10 für zu schreibende Daten ausgewählt, weil der Reihendecoder eine der Reihenleitungen auswählt, wie in Fig. 10G gezeigt. Gleichzeitig werden in Antwort auf das interne Taktsignal (1) 36, welches der Zeit t29 entspricht, die Schreibdaten, welche von der Schreibsteuerschaltung 26 ausgegeben wurden, über den R/W (READ/WRITE)- Bus 17 und den Erfassungsverstärker 16 in die Speicherzelle geschrieben, wie in Fig. 101 gezeigt.
Dann wird das Spaltenauswahlsignal 9 in Antwort auf das interne Taktsignal (2) 38, welches in Antwort auf die der Zeit t30 entsprechende Takteingabe erzeugt wird, auf den Nichtauswahlzustand gesetzt und wird sodann die Schreiboperation beendet.
Die 4-Bit-Operation wird für die Schreiboperation wie bei der Leseoperation parallel verarbeitet. Mit anderen Worten werden das zweite Bit (B2), das dritte Bit (B3) und das vierte Bit (B4) mit den drei Takten für die Zeiten t29 bis t31, die Zeiten t30 bis t32 bzw. die Zeiten t31 bis t33 ausgeführt.
Die vorstehende Betriebsart wird als "CAS LATENCY 3" (die CAS- Latenz ist "3") bezeichnet, weil nach der Zufuhr des READ-Befehls in der Leseoperation Daten ab dem dritten Takt ausgegeben werden, und wenn der Befehl MODE SET (ein Befehl zum Einstellen der CAS-Latenz, die Signale CAS, RASB, GASB und WEB sind niedrigpegelig) zugeführt wird, wird diese durch die Zustandseinstellschaltung 33 eingestellt.
Es wird angemerkt, daß obwohl eine Betriebsart einer anderen CAS-Latenz vorhanden ist, deren Beschreibung weggelassen wird, weil keine direkte Beziehung zu der Erfindung besteht.
Wie vorstehend beschrieben wurde, beinhaltet erfindungsgemäß die Halbleiter-Speichereinrichtung die Zustandseinstellschaltung und die Zwischenspeicher, welche durch das Ausgangssignal der Zustandseinstellschaltung gesteuert wird. Das Ausgangssignal der Eingabeschaltung oder ein durch Verzögern des Ausgangssignals erhaltenes Signal wird in jeder Zwischenspeicherschaltung durch die D-Flip-Flop-Schaltung durch den Übertragungstorschalter ausgewählt. Das ausgewählte Signal wird durch die D-Flip-Flop- Schaltung zwischengespeichert. Alternativ wird das interne Taktsignal oder ein durch Verzögern des internen Taktsignals durch die Verzögerungsschaltung erhaltenes Signal durch den Übertragungstorschalter ausgewählt. Das Ausgangssignal der Eingabeschaltung wird in Antwort auf das ausgewählte Signal zwischengespeichert. Daher wird die Eingangsaufbauzeit oder die Eingangshaltezeit durch den Zustandseinstellbefehl und den Adreßschlüssel in Abhängigkeit von dem Zustand des zu verwendenden Systems festgelegt. Es besteht auch bei dem Hochfrequenzprodukt kein Problem dahingehend, daß die Eingangsaufbauzeit oder die Eingangshaltezeit die Produktgüte bestimmt, und der Entwurfsfreiheitsgrad ist zweifach, so daß der Produktentwurf vereinfacht werden kann.

Claims

1. Halbleiter-Speichereinrichtung, umfassend:

eine interne Taktsignal-Erzeugungseinrichtung; (34, 35) zum Erzeugen eines internen Taktsignals aus einem externen Taktsignal;

einen Zwischenspeicherabschnitt (1, 2, 21, 22, 31, 32) mit einer Adreßzwischenspeicherschaltung (2) zum Zwischenspeichern einer eingegebenen Adresse, einer Befehlszwischenspeicherschaltung (22) zum Zwischenspeichern eines eingegebenen Befehls, und einer Schreibdatenzwischenspeicherschaltung (31) zum Zwischenspeichern eines eingegebenen Schreibdatums; und

eine Zustandseinstelleinrichtung (33) zum Steuern der Adreßzwischenspeicherschaltung (2), der Befehlszwischenspeicherschaltung (22) und der Schreibdatenzwischenspeicherschaltung (31) auf der Grundlage eines durch die Adreßzwischenspeicherschaltung (2) zwischengespeicherten Adreßschlüssels und eines durch die Befehlszwischenspeicherschaltung (22) zwischengespeicherten Betriebsarteinstellbefehls derart, daß eine Zeitdifferenz selektiv zwischen einem ersten Zeitpunkt des internen Taktsignals und einem zweiten Zeitpunkt für die Adresse, den Befehl und das Schreibdatum geändert wird.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, bei der die Zustandseinstelleinrichtung (33) die Zeitdifferenz selektiv unter Verwendung zumindest eines Bits des Adreßschlüssels verlängert.

3. Halbleiter-Speichereinrichtung nach Anspruch 2, bei der die Zustandseinstelleinrichtung (33) zumindest ein Flip-Flop (54) entsprechend dem zumindest einen Bit des Adreßschlüssels beinhaltet und ein Betriebsartsignal aus dem zumindest einen Bit des Adreßschlüssels in Antwort auf den Betriebsarteinstellbefehl erzeugt, um die Adreßzwischenspeicherschaltung (2), die Befehlszwischenspeicherschaltung (22) und die Schreibdatenzwischenspeicherschaltung (31) zu steuern.

4. Halbleiter-Speichereinrichtung nach Anspruch 1, bei der die verlängerte Zeitdifferenz einer Eingangshaltezeit entspricht und eine Eingangsaufbauzeit voreingestellt ist.

5. Halbleiter-Speichereinrichtung nach Anspruch 4, bei der

die Zustandseinstelleinrichtung (33) ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl erzeugt, um eine Eingangshaltezeitbetriebsart einzustellen, wobei eine Eingangsaufbauzeitbetriebsart normalerweise eingestellt wird, wenn die Eingangshaltezeitbetriebsart nicht eingestellt wird, und bei der

jede der Adreßzwischenspeicherschaltung (2), der Befehlszwischenspeicherschaltung (22) und der Schreibdatenzwischenspeicherschaltung (31) umfaßt:

eine Zwischenspeichereinrichtung (53) zum Zwischenspeichern eines Zwischenspeichereingangs in Antwort auf das interne Taktsignal; und

eine Verzögerungseinrichtung (49, 50, 51, 52) zum normalerweise Durchleiten einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums als das Zwischenspeichereingangssignal an die Zwischenspeichereinrichtung (53) in der Eingangsaufbauzeitbetriebsart und zum Verzögern des jeweils entsprechenden Signals, um das entsprechende Signal der Zwischenspeichereinrichtung (53) als das Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebsart zuzuführen.

6. Halbleiter-Speichereinrichtung nach Anspruch 1, bei der die verlängerte Zeitdifferenz eine Eingangsaufbauzeit ist und eine Eingangshaltezeit voreingestellt ist.

7. Halbleiter-Speichereinrichtung nach Anspruch 6, bei der die Zustandseinstelleinrichtung (33) ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl erzeugt, um eine Eingangsaufbauzeitbetriebsart einzustellen, wobei eine Eingangshaltezeitbetriebsart normalerweise eingestellt wird, wenn die Eingangsaufbauzeitbetriebsart nicht eingestellt wird, und bei der

eine Zwischenspeichereinrichtung (53) zum Zwischenspeichern einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums in Antwort auf ein Zwischenspeichertaktsignal; und

eine Verzögerungseinrichtung (49, 50, 51, 52) zum normalerweise Durchleiten des internen Taktsignals an die Zwischenspeichereinrichtung (53) als das Zwischenspeichertaktsignal in der Eingangshaltebetriebsart und zum Verzögern des internen Taktsignals, um das verzögerte interne Taktsignal an die Zwischenspeichereinrichtung (53) als das Zwischenspeichertaktsignal in der Eingangsaufbaubetriebsart zuzuführen.

8. Halbleiter-Speichereinrichtung nach Anspruch 1, bei der die verlängerte Zeitdifferenz einer Eingangsaufbauzeit und einer Eingangshaltezeit entspricht.

9. Halbleiter-Speichereinrichtung nach Anspruch 6, bei der die Zustandseinstelleinrichtung (33) ein Betriebsartsignal aus dem Adreßschlüssel und dem Betriebsarteinstellbefehl erzeugt, um eine Eingangsaufbauzeitbetriebsart einzustellen, wenn das Betriebsartsignal nicht aktiv ist, und eine Eingangshaltezeitbetriebsart einzustellen, wenn das Betriebsartsignal aktiv ist, und bei der

eine Zwischenspeichereinrichtung (53) zum Zwischenspeichern eines Zwischenspeichereingangs in Antwort auf ein Zwischenspeichertaktsignal; und

eine Verzögerungseinrichtung (49, 50, 51, 52) zum Durchleiten des internen Taktsignals an die Zwischenspeichereinrichtung (53) als das Zwischenspeichertaktsignal in der Eingangshaltezeitbetriebsart und Verzögern einer entsprechenden Adresse, eines entsprechenden Befehls und eines entsprechenden Schreibdatums, um das verzögerte entsprechende Signal der Zwischenspeichereinrichtung (53) als das Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebsart zuzuführen, und zum normalerweise Durchleiten des entsprechenden Signals an die Zwischenspeichereinrichtung als das Zwischenspeichereingangssignal in der Eingangsaufbauzeitbetriebsart und Verzögern des internen Taktsignals, um das verzögerte interne Taktsignal der Zwischenspeichereinrichtung (53) als das Zwischenspeichertaktsignal in der Eingangsaufbauzeitbetriebsart zuzuführen.

10. Verfahren zur Bereitstellung einer Halbleiter-Speichereinrichtung, bei der ein Benutzer zwischen der Verwendung einer Eingangsaufbauzeit und der Verwendung einer Eingangshaltezeit wählen kann, umfassend die Schritte:

Erzeugen eines internen Taktsignals aus einem externen Taktsignal;

Einstellen einer Eingangsaufbauzeitbetriebsart und einer Eingangshaltezeitbetriebsart in Übereinstimmung mit der Wahl des Benutzers;

Verlängern einer Zeitdifferenz zwischen einem ersten Zeitpunkt des internen Taktsignals und einem zweiten Zeitpunkt für jede zu ändernde Adresse, jeden zu ändernden Befehl und jedes zu ändernde Schreibdatum in Übereinstimmung mit der auf der Grundlage des Adreßschlüssels und des Befehls eingestellten Betriebsart; und

Zwischenspeichern der Adresse, des Befehls und des Schreibdatums in Antwort auf das interne Taktsignal unter Verwendung der verlängerten Zeitdifferenz zum Zugriff auf ein Speicherzellenfeld der Halbleiter-Speichereinrichtung.

11. Verfahren nach Anspruch 10, bei dem der Einstellschritt die Eingabe eines Adreßschlüssels und eines Befehls in die Halbleiter-Speichereinrichtung für die Benutzerwahl beinhaltet.

12. Verfahren nach Anspruch 10, bei dem der Benutzer die Eingangshaltezeitbetriebsart wählt und die Eingangsaufbauzeitbetriebsart normalerweise in der Halbleiter-Speichereinrichtung eingestellt wird.

13. Verfahren nach Anspruch 12, bei dem der Zwischenspeicherschritt beinhaltet:

normalerweise Durchleiten zumindest des Adreßsignals, des Befehlssignals oder des Schreibdatensignals als ein Zwischenspeichereingangssignal in der Eingangsaufbauzeitbetriebsart;

Verzögern des zumindest einen Signals als das Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebsart; und

Zwischenspeichern des Zwischenspeichereingangssignals in Antwort auf das interne Taktsignal.

14. Verfahren nach Anspruch 10, bei dem der Benutzer die Eingangsaufbauzeitbetriebsart wählt und die Eingangshaltezeitbetriebsart normalerweise in der Halbleiter-Speichereinrichtung eingestellt wird.

15. Verfahren nach Anspruch 14, bei dem der Zwischenspeicherschritt beinhaltet:

normalerweise Durchleiten des internen Taktsignals als ein Zwischenspeichertaktsignal in der Eingangshaltezeitbetriebsart;

verzögern des internen Taktsignal als das Zwischenspeichertaktsignal in der Eingangsaufbauzeitbetriebsart; und

Zwischenspeichern zumindest einer Adresse, eines Befehls oder eines Schreibdatums in Antwort auf das Zwischenspeichertaktsignal.

16. Verfahren nach Anspruch 10, bei dem der Benutzer die Eingangsaufbauzeitbetriebsart oder die Eingangshaltezeitbetriebsart wählt, die beide in der Halbleiter-Speichereinrichtung wählbar sind.

17. Verfahren nach Anspruch 16, bei dem der Zwischenspeicherschritt beinhaltet:

Durchleiten des internen Taktsignals als ein Zwischenspeichertaktsignal in der Eingangshaltezeitbetriebsart;

Verzögern zumindest eines Adreßsignals, eines Befehlssignals und eines Schreibdatensignals als ein Zwischenspeichereingangssignal in der Eingangshaltezeitbetriebsart;

Durchleiten des zumindest einen Signals als das Zwischenspeichereingangssignal in der Eingangsaufbauzeitbetriebsart;

Verzögern des internen Taktsignals als das Zwischenspeichertaktsignal in der Eingangsaufbauzeitbetriebsart; und

Zwischenspeichern des Zwischenspeichereingangssignals in Antwort auf das Zwischenspeichertaktsignal.