DE69613751T2

DE69613751T2 - Statische Halbleiterspeicheranordnung mit Impulsgenerator zur Verminderung des Schreibzyklus

Info

Publication number: DE69613751T2
Application number: DE69613751T
Authority: DE
Inventors: Teruyuki Uchihira
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1995-04-24
Filing date: 1996-04-23
Publication date: 2002-05-08
Anticipated expiration: 2016-04-24
Also published as: EP0740303B1; JPH08297978A; DE69613751D1; KR960039000A; KR100227294B1; EP0740303A3; JP3180883B2; EP0740303A2; US5712824A

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher und speziell auf schnell arbeitende statische Halbleiterspeicher.
Ein Halbleiterspeicher gemäß dem Stand der Technik, auf den sich die vorliegende Erfindung bezieht, hat eine Wortleitung, die auf einem gehobenen Pegel für eine vorgegebene Breite synchron mit einem Taktsignal gehalten wird. Nach einem Schreibvorgang wird die Spannung an einem Paar Digitleitungen, die an eine geeignete Speicherzelle angeschlossen sind, zwangsweise auf den Stand vor dem Schreibvorgang hochgezogen, d. h. normalerweise zu einer Versorgespannung (Vcc), um für den nächsten Lese- oder Schreibvorgang bereit zu sein.
Der Halbleiterspeicher mit diesen Eigenschaften wird nun unter Bezug auf Fig. 1 bis 3 beschrieben. Insbesondere ist Fig. 1 ein Schaltungsdiagramm des bekannten Halbleiterspeicher. Fig. 2 ist ein Schaltungsdiagramm, das einen in Fig. 1 gezeigten Pulsgeber zeigt; und Fig. 3 ist ein Signalverlaufsdiagramm, das die Signalverläufe zeigt, die während des Betriebs eines Halbleiterspeichers nach dem Stand der Technik auftreten.
Unter Bezug auf Fig. 1 bezeichnet die Bezugsziffer 1 eine Speicherzelle, 2 ein Paar Digitleitungen, 3 eine Wortleitung, 4 Spalten-Wahlschalter, 5 Schreibtreiber, 6 Vorladetransistoren und 7 einen Ausgleichstransistor.
Bezugsziffer 8 bezeichnet einen Pulsgeber, der die Aufgabe hat, mit ansteigendem Takt einen Puls auszugeben. Dieser Pulsgeber besteht aus einen Verzögerungskreis, wie in Fig. 2 dargestellt (die den inneren Schaltkreis des Pulsgebers 8 zeigt).
Hinsichtlich der in Fig. 1 bis 3 benutzten Bezugszeichen bezeichnet CLK ein Taktsignal, RC ein Erholungssteuersignal, RW ein Eingangssignal vom Reihendecoder, CL ein Spaltenauswahlsignal, WE ein Schreibsteuersignal und DIN einen Dateneingang.
Das Bezugszeichen WL bezeichnet eine Wortleitung, D und -D ein Paar von Digitleitungen (-D stellt wie in Fig. 1 und 3 gezeigt ein invertiertes D dar), R&sub1; und R&sub2; Lastwiderstände der Speicherzelle, N und. -N Knoten der Speicherzelle (-N bezeichnet ein invertierties N), Tr&sub1; und Tr&sub2; Zellen-Übertragtransistoren, Tr&sub3; und Tr&sub4; Zellen-Treibertransistoren.
Der Betrieb des bekannten Halbleiterspeichers wird nun unter Berücksichtigung der Schaltdiagramme der Fig. 1 und 3 sowie des Signalverlaufdiagramms von Fig. 3 beschrieben.
Mit dem Ansteigen des Taktes CKL wird ein Puls mit vorgegebener Dauer als Erholungssteuersignal RC vom Pulsgeber 8 ausgegeben (vgl. Fig. 3). Als Takt CKL wird entweder eine äußere Takteingabe oder ein internes Synchronisationssignal, das durch die Ermittlung des Übergangs von Adressen- und Dateneingabe erhalten wird, verwandt. Die Pulsbreite wird durch einen Verzögerungskreis 10, gezeigt in Fig. 2, wie gewünscht gesetzt.
Bis zur Erstellung des Pulssignals wird die Wortleitung WL, die von einem Wortauswahlsignal ausgewählt wurde (d. h. Eingangssignal RW vom Reihendecoder), für die der Pulsbreite entsprechende Zeitdauer auf diesem erhöhten Pegel gehalten. Für diese Zeit sind die Vorladetransistoren 6 und der Ausgleichstransistor 7 durch das Pulssignal (d. h. das Erholungssteuersignal RC) ausgeschaltet.
Auch zu dieser Zeit wird durch das Erholungssignal RC und das Schreibsignal WE der Stromkreis zum Schreiben von Daten vorbereitet und eine aus dem über das Spaltenauswahlsignal CL gewählten Paar der Digitleitungen D und -D wird durch die Dateneingabe DIN auf ein niedrigen Pegel gezogen, wodurch Daten in die Speicherzelle geschrieben werden.
Wenn das Ausgangssignal (d. h. das Erholungssteuersignal RC) vom Pulsgeber 8 wieder auf den niedrigen Pegel zurückgebracht wird, geht die Wortleitung in den nicht ausgewählten Zustand und die Digitleitungen D und -D erholen sich durch die Vorladetransistoren 6 und den Ausgleichstransistor 7 in den Zustand vor dem Schreibvorgang, um für den nächsten Lese- oder Schreibzyklus bereit zu sein.
Wie oben gezeigt, wird beim dem Stand der Technik entsprechenden Halbleiterspeicher die Auswahl der Wortleitung WL mittels eines Pulssignals gesteuert, das mit einem Synchronsignals erzeugt wird, und daher ist es möglich, die Zeit zur Auswahl der Wortleitung zu minimieren und genügend Zeit zur Erholung der Digitleitungen D und -D nach dem Schreibvorgang bereitzustellen.
Die Zeit zur Auswahl der Wortleitung kann durch die geeignete Einstellung der Pulsbreite des Erholungssteuersignals RC unter der Voraussetzung, daß dem Zellknoten genügend Zeit gegeben wird, um durch den Schreibvorgang umgestellt und in diesem Zustand stabilisiert zu werden, wie gewünscht eingestellt werden.
Die für die Speicherzelle benutzten Lastwiderstände R&sub1; und R&sub2; haben üblicherweise einen hohen Widerstand, und ein hoher Spannungspegel kann, mit Strom über die Lastwiderstände R&sub1; und R&sub2;, selbst bei Überführung der Wortleitung WL in den nicht ausgewählten Zustand unmittelbar nach der Zellinversion, den Zellknoten nicht bereitgestellt werden. Demzufolge werden selbst nach der Zellknotenpotentialinversion die Zellknoten durch Spannungsbereitstellung über die Digitleitungen D und -D durch die Zellübertragstransistoren Tr&sub1; und Tr&sub2; auf einen ausreichenden Pegel gebracht, bevor die Wortleitung WL in den nicht ausgewählten Zustand gebracht wird.
In dem obigen, dem Stand der Technik entsprechendem Halbleiterspeicher werden allerdings das Heraufziehen der Digitleitungen und die Abgleichung durchgeführt, nachdem der Pegel der Wortleitung beim Schreibvorgang gesenkt wurde. Diese Vorgehensweise hat allerdings den Nachteil, den Vorgang des gesamten Schreibzyklus einschließlich des Schreibvorganges zu verlängern, bis der Zellknoten nach dem Steigen des Pegels der Wortleitung stabil den umgestellten Zustand erreicht und bis die Erholung der Digitleitungen vollendet ist.
Besonders beim Schreibvorgang muß eine der beiden Digitleitungen D und -D auf den niedrigen Pegel gebracht werden. Die Erholungszeit ist demzufolge länger als die Zeit für den Lesevorgang und beeinflußt letztendlich die Verarbeitungsgeschwindigkeit des gesamten Speichers.
US-A-5404327 zeigt ein Halbleiterspeichergerät entsprechend dem Oberbegriff des Anspruchs 1, wobei die Zeit zur Aktivierung der Wortleitung und die Zeit zur Vorladung der Digitleitungen von verschiedenen Signalen gesteuert werden, die beide von einem inneren Pulssignal abgeleitet werden.
Durch US-A-4608669 ist es bekannt, verschiedene Signale von einem inneren Signal mittels zweier seriell verbundener Verzögerungsschaltungen abzuleiten.
Ein Aufgabe dieser Erfindung ist daher, die Probleme zu überwinden, die die dem Stand der Technik entsprechenden Halbleiterspeicher aufweisen und einen Halbleiterspeicher bereit zu stellen, der die Taktdauer im Vergleich zum oben beschrieben bekannten Halbleiterspeicher verringern kann und somit schnellen Arbeitsablauf ermöglicht.
Entsprechend der Erfindung werden die Probleme des bekannten Halbleiterspeichers durch einen wie in Anspruch 1 angegebenen Halbleiterspeicher gelöst, bei dem die Zeit zur Auswahl der Wortleitung vom Ansteigen des Taktes bis zur Stabilisierung auf hohen Schreibpegel nach der Inversion der Speicherzellen eingestellt wird und auch das Steigen des Pegels der Digitleitungen wird unmittelbar nach der Inversion der Speicherzellen veranlaßt.
Insbesondere ist es mit dem der Erfindung entsprechendem Halbleiterspeicher möglich, die Zeit für den Schreibzyklus im Vergleich zum bekannten Halbleiterspeicher bis zu dem Umfang zu verringern, der der Überlappung der Zeit zur Auswahl der Schreibleitung und der Zeit zur Erholung der Digitleitungen entspricht.
Entsprechend einem Gesichtspunkt dieser Erfindung wird ein Halbleiterspeicher bereitgestellt, bei dem die Aktivierungszeit einer Wortleitung und die Vorladungszeit der Digitleitungen durch ein inneres in Synchronisierung mit einem Taktsignal erzeugtes Pulssignal gesteuert werden, wobei der Halbleiterspeicher eine Pulsgeber-Schaltung aufweist, die das innere Pulssignal in ein erstes bzw. ein zweites Pulssignal als ein Signal zur Steuerung der Erholung und ein Signal zur Auswahl der Wortleitung unterteilt, wobei die Pulsgeber-Schaltung so aufgebaut ist, daß die Wortleitung aktiviert wird, während das erste Pulssignal erzeugt wird, und die Digitleitungen in einen vorgeladenen Zustand gebracht werden, während das zweite Pulssignal nicht erzeugt wird, so daß der Zeitpunkt, wenn das zweite innere Pulssignal fällt, früher ist als der Zeitpunkt, wenn das erste Pulssignal fällt, und die Digitleitungen im Anschluß an die Inversion des Speicherzellenknotens beim Schreibvorgang in den vorgeladenen Zustand gebracht werden.
Bei dem erfindungsgemäßen Halbleiterspeicher ist die Zeit zur Auswahl der Wortleitung beim Schreibvorgang bestimmt vom Anstieg des Taktes bis zur Stabilisierung auf dem hohen Schreibpegel nach der Taktinversion, und die Erholung der Digitleitungen wird unmittelbar nach der Inversion der Speicherzelle veranlaßt. Die Schreibzykluszeit wird daher im Vergleich zum bekannten Halbleiterspeicher in Übereinstimmung mit der Überlappung der Zeit zur Auswahl der Wortleitung und der Zeit zur Erholung der Digitleitungen verkürzt, was schnelle Verarbeitung erlaubt.
Die Ziele, Eigenschaften und Vorteile der vorliegenden Erfindung werden durch die folgende Beschreibung eines bevorzugten Ausführungsbeispiels dieser Erfindung offensichtlich, das in Bezug auf die beiliegenden Zeichnungen erklärt wird, in denen:
Fig. 1 ein Schaltungsdiagramm ist, das einen Halbleiterspeichers gemäß dem Stand der Technik zeigt;
Fig. 2 ein Schaltungsdiagramm ist, das einen Pulsgeber aus Fig. 1 zeigt;
Fig. 3 ein Signalverlaufsdiagramm ist, das die Signalverläufe zeigt, die beim Betrieb eines dem Stand der Technik entsprechenden Halbleiterspeichers auftreten;
Fig. 4 ein Schaltungsdiagramm ist, das ein dieser Erfindung entsprechendes Ausführungsbeispiel eines Halbleiterspeichers zeigt;
Fig. 5 ein Schaltungsdiagramm ist, das einen Pulsgeber aus Fig. 4 zeigt;
Fig. 6 ein Signalverlaufsdiagramm ist, das die Signalverläufe zeigt, die beim Betrieb eines Halbleiterspeichers des Ausführungsbeispiels der Erfindung auftreten.
Nun wird ein Ausführungsbeispiel dieser Erfindung unter Bezug auf Fig. 4 bis 6 beschrieben. Fig. 4 zeigt ein schematisches Schaltdiagramm eines Ausführungsbeispiels des Halbleiterspeichers gemäß der Erfindung, Fig. 5 zeigt ein schematisches Schaltdiagramm eins in Fig. 4 gezeigten Pulsgeber und Fig. 6 zeigt Signalverläufe, die in dem Ausführungsbeispiel des Halbleiterspeicher gemäß der Erfindung auftreten.
Unter Bezug auf Fig. 4 bezeichnet die Bezugsziffer 1 eine Speicherzelle, 2 Digitleitungen, 3 eine Wortleitung, 4 Spalten-Wahlschalter, 5 Schreibtreiber, 6 Vorladetransistoren und 7 einen Ausgleichstransistor.
Bezugsziffer 9 bezeichnet einen Pulsgeber oder Pulsgenerator, der die Aufgabe hat, Pulse beim Ansteigen des Taktes auszugeben. Der Pulsgeber 9 wie in Fig. 5 gezeigt (d. h. das Schaltdiagramm des Pulsgebers 9) beinhaltet eine erste Verzögerungsschaltung 11 und eine zweite Verzögerungsschaltung 12, die in Reihe geschaltet sind. Der Pulsgeber 9 beinhaltet weiterhin einen Inverter 13 und zwei UND-Gatter 14 und 15.
Bei den in Fig. 4 bis 6 benutzten Bezugszeichen (die hier benutzten Bezugszeichen sind die gleichen wie für Fig. 1 bis 3) bezeichnet CLK ein Taktsignal, WC ein Wortleitungsauswahlsignal, RC ein Erholungssteuersignal, RW ein Eingangssignal vom Reihendecoder, d. h. ein Wortauswahlsignal, CL ein Spaltenauswahlsignal, WE einen Schreibsteuersignal und DIN einen Dateneingang.
Das Bezugszeichen WL bezeichnet eine Wortleitung, D und -D ein Paar von Digitleitungen (-D stellt ein, wie in Fig. 4 und 6 gezeigt, invertiertes D dar), R&sub1; und R&sub2; Lastwiderstände der Speicherzelle, N und -N Knoten der Speicherzelle (-N stellt ein, wie in Fig. 4 und 5 gezeigt, invertiertes N dar), Tr&sub1; und Tr&sub2; Zellen Übertragtransistoren, Tr&sub3; und Tr&sub4; Zellen-Treibertransistoren.
Der Betrieb des Ausführungsbeispiel des Halbleiterspeichers gemäß dieser Erfindung wird nun unter Bezug auf die Schaltdiagramme in Fig. 4 und 5 sowie das Signalverlaufsdiagramm in Fig. 6 beschrieben.
Bezug nehmend auf Fig. 4 erstellt, bei Eingang des Taktes CLK, der Pulsgeber 9 ein internes Pulssignal und gibt das Steuersignal zur Erholung der Digitleitungen RC und des Wortleitungssteuersignal WC getrennt aus. Das Taktsignal ist entweder eine äußere Takteingabe oder ein internes Synchronisationssignal, das durch die Feststellung des Überganges der Adressen- und Dateneingabe erhalten wurde.
Die Verzögerungsschaltungen 12 und 13 sind, wie in Fig. 5 gezeigt, in Reihe geschaltet. Sie entsprechen der in Fig. 2 gezeigten Verzögerungsschaltung 10, aber die Verzögerung wird durch sie geteilt.
Die Pulsbreite des Steuersignals RC für die Erholung der Digitleitungen wird durch die von der ersten Verzögerungsschaltung 11 vorgegebene Verzögerungszeit bestimmt, wie in Fig. 5 gezeigt, während die Pulsbreite des Auswahlsignals WC der Wortleitung durch die Summe der Verzögerungszeiten, die von der ersten und der zweiten Verzögerungsschaltung 11 und 12 gegeben werden, bestimmt ist.
Das Steuersignal RC zur Erholung hat eine um eine Zeit kürzere Pulsbreite, die der Verzögerungszeit in der zweiten Verzögerungsschaltung entspricht. Folglich beginnt nur der Erholungsvorgang früher im Vergleich zum Stand der Technik.
Wie schon im Zusammenhang mit dem bekannten Halbleiterspeicher beschrieben, ist die Wortauswahlzeit durch die Zeit bestimmt, bis die Zellknoten beim Schreibvorgang invertiert sind, und der Zellknoten auf der Hochpegelseite wird nach dem Schreibvorgang auf das Potential gebracht, das durch die Spannung aufgebaut werden kann, die über die Digitleitungen durch Zellübertragtransistoren Tr&sub1; und Tr&sub2; bereitgestellt wird, d. h. bis der Knotenpegel die Spannung (Vcc- Vt) erreicht, welche die Differenz zwischen der Spannung Vcc der Digitleitungen und der Schwellenspannung Vt des Zellübertragtransistors ist. Darüber hinaus kann der Erholungsvorgang sofort nach der Inversion des Zellknotens gestartet werden.
Beim in Fig. 5 gezeigten Pulsgeber des Ausführungsbeispiels der Erfindung wird die Verzögerungszeit in der ersten Verzögerungsschaltung 11 durch die Zeit von der Takteingabe bis zur Inversion der Speicherzelle bestimmt, während die Verzögerungszeit bei der zweiten Verzögerungsschaltung 12 durch die Zeit, bis der hohe Pegel der Zelle nach Inversion der Zelle (Vcc - Vt) erreicht, bestimmt ist.
Tatsächlich ist der Niederpegelknoten nach dem Schreibvorgang wegen der Erholung der Digitleitungen gelegentlich in einem geringfügig schwebenden Zustand, wie in dem Signalverlaufsdiagramm von Fig. 6 gezeigt. Allerdings werden die Zelltreibertransistoren Tr&sub3; und Tr&sub4; wegen des Anstiegs des invertierten Pegels des gegenüberliegenden Knotens abgeschaltet, so daß die Zelldaten nicht zerstört werden.
Der Betrieb des Halbleiterspeichers entsprechend der Erfindung wird weiter beschrieben. Es ist so weit von der Beschreibung offensichtlich, daß der der Erfindung entsprechende Halbleiterspeicher normal arbeitet.
Nach der Herstellung des Pulssignals wird die Wortleitung WL, die durch das Wortauswahlsignal RW ausgewählt worden ist, in dem steigendem Zustand für die Pulsbreite des Auswahlsignals WC der Wortleitung gehalten. Zu diesem Zeitpunkt werden die Vorladetransistoren 6 und der Ausgleichstransistor 7 durch das Erholungssteuersignal RC der Digitleitungen abgeschaltet. Zusätzlich wird die Schaltung durch das Erholungssteuersignal RC der Digitleitungen und das Schreibsteuersignal WE auf das Schreiben von Daten vorbereitet. In diesem Zustand wird eine der beiden Digitleitungen D und -D, die durch das Spaltenauswahlsignal CL ausgewählt worden ist, durch die Dateneingabe DIN auf den niedrigen Pegel gebracht. Auf diese Weise werden Daten in die Speicherzelle geschrieben.
Wenn das Erholungssignal RC der Digitleitungen wieder auf den niedrigen Pegel zurückgebracht wird, erholen sich die Digitleitungen durch die Vorladetransistoren 6 und den Ausgleichstransistor 7. Wie oben beschrieben wird jedoch die Wortleitung im ausgewählten Zustand gehalten, bis die Speicherzellknoten stabilisiert sind.
Zur Stabilisierung der Spannung des Speicherzellknotens wird die Wortleitung durch das Auswahlsignal WC der Wortleitung in den nicht ausgewählten Zustand gebracht und, um für den nächsten Lese- oder Schreibzyklus vorbereitet zu sein, wird der Zustand vor dem Schreibvorgang durch die Erholung der Digitleitungen wieder hergestellt.
Während die Erfindung in ihren bevorzugten Ausführungsbeispielen beschrieben wurde, so muß verstanden werden, daß die Worte, die benutzt wurden, Worte zur Beschreibung als denn Worte zur Eingrenzung sind und daß Veränderungen innerhalb des Anwendungsbereichs der beigefügten Patentansprüche gemacht werden können, ohne vom Umfang der Erfindung abzuweichen, wie er in den Patentansprüchen festgelegt ist.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Speicherzelle (1), mit der eine Wortleitung (3) und ein Paar von Digitleitungen (2) verbunden sind, und

einem Pulssignalgenerator (9), der ein internes Signal teilt und ein erstes und ein zweites Pulssignal (WC, RC) zum Steuern einer Aktivierungszeitspanne der Wortleitung (WL) und einer Vorladezeitspanne der Digitleitungen (D, ) erzeugt, dadurch gekennzeichnet, daß das erste und das zweite Pulssignal synchron mit einem Taktsignal (CLK) erzeugt werden und daß die Wortleitung aktiviert wird, während das erste Pulssignal (WC) erzeugt wird und die Digitleitungen vorgeladen werden, während das zweite Pulssignal (RC) nicht erzeugt wird, wobei das zweite Pulssignal früher abfällt als das erste Pulssignal, so daß verursacht wird, daß das Paar von Digitleitungen anschließend an eine Speicherzellknoteninversion beim Schreibvorgang in einem Vorladezustand ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Pulssignalgenerator (9) aufweist:

einen Inverter (13) mit einem Eingangsknoten, der das Taktsignal (CLK) erhält,

eine erste Verzögerungsschaltung (11) mit einem Eingangsknoten, der mit einem Ausgangsknoten des Inverters verbunden ist,

eine zweite Verzögerungsschaltung (12) mit einem Eingangsknoten, der mit einem Ausgangsknoten der ersten Verzögerungsschaltung verbunden ist,

ein erstes UND-Gatter (14) mit einem ersten Eingangsknoten, der das Taktsignal erhält, einem zweiten Eingangsknoten, der mit dem Ausgangsknoten der zweiten Verzögerungsschaltung verbunden ist, und einem Ausgangsknoten, der das erste Pulssignal (WC) ausgibt, und

ein zweites UND-Gatter (15) mit einem ersten Eingangsknoten, der mit dem Ausgangsknoten der ersten Verzögerungsschaltung verbunden ist, einem zweiten Eingangsknoten, der das Taktsignal erhält, und einem Ausgangsknoten, der das zweite Pulssignal (RC) ausgibt.