DE69432921T2

DE69432921T2 - Schnittstelleneinrichtung

Info

Publication number: DE69432921T2
Application number: DE69432921T
Authority: DE
Inventors: Mikio Kawasaki-shi Nakayama; Tetsuo Kawasaki-shi Tachibana; Youzou Kawasaki-shi Iketani; Yuzo Kawasaki-shi Okuyama; Satoshi Kawasaki-shi Kakuma
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-07
Filing date: 1994-11-18
Publication date: 2004-06-03
Anticipated expiration: 2014-11-19
Also published as: EP0667727B1; US5778001A; JPH07264214A; DE69432921D1; EP0667727A2; US5555261A; EP0667727A3

Description

Die vorliegende Erfindung bezieht sich auf eine Schnittstellenvorrichtung zwischen einem Netz und einer Vermittlung, und genauer auf eine Schnittstellenvorrichtung zum Erzeugen von Übertragungstaktzeiteinstellungsinformation in Benutzerdaten (Übertragungs-RTS-Information) in einem Breitband-ISDN (B-ISDN) durch ein SRTS (synchrones Restzeitstempel-, Synchronous Residual Time Stamp) Verfahren, Übertragen der Übertragungs-RTS-Information gemeinsam mit den Benutzerdaten in der Form einer Zelle und Anpassen der Zeiteinstellung eines Empfangstakts mit der des Übertragungstakts derart, um die Benutzerdaten in Synchronismus zu dem Empfangstakt auszugeben.
Relevanter Stand der Technik wird in den folgenden beiden Literaturstellen beschrieben.
EPA-A-0 577 329 beschreibt Zeiteinstellungswiederherstellung für Video variabler Bitrate in Netzen mit asynchronem Transfermodus (asynchronous transfer mode, ATM), in denen Komplikationen einer Zeiteinstellungswiederherstellung in einem ATM-Empfänger durch Einsetzen einer ersten Phasenverriegelungsschleife überwunden werden, die einen Phasenkomparator, Filter, spannungsgesteuerten Oszillator und Ausgabezähler inkludiert, um auf Systemtaktreferenz-(system clock reference, SCR)Werte zu verriegeln, die von einem entfernten ATM-Sender asynchron empfangen werden. Die SCR-Werte repräsentieren die Momentanwerte von einem Systemzeiteinstellungstakt (system timing clock, STC) zu dem Moment einer Übertragung der asynchronen SCR-Werte. In dem Empfänger wird der Ausgabezähler zuerst auf den Wert des anfangs empfangenen SCR-Werts eingestellt, sodass der abgeleitete STC zum Dekodieren von Datenzellen in den anfangs empfangenen Paketen verfügbar ist. Dann werden so genannte Präsentations-/Dekodierungszeitstempel (Presentation/Decode Time Stamps, PTS/ DTS), die in den Audio- und Videodaten inkludiert sind, vorteilhafter Weise in Verbindung mit STC eingesetzt, um die empfangenen Daten richtig anzuzeigen. Unterlauf der Empfängerdatenpuffer wird durch die Hinzufügung eines "Jitter-(Flimmer-)Verzögerungs-" Werts abgemildert, der eine Extra-Akkumulation von Daten in den Datenpuffern vor einer Dekodierung bewirkt. Dynamische Verfolgung der Jitter-Verzögerung des Kanals wird entsprechend durch Überwachung der Fülle der Datenpuffer und steuerbare Justierung der Jitter-Verzögerung erhalten. Die Stabilität der Videodekoder-Zeiteinstellung wird durch Einsetzen einer zusätzlichen Phasenverriegelungsschleife in einer Videoanzeigesteuerung verbessert, die mit einem Zeiteinstellungsfehlersignal versorgt wird. Die zusätzliche Phasenverriegelungsschleife inkludiert einen Schalter, Filter, Klipper und einen spannungsgesteuerten Oszillator (voltage controlled oscillator, VCO). Der Schalter wird als Reaktion auf Ausgabeimpulse von dem VCO aktiviert, um die momentane Fehlersignaleingabe zu dem Filter für jede sogenannte Videopräsentationseinheit zuzuführen. Der VCO hat eine sehr stabile Mittelfrequenz, die in der Abweichung durch Clippen einer Eingabesteuerspannung auf einen kleinen Spannungsbereich begrenzt wird. Ausgabeimpulse von dem VCO werden eingesetzt, um Dekodierung der Präsentationseinheiten zu aktivieren. Beim Hochfahren wird schnellere Synchronisation durch Erhöhung des zulässigen Spannungsbereichs des VCO über eine Steuerung des Klippers vorgesehen.
"Synchronous Techniques for Timing Recovery in BISDN" von Richard C. Lau und Paul E. Fleischer, Globecom '92 IEEE Global Telecommunications Conference, Orlando, Florida, USA, 6.–9. Dezember 1992, Vol. 2, Seiten 814–820 beschreibt meh rere unterschiedliche Verfahren für eine Zeiteinstellungswiederherstellung in einer Umgebung eines synchronen Netzes. Das grundlegende Konzept, Implementierung und Durchführung von drei synchronen Techniken: synchrone Frequenz-Kodierungstechnik (Synchronous Frequency Encoding Technique, SFET), Zeitstempel (Time Stamp, TS) und synchroner Restzeitstempel (SRTS) werden erörtert. Unter diesen Verfahren wird entschieden, dass das SRTS-Verfahren das effizienteste ist. Außerdem wird beobachtet, dass zwischen SRTS und konventionellen Impulsfüllungssynchronisationstechniken eine enge Analogie gezogen werden kann. Basierend auf der Analogie wird gezeigt, dass die Jitter-Durchführung für SRTS mit der des schaltungsvermittelten Netzes vergleichbar ist.
Es gibt eine steigende Nachfrage nicht nur nach Audiokommunikation und Datenkommunikation, sondern auch nach Multimediakommunikation, in der bewegliche Bilder ebenso wie Audio und Daten übertragen werden. In der ITU-T wurde auf B-ISDN-(Breitband-ISDN-)Vermittlungstechnologie, die auf einem asynchronen Transfermodus (ATM) basiert, als ein Mittel zum Realisieren von Breitbandkommunikation für Multimediakommunikation übereingekommen. Eine derartige Technologie wird in eine praktische Verwendung überführt.
In einem ATM-System werden logische Verknüpfungen in einer physischen Leitung multiplext, sodass eine Leitung einer Vielzahl von Rufen zugewiesen werden kann. Daten beweglicher Bilder oder Audiodaten von einem Endgerät werden entsprechend jedem Ruf in Informationseinheiten fester Länge (die als "Zellen" bezeichnet werden) heruntergebrochen und die Zellen werden über eine Leitung sequenziell übertragen, um Multiplexen zu realisieren. Wie in 41 gezeigt, setzt sich eine Zelle aus einem Block fester Länge von 53 Bytes zusammen, von denen 5 Bytes einen Header HD und 48 Bytes ein Informationsfeld DT bilden. Damit das Ziel verstanden wird, selbst nach dem Daten in Blöcke heruntergebrochen sind, inkludiert der Header HD einen virtuellen Kanalidentifizierer (virtual channel indentifier, VCI) zum Zweck einer Rufidentifizierung. Der Header HD inkludiert ferner einen virtuellen Pfadidentifizierer (virtual path identifier, VPI), der Pfade identifiziert, eine generische Flusssteuerung (generic flow control, GFC), die in einer Flusssteuerung zwischen Verknüpfungen verwendet wird, Nutzlasttyp (payload type, PT) und eine Kopffehlersteuerung (head error control, HEC), die ein Code zum Korrigieren von Fehlern in dem Header ist.
42 ist ein Diagramm, das die Konfiguration eines ATM-Netzes zeigt, das beim Beschreiben eines ATM-Systems nützlich ist. In 42 werden Endgeräte 1a, 1b und ein ATM-Netz 3 gezeigt. Das ATM-Netz 3 hat ein Informationsnetz 3a, das Datenzellen überträgt, und ein Signalnetz 3b, das Steuersignale überträgt. Rufbearbeitungsprozessoren (CPU) 3d-1~3d-n von ATM-Vermittlungen 3c-1~3c-n in dem Informationsnetz 3a sind mit dem Signalnetz 3b verbunden.
Wenn eine Rufoperation durchgeführt wird, sodass das Endgerät 1a, das auf der veranlassenden Seite ist, das Endgerät 1b rufen kann, das auf der beendigenden Seite ist, partitioniert ein Zellen-Assembler innerhalb des veranlassenden Endgeräts 1a Daten, die die Nummer der rufenden Seite, die Nummer der gerufenen Seite und die Art des veranlassenden Endgerätes inkludieren ebenso wie Attribute in Zelleneinheiten, bringt ein Signal VCI (für jedes Endgerät im voraus bestimmt) an jedem Element der partitionierten Daten an, um eine Signalzelle zu bilden und sendet die Signalzellen zu dem ATM-Netz 3.
Falls eine Signalisierungsvorrichtung (nicht gezeigt) der ATM-Vermittlung (auf der veranlassenden Seite) 3c-1 eine Signalzelle empfängt, zerlegt die Signalisierungsvorrichtung Information, die in den Signalzellen enthalten ist, und benach richtigt die CPU 3d-1 über die Information. Die CPU führt eine derartige Rufbearbeitung als Bearbeitung für eine Analyse des Dienstes, der mit der rufenden Seite registriert ist, Gebührenbearbeitung und Bearbeitung zum Interpretieren von Ziffern, die aus der Nummer der gerufenen Seite bestehen, durch, entscheidet einen virtuellen Pfad (VPI) und Rufidentifizierungsinformation (VCI) und sendet in Übereinstimmung mit einem Protokoll Nr. 7 zu der nächsten Weitergabevermittlung 3c-2 Verbindungsinformation, wie etwa die Nummer der rufenden Seite, die Nummer der gerufenen Seite, VPI, VCI und andere Daten über das Signal Netz 3b. Die Weitergabevermittlung 3c-2 führt eine Bearbeitung ähnlich zu der der veranlassenden Vermittlung 3c-1 aus. Danach wird eine Bearbeitung ähnlich zu der beschriebenen von Vermittlung zu Vermittlung durchgeführt, bis schließlich ein Pfad von der veranlassenden Vermittlung 3c-1 zu der ATM-Vermittlung (der Vermittlung auf der beendigenden Seite) 3c-n, mit der das beendigende Endgerät verbunden ist, ebenso wie die Weitergabe-ATM-Vermittlungen 3c-2, 3c-3, ... entschieden ist. Falls die beendigende Vermittlung 3c-n Verbindungsinformation empfängt, die die Nummer der rufenden Seite, die Nummer der gerufenen Seite und die VCI der ATM-Vermittlung höherer Ordnung 3c-3 enthält, ordnet dann die Vermittlung 3c-n eine vorgeschriebene VCI dem beendigenden Endgerät 1b zu und es wird bestimmt, ob das beendigende Endgerät 1b zu einer Kommunikation fähig ist. Falls Kommunikation möglich ist, benachrichtigt das Signalnetz 3b dann die veranlassende Vermittlung 3c-1 über die Tatsache, dass Kommunikation möglich ist, und die veranlassende Vermittlung ordnet dem veranlassenden Endgerät 1a eine vorgeschriebene VCI zu.
Jede der ATM-Vermittlungen 3c-1~3c-n in den Pfaden registriert für jeden Pfad in einer internen Weiterleitungstabelle in einer Form, die mit der VCI der ATM-Vermittlung höherer Ordnung korreliert ist, das Folgende: (1) Verbindungsinforma tion (bezeichnet als Weiterleitungsinformation oder Tag-Information zum Spezifizieren des Ausgabepfades (ausgehender Übertragungsweg) der Zelle mit der bestimmten VCI), und (2) eine neue VCI und neuen VPI, die der Ausgabezelle hinzugefügt werden.
Wenn somit ein Pfad zwischen dem veranlassenden Endgerät 1a und dem beendigenden Endgerät 1b gebildet wird, senden und empfangen die beiden Endgeräte Ruf- und Antwortzellen und verifizieren die Kommunikationsprozedur auf eine gegenseitige Weise. Danach bricht das veranlassende Endgerät zu übertragende Daten in vorgeschriebene Bytelängen herunter, fügt einen Header hinzu, der die zugewiesene VCI enthält, um eine Zelle zu erzeugen, und sendet die Zelle zu dem ATM-Netz 3. Wenn jede der ATM-Vermittlungen 3c-1~3c-n mit einer Eingabezelle von der Vermittlung höherer Ordnung über den vorgeschriebenen eingehenden Übertragungsweg versorgt ist, verweist die ATM-Vermittlung auf ihre eigene Weiterleitungstabelle, um die VPI/VCI der Eingabezelle zu ersetzen, und sendet die Zelle auf einem vorgeschriebenen ausgehenden Übertragungsweg basierend auf der Tag-Information aus. Als ein Ergebnis kommt die Zelle, die durch das veranlassende Endgerät 1a ausgegeben wird, in der beendigenden Vermittlung 3c-n über den Pfad an, der durch eine Rufsteuerung entschieden wurde. Das beendigende Endgerät 3c-n verweist auf seine Weiterleitungstabelle, ändert die VCI, die der eingegebenen Zelle beigefügt ist, zu der VCI, die dem beendigenden Endgerät zugewiesen ist, und sendet dann die Zelle zu der Leitung, mit der das beendigende Endgerät 11b verbunden ist.
Danach sendet das veranlassende Endgerät 1a Zellen zu dem beendigenden Endgerät 1b auf eine aufeinanderfolgende Weise und das beendigende Endgerät 1b baut das Informationsfeld DT, das in den empfangenen Zellen enthalten ist, zusammen, wobei dadurch die ursprünglichen Daten wiederhergestellt werden.
Das vorangehende bezieht sich auf einen Fall zum Behandeln eines Rufes. Durch Änderung der gegenseitig gehaltenen VCI-Werte an beiden Enden von jeder Leitung zwischen dem Endgerät und der ATM-Vermittlung und zwischen den gegenseitig benachbarten ATM-Vermittlungen können jedoch logische Verknüpfungen entsprechend einer Anzahl von Rufen auf einer Leitung hergestellt werden. Als ein Ergebnis kann eine bei Hochgeschwindigkeit multiplexte Kommunikation realisiert werden. In Übereinstimmung mit einem ATM-System kann Information von Informationsquellen, wie etwa bewegliche Bilder, Daten und Audio mit unterschiedlichen Übertragungsraten, multiplext werden. Als eine Folge kann eine einzelne Übertragungsleitung auf eine sehr effektive Art und Weise verwendet werden. Außerdem sind Steuerung einer erneuten Übertragung und komplizierte Kommunikationsprozeduren wie etwa jene, die durch Software durch Paketvermittlung implementiert werden, nicht länger notwendig und es ist möglich, Datenübertragung mit Ultrahochgeschwindigkeit in der Größenordnung von 150 Mbps zu erreichen.
43A bis 43D zeigen die Struktur eines Breitband-ISDN-Systems. Die ATM-Zellen in diesen Zeichnungen werden nur von der rechten Seite zu der linken Seite übertragen, tatsächlich werden aber ATM-Zellen in beiden Richtungen übertragen. In 43A sind ATM-Endgeräte 12, 13 mit einer ATM-Vermittlung 11 verbunden und die Kommunikation zwischen den ATM-Endgeräten 12 und 13 wird durch die ATM-Zellen durch die ATM-Vermittlung 11 durchgeführt. Das Symbol UNI stellt eine Benutzer-Netzschnittstelle dar. In 43B sind verschiedene Benutzerendgeräte 14, 15 mit den ATM-Endgeräten 12, 13 verbunden. Jedes der ATM-Endgeräte 12, 13 hat eine Funktion zum Konvertieren der Daten von einem Benutzerendgerät in eine ATM-Zelle und zu ihrem Übertragen zu der ATM-Vermittlung 11, und Konvertieren der ATM-Zelle, die von der ATM-Vermittlung 11 empfangen wird, in die Daten für ein Benutzerendgerät und zu ihrem Übertragen zu dem Benutzerendgerät. In 43C sind zusammenarbeitende Funktionseinheiten (interworking function units, IWFU) 18, 19 vorgesehen, die eine Zusammenarbeitungsfunktion mit anderen Netzen (z. B. Rahmenweitergabenetzen, frame relay networks) 16, 17 haben, und in 43D ist eine Schnittstellenkonvertierungseinheit 11a in der ATM-Vermittlung 11 untergebracht, derart, um die Daten von einem anderen Netz zu der ATM-Zelle und umgekehrt in der ATM-Vermittlung 11 zu konvertieren.
In einem derartigen Breitband-ISDN-System gibt es einen Dienst zum Übertragen von Benutzerdaten bei einer konstanten Geschwindigkeit, d. h. einen CBR-(konstante Bitrate, Constant Bit Rate)Dienst. In diesem CBR-Dienst ist es für das empfangende Gerät notwendig, die Benutzerdaten von der empfangenen ATM-Zelle zu trennen und die Benutzerdaten mit der gleichen Zeiteinstellung (gleiche Frequenz, gleiche Phase) wie der des Übertragungstakts auszugeben. Z. B. ist es in dem CBR-Dienst zum Übertragen von Klang bei 64 kbps für das empfangende Gerät notwendig, die empfangenen Daten bei 64 kbps herauszunehmen und auszugeben. Falls die Frequenz des empfangenden Gerätes nicht mehr als 64 kbps ist, wird der Ausgabeklang langsam und der Puffer ist voll von den empfangenen Daten, sodass einige der übertragenen Daten verloren gehen, was zu einem Verlust an Klang führt. Falls andererseits die Frequenz des empfangenden Gerätes nicht weniger als 64 kbps ist, wird die Klangausgabe schnell und der Puffer nimmt einen vakanten Zustand an, sodass der Klang intermittierend ausgegeben wird. Deshalb ist es in dem CBR-Dienst notwendig, die Zeiteinstellung des Takts für Empfangsbenutzerdaten (hierin nachstehend als "Datenempfangstakt" bezeichnet) zu der des Takts zum Übertragen von Benutzerdaten (hierin nachstehend als "Datenübertragungstakt" bezeichnet, und sowohl Datenempfangstakt als auch Datenübertragungstakt werden gemeinsam als "Benutzertakt" bezeichnet) anzupassen.
Falls der Datenübertragungstakt zu dem Takt des Netzes synchron ist, ist es möglich, den Datenübertragungstakt zu dem Datenempfangstakt durch Erzeugen des Datenempfangstakts aus dem Takt des Netzes durch das Empfangsgerät anzupassen.
Es sind jedoch einige Datenübertragungstakte (z. B. 64 kbps von Klang, 1,544 Mbps von DS1, 44,736 Mbps von DS3 etc., standardisiert durch die ITU-DS-(CCITT)Empfehlung G700 Serie und dergleichen) nicht zu der Zeiteinstellung von dem Netztakt synchron. Z. B. sind in der Struktur, die in 43B gezeigt wird, wenn die Benutzerendgeräte 14, 15 Benutzerdaten durch Verwendung ihrer eigenen Takte übertragen, oder in der Struktur, die in 43C und D gezeigt wird, wenn sich der Netztakt von jedem Netz von dem Netztakt des ATM-Netzes unterscheidet, die Datenübertragungstakte nicht zu der Zeiteinstellung von dem Netztakt synchron. Selbst wenn der Nennwert der Frequenz von dem Datenübertragungstakt bekannt ist und das Empfangsgerät den Datenempfangstakt mit dem gleichen Nennwert durch Teilung des Takts (z. B. 155,52 MHz) des Netzes erzeugt, gibt es in einem derartigen Fall einen Unterschied in einer Zeiteinstellung zwischen dem Datenempfangstakt und dem Datenübertragungstakt, sodass ein zuverlässiger CBR-Dienst unmöglich ist.
Als ein Verfahren zum Synchronisieren eines Datenempfangstakts mit einem Datenübertragungstakt wird ein SRTS-(synchroner Restzeitstempel)Verfahren vorgeschlagen. In dem SRTS-Verfahren wird die Zeiteinstellungsinformation in dem Datenübertragungstakt der ATM-Zelle auf der Übertragungsseite hinzugefügt und die empfangende Seite extrahiert die Zeiteinstellungsinformation in dem Datenübertragungstakt und synchronisiert den Datenempfangstakt mit dem Datenübertragungs takt auf der Basis der Zeiteinstellungsinformation. Um die Zeiteinstellungsinformation in dem Datenübertragungstakt zu übertragen, wird AAL-1 (ATM-Adaptionsschicht-1), standardisiert durch ITU-DS-Empfehlung 1363 und dergleichen, als eine ATM-Zelle verwendet.
Auf diese Art und Weise werden die gesendeten PCM-Daten in DS1 und DS3 in das ATM-Zellenformat des AAL-1-(ATM-Adaptionsschicht-1)Typs konvertiert und durch einen ATM-Switch gesendet.
44 ist eine erläuternde Ansicht eines Formats von einer ATM-Zelle des AAL-Typs (AAL-1), und 45 ist eine erläuternde Ansicht von einem Format eines SAR-PDU-Headers von 1 Byte. Die ATM-Zelle von dem AAL-1 (ATM-Adaptionsschicht-1) Typ hat zwei Unterschichten SAR (Segmentierung und erneuter Zusammenbau, Segmentation AND Reassembly) und CS (Konvergenz, Convergence). Die SAR-Unterschicht hat eine Funktion zum Anzeigen der Reihenfolge einer Datenübertragung und Erfassen und Korrigieren eines Fehlers, und die CS-Unterschicht hat eine Funktion zum Übertragen und Reproduzieren von Zeiteinstellungsinformation.
In der AAL-1 setzt sich ein Informationsfeld aus einer SAR-PDU-Nutzlast mit einer Länge von 47 Bytes und einem SAR-PDU-(Protokolldateneinheit, Protocol Data Unit)Header mit einer Länge von 1 Byte zusammen. Die SAR-PDU-Nutzlast von 47 Bytes wird zum Übertragen von Benutzerdaten verwendet, und der SAR-PDU-Header von 1 Byte setzt sich aus einem SN-(Sequenznummer, Sequence Number)Feld von 4 Bit und einem SNP-(Sequenznummerschutz, Sequence Number Protection)Feld von 4 Bit zusammen.
Das SN-Feld ist in zwei Unterfelder CSI (Konvergenz-Unterschicht-Identifizierer, Convergence Sublayer Identifier) und SC (Sequenzzahl, Sequence Count) unterteilt, und das SNP-Feld ist auch in zwei Unterfelder CRC (zyklische Redundanzprüfung, Cyclic Redundancy Check) und EPB (geradzahliges Paritätsbit, Even Parity Bit) unterteilt.
Das SC-Unterfeld wird zum Zählen von Zellen durch wiederkehrende Zahlen 1 bis 8 (1, 2, ..., 8, 1, 2, ..., 8, 1, ...) verwendet, und ist es möglich, die Reihenfolge von Zellen durch die SC zu überwachen. Die CRC und EPB werden zum Erfassen und Korrigieren eines Fehlers der SN verwendet. Das CRC ist ein Wert, der aus dem Polynom (G(X) = X³ + X + 1) in Bezug auf die SN erhalten wird, und das EPB ist ein geradzahliges Paritätsbit von dem SAR-PDU-Header. Das CSI-Bit hat eine Funktion der CS von der AAL-1 und wird zur Übertragung und Reproduktion der Zeiteinstellungsinformation in einem Benutzertakt verwendet, wie später beschrieben wird.
In dem SRTS-Verfahren setzt sich die Zeiteinstellungsinformation in einem Benutzertakt aus Information von 4 Bit (RTS4, RTS3, RTS2, RTS1) zusammen, die RTS-(Restzeitstempel)Information genannt wird. Die RTS-Information wird durch das CSI-Bit übertragen, welches eine Funktion der CS der AAL-1 hat. 46 ist eine erläuternde Ansicht der Struktur von dem RTS-Informationsformat. Das RTS-Informationsformat hat eine Mehrrahmenstruktur entsprechend 8 ATM-Zellen. Da Benutzerdaten in der SAR-PDU-Nutzlast übertragen werden, ist die Anzahl von Bits der Benutzerdaten in den 8 ATM-Zellen 3008 Bits (8 Zellen × 47 Bytes × 8 Bits).
Die CSI-Bits setzen sich aus 8 Bits in Übereinstimmung mit den Werten von 0 bis 7 der SC (Sequenzzahl) zusammen. Die CSI-Bits (CS₁, CS₃, CS₅, CS₇) mit SC-Werten von 1, 3, 5 und 7 übertragen die RTS-Information in 4 Bits. D. h. die Information RTS4 wird durch die ATM-Zelle der SC1 übertragen, die RTS3 durch die ATM-Zelle der SC3, die RTS2 durch die ATM- Zelle der SC5, und die RTS1 wird durch die ATM-Zelle von SC7 übertragen.
47 ist eine erläuternde Ansicht der Periode zum Erzeugen von RTS-Information. In dem CBR-Dienst sind übertragene Benutzerdaten D_TU Daten, die bei einer konstanten Geschwindigkeit übertragen werden, und der Takt, der zu den Daten synchron ist, wird in 47 als der Datenübertragungstakt C_TU gezeigt. In der ATM-Zelle wird die Information in den übertragenen Benutzerdaten D_TU in der SAR-PDU-Nutzlast übertragen, und die RTS-Information, die die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU ist, wird durch das CSI-Bit übertragen. Falls angenommen wird, dass die Frequenz von dem Datenübertragungstakt f_TU ist, und die Zeit T_TU für 1 Bit der Benutzerdaten 1/f_TU ist, ist aus diesem Grund die Periode T_TS zum Erzeugen von RTS-Information T_TU × 3008. Falls angenommen wird, dass der Takt zum Erzeugen der RTS-Daten der RTS-Übertragungsabtastzeiteinstellungstakt C_TS ist, wird die RTS-Information bei dem Anstieg des Takts C_TS erzeugt. Der RTS-Übertragungsabtastzeiteinstellungstakt C_TS entspricht 1/3008 von dem Datenübertragungstakt C_TU.
In dem SRTS-Verfahren wird die Netztaktfrequenz f_N (z. B. 155,52 MHz), die zu der Netzzeiteinstellung synchron ist, durch X geteilt (X ist eine ganze Zahl), derart, um einen frequenz-geteilten Netztakt C_NX (Frequenz f_NX = f_N/X) zu erzeugen. Der Wert X wird derart bestimmt, dass das Verhältnis von dem frequenz-geteilten Netztakt f_NX und der Nennwert f_NOM der Benutzertaktfrequenz in dem Bereich von 1 ≤ f_NX/f_NOM < 2 ist (N ist eine ganze Zahl). X kann auf 2 eingestellt sein. In der folgenden Erörterung wird X als 2 angenommen.
Der frequenz-geteilte Netztakt wird dann durch einen 4-Bit-Binärzähler dividiert, um Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ mit Frequenzen von f_NX/2¹, f_NX/2², f_NX/2³ bzw. f_NX/2⁴ zu erzeugen. Die Werte, die durch Abtasten der Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ zum Anstieg des RTS-Übertragungsabtastzeiteinstellungstakts C_TS erhalten werden, sind die RTS-Information RTS4, RTS3, RTS2 bzw. RTS1.
Die Erzeugung der RTS-Information und das Format zum Übertragen der selbigen werden durch die internationale Empfehlung geregelt, wie oben beschrieben.
48 zeigt die Struktur eines RTS-Erzeugungs- und Übertragungsabschnitts zum Erzeugen und Übertragen von RTS-Information in Übereinstimmung mit der internationalen Empfehlung, und 49 zeigt die Wellenformen, die die Operation von dem in 48 gezeigten RTS-Erzeugungs- und Übertragungsabschnitts erläutern.
Ein ATM-Zellenzerlegungsabschnitt 20 extrahiert den Netztakt C_N (Frequenz f_N: z. B. 155,52 MHz), der in dem ATM-Zellen-RATM enthalten ist, aus dem ATM-Netz durch eine PLL (Phasenverriegelungsschleife) empfangen und gibt den extrahierten Netztakt C_N aus. Ein Netztaktfrequenzteilungsabschnitt 21 teilt den Netztakt C_N, der zu der Netzzeiteinstellung synchron ist, und gibt den frequenz-geteilten Netztakt C_NX aus. In diesem Fall dividiert der Netztaktfrequenzteilungsabschnitt den Netztakt C_N, sodass das Verhältnis der Frequenz f_NX des frequenz-geteilten Netztakts und des Nennwerts f_NOM der Frequenz von dem Benutzertakt in dem Bereich von 1 ≤ f_NX/f_NOM < 2 (N ist eine ganze Zahl) ist. X kann auf 2 eingestellt sein. Da der Nennwert der Frequenz von dem Datenempfangstakt in DS1 1,544 MHz ist, falls die Frequenz f_N von dem Netztakt 155,52 MHz, ist z. B. N = 6, und die Frequenz des frequenz-geteilten Netztakts ist f_NX = 155,52 MHz/2⁶ = 2,43 MHz.
Ein 4-Bit-Binärzählerabschnitt 22 zählt dann den frequenz-geteilten Netztakt C_NX und gibt die Netzzeiteinstellungsinfor mation Q₁, Q₂, Q₃, Q₄ mit Frequenzen von f_NX/2¹, f_NX/2², f_NX/2³ bzw. f_NX/2⁴ von jeder von vier Stufen aus.
Ein Übertragungsfrequenzteilungszählerabschnitt 23 teilt den Datenübertragungstakt C_TU (Frequenz f_TU), der zu den übertragenen Benutzerdaten D_TU synchron ist, in 1/3008, derart, um den RTS-Übertragungsabtastzeiteinstellungstakt C_TS auszugeben (Frequenz f_TS = f_TU/3008).
Ein Übertragungs-RTS-Informationserzeugungsabschnitt 24 tastet die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ bei dem Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS ab und gibt die Übertragungs-RTS-Information TRTS1, TRTS2, TRTS3 und TRTS4 aus. Da in dem in 49 gezeigten Beispiel alle der Q₁, Q₂, Q₃, Q₄ bei einem ersten Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS 0 sind, ist der Wert X_H (H bedeutet hexa) der Übertragungs-RTS-Information 0. Bei einem zweiten Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS ist der Wert X_H von der Übertragungs-RTS-Information 7, da die Q₁, Q₂, Q₃ 1 sind und Q₄ 0 ist. Wenn sich die Frequenz f_TU von dem Datenübertragungstakt C_TU ändert, ändert sich die Anstiegszeit von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS, sodass sich die Werte X_H der Übertragungs-RTS-Information TRTS1 bis TRTS4 auch ändern. Mit anderen Worten enthält die Übertragungs-RTS-Information die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU. Ein ATM-Zellen-Aufstellungsabschnitt 25 stellt einen Mehrfachrahmen, der aus acht ATM-Zellen besteht, jede 3008 × T_TU (siehe 49) durch Verwendung der übertragenen Benutzerdaten D_TU, des Datenübertragungstakts C_TU, der damit synchron ist, und der Übertragungs-RTS-Information, die von dem Übertragungs-RTS-Informationserzeugungsabschnitt 24 eingegeben wird, auf und überträgt die aufgestellten ATM-Zellen zu dem ATM-Netz in Synchronismus zu dem Netztakt C_N.
Der Wert, der jeder Übertragungs-ATM-Zelle von dem Mehrfachrahmen TATM, der in 49 gezeigt wird, beigefügt wird, ist SC (Sequenzzahl), und die Übertragungs-RTS-Information TRTS1, TRTS2, TRTS3 und TRTS4 wird den jeweiligen schraffierten Zellen hinzugefügt.
In der internationalen Empfehlung sind nur die Erzeugung von RTS-Information und das Format zum Übertragen der RTS-Information geregelt, und irgendeine Technik zum Anpassen des Datenempfangstakts zu dem Datenübertragungstakt wird nicht empfohlen.
Als ein Ergebnis sind die folgenden ATM-Schnittstellenvorrichtungen erforderlich:

(1) Eine ATM-Schnittstellenvorrichtung zum Erzeugen eines Datenempfangstakts mit der gleichen Zeiteinstellung (gleiche Frequenz, gleiche Phase) mit der eines Datenübertragungstakts durch ein empfangendes Gerät durch Verwendung der RTS-Information, die von einem übertragenden Gerät übertragen wird;
(2) Eine ATM-Schnittstellenvorrichtung, die zum Reproduzieren eines Datenempfangstakts bis zu 1/2 einer Netztaktfrequenz fähig ist, da der Nennwert eines Benutzertakts einen weiten Bereich hat;
(3) Eine ATM-Schnittstellenvorrichtung, die einem empfangenden Gerät eine breite Frequenzabweichung ermöglicht, da es tatsächlich eine Abweichung von dem Nennwert in einem Datenübertragungstakt gibt, und eine ATM-Schnittstellenvorrichtung, in der es einige Takt-Jitter gibt, da der reproduzierte Takt als ein Datenempfangstakt verwendet wird;
(4) Eine ATM-Schnittstellenvorrichtung, die den Energieverbrauch reduzieren kann und nicht einen Takt mit einer sehr hohen Frequenz benötigt, da sie kein Hochgeschwindigkeitselement erfordert;
(5) Eine ATM-Schnittstellenvorrichtung, die die Zeit verkürzen kann, die zum Herstellen der Synchronisation zwischen einem Datenübertragungstakt und einem Datenempfangstakt erforderlich ist, und die eine verbesserte Synchronisationsstabilität aufweist;
(6) Eine ATM-Schnittstellenvorrichtung, die einem Operationsbestätigungstest und einem Bestätigungstest der Normalität von einem ATM-Switch unterzogen werden kann; und
(7) Eine ATM-Schnittstellenvorrichtung, die Synchronisation zwischen einem Datenübertragungstakt und einem Datenempfangstakt herstellen kann, selbst wenn Kommunikation durch ATM-Netze mit unterschiedlichen Netztakten ausgetauscht wird.

ZUSAMMENFASSUNG DER ERFINDUNG
Entsprechend ist es ein erstes Ziel der vorliegenden Erfindung, die oben beschriebenen Probleme im Stand der Technik zu beseitigen und eine Schnittstellenvorrichtung vorzusehen, die einen Datenempfangstakt mit der gleichen Zeiteinstellung zu der eines Datenübertragungstakts durch ein empfangendes Gerät durch Verwendung der RTS-Information, die von einem übertragenden Gerät übertragen wird, erzeugen kann.
Es ist ein zweites Ziel der vorliegenden Erfindung, eine Schnittstellenvorrichtung vorzusehen, die zum Reproduzieren eines Datenempfangstakts bis zu 1/2 einer Netztaktfrequenz fähig ist.
Es ist ein drittes Ziel der vorliegenden Erfindung, eine Schnittstellenvorrichtung vorzusehen, die einem empfangenden Gerät eine breite Frequenzabweichung zu dem Zeitpunkt einer Erzeugung eines Datenempfangstakts mit der gleichen Zeiteinstellung zu der eines Datenübertragungstakts durch ein empfangendes Gerät durch Verwendung von RTS-Information erlaubt.
Es ist ein viertes Ziel der vorliegenden Erfindung, eine Schnittstellenvorrichtung vorzusehen, die wenige Jitter in einem Datenempfangstakt zum Zeitpunkt einer Erzeugung des Datenempfangstakts mit der gleichen Zeiteinstellung zu der eines Datenübertragungstakts durch ein empfangendes Gerät durch Verwendung von RTS-Information erzeugt, und die keinen Takt mit einer sehr hohen Frequenz benötigt.
Es ist ein fünftes Ziel der vorliegenden Erfindung, eine Schnittstellenvorrichtung vorzusehen, die die Zeit verkürzen kann, die zum Herstellen der Synchronisation zwischen einem Datenübertragungstakt und einem Datenempfangstakt erforderlich ist, und die eine verbesserte Synchronisationsstabilität aufweist.
Entsprechend sieht die vorliegende Erfindung in einem ersten Aspekt eine Schnittstellenvorrichtung vor, die mit einem Netz verbunden ist, zum Aufstellen einer Übertragungszelle mit fester Länge aus Benutzerdaten, die zu übertragen sind, und zum Auseinandernehmen einer Empfangszelle mit fester Länge, die aus dem Netz empfangen wird, um daraus die Benutzerdaten zu extrahieren, wobei die Schnittstellenvorrichtung umfasst: einen Übertragungszeiteinstellungsinformationserzeugungsab schnitt zum Erzeugen einer ersten Übertragungszeiteinstellungsinformation basierend auf einem Netztakt, der von dem Netz zugeführt wird, und einem Datenübertragungstakt, der mit den Benutzerdaten, die zu übertragen sind, synchronisiert ist; einen Zellenaufstellungsabschnitt zum Aufstellen der Übertragungszelle mit fester Länge aus den Benutzerdaten und der ersten Übertragungszeiteinstellungsinformation und Übertragen der Zelle mit fester Länge zu dem Netz in Synchronismus zu dem Netztakt; einen Taktjustierabschnitt zum Generieren von interner Zeiteinstellungsinformation basierend auf dem Netztakt und einem Datenempfangstakt und Reduzieren einer Differenz zwischen der internen Zeiteinstellungsinformation und einer zweiten Übertragungszeiteinstellungsinformation, die in der Empfangszelle mit fester Länge enthalten ist, die aus dem Netz empfangen wird, für eine Justierung der Zeiteinstellung des Datenempfangstakts; und einen Zellenzerlegungsabschnitt zum Auseinandernehmen der Empfangszelle mit fester Länge, die aus dem Netz empfangen wird, in die Benutzerdaten und die zweite Übertragungszeiteinstellungsinformation, und Ausgeben der empfangenen Benutzerdaten in Synchronismus zu dem Datenempfangstakt von dem Taktjustierabschnitt.
In einem zweiten Aspekt sieht die vorliegende Erfindung auch eine Schnittstellenvorrichtung vor, die mit einem Netz verbunden ist, zum Auseinandernehmen einer Zelle mit fester Länge, die von dem Netz empfangen wird, um Benutzerdaten zu erhalten, die in der Zelle mit fester Länge enthalten sind, wobei die Schnittstellenvorrichtung umfasst: einen Zellenempfangsabschnitt zum Empfangen der Zelle mit fester Länge aus dem Netz und Ausgeben von Übertragungszeiteinstellungsinformation, die in der empfangenen Zelle mit fester Länge enthalten ist, wobei die Übertragungszeiteinstellungsinformation mit den übertragenen Benutzerdaten synchronisiert ist; einen Taktjustierabschnitt zum Generieren von interner Zeiteinstellungsinformation basierend auf einem Netztakt, der von dem Netz zugeführt wird, und einem Datenempfangstakt und Reduzieren einer Differenz zwischen der internen Zeiteinstellungsinformation und der Übertragungszeiteinstellungsinformation für eine Justierung der Zeiteinstellung des Datenempfangstakts; und einen Zellenzerlegungsabschnitt zum Zerlegen der Zelle mit fester Länge, die von dem Netz empfangen wird, in die Benutzerdaten und die Übertragungszeiteinstellungsinformation und Ausgeben der Benutzerdaten in Synchronismus zu dem Datenempfangstakt von dem Taktjustierabschnitt.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung, genommen in Verbindung mit den begleitenden Zeichnungen, offensichtlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 erläutert schematisch das Prinzip der vorliegenden Erfindung;
2 zeigt die gesamte Struktur einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
3 zeigt die Wellenformen, die die gesamte Operation der ATM-Schnittstellenvorrichtung der vorliegenden Erfindung erläutern;
4 zeigt die Struktur einer ersten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
5 zeigt die Struktur von dem Netzzeiteinstellungsinformationserzeugungsabschnitt in der ersten Ausführungsform;
6 zeigt die Wellenformen, die die Operation von dem in 5 gezeigten Netzzeiteinstellungsinformationserzeugungsabschnitt erläutern;
7 zeigt die Struktur von dem Übertragungs-RTS-Informationserzeugungsabschnitt in der ersten Ausführungsform;
8 zeigt die Wellenformen, die die Operation von dem in 7 gezeigten Übertragungs-RTS-Informationserzeugungsabschnitt erläutern;
9 zeigt die Struktur von dem internen RTS-Informationserzeugungsabschnitt in der ersten Ausführungsform;
10 zeigt die Wellenformen, die die Operation von dem in 9 gezeigten internen RTS-Informationserzeugungsabschnitt erläutern;
11 zeigt die Struktur des Kalkulators in der ersten Ausführungsform;
12 zeigt die Struktur von dem Referenzoszillator in der ersten Ausführungsform;
13 zeigt die Struktur der Impulssteuervorrichtung in der ersten Ausführungsform;
14 zeigt die Wellenformen, die die Operation von der in 13 gezeigten Impulssteuervorrichtung erläutern;
15 zeigt die Struktur der Impulsjustiervorrichtung in der ersten Ausführungsform;
16A und 16B zeigen die Wellenformen, die die Operation der in 15 gezeigten Impulsjustiervorrichtung erläutern, wenn dazu ein Reduzierungsbefehl erteilt wird;
17A und 17B zeigen die Wellenformen, die die Operation der in 15 gezeigten Impulsjustiervorrichtung erläutern, wenn ein Erhöhungsbefehl dazu erteilt wird;
18 zeigt die Wellenformen, die die RTS-Empfangsoperation erläutern;
19 zeigt die Struktur einer zweiten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
20 zeigt die Struktur des Impulsfrequenzteilers in der zweiten Ausführungsform;
21 zeigt die Struktur der analogen PLL-Schaltung in der zweiten Ausführungsform;
22 zeigt die Wellenformen, die die Operation der in 21 gezeigten analogen PLL-Schaltung erläutern;
23 zeigt eine Modifikation der zweiten Ausführungsform der vorliegenden Erfindung;
24A bis 24C erläutern die Taktjustieroperation in der in 23 gezeigten Modifikation der zweiten Ausführungsform;
25 zeigt die Struktur einer dritten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
26 zeigt die Struktur von dem internen RTS-Zeiteinstellungsgenerator in der dritten Ausführungsform;
27 zeigt die Struktur der Impulssteuervorrichtung in der dritten Ausführungsform;
28 zeigt die Wellenformen, die die Operation der in 27 gezeigten Impulssteuervorrichtung erläutern;
29 zeigt die Wellenformen, die die Empfangsoperation in der dritten Ausführungsform erläutern;
30 zeigt die Struktur einer vierten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
31 zeigt die Struktur von dem Impulsjustierzeiteinstellungsgenerator in der vierten Ausführungsform;
32 zeigt die Wellenformen, die die Operation von dem in 31 gezeigten Impulsjustierzeiteinstellungsgenerator erläutern;
33 zeigt die Struktur von dem Impulsjustierzeiteinstellungsselektor in der vierten Ausführungsform;
34 zeigt die Wellenformen, die die Operation von dem in 33 gezeigten Impulsjustierzeiteinstellungsselektor erläutern;
35 zeigt die Struktur der Impulssteuervorrichtung in der vierten Ausführungsform;
36 zeigt die Wellenformen, die die Operation der in 35 gezeigten Impulssteuervorrichtung erläutern;
37 zeigt die Struktur einer fünften Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung;
38A bis 38C erläutern die Taktjustieroperation in der fünften Ausführungsform;
39A und 39B zeigen die Struktur eines Kommunikationssystems;
40A erläutert das DS3-Rahmenformat;
40B erläutert das Format einer ATM-Zelle von dem AAL-1-Typ in der fünften Ausführungsform;
41 zeigt die Struktur einer ATM-Zelle;
42 erläutert schematisch ein ATM-Netz;
43A bis 43D zeigen die Struktur eines Breitband-ISDN-Systems;
44 ist eine erläuternde Ansicht der Struktur einer ATM-Zelle von dem AAL-Typ (AAL-1);
45 ist eine erläuternde Ansicht der Struktur eines SAR-PDU-Headers;
46 ist eine erläuternde Ansicht der Struktur von dem RTS-Informationsformat;
47 ist eine erläuternde Ansicht der Periode zum Erzeugen von RTS-Information;
48 zeigt die Struktur eines konventionellen RTS-Erzeugungs- und Übertragungsabschnitts; und
49 zeigt die Wellenformen, die die Operation von dem in 48 gezeigten konventionellen RTS-Erzeugungs- und Übertragungsabschnitt erläutern.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
(a1) Schematische Erläuterung der vorliegenden Erfindung
1 ist eine schematische erläuternde Ansicht des Prinzips der vorliegenden Erfindung.
Das Bezugszeichen 51 repräsentiert einen Übertragungs-RTS-Informationserzeugungsabschnitt zum Erzeugen von Übertragungs-RTS-Information TRTS1 bis TRTS4, die die Zeiteinstellungsinformation in einem Datenübertragungstakt C_TU und einem RTS-Übertragungstakt C_TCK ist, der zu der Übertragungs-RTS-Information synchron ist, durch Verwendung der Frequenz (f_N) eines Netztakts C_N und der Frequenz (f_TU) von dem Datenübertragungstakt C_TU durch ein SRST-Verfahren.
Das Bezugszeichen 61 repräsentiert einen ATM-Zellenaufstellungsabschnitt zum Aufstellen einer ATM-Zelle aus übertragenen Benutzerdaten D_TU und der Übertragungs-RTS-Information TRTS1 bis TRTS4 und Zuführen der ATM-Zelle zu einem ATM-Netz.
Das Bezugszeichen 70 repräsentiert einen Taktjustierabschnitt, und 71 einen internen RTS-Informationserzeugungsabschnitt zum Erzeugen von interner RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in einem Datenempfangstakt C_RU ist, und eines RTS-Empfangstakts C_RCK, der zu der internen RTS-Information synchron ist. Das Bezugszeichen 72 repräsentiert einen Kalkulator zum Kalkulieren der Diffe renz zwischen der empfangenen RTS-Information RRTS1 bis RRTS4, die die Übertragungs-RTS-Information ist, die von einer Übertragungsseite gesendet wird und in der ATM-Zelle enthalten ist, und der internen RTS-Information IRTS1 bis IRTS4 in dem Zählwert, und 73 einen Datenempfangstakterzeugungsabschnitt zum Justieren der Zeiteinstellung des Datenempfangstakts C_RU, sodass die Differenz null ist, und Ausgeben des Datenempfangstakts C_RU.
Das Bezugszeichen 81 repräsentiert einen ATM-Zellenzerlegungsabschnitt zum Extrahieren des Netztakts C_N aus der ATM-Zelle, die von dem ATM-Netz empfangen wird, Eingeben des Netztakts C_N zu dem Übertragungs-RTS-Informationserzeugungsabschnitt 51, dem ATM-Zellenaufstellungsabschnitt 61 und dem internen RTS-Informationserzeugungsabschnitt 71, Zerlegen der empfangenen ATM-Zelle in Benutzerdaten und die empfangene RTS-Information RRTS1 bis RRTS4 und Ausgeben der Benutzerdaten und der empfangenen RTS-Information.
Der Übertragungs-RTS-Informationserzeugungsabschnitt 51 erzeugt die Übertragungs-RTS-Information TRTS1 bis TRTS4, die die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU ist, und den RTS-Übertragungstakt C_TCK, der zu der Übertragungs-RTS-Information synchron ist, durch Verwendung der Frequenz (f_N) des Netztakts C_N und der Frequenz (f_TU) des Datenübertragungstakts C_TU durch das SRST-Verfahren. Die übertragenen Benutzerdaten D_TU, der Datenübertragungstakt C_TU, der zu den übertragenen Benutzerdaten synchron ist, die Übertragungs-RTS-Information TRTS1 bis TRTS4, der RTS-Übertragungstakt C_TCK, der zu der Übertragungs-RTS-Information synchron ist, und der Netztakt C_N werden in den ATM-Zellenaufstellungsabschnitt 61 eingegeben. Der ATM-Zellenaufstellungsabschnitt 61 stellt eine ATM-Zelle aus den übertragenen Benutzerdaten und der Übertragungs-RTS-Information auf und führt die ATM-Zelle dem ATM-Netz in Synchronismus zu dem Netztakt C_N zu.
Übertragungsbearbeitung
Der interne RTS-Informationserzeugungsabschnitt 71 erzeugt die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, und den RTS-Empfangstakt C_RCK, der zu der internen RTS-Information synchron ist, durch Verwendung der Frequenz des Netztakts C_N und der Frequenz des Datenempfangstakts C_RU durch das SRST-Verfahren. Der Kalkulator 72 kalkuliert die Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4, die die Übertragungs-RTS-Information ist, die von der Übertragungsseite gesendet wird und in der empfangenen ATM-Zelle enthalten ist, und der Datenempfangstakterzeugungsabschnitt 73 justiert die Zeiteinstellung des Datenempfangstakts C_RU, sodass die Differenz null ist und gibt den Datenempfangstakt C_RU aus. Der ATM-Zellenzerlegungsabschnitt 81 gibt die Benutzerdaten D_RU in Synchronismus zu dem Datenempfangstakt C_RU, der von dem Datenempfangstakterzeugungsabschnitt 73 eingegeben wird, aus und gibt die empfangene RTS-Information RRTS1 bis RRTS4 in Synchronismus zu dem RTS-Empfangstakt C_RCK aus.
Empfangsbearbeitung
Wie oben beschrieben, erzeugt die ATM-Schnittstellenvorrichtung der vorliegenden Erfindung intern die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, durch das SRTS-Verfahren durch Verwendung der Frequenz des Netztakts C_N und die Frequenz des Datenempfangstakts C_RU. Außerdem vergleicht die ATM-Schnittstellenvorrichtung die interne RTS-Information mit der empfangenen RTS-Information RRTS1 bis RRTS4, die die Zeitein stellungsinformation in dem Datenübertragungstakt D_TU ist, und justiert die Zeiteinstellung des Datenempfangstakts C_RU sodass die Differenz zwischen der internen RTS-Information und der empfangenen RTS-Information null ist. Als ein Ergebnis ist es möglich, die Zeiteinstellung (Frequenz, Phase) des Datenempfangstakts zu der Zeiteinstellung des Datenübertragungstakts anzupassen.
Da die ATM-Schnittstellenvorrichtung die Benutzerdaten in Synchronismus zu dem Datenempfangstakt C_RU ausgibt und die empfangene RTS-Information RRTS1 bis RRTS4 in Synchronismus zu dem RTS-Empfangstakt C_RCK ausgibt, ist es möglich, die Jitter in dem Datenempfangstakt zu reduzieren und den RTS-Empfangstakt mit gutem nachfolgenden Leistungsverhalten zu erzeugen. D. h. sowohl die Anforderung nach einer Reduzierung in Jittern als auch die Anforderung nach einer Verbesserung des nachfolgenden Leistungsverhaltens werden erfüllt.
Der Datenempfangstakterzeugungsabschnitt 73 besteht aus (1) einem Referenzoszillator, (2) einer Impulsjustiervorrichtung zum Teilen der Frequenz des Referenztaktsignals, das von dem Referenzoszillator ausgegeben wird, und Ausgeben eines justierten Taktsignals, das durch Justieren der geteilten Frequenz in Übereinstimmung mit der Instruktion zur Erhöhung oder Verringerung der Anzahl von Impulsen erhalten wird, (3) einem Frequenzteiler zum Teilen der Frequenz des justierten Taktsignals, das von der Impulsjustiervorrichtung ausgegeben wird, und Erzeugen eines Phasenvergleichstaktsignals, (4) einer analogen PLL-Schaltung zum Erzeugen des Datenempfangstakts C_RU, der zu dem Phasenvergleichstakt synchron ist, und (5) einer Impulssteuervorrichtung zum Anweisen einer Erhöhung oder Verringerung der Anzahl von Impulsen auf der Basis der Differenz zwischen der internen RTS-Information und der empfangenen RTS-Information.
Gemäß dieser Struktur ist es, wenn der Nennwert der Frequenz des Benutzertakts relativ niedrig ist, möglich, die Frequenz f_OSC des Referenztakts annähernd auf die Frequenz des Benutzertakts abzustimmen, wobei dadurch der Energieverbrauch gespart und die Jitter in dem Datenempfangstakt reduziert werden. Außerdem ist es möglich, den Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert zu vergrößern.
Es ist auch möglich, das justierte Taktsignal, das von der Impulsjustiervorrichtung ausgegeben wird, zu dem internen RTS-Informationserzeugungsabschnitt an Stelle des Datenempfangstakts rückzukoppeln. Auf diese Art und Weise ist es möglich, die Frequenz f_OSC des Referenztakts, der von dem Referenzoszillator ausgegeben wird, annähernd auf die Frequenz des Benutzertakts abzustimmen, selbst wenn der Nennwert der Frequenz des Benutzertakts hoch ist, wobei dadurch der Energieverbrauch gespart wird. Außerdem ist es möglich, den Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert zu vergrößern. Da die Rückkopplungsverzögerungszeit reduziert wird, wird des weiteren das nachfolgende Leistungsverhalten in einem Hochgeschwindigkeitsbenutzertakt verbessert.
Die Anzahl von Impulsen kann in der Anzahl von Justierzeiteinstellungspositionen entsprechend der Differenz zwischen der internen RTS-Information und der empfangenen RTS-Information, die annähernd gleichförmig in der Korrekturperiode angeordnet sind, erhöht oder reduziert werden, wobei dadurch die Frequenz von dem Datenempfangstakt gesteuert wird. Da die Korrektur der Frequenz, die der Differenz entspricht, in der Korrekturperiode möglich ist, wird auf diese Art und Weise das nachfolgende Leistungsverhalten erheblich verbessert. Da der Umfang an Korrektur in Bezug auf die Korrekturperiode groß ist, ist es außerdem möglich, den Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert zu vergrößern.
Die ATM-Schnittstellenvorrichtung ist ferner mit einem Testdatenerzeugungsabschnitt in einem Aufwärtspfad, der zu dem ATM-Switch führt, derart, um Testdaten zu erzeugen, und einem Testdatenempfangs- und Überprüfungsabschnitt zum Empfangen der Testdaten und Überprüfen der Normalität des Pfades in einem Abwärtspfad von dem ATM-Switch versehen. Der Testdatenerzeugungsabschnitt in einer ersten ATM-Schnittstellenvorrichtung erzeugt Testdaten und der Testdatenempfangs- und Überprüfungsabschnitt in einer zweiten ATM-Schnittstellenvorrichtung empfängt die Testdaten durch den ATM-Switch und überprüft die Normalität des Pfades zwischen dem Testdatenerzeugungsabschnitt und dem Testdatenempfangs- und Überprüfungsabschnitt auf der Basis des Inhalts der empfangenen Testdaten. Auf diese Art und Weise werden ein Operationsbestätigungstest der ATM-Schnittstellenvorrichtung und ein Bestätigungstest der Normalität eines ATM-Switches einfach durchgeführt.
Wenn Kommunikation durch ATM-Netze mit unterschiedlichen Netztakten durchgeführt wird, ist eine SRTS-Konvertierungsvorrichtung zwischen den ATM-Netzen vorgesehen. Die SRTS-Konvertierungsvorrichtung zählt jeden der Netztakte, korrigiert die Übertragungs-RTS-Information, die in der ATM-Zelle enthalten ist, die von dem ATM-Netz übertragen wird, auf der Basis der Differenz in dem Zählwert und überträgt die korrigierte Übertragungs-RTS-Information zu dem ATM-Netz eines empfangenden Gerätes. Auf diesem Weg ist es möglich, Synchronisation zwischen einem Datenübertragungstakt und einem Datenempfangstakt herzustellen, selbst wenn Kommunikation durch ATM-Netze mit unterschiedlichen Netztakten ausgetauscht wird.
(a2) Schematische Erläuterung einer ATM-Schnittstellenvorrichtung
Struktur
2 zeigt die gesamte Struktur einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Das Bezugszeichen 31 repräsentiert eine ATM-Schnittstellenvorrichtung, 41 einen SRTS-Informationsübertragungs- und Reproduktionsabschnitt zum Erzeugen von Übertragungs-RTS-Information TRTS1 bis TRTS4 durch das SRTS-Verfahren und Steuern der Zeiteinstellung eines Datenempfangstakts C_RU, sodass sie mit der Zeiteinstellung des einen C_TU übereinstimmt, auf der Basis der empfangenen RTS-Information RRTS1 bis RRTS4, 51 einen Übertragungs-RTS-Informationserzeugungsabschnitt zum Erzeugen der Übertragungs-RTS-Information durch das SRST-Verfahren, und 70 einen Taktjustierabschnitt zum Erzeugen des Datenempfangstakts C_RU auf der Basis der empfangenen RTS-Information.
In dem Taktjustierabschnitt 70 repräsentiert das Bezugszeichen 71 einen internen RTS-Informationserzeugungsabschnitt zum Erzeugen interner RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt C_RU ist, 72 einen Kalkulator zum Kalkulieren der Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4, die in der empfangenen ATM-Zelle enthalten ist, 73 einen Datenempfangstakterzeugungsabschnitt zum Justieren der Zeiteinstellung des Datenempfangstakts C_RU, sodass die Differenz null ist. Das Bezugszeichen 61 repräsentiert einen ATM-Zellenaufstellungsabschnitt zum Aufstellen der ATM-Zelle und ihr Bereitstellen zu dem ATM-Netz, und 81 einen ATM-Zellenzerlegungsabschnitt zum Zerlegen der empfangenen Benutzerdaten und der empfangenen RTS-Information von der ATM-Zelle, die von dem ATM-Netz empfangen wird, und Ausgeben von ihnen. Die empfangene RTS-Information ist die Übertragungs-RTS-Information, die von der Übertragungseite gesendet wird.
Übertragungsoperation
3 zeigt die Wellenformen, die die gesamte Operation der ATM-Schnittstellenvorrichtung der vorliegenden Erfindung erläutern.
Zu dem Zeitpunkt einer Übertragung erzeugt der Übertragungs-RTS-Informationserzeugungsabschnitt 51 die Übertragungs-RTS-Information TRTS1 bis TRTS4 auf einem ähnlichen Weg zu dem, der mit Bezug auf 55 erläutert wird. Der Übertragungs-RTS-Informationserzeugungsabschnitt 51 erzeugt die Übertragungs-RTS-Information TRTS1 bis TRTS4, die die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU ist, durch Verwendung der Frequenz des Netztakts C_N und der Frequenz des Datenübertragungstakts C_TU durch das SRTS-Verfahren und gibt die Übertragungs-RTS-Information und den RTS-Übertragungstakt C_TCK, der zu der Übertragungs-RTS-Information synchron ist, in den ATM-Zellenaufstellungsabschnitt 61 ein.
Wenn die übertragenen Benutzerdaten D_TU und der Datenübertragungstakt C_TU, der damit synchron ist, und die Übertragungs-RTS-Information TRTS1 bis TRTS4 und der RTS-Übertragungstakt C_TCK, der damit synchron ist, in den ATM-Zellenaufstellungsabschnitt 61 eingegeben sind, stellt der ATM-Zellenaufstellungsabschnitt 61 eine ATM-Zelle aus den übertragenen Benutzerdaten D_TU und der Übertragungs-RTS-Information auf und führt die ATM-Zelle (Übertragungs-ATM-Zelle TATM) einem ATM-Netz in Synchronismus zu dem Netztakt C_N zu.
Empfangsoperation
Zu dem Zeitpunkt eines Empfangs extrahiert der ATM-Zellenzerlegungsabschnitt 81 den Netztakt C_N aus der ATM-Zelle, die von dem ATM-Netz empfangen wird, gibt den Netztakt C_N zu jedem Element ein, zerlegt die empfangene ATM-Zelle in die Benutzerdaten D_RU und die empfangene RTS-Information RRTS1 bis RRTS4 und gibt die Benutzerdaten D_RU in Synchronismus zu dem Datenempfangstakt C_RU, der von dem Datenempfangstakterzeugungsabschnitt 73 eingegeben wird, und die empfangene RTS-Information in Synchronismus zu dem RTS-Empfangstakt C_RCK der von dem internen RTS-Informationserzeugungsabschnitt 71 ausgegeben wird, aus.
Der Datenempfangstakt C_RU und der RTS-Empfangstakt C_RCK werden durch den Taktjustierabschnitt 70 auf die folgende Art und Weise erzeugt. Der interne RTS-Informationserzeugungsabschnitt 71 erzeugt die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt C_RU ist, durch Verwendung der Frequenz des Netztakts C_N und der Frequenz des Datenempfangstakts C_RU durch das SRST-Verfahren, und den RTS-Empfangstakt C_RCK der zu der internen RTS-Information synchron ist. Der Kalkulator 72 kalkuliert die Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4, die in der empfangenen ATM-Zelle enthalten ist, und der Datenempfangstakterzeugungsabschnitt 73 justiert die Zeiteinstellung des Datenempfangstakts C_RU, sodass die Differenz null ist und gibt den Datenempfangstakt C_RU aus. Da der Wert der empfangenen RTS-Information RRTS1 bis RRTS4 die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU des übertragenden Gerätes enthält, und die interne RTS-Information IRTS1 bis IRTS4 die Zeiteinstellungsinformation in dem Datenempfangstakt C_RU enthält, ist es möglich, falls die Zeiteinstellung des Datenempfangstakts derart gesteuert wird, dass beide Werte miteinander übereinstimmen, die Zeiteinstellung des Datenempfangstakts zu der Zeiteinstellung des Datenübertragungstakts anzupassen.
(b) Erste Ausführungsform
4 zeigt die Struktur einer ersten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Es sind die gleichen Bezugszeichen für die Elemente vorgesehen, die die gleichen wie jene in 2 gezeigten sind. In der ersten Ausführungsform ist die Zeiteinstellung des Datenempfangstakts zu der Zeiteinstellung des Datenübertragungstakts nur durch eine DPLL (digitale Phasenverriegelungsschleife, Digital Phase Lock Loop) angepasst.
Das Bezugszeichen 51 bezeichnet den Übertragungs-RTS-Informationserzeugungsabschnitt, 61 den ATM-Zellenaufstellungsabschnitt, 71 den internen RTS-Informationserzeugungsabschnitt, 72 den Kalkulator, 73 den Datenempfangstakterzeugungsabschnitt, 74 einen Netzzeiteinstellungsinformationserzeugungsabschnitt und 81 den ATM-Zellenzerlegungsabschnitt.
(b-1) Netzzeiteinstellungsinformationserzeugungsabschnitt
5 zeigt die Struktur von dem Netzzeiteinstellungsinformationserzeugungsabschnitt 74, und 6 zeigt die Wellenformen, die dessen Operation erläutern.
Der Netzzeiteinstellungsinformationserzeugungsabschnitt 74 erzeugt Netzzeiteinstellungsinformation Q₁ bis Q₄ von 4 Bit, die für die Erzeugung der Übertragungs-RTS-Information und der internen RTS-Information notwendig ist. Er ist mit einem Netztaktfrequenzteilungsabschnitt 74a und einem 4-Bit-Binärzählerabschnitt 74b versehen.
Der Netztaktfrequenzteilungsabschnitt 74a teilt eine Frequenz von dem Netztakt C_N, der von dem ATM-Zellenzerlegungsabschnitt 81 ausgegeben wird, in 1/2^N und erzeugt den frequenzgeteilten Netztakt C_NX. Der Wert N ist der gleiche wie der Netztaktfrequenzteiler N, der verwendet wird, wenn die Übertragungs-RTS-Information durch das übertragende Gerät er zeugt wird. Der Netztaktfrequenzteilungsabschnitt 74a teilt die Frequenz des Netztakts C_N, sodass das Verhältnis der Frequenz f_NX des frequenz-geteilten Netztakts und des Nennwerts f_NOM der Benutzertaktfrequenz in den Bereich von 1 ≤ f_NX/f_NOM < 2 ist. Da z. B. der Nennwert der Frequenz von dem Datenempfangstakt in DS1 1,544 MHz ist, falls die Frequenz f_N des Netztakts 155,52 MHz ist, N = 6, und die Frequenz des frequenz-geteilten Netztakts ist f_NX = 155,52 MHz/2⁶ = 2,43 MHz.
Der 4-Bit-Binärzählerabschnitt 74b zählt dann den frequenzgeteilten Netztakt C_NX und gibt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ mit Frequenzen von f_NX/2¹, f_NX/2², f_NX/2³ bzw. f_NX/2⁴ von jeder von vier Stufen aus.
(b-2) Übertragungs-RTS-Informationserzeugungsabschnitt
7 zeigt die Struktur von dem Übertragungs-RTS-Informationserzeugungsabschnitt 51 und 8 zeigt die Wellenformen, die dessen Operation erläutern.
Der Übertragungs-RTS-Informationserzeugungsabschnitt 51 erzeugt die Übertragungs-RTS-Information TRTS1 bis TRTS4, die die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU ist, und besteht aus einem Übertragungsfrequenzteilungszählerabschnitt 51a und einer Übertragungs-RTS-Informationserzeugungsschaltung 51b.
Der Übertragungsfrequenzteilungszählerabschnitt 51a teilt den Datenübertragungstakt C_TU (Frequenz f_TU) in 1/3008 derart, um den RTS-Übertragungsabtastzeiteinstellungstakt C_TS (Frequenz f_TS = f_TU/3008) auszugeben. Der Übertragungs-RTS-Abtastzeiteinstellungstakt C_TS wird zu dem ATM-Zellenaufstellungsabschnitt 61 als der RTS-Übertragungstakt C_TCK eingegeben. Der Übertragungs-RTS-Informationserzeugungsabschnitt 51b ist mit vier Flip-Flops FF1 bis FF4 versehen, wie in 7 gezeigt, und stellt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ zu dem Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS ein und tastet die Übertragungs-RTS-Information TRTS1, TRTS2, TRTS3 und TRTS4 ab und gibt sie aus. Da in dem in 8 gezeigten Beispiel alle der Q₁, Q₂, Q₃, Q₄ bei einem ersten Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS 0 sind, ist der Wert X_H (H bedeutet hexa) der Übertragungs-RTS-Information 0. Bei einem zweiten Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS ist der Wert X_H der Übertragungs-RTS-Information 7, da die Q₁, Q₂, Q₃ 1 sind und Q₄ 0 ist. Wenn sich die Zeiteinstellung (Frequenz, Phase) von dem Datenübertragungstakt C_TU ändert, ändert sich die Anstiegszeit des RTS-Übertragungsabtastzeiteinstellungstakts C_TS, sodass sich auch die Werte X_H der Übertragungs-RTS-Information TRTS1 bis TRTS4 ändern. Mit anderen Worten enthält die Übertragungs-RTS-Information die Zeiteinstellungsinformation in dem Datenübertragungstakt C_TU.
(b-3) Interner RTS-Informationserzeugungsabschnitt
9 zeigt die Struktur von dem internen RTS-Informationserzeugungsabschnitt 71 und 10 zeigt die Wellenformen, die dessen Operation erläutern.
Der interne RTS-Informationserzeugungsabschnitt 71 erzeugt die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, durch Verwendung der Frequenz von dem Netztakt C_N und der Frequenz von dem Datenempfangstakt C_RU durch das SRST-Verfahren, und er besteht aus einem internen RTS-Zeiteinstellungsgenerator 71a und einer internen RTS-Informationserzeugungsschaltung 71b.
Der interne RTS-Zeiteinstellungsgenerator 71a teilt die Frequenz (f_RU) von dem Datenempfangstakt C_RU in 1/3008 und gibt einen internen RTS-Abtasttakt C_IS (Frequenz f_IS = f_RU/3008) aus. Der interne RTS-Abtasttakt C_IS wird auch zu dem ATM-Zellenzerlegungsabschnitt 81 als der RTS-Empfangstakt C_RCK eingegeben. Die interne RTS-Informationserzeugungsschaltung 71b ist mit vier Flip-Flops FF11 bis FF14 versehen, und stellt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ zu dem Anstieg von dem internen RTS-Abtasttakt C_IS ein und tastet die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 ab und gibt sie aus. Da in dem in 10 gezeigten Beispiel alle der Q₁, Q₂, Q₃, Q₄ zu einem ersten Anstieg von dem internen RTS-Abtasttakt C_IS 0 sind, ist der Wert X_H der internen RTS-Information 0. Zu einem zweiten Anstieg von dem internen RTS-Abtasttakt C_IS ist der Wert X_H der internen RTS-Information 7, da die Q₁, Q₂, Q₃ 1 sind und Q₄ 0 ist. Wenn sich die Zeiteinstellung (Frequenz, Phase) des Datenempfangstakts C_RU ändert, ändert sich die Anstiegszeit des internen RTS-Abtasttakts C_IS, sodass sich auch die Werte X_H der internen RTS-Information IRTS1 bis IRTS4 ändern. Mit anderen Worten enthält die interne RTS-Information die Zeiteinstellungsinformation in dem Datenempfangstakt C_RU.
(b-4) Kalkulator
Der Kalkulator 72 kalkuliert die Differenz W_H zwischen der empfangenen RTS-Information RRTS1 bis RRTS4 (Y_H), die von dem empfangenen ATM-Zellen-RATM durch den ATM-Zellenzerlegungsabschnitt 81 zerlegt und ausgegeben wird, und der internen RTS-Information IRTS1 bis IRTS4 (X_H). Der Kalkulator 72 hat die in 11 gezeigte Struktur. In 11 repräsentiert das Bezugszeichen 72a einen 4-Bit-Addierer und 72b bis 72e NICHT-Gatter. Die empfangene RTS-Information RRTS1 bis RRTS4 von 4 Bit wird zu dem 4-Bit-Addierer 72a mit den geänderten Vorzeichen eingegeben, während die interne RTS-Information IRTS1 bis IRTS4 zu dem 4-Bit-Addierer 72a eingegeben wird wie sie ist. Der 4-Bit-Addierer 72a kalkuliert die Differenz W_H (= X_H – Y_H) (RTS-Differenzinformation DRTS1 bis DRTS4) zwischen der empfangenen RTS-Information RRTS1 bis RRTS4 (Y_H) und der internen RTS-Information IRTS1 bis IRTS4 (X_H) und gibt sie aus, und gibt die Differenz W_H aus.
(b-5) Datenempfangstakterzeugungsabschnitt
Der Datenempfangstakterzeugungsabschnitt 73 besteht aus einem Referenzoszillator 73a zum Ausgeben eines Referenztaktsignals C_OSC mit einer Frequenz f_OSC eines ganzen Vielfachen des Nennwerts der Frequenz des Benutzertakts, einer Impulsjustiervorrichtung 73b zum Teilen der Frequenz des Referenztaktsignals C_OSC in 1/M und Justieren der geteilten Frequenz in Übereinstimmung mit der Instruktion für die Erhöhung oder Verringerung der Anzahl von Impulsen, einem Impulsfrequenzteiler 73c zum Teilen der Frequenz des justierten Takts C_Q, der von der Impulsjustiervorrichtung 73b ausgegeben wird, in 1/N und Ausgeben des Datenempfangstakts C_RU, einer Rückkopplungsleitung 73d zum Rückkoppeln des Datenempfangstakts C_RU zu dem internen RTS-Informationserzeugungsabschnitt 71 und einer Impulssteuervorrichtung 73e zum Anweisen der Impulsjustiervorrichtung 73b, die Anzahl von Impulsen auf der Basis der RTS-Differenzinformation DRTS1 bis DRTS4 zu erhöhen oder zu reduzieren.
Referenzoszillator
Der Referenzoszillator 73a hat eine Struktur eines Kristalloszillators, wie in 12 gezeigt. In 12 repräsentiert das Symbol CRS einen Kristall.
Um den Datenempfangstakt C_RU, der zu dem Datenübertragungstakt C_TU des übertragenden Geräts synchron ist, mit einer Abweichung von γ von dem Nennwert f_NOM = αH_Z (z. B. α = 1,544 × 10⁶ in DS1) der Frequenz des Benutzertakts zu reproduzieren, gibt der Referenzoszillator 73a den Referenztakt C_OSC mit ei ner Frequenz f_OSC = βHz (β = α × M × N, M ist eine ganze Zahl, z. B. M = 2, N = 16 und β = 49,408 × 10⁶) aus.
Impulssteuervorrichtung
13 zeigt die Struktur der Impulssteuervorrichtung 73e, und 14 zeigt die Wellenformen, die deren Operation erläutern. Das Symbol FF21 repräsentiert einen Flip-Flop, OR21 bis OR22 ODER-Gatter, AG21 bis AG23 UND-Gatter und NG21 ein NICHT-Gatter.
Das Bezugszeichen 73e-1 repräsentiert einen Decoder zum Konvertieren der RTS-Differenzinformation DRTS1 bis DRTS4 in Dezimalzahlen S1 bis S15, 73e-2 eine Differenzialschaltung zum Differenzieren des internen RTS-Abtasttakts C_IS mit dem Datenempfangstakt C_RU derart, um ein Impulssignal P_D mit einer Breite von einem Takt auszugeben, 73e-3 einen Verringerungsinstruktor zum Erteilen eines Verringerungsbefehls P_DIC zu der Impulsjustiervorrichtung 73b in Synchronismus zu dem Impulssignal P_D unter der Annahme, dass die interne RTS-Information IRTS1 bis IRTS4 der empfangenen RTS-Information RRTS1 bis RRTS4 voraus ist, wenn die Differenz S1 bis S8 ist, und 73e-4 einen Erhöhungsinstruktor zum Erteilen eines Erhöhungsbefehls P_INC zu der Impulsjustiervorrichtung 73b in Synchronismus zu dem Impulssignal P_D unter der Annahme, dass die interne RTS-Information IRTS1 bis IRTS4 der empfangenen RTS-Information RRTS1 bis RRTS4 nacheilt, wenn die Differenz S9 bis S15 ist. Wenn die Differenz 0_H ist, wird weder der Erhöhungsbefehl noch der Verringerungsbefehl ausgegeben.
Die Impulssteuervorrichtung 73e gibt den Verringerungsbefehl P_DIC zu der Impulsjustiervorrichtung 73b, wenn die interne RTS-Information vorauseilt, durch Bezugnahme auf die RTS-Differenzinformation DRTS1 bis DRTS4, die die Differenz zwischen der empfangenen RTS-Information und der internen RTS-Informa tion ist, aus, und die Impulsjustiervorrichtung 73b reduziert die Anzahl von Impulsen mit jedem Mal, wenn sie den Verringerungsbefehl P_DIC empfängt. Als ein Ergebnis verzögert sich der Datenempfangstakt C_RU mit der Frequenz, die in 1/N durch den Impulsfrequenzteiler 73c geteilt wird, um 1/β von einem Schritt, sodass die interne RTS-Information, die durch den Empfangstakt C_RU erzeugt wird, der empfangenen RTS-Information näher kommt. Diese Operation wird wiederholt, es sei denn, dass die Phase der Bitzeiteinstellung des Datenempfangstakts mit der des Datenübertragungstakts des übertragenden Geräts übereinstimmt.
Die Impulssteuervorrichtung 73e gibt den Erhöhungsbefehl P_INC zu der Impulsjustiervorrichtung 73b, wenn die interne RTS-Information nacheilt, durch Bezugnahme auf die RTS-Differenzinformation DRTS1 bis DRTS4, die die Differenz zwischen der empfangenen RTS-Information und der internen RTS-Information ist, aus, und die Impulsjustiervorrichtung 73b erhöht die Anzahl von Impulsen mit jedem Mal, wenn sie den Erhöhungsbefehl P_INC empfängt. Als ein Ergebnis rückt der Datenempfangstakt C_RU mit der Frequenz, die in 1/N durch den Impulsfrequenzteiler 73c geteilt wird, um 1/β von einem Schritt vor, sodass die interne RTS-Information, die durch den Datenempfangstakt C_RU erzeugt wird, der empfangenen RTS-Information näher kommt. Diese Operation wird wiederholt, es sei denn, dass die Phase der Bitzeiteinstellung des Datenempfangstakts mit der des Datenübertragungstakts des übertragenden Geräts übereinstimmt.
Die Grenze einer Differenz kann zwischen 1 bis 7_H und F bis 8_H eingestellt werden. Dies wird dadurch bestimmt, ob die Differenzinformation in 8_H als Verzögerung oder Vorrückung betrachtet wird. Da sich jedoch die tatsächliche Differenzinformation in der Nähe von 0_H (z. B. E_H, F_H, 0_H, 1_H, 2_H) ändert und nicht 8_H wird, gibt es keinen wesentlichen Unterschied.
Falls die Differenzinformation 8_H wird, ist es nicht unmöglich, den Datenempfangstakt zu extrahieren. Deshalb wird in der folgenden Erläuterung angenommen, dass die Grenze zwischen 1_H bis 8_H und F_H bis 9_H eingestellt ist.
Impulsjustiervorrichtung
15 zeigt die Struktur der Impulsjustiervorrichtung 73b in dem Fall von M = 2, 16 zeigt die Wellenformen, die die Operation der Impulsjustiervorrichtung erläutern, wenn der Verringerungsbefehl dazu erteilt wird, und 17 zeigt die Wellenformen, die die Operation der Impulsjustiervorrichtung erläutern, wenn der Erhöhungsbefehl dazu erteilt wird.
In 15 repräsentieren die Symbole FF31 bis FF36 Flip-Flops, AG31 bis AG36 UND-Gatter, OR31 bis OR33 ODER-Gatter und NG31 bis NG35 NICHT-Gatter.
Zu dem Zeitpunkt einer Initiierung werden alle Flip-Flops FF31 bis FF36 zurückgesetzt. In diesem Zustand wird der Flip-Flop FF31 wiederholt jedes Mal gesetzt/zurückgesetzt, wenn der Pegel des Referenztakts C_OSC niedrig wird, und die UND-Gatter AG31 und AG32 geben alternativ Impulse P1 und P2 jedes Mal, wenn der Pegel des Referenztakts C_OSC hoch wird, aus. Zu dem Zeitpunkt einer Initiierung wird, da der Flip-Flop FF34 zurückgesetzt ist, der Impuls P1, der von dem UND-Gatter AG31 ausgegeben wird, als der justierte Takt C_Q durch das UND-Gatter AG35 und das ODER-Gatter OR32 ausgegeben. D. h. der Referenztakt C_OSC wird als der justierte Takt C_Q mit der Frequenz, die in 1/2 geteilt ist, ausgegeben (siehe 16A).
Falls der Verringerungsbefehl P_DIC von der Impulssteuervorrichtung 73e ausgegeben wird, wird in diesem Zustand der Flip-Flop FF32 unverzüglich gesetzt, und danach wird, wenn der Pegel von dem Ausgang von dem UND-Gatter AG32 niedrig wird (an dem Schwanz des Impulses P2), der Flip-Flop FF33 in der nächsten Stufe gesetzt, und unmittelbar danach wird der Flip-Flop FF34 gesetzt. Die Flip-Flops FF32 und FF33 werden danach zurückgesetzt.
Da der Flip-Flop FF34 an dem Schwanz des Impulses P2 gesetzt wird, wird die Ausgabe des Impulses P1, der auszugeben ist, gestoppt, sodass der Impuls P2, der von dem UND-Gatter AG32 auszugeben ist, stattdessen durch das UND-Gatter AG36 und das ODER-Gatter OR32 ausgegeben wird. Obwohl der Impuls P1 zuerst als der justierte Takt C_Q ausgegeben wird, wird als ein Ergebnis eine Ausgabe des Impulses P1 gestoppt, unmittelbar nachdem der Verringerungsbefehl erteilt ist, und der Impuls P2 wird danach als der justierte Takt C_Q ausgegeben, wie in 16B gezeigt. Deshalb wird der justierte Takt C_Q um einen Impuls verringert. Wenn der Verringerungsbefehl erneut erteilt wird, wird der Flip-Flop FF34 zurückgesetzt und der justierte Takt C_Q wird auf dem gleichen Weg um einen Impuls verringert.
Falls andererseits der Erhöhungsbefehl P_INC in dem Anfangszustand von der Impulssteuervorrichtung 73e erteilt wird, wird der Flip-Flop FF35 unverzüglich gesetzt, und wenn der Pegel des Ausgangs des UND-Gatters AG31 niedrig wird (an dem Schwanz des Impulses P1), wird der Flip-Flop FF36 in der nächsten Stufe gesetzt und unmittelbar danach wird der Flip-Flop FF34 gesetzt. Die Flip-Flops FF35 und FF36 werden danach zurückgesetzt.
Da der Flip-Flop FF34 an dem Schwanz des Impulses P1 gesetzt wird, wird der Impuls P2 unmittelbar nach dem Impuls P1 durch das UND-Gatter AG36 und das ODER-Gatter OR32 ausgegeben. Obwohl der Impuls P1 zuerst als der justierte Takt C_Q ausgegeben wird, wird als ein Ergebnis, da der Impuls P2 als der justierte Takt C_Q ausgegeben wird, unmittelbar nachdem der Erhöhungsbefehl erteilt wird, ein Impuls danach zu dem justierten Takt C_Q hinzugefügt, wie in 17B gezeigt. Der justierte Takt C_Q wird deshalb um einen Impuls erhöht. Wenn der Erhöhungsbefehl erneut erteilt wird, wird der justierte Takt C_Q auf dem gleichen Weg um einen Impuls erhöht.
(b-6) Gesamtoperation
Übertragungsoperation
Der Netztaktfrequenzteilungsabschnitt 74a von dem Netzzeiteinstellungsinformationserzeugungsabschnitt 74 teilt die Frequenz des Netztakts C_N, der von dem ATM-Zellenzerlegungsabschnitt 81 ausgegeben wird, in 1/2 und erzeugt den frequenzgeteilten Netztakt C_NX. Der 4-Bit-Binärzählerabschnitt 74b zählt den Netztakt C_NX und gibt die Netzzeiteinstellungsinformation Q₁ bis Q₄ aus.
Der Übertragungsfrequenzteilungszählerabschnitt 51a von dem Übertragungs-RTS-Informationserzeugungsabschnitt 51 teilt die Frequenz von dem Datenübertragungstakt C_TU in 1/3008 derart, um den RTS-Übertragungsabtastzeiteinstellungstakt C_TS zu der Übertragungs-RTS-Informationserzeugungsschaltung 51b auszugeben. Der Übertragungsfrequenzteilungszählerabschnitt 51a gibt auch den RTS-Übertragungsabtastzeiteinstellungstakt C_TS zu dem ATM-Zellenaufstellungsabschnitt 61 als den RTS-Übertragungstakt C_TCK ein. Die Übertragungs-RTS-Informationserzeugungsschaltung 51b tastet die Netzzeiteinstellungsinformation Q₁ bis Q₄ zu dem Anstieg von dem RTS-Übertragungsabtastzeiteinstellungstakt C_TS derart ab, um die Übertragungs-RTS-Information TRTS1 bis TRTS4 zu dem ATM-Zellenaufstellungsabschnitt 61 auszugeben.
Wenn die übertragenen Benutzerdaten D_TU und der Datenübertragungstakt C_TU, der dazu synchron ist, und die Übertragungs- RTS-Information TRTS1 bis TRTS4 und der RTS-Übertragungstakt C_TCK, der dazu synchron ist, zu dem ATM-Zellenaufstellungsabschnitt 61 eingegeben sind, stellt der ATM-Zellenaufstellungsabschnitt 61 eine ATM-Zelle aus den übertragenen Benutzerdaten D_TU und der Übertragungs-RRTS-Information auf und führt die ATM-Zelle (Übertragungs-ATM-Zelle TATM) zu dem ATM-Netz in Synchronismus zu dem Netztakt C_N zu.
Empfangsoperation
18 zeigt die Wellenformen, die die Empfangsoperation erläutern.
Der interne RTS-Informationserzeugungsabschnitt 71 bzw. der Datenempfangstakterzeugungsabschnitt 73 erzeugen den RTS-Empfangstakt C_RCK und den Datenempfangstakt C_RU auf die folgende Art und Weise und geben sie zu dem ATM-Zellenzerlegungsabschnitt 81 ein.
Der ATM-Zellenzerlegungsabschnitt 81 extrahiert den Netztakt C_N aus der ATM-Zelle, die von dem ATM-Netz empfangen wird, gibt den Netztakt C_N zu jedem Element ein und zerlegt die empfangene ATM-Zelle in die Benutzerdaten D_RU und die empfangene RTS-Information RRTS1 bis RRTS4. Der ATM-Zellenzerlegungsabschnitt 81 gibt dann die Benutzerdaten D_RU in Synchronismus zu dem Datenempfangstakt C_RU, der von dem Datenempfangstakterzeugungsabschnitt 73 eingegeben wird, und die empfangene RRTS-Information in Synchronismus zu dem RTS-Empfangstakt C_RCK, der von dem internen RTS-Informationserzeugungsabschnitt 71 ausgegeben wird, aus.
Der interne RTS-Zeiteinstellungsgenerator 71a teilt die Frequenz von dem Datenempfangstakt C_RU, der von dem Datenempfangstakterzeugungsabschnitt 73 eingegeben wird, in 1/3008 und gibt den internen RTS-Abtasttakt C_IS zu der internen RTS- Informationserzeugungsschaltung 71b aus. Der interne RTS-Abtasttakt C_IS wird auch zu dem ATM-Zellenzerlegungsabschnitt 81 als der RTS-Empfangstakt C_RCK eingegeben. Die interne RTS-Informationserzeugungsschaltung 71b erzeugt die interne RTS-Information IRTS1 bis IRTS4 durch Abtasten der Netzzeiteinstellungsinformation Q₁ bis Q₄ zu dem Anstieg von dem internen RTS-Abtasttakt und gibt die interne RTS-Information zu dem Kalkulator 72 ein.
Der Kalkulator 72 kalkuliert die Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4, die in der empfangenen ATM-Zelle enthalten ist, und gibt die Differenz zu der Impulssteuervorrichtung 73e von dem Datenempfangstakterzeugungsabschnitt 73 ein. Die Impulssteuervorrichtung 73e gibt den Verringerungsbefehl P_DIC zu der Impulsjustiervorrichtung 73b unter der Annahme aus, dass die interne RTS-Information IRTS1 bis IRTS4 der empfangenen RTS-Information RRTS1 bis RRTS4 vorauseilt, wenn die Differenz S1 bis S8 ist, während der Erhöhungsbefehl P_INS zu der Impulsjustiervorrichtung 73b unter der Annahme ausgegeben wird, dass die interne RTS-Information IRTS1 bis IRTS4 der empfangenen RTS-Information RRTS1 bis RRTS4 nacheilt, wenn die Differenz S9 bis S15 ist.
Die Impulsjustiervorrichtung 73b teilt die Frequenz von dem Referenztaktsignal C_OSC, das von dem Referenzoszillator 73a ausgegeben wird, in 1/M und gibt den justierten Takt C_Q mit einem davon subtrahierten Impuls aus, wenn der Verringerungsbefehl P_DIC erteilt wird, während ein Impuls dazu addiert wird, wenn der Erhöhungsbefehl P_INC eingegeben wird. Der Impulsfrequenzteiler 73c teilt die Frequenz des justierten Takts C_Q in 1/N und gibt den Datenempfangstakt C_RU zu dem ATM-Zellenzerlegungsabschnitt 81 aus und koppelt ihn zurück zu dem internen RTS-Zeiteinstellungsgenerator 71a.
Wenn der justierte Takt C_Q um einen Impuls reduziert ist, verzögert als ein Ergebnis der Datenempfangstakt C_RU die Frequenz, die in N/1 durch den Impulsfrequenzteiler 73c geteilt wird, in der nächsten Stufe um 1/β von einem Schritt, sodass die interne RTS-Information IRTS1 bis IRTS4, die dadurch erzeugt wird, der empfangenen RTS-Information RRTS1 bis RRTS4 näher kommt. Diese Operation wird wiederholt, es sei denn, dass die Phase der Bitzeiteinstellung von dem Datenempfangstakt mit der von dem Datenübertragungstakt des übertragenden Geräts übereinstimmt. Wenn andererseits der justierte Takt C_Q um einen Impuls erhöht wird, rückt der Datenempfangstakt C_Q mit der Frequenz, die in 1/N durch den Impulsfrequenzteiler 73c geteilt wird, in der nächsten Stufe um 1/β von einem Schritt vor, sodass die interne RTS-Information, die dadurch erzeugt, der empfangenen RTS-Information näher kommt. Diese Operation wird wiederholt, es sei denn, dass die Phase der Bitzeiteinstellung des Datenempfangstakts mit der des Datenübertragungstakts des übertragenden Geräts übereinstimmt.
Gemäß der zuvor beschriebenen Steuerung ist es möglich, schließlich die Zeiteinstellung von dem Datenempfangstakt C_RU zu der Zeiteinstellung des Datenübertragungstakts C_TU anzupassen. Folglich werden die empfangenen Benutzerdaten D_RU von dem ATM-Zellenzerlegungsabschnitt 81 zu der gleichen Zeiteinstellung wie der Datenübertragungstakt ausgegeben.
Da die Benutzerdaten von dem ATM-Zellenzerlegungsabschnitt 81 in Synchronismus zu dem Datenempfangstakt ausgegeben werden und auch die empfangene RTS-Information RRTS1 bis RRTS4 in Synchronismus zu dem RTS-Empfangstakt C_RCK ausgegeben wird, werden sowohl die Nachfrage nach einer Reduzierung in Jittern als auch die Nachfrage zur Verbesserung des nachfolgenden Leistungsverhaltens erfüllt. Um sowohl die empfangenen Benutzerdaten D_RU als auch die empfangene RTS-Information RRTS1 bis RRTS4 in Synchronismus zu dem Datenempfangstakt C_RU aus zugeben, wird von dem Datenempfangstakt C_RU gefordert, die folgenden Eigenschaften aufzuweisen: (1) wenige Takt-Jitter als das Zeiteinstellungssignal der empfangenen Benutzerdaten, und (2) gutes nachfolgendes Leistungsverhalten als das Zeiteinstellungssignal der empfangenen RTS-Information. Die beiden Anforderungen (1) und (2) können nicht immer verträglich erfüllt werden. Gemäß der ersten Ausführungsform werden, da die Benutzerdaten in Synchronismus zu dem Datenempfangstakt C_RU ausgegeben werden und auch die empfangene RTS-Information RRTS1 bis RRTS4 in Synchronismus zu dem RTS-Empfangstakt C_RCK ausgegeben wird, Jitter in dem Datenempfangstakt reduziert und der RTS-Empfangstakt wird mit gutem nachfolgenden Leistungsverhalten erzeugt. D. h. es werden beide Anforderungen (1) (2) erfüllt.
(c) Zweite Ausführungsform
(c-1) Untersuchung in der ersten Ausführungsform
Die erste Ausführungsform hat die folgenden Probleme (1) bis (3).

(1) Falls angenommen wird, dass der Nennwert f_NOM der Frequenz des Benutzertakts α Hz ist, ist die Frequenz f_OSC des Ausgabetakts (Referenztakt) C_OSC des Referenzoszillators 73a fOSC = β Hz (B = α × M × N, N ist eine ganze Zahl),und der Jitter ΔT zu dem Zeitpunkt, wenn der Datenempfangstakt C_RU zu jedem Schritt um ΔT korrigiert wird, ist ΔT = 1/β sek.

Da die Periode T_RU des Datenempfangstakts TRU = 1/fRU ≒ 1/αist, ist das Verhältnis UI (Jitter-Verhältnis) des Jitters zu der Periode von dem Datenempfangstakt UI = ΔT/TRU ≒ α/β = 1/(M × N).
Um das Jitter-Verhältnis UI zu verringern, ist es deshalb notwendig, M × N zu erhöhen. Falls jedoch das Jitter-Verhältnis verringert wird, wird die Frequenz f_OSC von dem Referenztakt C_OSC f_OSC = β Hz (B = α × M × N) erhöht, sodass der Energieverbrauch unpassender Weise erhöht wird. Z. B. ist in DS1 α = 1,544 MHz. Um das Jitter-Verhältnis UI auf nicht mehr als 0,1 zu verringern, muss in diesem Fall M × N mindestens nicht kleiner als 10 sein. Falls M × N ≥ 16, β ≥ 24,704 MHz.

(2) Da der Nennwert α der Frequenz des Benutzertakts, der durch das SRTS-Verfahren unterstützt werden kann, kleiner als 1/2 der Frequenz f_N des Netztakts ist, muss in dem B-ISDN, in dem die Frequenz f_N des Netztakts f_N = 155,52 MHz ist, die Frequenz des Benutzertakts unterstützt werden, bis f_NOM = 77,76 MHz ist.

Wenn z. B. die Frequenz f_RU des Benutzertakts f_RU = 44,736 MHz wie in einer DS3-Schnittstelle ist, falls M × N ≥ 16, um das Jitter-Verhältnis auf nicht mehr als 0,1 zu halten, β = 715,776 MHz. Wenn in der ersten Ausführungsform ein Hochgeschwindigkeitsbenutzertakt verwendet wird, ist entsprechend ein Element mit einer sehr hohen Geschwindigkeit erforderlich.

(3) Falls angenommen wird, dass der Betrag einer Korrektur ΔT zum Korrigieren des Datenempfangstakts C_RU in jedem Schritt ΔT = 1/β sek ist, und die Periode von dem Datenempfangstakt C_RU T_RU ist, ist die Periode T einer Korrektur von dem Datenempfangstakt T = 3008 × TRU ≒ 3008/α.

Entsprechend ist der Bereich W der zulässigen Abweichung des reproduzierbaren Benutzertakts W = ΔT/T ≒ (1/β) × (α/3008) = 1/(3008 × M × N).
D. h. falls M × N erhöht wird, um das Jitter-Verhältnis zu verringern, wird der Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert unpassender Weise reduziert.
(c-2) Unterschied zwischen der ersten Ausführungsform und der zweiten Ausführungsform
19 zeigt die Struktur der zweiten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Es sind die gleichen Bezugszeichen für die Elemente vorgesehen, die die gleichen wie jene in der in 4 gezeigten ersten Ausführungsform sind.
Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform in den folgenden Punkten.

(1) Es ist eine analoge PLL-Schaltung 73f innerhalb des digitalen PLL-Systems der ersten Ausführungsform vorgesehen.
(2) Die Frequenz f_OSC des Referenztakts C_OSC, der von dem Referenzoszillator 73a ausgegeben wird, wird zu der Impulsjustiervorrichtung 73b als eine Frequenz eingegeben, die der Frequenz des Benutzertakts annähernd gleich ist.
(3) Die Frequenz des justierten Takts C_Q, der von der Impulsjustiervorrichtung 73b ausgegeben wird, wird in 1/L durch einen Impulsfrequenzteiler 73c' geteilt, um einen Phasenvergleichstakt C_REF zu erzeugen und zu der analogen PLL-Schaltung 73f auszugeben.
(4) Die analoge PLL-Schaltung 73f erzeugt den Datenempfangstakt C_RU und koppelt ihn zu dem internen Zeiteinstellungsgenerator 71a zurück.
(5) Das Rückkopplungssystem ist derart gestaltet, dass der interne Zeiteinstellungsgenerator 71a den internen Abtasttakt C_IS durch Teilen der Frequenz des Datenempfangstakts C_RU in 1/3008 erzeugt.

(c-3) Operation
Der Bereich des zulässigen Jitters in der analogen PLL ist gewöhnlich ungefähr 1 Takt der Frequenz, die zu der analogen PLL eingegeben wird, mit anderen Worten ungefähr 1/α der Periode des Nennwerts der Frequenz des Benutzertakts. Der Referenzoszillator 73a gibt den Frequenztakt C_OSC mit der Frequenz f_OSC = β Hz (B = α × K; K ist eine ganze Zahl) aus. K ist ungefähr 1 bis 4.
Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (z. B. ist M = 2) und erhöht oder reduziert ferner die Anzahl von Impulsen in Übereinstimmung mit dem Erhöhungsbefehl oder dem Verringerungsbefehl, wobei dadurch der justierte Takt C_Q ausgegeben wird. Der Impulsfrequenzteiler 73c', der aus einem Zähler besteht, wie in 20 gezeigt, teilt die Frequenz des justierten Takts C_Q in 1/L (L = α × K/(f_REF × M)) und gibt den Phasenvergleichstakt C_REF (Frequenz f_REF: z. B. 8 kHz) aus.
Wenn der Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f eingegeben wird, reproduziert sie den Datenempfangstakt C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, durch die PLL-Operation. Die analoge PLL-Schaltung 73f hat die Struktur, die in 21 gezeigt wird. In 21 repräsentiert das Bezugszeichen 73f-1 einen Taktkomparator zum Vergleichen des Phasenvergleichstakts C_REF mit der Phase des Referenztakts C_Z (erhalten durch Teilung der Frequenz des Datenempfangstakts in 1/H) und Ausgeben der Spannung entsprechend der Phasenreferenz, 72f-2 einen Spannungssteuerungsoszillator (VCXO) zum Ausgeben des Takts (Datenempfangstakt) C_RU mit einer Frequenz, die proportional zu der Eingangsspannung ist, und 72f-3 einen Frequenzteiler (Referenzzähler) zum Teilen der Frequenz des Datenempfangstakts in 1/H und Ausgeben des Referenztakts.
Die Operation der analogen PLL-Schaltung 73f wird mit Bezug auf die Wellenformen, die in 22 gezeigt werden, erläutert. Der Spannungssteuerungsoszillator 73f-2 gibt den Takt (Datenempfangstakt C_RU) mit der Referenzfrequenz gleich dem Nennwert α der Frequenz des Benutzertakts aus, und der Referenzzähler 73f-3 teilt die Frequenz des Datenempfangstakts in 1/H derart, um den Referenztakt C_Z auszugeben. Der Taktkomparator 73f-1 vergleicht die Phase von dem Phasenvergleichstakt C_REF mit der Phase des Referenztakts C_Z, und wenn der Referenztakt C_Z dem Phasenvergleichstakt C_REF nacheilt, hebt der Taktkomparator 73f-1 die Spannung derart an, um die Frequenz des Ausgabetakts (Datenempfangstakt) von dem Spannungssteuerungsoszillator 73f-2 zu erhöhen. Wenn andererseits der Referenztakt C_Z dem Phasenvergleichstakt C_REF vorauseilt, senkt der Taktkomparator 73f-1 die Spannung derart ab, um die Frequenz des Ausgabetakts (Datenempfangstakt) von dem Spannungssteuerungsoszillator 73f-2 zu reduzieren. Gemäß dieser Rückkopplungssteuerung wird der Datenempfangstakt C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, ausgegeben.
Wenn der Nennwert α der Frequenz des Benutzertakts niedrig ist, beeinflusst die Einfügung der analogen PLL-Schaltung 73 die gesamte Rückkopplungszeit nicht stark, sodass es kein Problem in dem nachfolgenden Leistungsverhalten gibt. Die Periode (Korrekturperiode) T wird durch die Formel T = 3008 × T_RU = 3008/α (wobei T_RU die Periode von dem Datenempfangstakt ist) dargestellt. Falls der Nennwert α der Frequenz des Benutzertakts niedrig ist (z. B. α = 1,544 × 10⁶), ist die Korrekturperiode T = 3008/α ≒ 1,95 ms. Andererseits ist die Rückkopplungsperiode T_REF in Übereinstimmung mit dem Phasenvergleichstakt in der analogen PLL (z. B. Eingabe: f_REF = 8 kHz, Ausgabe: f_RU = 1,544 MHz) 125 μs (T_REF = 125 μs). Da diese Rückkopplungsperiode T_REF ausreichend kürzer als die Periode T (1,95 ms) der Rückkopplungszeiteinstellung in Übereinstimmung mit der empfangenen RTS-Information ist, beeinflusst die Einfügung der analogen PLL die gesamte Rückkopplungszeit nicht stark.
Der Datenempfangstakt C_RU, der durch die analoge PLL-Schaltung 73f erzeugt wird, wird zu dem internen RTS-Zeiteinstellungsgenerator 71a eingegeben, und die Frequenz von dem Datenempfangstakt wird durch 3008 derart geteilt, um den internen RTS-Abtasttakt C_IS zu erzeugen. Der interne RRTS-Abtasttakt C_IS wird als der RTS-Empfangstakt C_RCK ausgegeben, der zu der empfangenen RTS-Information synchron ist.
Danach wird die interne RTS-Information IRTS1 bis IRTS4 auf dem gleichen Weg wie in der ersten Ausführungsform erzeugt, und die Impulssteuervorrichtung 73e gibt den Verringerungsbefehl P_DIC oder den Erhöhungsbefehl P_INC zu der Impulsjustiervorrichtung 73b in Übereinstimmung zu der Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4 aus. Die Impulsjustiervorrichtung 73b teilt die Frequenz von dem Referenztakt C_OSC in 1/M (M = 2) und reduziert den Impuls um eins, wenn der Verringerungsbefehl P_DIC eingegeben ist, während der Impuls um eins erhöht wird, wenn der Erhöhungsbefehl P_INC eingegeben ist. Auf diese Art und Weise gibt die Impulsjustiervorrichtung 73b den justierten Takt C_Q aus. Der Impulsfrequenzteiler 73c teilt die Frequenz des justierten Takts C_Q in 1/L und gibt den Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f ein. Danach wird eine ähnliche Rückkopplungssteuerung durchgeführt.
Wenn der Nennwert α der Frequenz des Benutzertakts relativ niedrig ist, ist es gemäß der zweiten Ausführungsform möglich, dass die Frequenz von dem Referenztakt annähernd gleich der Frequenz von dem Benutzertakt ist, da K = 1 bis 4 in der Frequenz f_OSC = (= β = α × K) von dem Referenztakt C_OSC ausreichend ist. Es ist mit anderen Worten möglich, die Frequenz von dem Referenztakt C_OSC im Vergleich zu der Frequenz f_OSC (= β = α × M × N, M × N ≥ 10) in der ersten Ausführungsform zu reduzieren, wobei dadurch die Verringerung im Energieverbrauch und dem Jitter in dem Datenempfangstakt ermöglicht wird. Der Bereich W der zulässigen Abweichung der Frequenz des Benutzertakts von dem Nennwert ist W = ΔT/T ≒ (1/β) × (α/3008) = 1/(3008 × K)und da ungefähr 1 bis 4 als der tatsächliche Wert von K ausreichend ist, ist der Bereich größer als der Bereich in der ersten Ausführungsform W = 1/(3008 × M × N).
(c-4) Modifikation der zweiten Ausführungsform
23 zeigt eine Modifikation der zweiten Ausführungsform der vorliegenden Erfindung. Es sind die gleichen Bezugszei chen für die Elemente vorgesehen, die die gleichen wie jene in der zweiten Ausführungsform sind, die in 19 gezeigt wird. In 23 repräsentiert das Bezugszeichen 71 einen internen RTS-Informationserzeugungsabschnitt, 72 einen Komparator (Kalkulator), 73 einen Datenempfangstakterzeugungsabschnitt, 74 einen Netzzeiteinstellungsinformationserzeugungsabschnitt und 75 einen Flip-Flop aus 4 Bits zum Speichern der empfangenen RTS-Information RRTS1 bis RRTS4.
Der Netzeinstellungsinformationserzeugungsabschnitt 74 erzeugt Netzzeiteinstellungsinformation Q₁ bis Q₄ aus 4 Bits, die für die Erzeugung der Übertragungs-RTS-Information und der internen RTS-Information notwendig ist. Er ist mit einem Netztaktfrequenzteilungsabschnitt 74a und einem 4-Bit-Binärzählerabschnitt 74b versehen.
Der interne RTS-Informationserzeugungsabschnitt 71 erzeugt die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt C_RU ist, durch Verwendung der Frequenz (= 156,56 MHz) von dem Netztakt C_N und der Frequenz von dem Datenempfangstakt C_RU durch das SRST-Verfahren, und er besteht aus einem internen RTS-Zeiteinstellungsgenerator 71a und einer internen RTS-Informationserzeugungsschaltung 71b. Der interne RTS-Zeiteinstellungsgenerator 71a teilt sequenziell die Frequenz (f_RU) von dem Datenempfangstakt C_RU in 1/8 und 1/376, nämlich insgesamt in 1/3008, und gibt einen internen RTS-Abtasttakt C_IS (Frequenz f_IS = f_RU/3008) aus. Die interne RTS-Informationserzeugungsschaltung 71b ist mit vier Flip-Flops versehen und stellt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ zum Anstieg des internen RTS-Abtasttakts C_IS ein und tastet die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 ab und gibt sie aus.
Der Komparator (Kalkulator) 72 vergleicht die empfangene RTS-Information RRTS1 bis RRTS4 mit der internen RTS-Information IRTS1 bis IRTS4.
Der Datenempfangstakterzeugungsabschnitt 73 besteht aus einem Referenzoszillator 73a zum Ausgeben eines Referenztaktsignals C_OSC mit einer Frequenz f_OSC eines ganzen Vielfachen des Nennwerts der Frequenz von dem Benutzertakt, einem Impulsfrequenzteiler 73b-1 zum Teilen der Frequenz des Referenztaktsignals, das von dem Referenzoszillator 73a ausgegeben wird, in 1/2 und Ausgeben zweier frequenz-geteilter Taktfolgen mit Phasen 0 und π, die sich voneinander um 180° unterscheiden, einer Impulsjustiervorrichtung 73b-2 zum Erhöhen einer frequenz-geteilten Taktfolge (0-Phase) durch Hinzufügen eines Taktimpulses der anderen frequenz-geteilten Taktfolge (π-Phase) in Übereinstimmung mit dem Erhöhungsbefehl, während ein Taktimpuls der einen frequenz-geteilten Taktfolge (π-Phase) in Übereinstimmung mit dem Verringerungsbefehl beseitigt wird, und Ausgeben der einen frequenz-geteilten Taktfolge (0-Phase) als das justierte Taktsignal C_Q, einem Impulsfrequenzteiler 73c' zum Teilen der Frequenz des justierten Takts C_Q, der von der Impulsjustiervorrichtung 73b-2 ausgegeben wird, und Ausgeben des Phasenvergleichstakts C_REF mit einer Frequenz von 8 kHz, einer PLL-Schaltung zum Erzeugen des Datenempfangstakts C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, durch die PLL-Operation, und einer Impulssteuervorrichtung 73e (DPPL-Synchronisationsschutzvorrichtung) zum Anweisen der Impulsjustiervorrichtung 73b-2, die Anzahl von Impulsen zu erhöhen oder zu verringern, auf der Basis eines Ergebnisses des Vergleichs zwischen der internen RTS-Information und der empfangenen RTS-Information, die in der ATM-Zelle enthalten ist, die aus dem ATM-Netz empfangen wird. Das Symbol DPLL stellt eine digitale PLL dar.
Operation
Der Referenzoszillator 73a gibt ein Taktsignal mit einer Frequenz von 3,088 MHz aus, wenn die DS1-PCM-Übertragungsleitung mit dem ATM-Netz verbunden ist, während ein Taktsignal mit einer Frequenz von 44,736 MHz ausgegeben wird, wenn der DS3-PCM-Übertragungspfad mit dem ATM-Netz verbunden ist. Der Frequenzteiler 73b-1 teilt die Frequenz von dem Taktsignal, das von dem Referenzoszillator 73a ausgegeben wird, in 1/2 und gibt zwei frequenz-geteilte Taktfolgen (0-Phase, π-Phase) aus, die in 24A gezeigt werden. Diese beiden frequenzgeteilten Taktfolgen werden zu der Impulsjustiervorrichtung 73b-2 eingegeben.
In dem Netzzeiteinstellungsinformationserzeugungsabschnitt 74 teilt der Netztaktfrequenzteilungsabschnitt 74a die Frequenz (= 156,56 MHz) des Netztakts C_N in 1/2, und der 4-Bit-Binärzählerabschnitt 74b gibt die Netzzeiteinstellungsinformation Q₁ bis Q₄ aus. Die interne RTS-Informationserzeugungsschaltung 71b stellt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ von 4 Bits zu dem Anstieg des internen RTS-Abtasttakts C_IS ein und gibt die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 aus. Der Komparator 72 vergleicht die empfangene RTS-Information RRTS1 bis RRTS4 mit der internen RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4.
Die Impulssteuervorrichtung oder Synchronisationsschutzvorrichtung 73e gibt den Verringerungsbefehl P_DIC oder den Erhöhungsbefehl P_INC auf der Basis des Ergebnisses des Vergleichs zwischen der internen RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4 aus. Wenn der Datenempfangstakt C_RU dem Datenübertragungstakt C_TU vorauseilt, gibt die Synchronisationsschutzvorrichtung 73e den Verringerungsbefehl P_DIC aus. Wenn andererseits der Datenempfangstakt C_RU dem Datenübertragungstakt C_TU nacheilt, gibt die Synchronisationsschutzvorrichtung 73e den Erhöhungs befehl P_INC aus. Die Impulsjustiervorrichtung 73b-2 erhöht eine frequenz-geteilte Taktfolge (0-Phase) durch Hinzufügen eines Taktimpulses der anderen frequenz-geteilten Taktfolge (π-Phase) (siehe 24C) in Übereinstimmung mit dem Erhöhungsbefehl P_INC, während ein Taktimpuls von der einen frequenz-geteilten Taktfolge (π-Phase) in Übereinstimmung mit dem Verringerungsbefehl P_DIC (siehe 24B) beseitigt wird, und gibt die eine frequenz-geteilte Taktfolge (0-Phase) als das justierte Taktsignal C_Q aus.
Der Impulsfrequenzteiler 73c' teilt die Frequenz des justierten Takts C_Q in 1/L und gibt den Phasenvergleichstakt C_REF mit einer Frequenz von 8 kHz aus. 1/L ist 1/193 in dem Fall der DS1-PCM-Übertragungsleitung und 1/2796 in dem Fall der DS3-PCM-Übertragungsleitung.
Wenn der Phasenvergleichstakt C_REF zu der PLL-Schaltung 73f eingegeben wird, erzeugt sie den Datenempfangstakt C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, durch die PLL-Operation. Der Datenempfangstakt, der durch die analoge PLL-Schaltung 73f erzeugt wird, wird zu dem internen RTS-Zeiteinstellungsgenerator 71a eingegeben, und dessen Frequenz wird in 1/3008 geteilt. Der interne RTS-Zeiteinstellungsgenerator 71a gibt somit den internen RTS-Abtastzeiteinstellungstakt C_IS aus. Danach wird ähnlich die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 erzeugt und die oben beschriebene Operation wird wiederholt, bis die Frequenz des Datenempfangstakts 1,544 MHz in dem Fall der DS1-PCM-Übertragungsleitung und 44,736 MHz in dem Fall der DS3-PCM-Übertragungsleitung wird, und der Datenempfangstakt wird zu dem Datenübertragungstakt synchron.
(d) Dritte Ausführungsform
(d-1) Untersuchung der zweiten Ausführungsform
Wenn in der zweiten Ausführungsform der Nennwert der Frequenz des Benutzertakts hoch ist, z. B. in dem Fall von α = 44,736 MHz, ist die Periode T des Benutzertakts T = 3008/α ≒ 67 μs. Aus diesem Grund ist die Rückkopplungsperiode T_REF der analogen PLL-Schaltung (wenn z. B. die Frequenz von 8 kHz eingegeben wird, ist T_REF = 125 us) gewöhnlich gleich oder länger der Korrekturperiode T, sodass die Einfügung der analogen PLL-Schaltung die Rückkopplungszeit erhöht und das nachfolgende Leistungsverhalten in einem Hochgeschwindigkeitsbenutzertakt unzureichend ist. D. h. die zweite Ausführungsform ist von Nachteil, wenn der Nennwert der Frequenz des Benutzertakts hoch ist.
(d-2) Struktur der dritten Ausführungsform
25 zeigt die Struktur einer dritten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Es sind die gleichen Bezugszeichen für die Elemente vorgesehen, die die gleichen wie jene in der zweiten Ausführungsform sind, die in 19 gezeigt wird.
Es ist nicht immer notwendig, dass die Frequenz des internen RTS-Abtasttakts C_IS 1/3008 der Frequenz des Datenempfangstakts C_RU selbst ist, was eine strikte Begrenzung in dem Takt-Jitter hat. Es ist mit anderen Worten ausreichend, dass die Zeiteinstellung des internen RTS-Abtasttakts C_IS zu 1/3008 der Frequenz des Datenempfangstakts C_RU synchron ist.
Die dritte Ausführungsform wird erhalten, wobei dieser Punkt in Betracht gezogen wird, und hat im Vergleich zu der zweiten Ausführungsform die folgenden Charakteristika.

(1) Selbst wenn der Nennwert der Frequenz des Benutzertakts hoch ist, wird die Frequenz des Referenztakts C_OSC, der von dem Referenzoszillator 73a ausgegeben wird, zu der Impulsjustiervorrichtung 73b als eine Frequenz (f_OSC = α × K, K ist eine ganze Zahl von ungefähr 1 bis 4) eingegeben, die annähernd gleich der Frequenz des Benutzertakts ist.
(2) In dem Rückkopplungssystem zum Korrigieren der Zeiteinstellung des internen RTS-Abtasttakts C_IS wird der justierte Takt C_Q, der von der Impulsjustiervorrichtung 73b ausgegeben wird, zu dem internen RTS-Zeiteinstellungsgenerator 71a rückgekoppelt.
(3) Der interne RTS-Zeiteinstellungsgenerator 71a teilt die Frequenz des justierten Takts C_Q, der dazu rückgekoppelt wird, in 1/J derart, um den internen RTS-Abtasttakt C_IS zu erzeugen.

(d-3) Operation
Der Bereich von dem zulässigen Eingabe-Jitter in der analogen PLL-Schaltung ist gewöhnlich ungefähr 1 Takt der Frequenz, die zu der analogen PLL eingegeben wird, mit anderen Worten ungefähr 1/α der Periode des Nennwerts der Frequenz des Benutzertakts. Der Referenzoszillator 73a gibt den Frequenztakt C_OSC mit der Frequenz f_OSC = β Hz (B = α × K, K ist eine ganze Zahl) aus. K ist ungefähr 1 bis 4. Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (z. B. M = 2) und erhöht oder verringert ferner die Anzahl von Impulsen in Übereinstimmung mit dem Erhöhungsbefehl oder dem Verringerungsbefehl, wobei dadurch der justierte Takt C_Q ausgegeben wird. Der Impulsfrequenzteiler 73c' teilt die Frequenz des justierten Takts C_Q in 1/L (L = α × K/(F_REF × M)) und gibt den Phasenvergleichstakt C_REF (Frequenz f_REF: z. B. 8 kHz) aus. Wenn der Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f eingegeben wird, reproduziert sie den Da tenempfangstakt C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, durch die PLL-Operation.
Parallel zu der oben beschriebenen Operation koppelt die Impulsjustiervorrichtung 73b den justierten Takt C_Q zu dem internen RTS-Zeiteinstellungsgenerator 71a zurück. Der interne RTS-Zeiteinstellungsgenerator 71a, der die Struktur hat, die in 26 gezeigt wird, teilt die Frequenz des justierten Takts in 1/J (J = 3008 × K/M, M ist ein Frequenzteilungsverhältnis der Impulsjustiervorrichtung) derart, um den internen RTS-Abtasttakt C_IS zu erzeugen. Der interne RTS-Abtasttakt C_IS wird zu dem ATM-Zellenzerlegungsabschnitt 81 als der RTS-Empfangstakt C_RCK in Synchronismus zu der empfangenen RTS-Information eingegeben.
Danach wird die interne RTS-Information IRTS1 bis IRTS4 auf dem gleichen Weg wie in der ersten und zweiten Ausführungsform erzeugt, und eine Impulssteuervorrichtung 73e' gibt den Verringerungsbefehl P_DIC oder den Erhöhungsbefehl P_INC zu der Impulsjustiervorrichtung 73b in Übereinstimmung mit der Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4 aus. Die Struktur der dritten Ausführungsform ist die gleiche wie jene der ersten und zweiten Ausführungsform mit Ausnahme dessen, dass die Impulssteuervorrichtung 73e' den internen RTS-Abtasttakt C_IS mit den justierten Takt C_Q differenziert (in den ersten und zweiten Ausführungsformen wird er durch den Datenempfangstakt C_RU differenziert), wie in 27 und 28 gezeigt wird.
Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (M = 2) und verringert die Anzahl von Impulsen um eins, wenn der Verringerungsbefehl P_DIC eingegeben wird, während die Anzahl von Impulsen um eins erhöht wird, wenn der Erhöhungsbefehl P_INC eingegeben wird. Auf diese Art und Weise gibt die Impulsjustiervorrichtung 73b den justierten Takt C_Q aus. Der Impulsfrequenzteiler 73c' teilt die Frequenz des justierten Takts C_Q in 1/L und gibt den Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f ein. Danach wird eine ähnliche Rückkopplungssteuerung durchgeführt, um die Zeiteinstellung des Datenempfangstakts C_RU zu korrigieren.
29 zeigt die Wellenformen, die die Empfangsoperation in der dritten Ausführungsform erläutern.
Gemäß der dritten Ausführungsform ist es möglich, selbst wenn der Nennwert der Frequenz des Benutzertakts hoch ist, da K = 1 bis 4 in der Frequenz f_OSC (= β = α × K) des Referenztakts C_OSC ausreichend ist, dass die Frequenz des Referenztakts annähernd gleich der Frequenz des Benutzertakts ist. Mit anderen Worten ist es möglich, die Frequenz des Referenztakts C_OSC im Vergleich zu der Frequenz f_OSC (= β = α × M × N, M × N ≥ 10) in der ersten Ausführungsform zu verringern, wobei dadurch die Verringerung im Energieverbrauch und dem Jitter in dem Datenempfangstakt ermöglicht wird. Der Bereich W der zulässigen Abweichung der Frequenz des Benutzertakts von dem Nennwert ist W = ΔT/T ≒ (1/β) × (α/3008) = 1/(3008 × K),und da ungefähr 1 bis 4 als der tatsächliche Wert von K ausreichend ist, ist der Bereich größer als der Bereich in der ersten Ausführungsform W = 1/(3008 × M × N).
Da der justierte Takt C_Q, der von der Impulsjustiervorrichtung 73b ausgegeben wird, zu dem internen RTS-Informationserzeugungsabschnitt zurückgekoppelt wird, ist es außerdem möglich, die Verzögerungszeit in einer Rückkopplung zu verringern, sodass das nachfolgende Leistungsverhalten in einem Hochgeschwindigkeitsbenutzertakt im Vergleich zu den ersten und zweiten Ausführungsformen stark verbessert wird.
(e) Vierte Ausführungsform
(e-1) Untersuchung der ersten bis dritten Ausführungsformen
In den zuvor beschriebenen Ausführungsformen sind das nachfolgende Leistungsverhalten der digitalen Rückkopplung und der Bereich der zulässigen Abweichung der Frequenz des Benutzertakts von dem Nennwert nicht befriedigend, da ein Impuls bis zu jeder Korrekturperiode T (T = 3008/α) hinzugefügt oder beseitigt wird, und es gibt Raum für Verbesserung.
Wenn der Nennwert α der Frequenz des Benutzertakts niedrig ist, wenn z. B. α = 1,544 × 10⁶ in DS1 ist, ist die Korrekturperiode T der empfangenen RTS-Information 1,95 ms (T = 3008/α). Falls angenommen wird, dass die Frequenz f_REF des Phasenvergleichstakts C_REF, der zu der analogen PLL-Schaltung eingegeben wird, 8 kHz ist, ist die Periode T_REF 125 μs. Wenn der Nennwert der Frequenz des Benutzertakts relativ niedrig ist, ist mit anderen Worten die Korrekturperiode T (1,95 ms) der empfangenen RTS-Information ausreichend länger als die Periode T_REF (125 μs) des Phasenvergleichstakts C_REF (T_REF/T ≒ 15).
Falls eine Vielzahl von Impulsen zu einer oder von einer Korrekturperiode hinzugefügt oder beseitigt werden, derart, um zu verhindern, dass mehr als ein Impuls in der Periode T_REF des Phasenvergleichstakts in der analogen PLL-Schaltung hinzugefügt oder beseitigt wird, ist es folglich möglich, der analogen PLL-Operation zu folgen. Da es möglich ist, eine Vielzahl von Impulsen in einer Korrekturperiode zu erhöhen oder zu beseitigen, ist es möglich, die folgende Geschwindigkeit für die digitale PLL-Operation zu erhöhen.
(e-2) Struktur der vierten Ausführungsform
30 zeigt die Struktur der vierten Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Es sind die gleichen Bezugszeichen für die Elemente vorgesehen, die die gleichen sind wie jene in der dritten Ausführungsform, die in 25 gezeigt wird.
Die vierte Ausführungsform unterscheidet sich funktional von der dritten Ausführungsform dadurch, dass die Anzahl von Impulsen des justierten Takts C_Q durch eine Vielzahl von Impulsen in einer Korrekturperiode erhöht oder verringert wird. Die Struktur der vierten Ausführungsform unterscheidet sich von der der dritten Ausführungsform in den folgenden Punkten.

(1) Es ist ein Impulsjustierzeiteinstellungsgenerator 73g vorgesehen, der eine Vielzahl von Justierzeiteinstellungsimpulsfolgen P1, P2, ... P8 jede mit Zeiteinstellungsimpulsen ungefähr gleichförmig in einer Periode des RTS-Empfangstakts C_RCK, nämlich einer Korrekturperiode, erzeugt.
(2) Es ist ein Impulsjustierzeiteinstellungsselektor 73h vorgesehen, der eine vorbestimmte Zeiteinstellungsimpulsfolge Pi (i = 1 bis 8) in Übereinstimmung mit der Differenz (RTS-Differenzinformation) DRTS1 bis DRTS4 zwischen der internen RTS-Information und der empfangenen RTS-Information selektiert.
(3) Eine Impulssteuervorrichtung 73e'' weist die Impulsjustiervorrichtung 73b an, Impulse in einer Justierzeiteinstellungsimpulsposition in der ausgewählten Justierzeit einstellungsimpulsfolge Pi in Übereinstimmung mit der Differenz hinzuzufügen oder zu beseitigen.
(4) Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (z. B. M = 2) und erhöht oder verringert ferner die Anzahl von Impulsen in Übereinstimmung mit dem Erhöhungsbefehl oder dem Verringerungsbefehl, wobei dadurch der justierte Takt C_Q ausgegeben wird.

Impulsjustierzeiteinstellungsgenerator
31 zeigt die Struktur des Impulsjustierzeiteinstellungsgenerators 73g und 32 zeigt die Wellenformen, die dessen Operation erläutern. Das Bezugszeichen 73g-1 repräsentiert eine Differenzialschaltung, die den internen RTS-Abtasttakt C_IS mit dem justierten Takt C_Q differenziert und den differenzierten Impuls P_D (erste Zeiteinstellungsimpulsfolge P1) mit einer Breite von einem Takt zu dem Anstieg des Takts C_IS ausgibt.
Die Bezugszeichen 73g-2 bis 73g-8 repräsentieren Zähler zum Teilen der Frequenz des justierten Takts C_Q in 1/PN₂ bis 1/PN₈, nachdem der differenzierte Impuls P_D zu dem vorgewählten Anschluss eingegeben ist. PN_x ist die maximale ganze Zahl, die f_Q/(f_IS·X) nicht überschreitet (wobei f_Q die Frequenz des justierten Takts darstellt und f_IS die Frequenz des internen RTS-Abtasttakts C_IS ist). Gemäß dieser Struktur, wie in 32 gezeigt, ist es möglich, die Justierzeiteinstellungsimpulsfolgen P1 bis P8 mit der Anzahl von Impulsen zu erzeugen, die proportional zu der RTS-Differenzinformation DRTS1 bis DRTS4 ist, und die Impulse sind in der Korrekturperiode (der Periode des internen RTS-Abtasttakts C_IS) gleichförmig angeordnet. Wenn der Nennwert der Frequenz des Benutzertakts niedrig ist (z. B. 1,544 MHz), tritt in diesen Jus tierzeiteinstellungsimpulsfolgen mehr als 1 Impuls in einer Periode des Phasenvergleichstakts C_REF nicht ein.
Impulsjustierzeiteinstellungsselektor
33 zeigt die Struktur des Impulsjustierzeiteinstellungsselektors 73h und 34 zeigt die Wellenformen, die dessen Operation erläutern.
Das Bezugszeichen 73h-1 repräsentiert einen 4-Bit-Decoder zum Konvertieren der RTS-Differenzinformation DRTS1 bis DRTS4 in Dezimalzahlen S1 bis S16, 73h-2 einen Selektor zum Auswählen der Justierzeiteinstellungsimpulsfolge von P1 bis P8 in Übereinstimmung mit der Differenz S1 bis S16 und Ausgeben der gewählten Zeiteinstellungsimpulsfolge P_Q. Das Symbol OR repräsentiert ein ODER-Gatter und AG ein UND-Gatter. In dem in
34 gezeigten Beispiel wird die Justierzeiteinstellungsimpulsfolge P5 ausgewählt und als die gewählte Zeiteinstellungsimpulsfolge P_Q ausgegeben, wenn die Differenz 5 ist (S5 = 1).
Impulssteuervorrichtung
35 zeigt die Struktur der Impulssteuervorrichtung 73e'' und 36 zeigt die Wellenformen, die deren Operation erläutern. Das Bezugszeichen 73e-5 repräsentiert einen 4-Bit-Decoder zum Konvertieren der RTS-Differenzinformation DRTS1 bis DRTS4 in Dezimalzahlen S1 bis S15, 73e-6 ein 8-Eingabe-ODER-Gatter zum Ausgeben eines Signals mit hohem Pegel für eine Periode (eine Korrekturperiode) von dem internen RTS-Abtasttakt C_IS, wenn die RTS-Differenzinformation S1 bis S8 ist, und 73e-7 ein 7-Eingabe-ODER-Gatter zum Ausgeben eines Signals mit hohem Pegel für eine Periode (eine Korrekturperiode) von dem internen RTS-Abtasttakt C_IS, wenn die RTS-Differenzinformation S9 bis S15 ist. Das Symbol AG41 repräsentiert ein UND-Gatter zum Ausgeben der gewählten Zeiteinstellungsimpulsfolge P_Q als den Verringerungsbefehl P_DIC, und AG42 repräsentiert ein UND-Gatter zum Ausgeben der gewählten Zeiteinstellungsimpulsfolge P_Q als den Erhöhungsbefehl P_INC. In dem in 36 gezeigten Beispiel werden 5 Verringerungsbefehle P_DIC ausgegeben, wenn die Differenz 5 ist (S5 = 1).
(e-3) Operation
Der Bereich des zulässigen Eingabe-Jitters in der analogen PLL ist gewöhnlich ungefähr 1 Takt der Frequenz, die zu der analogen PLL eingegeben wird, mit anderen Worten ungefähr 1/α der Periode des Nennwerts der Frequenz des Benutzertakts. Der Referenzoszillator 73a gibt den Frequenztakt C_OSC mit der Frequenz f_OSC = β Hz (B = α × K, K ist eine ganze Zahl) aus. K ist ungefähr 1 bis 4.
Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (z. B. M = 2) und erhöht oder verringert ferner die Anzahl von Impulsen in Übereinstimmung mit dem Erhöhungsbefehl oder dem Verringerungsbefehl, wobei dadurch der justierte Takt C_Q ausgegeben wird. Der Impulsfrequenzteiler 73c' teilt die Frequenz des justierten Takts C_Q in 1/L (L = α × K/(F_REF × M)) und gibt den Phasenvergleichstakt C_REF aus (Frequenz f_REF: z. B. 8 kHz). Wenn der Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f eingegeben wird, reproduziert sie den Datenempfangstakt C_RU, der zu dem Phasenvergleichstakt C_REF synchron ist, durch die PLL-Operation.
Parallel zu der oben beschriebenen Operation koppelt die Impulsjustiervorrichtung 73b den justierten Takt C_Q zu dem internen RTS-Zeiteinstellungsgenerator 71a zurück. Der interne RTS-Zeiteinstellungsgenerator 71a teilt die Frequenz des justierten Takts in 1/J (J = 3008 × K/M, M ist ein Frequenzteilungsverhältnis der Impulsjustiervorrichtung 73b) derart, um den internen RTS-Abtasttakt C_IS zu erzeugen. Der interne RTS-Abtasttakt C_IS wird zu dem ATM-Zellenzerlegungsabschnitt 81 als der RTS-Empfangstakt C_RCK in Synchronismus zu der empfangenen RTS-Information eingegeben.
Die interne RTS-Informationserzeugungsschaltung 71b erzeugt die interne RTS-Information IRTS1 bis IRTS4 zu dem Anstieg von dem internen RTS-Abtasttakt, und der Kalkulator 72 kalkuliert die Differenz zwischen der internen RTS-Information IRTS1 bis IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4 und gibt die Differenz zu dem Impulsjustierzeiteinstellungsselektor 73h und der Impulssteuervorrichtung 73e'' ein.
Der Impulsjustierzeiteinstellungsselektor 73h wählt die Zeiteinstellungsimpulsfolge, die der RTS-Differenzinformation (Differenz) entspricht und gibt sie als die gewählte Zeiteinstellungsimpulsfolge P_Q aus. Die Impulssteuervorrichtung 73e'' bestimmt, ob eine Erhöhung oder Verringerung anzuweisen ist, in Übereinstimmung mit der RTS-Differenzinformation (Differenz) DRTS1 bis DRTS4, und gibt den Erhöhungsbefehl P_INC oder den Verringerungsbefehl P_DIC zu der Impulsjustiervorrichtung 73b in einer Justierzeiteinstellungsimpulsposition in der gewählten Justierzeiteinstellungsimpulsfolge P_Q aus. Die Impulsjustiervorrichtung 73b teilt die Frequenz des Referenztakts C_OSC in 1/M (M = 2) und verringert die Anzahl von Impulsen um eins, wenn der Verringerungsbefehl P_DIC eingegeben ist, während die Anzahl von Impulsen um eins erhöht wird, wenn der Erhöhungsbefehl P_INC eingegeben ist. Auf diese Art und Weise addiert oder beseitigt die Impulsjustiervorrichtung 73b die Anzahl von Impulsen, die der Differenz-RTS-Information in einer Korrekturperiode proportional ist.
Der Impulsfrequenzteiler 73c' teilt die Frequenz des justierten Takts C_Q in 1/L und gibt den Phasenvergleichstakt C_REF zu der analogen PLL-Schaltung 73f aus. Es wird danach eine ähn liche Rückkopplungssteuerung derart durchgeführt, um die Zeiteinstellung von dem Datenempfangstakt C_RU zu korrigieren. Der justierte Takt C_Q wird zurück zu dem internen RTS-Zeiteinstellungsgenerierungsabschnitt 71a geführt, und die Zeiteinstellung des internen Abtasttakts C_IS wird durch eine ähnliche Steuerung gesteuert.
Gemäß der oben beschriebenen Steuerung stimmt die Zeiteinstellung der internen RTS-Information mit der Zeiteinstellung der empfangenen RTS-Information überein, und die Zeiteinstellung des Datenempfangstakts stimmt mit der des Datenübertragungstakts überein.
Da K = 1 bis 4 in der Frequenz f_OSC (= β = α × K) des Referenztakts C_OSC ausreichend ist, ist es gemäß der vierten Ausführungsform möglich, dass die Frequenz des Benutzertakts der Frequenz des Referenztakts ungefähr gleich ist. Es ist mit anderen Worten möglich, die Frequenz des Referenztakts C_OSC im Vergleich zu der Frequenz f_OSC (= β = α × M × N, M × N ≥ 10) in der ersten Ausführungsform zu reduzieren, wobei dadurch die Verringerung in dem Energieverbrauch und dem Jitter in dem Datenempfangstakt ermöglicht wird.
Gemäß der vierten Ausführungsform ist es außerdem möglich, den Bereich der zulässigen Abweichung der Frequenz des Benutzertakts von dem Nennwert zu vergrößern, besonders wenn der Nennwert der Frequenz niedrig ist. Da es möglich ist, 7 × F Takte (F ist eine ganze Zahl und deren Wert ist proportional zu der RTS-Differenzinformation) in seinem Maximum in einer Korrekturperiode T zu korrigieren, ist der Bereich W der zulässigen Abweichung der Frequenz des Benutzertakts von dem Nennwert W = ΔT/T ≒ (1/β) × 7 × F (α/3008) = 7 × F/(3008 × K).
Da der tatsächliche Wert von K ungefähr 1 bis 4 ist, ist der Bereich viel größer als der Bereich in der ersten Ausführungsform W = 1/(3008 × M × N).
Da es möglich ist, 7 × F Takte in seinem Maximum in einer Korrekturperiode T zu korrigieren, wird außerdem das nachfolgende Leistungsverhalten in der Rückkopplung verbessert. Da der justierte Takt C_Q, der von der Impulsjustiervorrichtung 73b ausgegeben wird, zu dem internen RTS-Informationserzeugungsabschnitt 71a zurückgekoppelt wird, ist es des weiteren möglich, die Verzögerungszeit in einer Rückkopplung zu verringern, sodass das nachfolgende Leistungsverhalten in einem Hochgeschwindigkeitsbenutzertakt im Vergleich zu den ersten und zweiten Ausführungsformen stark verbessert wird.
(f) Fünfte Ausführungsform
In der zweiten Ausführungsform sind zwei Rückkopplungssysteme (analoge PLL, digitale PLL) notwendig. Für diese Operation beeinflussen sich die Synchronisationsschutzschaltungen der beiden Systeme einander und verschlechtern die Synchronisationsherstellungszeit, Synchronisationsstabilität etc., was zu einem Problem in einer Stabilität von dem Datenempfangstakt führt.
In einer fünften Ausführungsform der vorliegenden Erfindung wird die Synchronisationsschutzsteuerung, die für jedes System unabhängig voneinander in der zweiten Ausführungsform durchgeführt wird, gemeinsam durchgeführt, derart, um die beiden Rückkopplungssysteme in eines zu vereinigen, wobei dadurch die Reproduktion eines stabileren Datenempfangstakts realisiert wird.
Struktur
37 zeigt die Struktur einer fünften Ausführungsform einer ATM-Schnittstellenvorrichtung gemäß der vorliegenden Erfindung. Es sind die gleichen Bezugszeichen für die Elemente vorgesehen, die die gleichen wie jene in der zweiten Ausführungsform sind, die in 19 gezeigt wird.
In 37 repräsentiert das Bezugszeichen 71 einen internen RTS-Informationserzeugungsabschnitt, 72 einen Komparator, 73 einen Datenempfangstakterzeugungsabschnitt, 74 einen Netzzeiteinstellungsinformationserzeugungsabschnitt und 75 einen Flip-Flop von 4 Bits zum Speichern der empfangenen RTS-Information RRTS1 bis RRTS4.
Der Netzzeiteinstellungsinformationserzeugungsabschnitt 74 erzeugt Netzzeiteinstellungsinformation Q₁ bis Q₄ von 4 Bits, die für die Erzeugung der Übertragungs-RTS-Information und der internen RTS-Information notwendig ist. Er ist mit einem Netztaktfrequenzteilungsabschnitt 74a und einem 4-Bit-Binärzählerabschnitt 74b versehen.
Der interne RTS-Informationserzeugungsabschnitt 71 erzeugt die interne RTS-Information IRTS1 bis IRTS4, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, durch Verwendung der Frequenz (= 156,56 MHz) des Netztakts C_N und der Frequenz des Datenempfangstakts C_RU durch das SRST-Verfahren, und er besteht aus einem internen RTS-Zeiteinstellungsgenerator 71a und einer internen RTS-Informationserzeugungsschaltung 71b. Der interne RTS-Zeiteinstellungsgenerator 71a teilt sequenziell die Frequenz (f_RU) von dem Datenempfangstakt C_RU in 1/8 und 1/376, nämlich insgesamt in 1/3008, und gibt einen internen RTS-Abtasttakt C_IS (Frequenz f_IS = f_RU/3008) aus. Die interne RTS-Informationserzeugungsschaltung 71b ist mit vier Flip-Flops versehen und stellt die Netzzeiteinstellungs information Q₁, Q₂, Q₃, Q₄ zu dem Anstieg von dem internen RTS-Abtasttakt C_IS ein und tastet die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 ab und gibt sie aus.
Der Komparator (Kalkulator) 72 vergleicht die empfangene RTS-Information RRTS1 bis RRTS4 mit der internen RTS-Information IRTS1 bis IRTS4.
Der Datenempfangstakterzeugungsabschnitt 73 besteht aus einem Referenzoszillator 73a, einem Impulsfrequenzteiler 73b-1, einer Impulsjustiervorrichtung 73b-2, Impulsfrequenzteilern 73c-1, 73c-2, einem Tiefpassfilter 73f-4, einem Spannungssteuerungsoszillator 73f-2 und einer Impulssteuervorrichtung 73e (DPPL-Synchronisationsschutzvorrichtung).
Der Referenzoszillator 73a gibt ein Taktsignal mit einer Frequenz eines ganzen Vielfachen des Nennwerts des Benutzertakts aus, z. B. 1,544 MHz in DS1 und 44,736 MHz in DS3. Der Impulsfrequenzteiler 73b-1 teilt die Frequenz des Taktsignals, das von dem Referenzoszillator ausgegeben wird, in 1/2 und gibt zwei frequenz-geteilte Taktfolgen mit Phasen 0 und π aus, die sich voneinander um 180° unterscheiden. Die Impulsjustiervorrichtung 73b-2 erhöht eine frequenz-geteilte Taktfolge (0-Phase) durch Hinzufügen von einem Taktimpuls der anderen frequenz-geteilten Taktfolge (π-Phase) in Übereinstimmung mit dem Erhöhungsbefehl, während ein Taktimpuls von der einen frequenz-geteilten Taktfolge (0-Phase) in Übereinstimmung mit dem Verringerungsbefehl beseitigt wird, und gibt die eine frequenz-geteilte Taktfolge (0-Phase) als das justierte Taktsignal C_Q aus.
Die Impulsfrequenzteiler 73c-1, 73c-2 teilen sequenziell die Frequenz des justierten Taktsignals, das von der Impulsjustiervorrichtung 73b-2 ausgegeben wird, in 1/4 und 1/376, nämlich insgesamt in 1/1504. Um die PLL-Schaltung in der zweiten Ausführungsform gemeinsam zu nutzen, ist es notwendig, die Rückkopplungsfrequenz auf 1/3008 der Frequenz des Datenempfangstakts zu ändern (513 kHz in DS1, 14,9 kHz in DS3). Da die Rückkopplungsfrequenz bereits in 1/2 durch den Impulsfrequenzteiler 73b-1 geteilt ist, wird sie tatsächlich in 1/1504 durch die Impulsfrequenzteiler 73c-1, 73c-2 geteilt.
Der Tiefpassfilter 73f-4 glättet das frequenz-geteilte Signal, das von den Impulsfrequenzteilern 73c-1, 73c-2 ausgegeben wird, und der Spannungssteuerungsoszillator 73f-2 oszilliert bei einer Frequenz entsprechend dem Pegel des Signals, das von dem Tiefpassfilter ausgegeben wird, wobei dadurch der Datenempfangstakt (1,544 MHz in DS1 und 44,736 MHz in DS3) ausgegeben wird. Die Impulssteuervorrichtung 73e (DPPL-Synchronisationsschutzvorrichtung) weist die Impulsjustiervorrichtung 73b-2 an, einen Impuls auf der Basis des Ergebnisses des Vergleichs zwischen der internen RTS-Information und der empfangenen RTS-Information, die in der ATM-Zelle enthalten ist, zu erhöhen oder zu verringern.
Operation
Der Referenzoszillator 73a gibt ein Taktsignal mit einer Frequenz von 1,544 MHz aus, wenn die DS1-PCM-Übertragungsleitung mit dem ATM-Netz verbunden ist, während ein Taktsignal mit einer Frequenz von 44,736 MHz ausgegeben wird, wenn die DS3-PCM-Übertragungsleitung mit dem ATM-Netz verbunden ist. Der Frequenzteiler 73b-1 teilt die Frequenz des Taktsignals, das von dem Referenzoszillator 73a ausgegeben wird, in 1/2 und gibt zwei frequenz-geteilte Taktfolgen (0-Phase, π-Phase) aus, die in 38A gezeigt werden. Diese beiden frequenzgeteilten Taktfolgen werden zu der Impulsjustiervorrichtung 73b-2 eingegeben.
In dem Netzzeiteinstellungsinformationserzeugungsabschnitt 74 teilt der Netztaktfrequenzteilungsabschnitt 74a die Frequenz (= 156,56 MHz) von dem Netztakt C_N in 1/2, und der 4-Bit-Binärzählerabschnitt 74b gibt die Netzzeiteinstellungsinformation Q₁ bis Q₄ aus. Die interne RTS-Informationserzeugungsschaltung 71b stellt die Netzzeiteinstellungsinformation Q₁, Q₂, Q₃, Q₄ von 4 Bits zu dem Anstieg von dem internen RTS-Abtasttakt C_IS ein und gibt die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 aus. Der Komparator 72 vergleicht die empfangene RTS-Information RRTS1 bis RRTS4 mit der internen RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4.
Die Synchronisationsschutzvorrichtung 73e gibt den Verringerungsbefehl P_DIC oder den Erhöhungsbefehl P_INC auf der Basis des Ergebnisses des Vergleichs zwischen der internen RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 und der empfangenen RTS-Information RRTS1 bis RRTS4 aus. Wenn der Datenempfangstakt C_RU dem Datenübertragungstakt C_TU vorauseilt, gibt die Synchronisationsschutzvorrichtung 73e den Verringerungsbefehl P_DIC aus. Wenn andererseits der Datenempfangstakt C_RU dem Datenübertragungstakt C_TU nacheilt, gibt die Synchronisationsschutzvorrichtung 73e den Erhöhungsbefehl P_INC aus. Die Impulsjustiervorrichtung 73b-2 erhöht eine frequenz-geteilte Taktfolge (0-Phase) durch Hinzufügen von einem Taktimpuls der anderen frequenz-geteilten Taktfolge (π-Phase) (siehe 38C) in Übereinstimmung mit dem Erhöhungsbefehl P_INC während ein Taktimpuls von der einen frequenz-geteilten Taktfolge (0-Phase) in Übereinstimmung mit dem Verringerungsbefehl P_DIC (siehe 38B) beseitigt wird, und gibt die eine frequenz-geteilte Taktfolge (0-Phase) als das justierte Taktsignal C_Q aus.
Die Impulsfrequenzteiler 73c-1, 73c-2 teilen die Frequenz des justierten Takts C_Q in 1/1504 und geben den Takt mit einer Frequenz von 513 kHz in DS1, 14,9 kHz in DS3 aus. Der Tief passfilter 73f-4 glättet das frequenz-geteilte Signal, das von den Impulsfrequenzteilern 73c-1, 73c-2 ausgegeben wird, und der Spannungssteuerungsoszillator 73f-2 oszilliert bei einer Frequenz entsprechend dem Pegel des Signals, das von dem Tiefpassfilter ausgegeben wird, wobei dadurch der Datenempfangstakt (1,544 MHz in DS1 und 44,736 MHz in DS3) ausgegeben wird. Danach wird die interne RTS-Information IRTS1, IRTS2, IRTS3 und IRTS4 ähnlich erzeugt und die oben beschriebene Operation wird wiederholt, bis die Frequenz von dem Datenempfangstakt 1,544 MHz in dem Fall der DS1-PCM-Übertragungsleitung und 44,736 MHz in dem Fall der DS3-PCM-Übertragungsleitung wird, und der Datenempfangstakt wird zu dem Datenübertragungstakt synchron.
Der Datenempfangstakt C_RU, der von dem Spannungssteuerungsoszillator 73f-2 ausgegeben wird, wird zu dem internen RTS-Zeiteinstellungsgenerator 71a eingegeben, der die Frequenz des Datenempfangstakts in 1/3008 teilt, um den internen RTS-Abtasttakt C_IS zu erzeugen. Die Impulssteuervorrichtung 73e (DPPL-Synchronisationsschutzvorrichtung) weist die Impulsjustiervorrichtung 73b-2 an, einen Impuls zu erhöhen oder zu verringern auf der Basis des Ergebnisses eines Vergleichs zwischen der internen RTS-Information und der empfangenen RTS-Information, die in der ATM-Zelle enthalten ist.
Auf diesem Weg ist es durch Vereinigung der Rückkopplungssysteme in eines möglich, einen stabilen Datenempfangstakt zu erzeugen und die Anzahl von Komponenten einer Schaltung zu verringern.
(g) Sechste Ausführungsform
(g-1) Struktur eines Kommunikationssystems
Die Funktion einer Zusammenarbeit der PCM-Übertragungsleitung (PCM-Leitung) von DS1 oder DS3 mit dem ATM-Switch wird eine Schaltungsemulations-(circuit emulation, CE)Funktion genannt. 39A zeigt die Struktur eines Systems zur Zusammenarbeit der PCM-Übertragungsleitung von DS1 (DS3) mit dem ATM-Switch durch ATM-Schnittstellenvorrichtungen, die mit der CE-Funktion versehen sind, und 39B erläutert die Schichten von jedem Teil. In 39A repräsentiert das Bezugszeichen 101 einen ATM-Switch (ATM SW), 102, 103 Endgeräte (CPE), 104, 105 digitale Übertragungsleitungen von DS1 oder DS3 und 106, 107 ATM-Schnittstellenvorrichtungen (DS3 CE INF) mit einer CE-Funktion.
Die ATM-Schnittstellenvorrichtungen 106, 107 bilden die Daten ab, die einen Rahmenformat haben, das in 40A gezeigt wird, und werden durch die digitalen Übertragungsleitungen von DS1 (DS3) in der Nutzlast einer AAL-1 (ATM-Adaptionsschicht-1) versorgt, die in 40B gezeigt wird, fügt die Zeiteinstellungsinformation in dem Benutzertakt (Übertragungs-RTS-Information) zu dem CSI-Bit des SAR-Headers hinzu, führt danach dem ATM-Switch eine ATM-Zelle zu. Die ATM-Schnittstellenvorrichtungen 106, 107 synchronisieren auch den Datenempfangstakt mit dem Datenübertragungstakt durch Verwendung der Übertragungs-RTS-Information, die in der ATM-Zelle enthalten ist, konvertieren die ATM-Zelle in die Daten von DS1 (DS3) und führen die konvertierten Daten der digitalen Übertragungsleitung von DS1 (DS3) zu.
40A erläutert ein DS3-Rahmenformat in den ATM-Schnittstellenvorrichtungen (DS3 CE INF), das zu dem TR-NWT-000499 angepasst ist und ein M13-Rahmenformat hat, das durch den TR-NWT-000499 standardisiert ist. Ein Mehrfachrahmen eines M13-Rahmenformats besteht aus 7 Sub-Mehrfachrahmen (Sub-Rahmen 1 ~Sub-Rahmen 7) und ein Sub-Mehrfachrahmen besteht aus 8 Blöcken, jeder von denen aus 85 Bits besteht. Das erste Bit ist ein Overhead und der Rest sind Nutzlasten. X bezeichnet gelben Alarm (Yellow Alarm), M0 und M1 Mehrfachrahmen-Ausrich tung (M0 = 0, M1 = 1), F0 und F1 Mehrfach-Subrahmen-Ausrichtung (F0 = 0, F1 = 1), P ganzzahlige Parität für vorangehende Mehrfachrahmeninformationsnutzlast, C Anwendungsidentifikation.
Da die interne RTS-Information, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, durch das SRTS-Verfahren durch Verwendung des Netztakts C_N und des Datenempfangstakts C_RU erzeugt wird, und die Zeiteinstellung des Datenempfangstakts C_RU justiert wird, sodass die Differenz zwischen der internen RTS-Information und der empfangenen RTS-Information, die die Zeiteinstellungsinformation in dem Datenempfangstakt ist, null ist, ist es, wie oben beschrieben, gemäß der vorliegenden Erfindung möglich, die Zeiteinstellung (Frequenz, Phase) des Datenempfangstakts zu der Zeiteinstellung des Datenübertragungstakts anzupassen.
Da die Zeiteinstellungsinformation des Benutzertakts und die Abtastzeiteinstellungsinformation in der empfangenen RTS-Information getrennt sind, und Benutzerdaten in Synchronismus zu dem Datenempfangstakt ausgegeben wird und auch die empfangene RTS-Information ST4 in Synchronismus zu dem RTS-Empfangstakt C_RCK ausgegeben wird, ist es außerdem gemäß der vorliegenden Erfindung möglich, die Jitter in dem Datenempfangstakt zu verringern und ein Rückkopplungssignal mit der DPLL-Struktur mit gutem nachfolgenden Leistungsverhalten zu erzeugen. D. h. sowohl die Forderung nach einer Verringerung in Jittern als auch die Forderung nach einer Verbesserung des nachfolgenden Leistungsverhaltens werden erfüllt.
Da innerhalb des digitalen PLL-Systems eine analoge PLL-Schaltung vorgesehen wird, derart, um einen Datenempfangstakt zu erzeugen, wenn der Nennwert der Frequenz des Benutzertakts relativ niedrig ist, ist es gemäß der vorliegenden Erfindung möglich, die Frequenz des Referenztakts der Frequenz des Be nutzertakts annähernd gleich zu machen, wobei dadurch die Verringerung im Energieverbrauch und eine Verringerung in den Jittern in dem Benutzertakt ermöglicht und der Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert vergrößert werden.
Da das justierte Taktsignal, das von der Impulsjustiervorrichtung ausgegeben wird, zu dem internen RTS-Informationserzeugungsabschnitt an Stelle des Datenempfangstakts zurückgekoppelt wird, ist es des weiteren gemäß der vorliegenden Erfindung möglich, die Frequenz f_OSC des Referenztakts, der von dem Referenzoszillator ausgegeben wird, der Frequenz des Benutzertakts ungefähr gleich zu machen, wobei dadurch die Verringerung im Energieverbrauch ermöglicht wird. Es ist auch möglich, den Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert zu vergrößern. Da die Rückkopplungsverzögerungszeit reduziert wird, wird das nachfolgende Leistungsverhalten in einem Hochgeschwindigkeitsbenutzertakt verbessert.
Gemäß der vorliegenden Erfindung ist die Anzahl von Justierzeiteinstellungspositionen entsprechend der Differenz zwischen der internen RTS-Information und der empfangenen RTS-Information ungefähr gleichförmig in der Korrekturperiode angeordnet, und es wird ein Impuls in einer der Justierzeiteinstellungspositionen hinzugefügt oder verringert, derart, um die Frequenz des Datenempfangstakts zu steuern, es ist möglich, die Anzahl von Impulsen, die der Differenz in der Korrekturperiode proportional ist, zu korrigieren, und auch den Bereich der zulässigen Abweichung des Benutzertakts von dem Nennwert zu vergrößern.
Da die Rückkopplungssysteme in eines vereinigt sind, derart, um den Datenempfangstakt zu dem Datenübertragungstakt zu syn chronisieren, ist es gemäß der vorliegenden Erfindung möglich, einen stabilen Datenempfangstakt zu erzeugen.
Da der Testdatengenerator zum Generieren von Testdaten und die Testdatenüberprüfungsvorrichtungen zum Empfangen der Testdaten und Überprüfen der Normalität des Pfades in dem Aufwärtspfad und dem Abwärtspfad in der ATM-Schnittstellenvorrichtung vorgesehen sind, werden gemäß der vorliegenden Erfindung ein Bestätigungstest der Operation einer ATM-Schnittstellenvorrichtung und ein Bestätigungstest der Normalität eines ATM-Switch-Pfades erleichtert.
Wenn Kommunikation durch die ATM-Netze mit unterschiedlichen Netztakten ausgetauscht wird, werden außerdem gemäß der vorliegenden Erfindung die Anzahl von Netztakten getrennt voneinander in den jeweiligen Netzen gezählt, und die Übertragungs-RTS-Information, die in der ATM-Zelle enthalten ist, wird auf der Basis der Differenz in dem Zählwert korrigiert und zu dem ATM-Netz des empfangenden Geräts ausgegeben. Auf diese Art und Weise ist es möglich, Synchronisation zwischen dem Datenempfangstakt und dem Datenübertragungstakt selbst in einer Kommunikation durch die ATM-Netze mit unterschiedlichen Netztakten herzustellen.
Da viele offensichtlich stark unterschiedliche Ausführungsformen der vorliegenden Erfindung vorgenommen werden können, ist es zu verstehen, dass die Erfindung nicht auf die zuvor beschriebenen speziellen Ausführungsformen begrenzt ist und dass der Bereich der Erfindung in den angefügten Ansprüchen definiert wird.

Claims

Schnittstellenvorrichtung, die mit einem Netz verbunden ist, zum Aufstellen einer Übertragungszelle mit fester Länge aus Benutzerdaten (D_TU), die zu übertragen sind, und zum Auseinandernehmen einer Empfangszelle mit fester Länge, die aus dem Netz empfangen wird, um die Benutzerdaten daraus zu extrahieren, wobei die Schnittstellenvorrichtung umfasst: einen Übertragungszeiteinstellungsinformations-Erzeugungsabschnitt (51) zum Erzeugen einer ersten Übertragungszeiteinstellungsinformation (TRTS1–TRTS4); einen Zellenaufstellungsabschnitt (61) zum Aufstellen der Übertragungszelle mit fester Länge aus den Benutzerdaten (D_TU) und der ersten Übertragungszeiteinstellungsinformation (TRTS1–TRTS4) und Übertragen der Zelle mit fester Länge zu dem Netz; und einen Zellenzerlegungsabschnitt (81) zum Auseinandernehmen der Empfangszelle mit fester Länge aus dem Netz in die Benutzerdaten und einer zweiten Übertragungszeiteinstellungsinformation (RRTS1–RRTS4), enthalten in der Empfangszelle mit fester Länge, die aus dem Netz empfangen wird, und Ausgeben der empfangenen Benutzerdaten in Synchronismus mit einem Datenempfangstakt (C_RU); gekennzeichnet dadurch, dass: der Übertragungszeiteinstellungsinformations-Erzeugungsabschnitt (51) angepasst ist, die erste Übertragungszeiteinstellungsinformation (TRTS1–TRTS4) basierend auf einem Netztakt (C_N), der von dem Netz zugeführt wird, und einem Datenübertragungstakt (C_TU), der mit den zu übertragenden Benutzerdaten (D_TU) synchronisiert ist, zu erzeugen; der Zellenaufstellungsabschnitt (61) angepasst ist, die Zelle mit fester Länge zu dem Netz in Synchronismus mit dem Netztakt zu übertragen; und die Schnittstellenvorrichtung ferner umfasst einen Taktjustierabschnitt (71, 72, 73) zum Generieren von interner Zeiteinstellungsinformation (IRTSi) basierend auf dem Netztakt (C_N) und dem Datenempfangstakt (C_RU) und Reduzieren einer Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation, enthalten in der Empfangszelle mit fester Länge, die aus dem Netz empfangen wird, für eine Justierung der Zeiteinstellung des Datenempfangstakts, was dem Zellenzerlegungsabschnitt (81) von dem Taktjustierabschnitt (71, 72, 73) zugeführt wird.
Schnittstellenvorrichtung nach Anspruch 1, wobei der Taktjustierabschnitt (71, 72, 73) inkludiert: einen internen Zeiteinstellungsinformations-Erzeugungsabschnitt (71) zum Erzeugen der internen Zeiteinstellungsinformation (IRTSi) basierend auf dem Netztakt (C_N) und dem Datenempfangstakt (C_RU); einen Komparator (72) zum Vergleichen der internen Zeiteinstellungsinformation (IRTSi) mit der zweiten Übertragungszeiteinstellungsinformation (RRTS1–RRTS4), die in der Empfangszelle mit fester Länge enthalten ist, die aus dem Netz empfangen wird; und einen Datenempfangstakt-Erzeugungsabschnitt (73) zum Justieren der Zeiteinstellung des Datenempfangstakts und Rückführen des Datenempfangstakts zu dem internen Zeiteinstellungsinformations-Erzeugungsabschnitt (71).
Schnittstellenvorrichtung nach Anspruch 2, wobei der interne Zeiteinstellungsinformations-Erzeugungsabschnitt (71) inkludiert: einen internen RTS-Zeiteinstellungsgenerator (71a) zum Unterteilen der Frequenz des Datenempfangstakts (C_RU) derart, um einen internen RTS-Abtasttakt (C_IS) zu erzeugen; und eine interne RTS-Informationserzeugungsschaltung (71b) zum Abtasten der Netzzeiteinstellungsinformation (Q₁–Q₄) in dem Netztakt (C_N) durch Verwendung des internen RTS-Abtasttakts (C_IS), um die interne Zeiteinstellungsinformation zu erzeugen.
Schnittstellenvorrichtung nach Anspruch 2 oder 3, wobei der Datenempfangstakt-Erzeugungsabschnitt (73) inkludiert: einen Referenzoszillator (73a) zum Ausgeben eines Referenztaktsignals (C_OSC); eine Impulsjustierungsvorrichtung (73b, 73c) zum Justieren der Frequenz des Referenztaktsignals durch Hinzufügen eines Impulses dazu oder Beseitigen eines Impulses von dort und zum Ausgeben des Datenempfangstakts (C_RU); ein Rückkopplungsmittel (73d) zum Rückführen des Datenempfangstakts zu dem internen Zeiteinstellungsinformations-Generierungsmittel (71); und eine Impulssteuervorrichtung (73e) zum Steuern der Impulsjustierungsvorrichtung (73b, 73c), um die Anzahl von Impulsen auf der Basis der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation zu erhöhen oder zu verringern.
Schnittstellenvorrichtung nach Anspruch 2 oder 3, wobei der Datenempfangstakt-Erzeugungsabschnitt (73) inkludiert: einen Referenzoszillator (73a) zum Ausgeben eines Referenztaktsignals; eine Impulsjustierungsvorrichtung (73b, 73c) zum Justieren der Frequenz des Referenztaktsignals durch Hinzufügen eines Impulses dazu oder Beseitigen eines Impulses von dort und zum Ausgeben eines Phasenvergleichstaktsignals (C_RU); eine PLL-Schaltung (73f) zum Erzeugen des Datenempfangstakts, der mit dem Phasenvergleichstaktsignal synchronisiert ist; und eine Impulssteuervorrichtung (73e) zum Steuern der Impulsjustierungsvorrichtung (73b, 73c), um die Anzahl von Impulsen auf der Basis der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation zu erhöhen oder zu verringern.
Schnittstellenvorrichtung nach Anspruch 2 oder 3, wobei der Datenempfangstakt-Erzeugungsabschnitt (73) inkludiert: einen Referenzoszillator (73a) zum Ausgeben eines Referenztaktsignals (C_OSC); einen ersten Frequenzteiler (73b-1) zum Unterteilen der Frequenz des Referenztaktsignals und Ausgeben zweier frequenz-unterteilter Taktfolgen mit unterschiedlichen Phasen (O-Phase, π-Phase); eine Impulsjustierungsvorrichtung (73b-2) zum Justieren einer frequenz-unterteilten Taktfolge durch Hinzufügen eines Taktimpulses in Übereinstimmung mit einem Erhöhungsbefehl oder Beseitigen eines Taktimpulses aus der einen frequenz-unterteilten Taktfolge in Übereinstimmung mit einem Verringerungsbefehl, und Ausgeben der einen frequenz-unterteilten Taktfolge als ein justiertes Taktsignal (C_Q); einen zweiten Frequenzteiler (73c') zum Unterteilen der Frequenz des justierten Taktsignals und Ausgeben eines Phasenvergleichstaktsignals (C_REP) mit einer vorbestimmten Frequenz; eine PLL-Schaltung (73f) zum Erzeugen des Datenempfangstaktsignals, das mit dem Phasenvergleichstaktsignal durch eine PLL-Steuerung synchronisiert wird; und eine Impulssteuervorrichtung (73e) zum Steuern der Impulsjustierungsvorrichtung (73b-2), um die Anzahl von Impulsen auf der Basis der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation, enthalten in der Empfangs zelle mit fester Länge, die aus dem Netz empfangen wird, zu erhöhen oder zu verringern.
Schnittstellenvorrichtung nach Anspruch 2 oder 3, wobei der Datenempfangstakt-Erzeugungsabschnitt (73) inkludiert: einen Referenzoszillator (73a) zum Ausgeben eines Referenztaktsignals; eine Impulsjustierungsvorrichtung (73b-2, 73c-1, 73c-2) zum Justieren der Frequenz des Referenztaktsignals durch Hinzufügen eines Impulses dazu oder Beseitigen eines Impulses von dort; einen Tiefpassfilter (73f-4) zum Glätten des justierten Taktsignals; einen Spannungssteuerungsoszillator (73f-2) zum Ausgeben des Datenempfangstakts durch Oszillieren bei einer Frequenz, die einem Pegel des Taktsignals entspricht, das von dem Tiefpassfilter (73f-4) ausgegeben wird; und eine Impulssteuervorrichtung (73e) zum Steuern der Impulsjustierungsvorrichtung, um die Anzahl von Impulsen auf der Basis der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation, enthalten in der Empfangszelle mit fester Länge, die von dem Netz empfangen wird, zu erhöhen oder zu verringern.
Schnittstellenvorrichtung nach Anspruch 7, wobei die Impulsjustierungsvorrichtung (73b-2, 73c-1, 73c-2) inkludiert: einen Frequenzteiler (73b-1) zum Unterteilen der Frequenz des Referenztaktsignals, das von dem Referenzoszillator (73a) ausgegeben wird, und Ausgeben zweier frequenz-unterteilter Taktfolgen mit unterschiedlichen Phasen; und ein Impulshinzufügungs-/Beseitigungsmittel (73b-2) zum Erhöhen einer frequenz-unterteilten Taktfolge durch Hinzufügen eines Taktimpulses der anderen frequenz-unterteilten Taktfolge in Übereinstimmung mit einem Erhöhungsbefehl, während ein Taktimpuls aus der einen frequenz-unterteilten Taktfolge in Übereinstimmung mit einem Verringerungsbefehl beseitigt wird, und Ausgeben der einen frequenz-unterteilten Taktfolge als das justierte Taktsignal.
Schnittstellenvorrichtung nach Anspruch 1, wobei das Taktjustierungsmittel (71, 72, 73) inkludiert: einen internen Zeiteinstellungsinformations-Erzeugungsabschnitt (71) zum Erzeugen der internen Zeiteinstellungsinformation auf der Basis des Netztakts und eines Taktsignals, das dem Datenempfangstakt entspricht; ein Komparatormittel (72) zum Vergleichen der internen Zeiteinstellungsinformation mit der zweiten Übertragungszeiteinstellungsinformation, enthalten in der Empfangszelle mit fester Länge, die aus dem Netz empfangen wird; einen Referenzoszillator (73a) zum Ausgeben eines Referenztaktsignals (C_OSC); eine Impulsjustierungsvorrichtung (73b) zum Justieren der Frequenz des Referenztaktsignals, das von dem Referenzoszillator ausgegeben wird, und Ausgeben eines justierten Taktsignals durch Hinzufügen eines Impulses zu dem Refe renztaktsignal oder Beseitigen eines Impulses aus dem Referenztaktsignal; einen Frequenzteiler (73c) zum Unterteilen der Frequenz des justierten Taktsignals und zum Ausgeben eines Phasenvergleichstaktsignals; eine PLL-Schaltung (73f) zum Erzeugen des Datenempfangstakts, der mit dem Phasenvergleichstaktsignal synchronisiert ist; eine Impulssteuerungsvorrichtung (73e') zum Steuern der Impulsjustierungsvorrichtung (73b), um die Anzahl von Impulsen auf der Basis einer Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation zu erhöhen oder zu verringern; und ein Rückkopplungsmittel (73d') zum Rückführen des justierten Taktsignals zu dem internen Zeiteinstellungsinformations-Erzeugungsabschnitt (71a) als das Taktsignal, das dem Datenempfangstakt entspricht.
Schnittstellenvorrichtung nach Anspruch 9, wobei der interne Zeiteinstellungsinformations-Erzeugungsabschnitt (71) inkludiert: einen internen RTS-Zeiteinstellungsgenerator (71a) zum Unterteilen der Frequenz des justierten Taktsignals (C_RU) derart, um einen internen Abtasttakt (C_IS) zu erzeugen; und eine interne RTS-Informationserzeugungsschaltung (71b) zum Abtasten der Netzzeiteinstellungsinformation (Q₁–Q₄) in dem Netztakt (C_N) durch Verwendung des internen RTS- Abtasttakts (C_IS), um die interne Zeiteinstellungsinformation zu erzeugen.
Schnittstellenvorrichtung nach Anspruch 10, wobei das Taktjustierungsmittel (71, 72, 73) ferner inkludiert: einen Justierungszeiteinstellungs-Erzeugungsabschnitt (73g) zum Anordnen der Anzahl von Justierungszeiteinstellungspositionen, die der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation proportional ist, annähernd gleichförmig in einer Periode des internen Abtasttakts (C_IS); wobei die Impulssteuervorrichtung (73e'') angeordnet ist, die Impulsjustierungsvorrichtung (73b) derart zu steuern, um einen Impuls an jeder der Justierungszeiteinstellungspositionen zu erhöhen oder zu verringern.
Schnittstellenvorrichtung nach Anspruch 11, wobei der Justierungszeiteinstellungs-Erzeugungsabschnitt (73g) inkludiert: einen Justierungszeiteinstellungsimpulsfolgen-Erzeugungsabschnitt (73g-1 bis 73g-8) zum Erzeugen einer Justierungszeiteinstellungsimpulsfolge (Pi) mit der Anzahl von Justierungszeiteinstellungsimpulsen, die der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation entspricht, annähernd gleichförmig in einer Periode des internen Abtasttakts für jede Differenz; und einen Auswahlabschnitt (73h-2) zum Auswählen der Justierungszeiteinstellungsimpulsfolge, die der Differenz zwischen der internen Zeiteinstellungsinformation und der zweiten Übertragungszeiteinstellungsinformation entspricht; wobei die Impulssteuervorrichtung (73e'') angeordnet ist, die Impulsjustierungsvorrichtung (73b) derart zu steuern, um einen Impuls jedesmal zu erhöhen oder zu verringern, wenn einer der Justierungszeiteinstellungsimpulse eingegeben wird.
Schnittstellenvorrichtung nach Anspruch 1, wobei: der Taktjustierungsabschnitt (71, 72, 73) zum Generieren der internen Zeiteinstellungsinformation (IRTSi) basierend auf einem Empfangszeiteinstellungstakt (C_RCK) zusätzlich zu dem Netztakt (C_N) und dem Datenempfangstakt (C_RU) zum Justieren der Zeiteinstellung des Datenempfangstakts und zum Ausgeben des Empfangszeiteinstellungstakts und des Datenempfangstakts dient; und der Zellenzerlegungsabschnitt (81) zum zusätzlichen Ausgeben der Übertragungszeiteinstellungsinformation in Synchronismus mit dem Empfangszeiteinstellungstakt (C_RCK) dient.
Schnittstellenvorrichtung, die mit einem Netz verbunden ist, zum Auseinandernehmen einer Zelle mit fester Länge, die aus dem Netz empfangen wird, um Benutzerdaten (D_RU) zu erhalten, die in der Zelle mit fester Länge enthalten sind, wobei die Schnittstellenvorrichtung umfasst: einen Zellenempfangsabschnitt zum Empfangen der Zelle mit fester Länge aus dem Netz und Ausgeben von Übertragungszeiteinstellungsinformation (RRTS1–RRTS4), enthalten in der empfangenen Zelle mit fester Länge, wobei die Über tragungszeiteinstellungsinformation mit den übertragenen Benutzerdaten synchronisiert ist; und einen Zellenzerlegungsabschnitt (81) zum Zerlegen der Zelle mit fester Länge, die aus dem Netz empfangen wird, in die Benutzerdaten und die Übertragungszeiteinstellungsinformation und Ausgeben der Benutzerdaten in Synchronismus mit einem Datenempfangstakt; gekennzeichnet durch: einen Taktjustierungsabschnitt (71, 72, 73) zum Generieren von interner Zeiteinstellungsinformation basierend auf einem Netztakt (C_N), der von dem Netz zugeführt wird, und dem Datenempfangstakt (C_RU) und Verringern einer Differenz zwischen der internen Zeiteinstellungsinformation und der Übertragungszeiteinstellungsinformation (RRTS1–RRTS4) für eine Justierung der Zeiteinstellung des Datenempfangstakts, der dem Zellenzerlegungsabschnitt (81) von dem Taktjustierungsabschnitt zugeführt wird.