JPH09247157A

JPH09247157A - Ｓｒｔｓクロック再生制御回路

Info

Publication number: JPH09247157A
Application number: JP8049210A
Authority: JP
Inventors: Masaru Murakami; 勝村上; Nobuo Ogasawara; 信雄小笠原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-06
Filing date: 1996-03-06
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】転送クロックの再生をより安定に行う回路を
提供する。【解決手段】送信側で生成され転送されたRTS情報をR
TS分離部1-2が抽出し、抽出されたRTS情報により演算テ
ーブル1-42は、同RTS情報の送信側でのラッチ間隔を推
測する。同様に、N分周回路1-8、ラッチ回路1-9、X分周
回路1-10、Pビットカウンタ1-11により、転送クロックf
r1に応じた受信側のRTS情報が生成され、生成されたRTS
情報により演算テーブル1-44は、そのラッチ間隔を推測
する。引き算部1-45が上記２つのテーブルの推測結果の
差を求め、その結果は積分され電圧信号に変換されて、
VCXO1-7の制御信号となる。この制御信号により、VCXO1
-7が生成するクロックfr1の周波数は、送信側の転送ク
ロックの周波数に近づく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ATM（Asynchronou
s Transfer Mode：非同期転送モード）通信システム
で、網クロックとは非同期の信号を転送する場合に、受
信側で当該信号の転送クロックを再生する回路に関する
ものである。

【０００２】

【従来の技術】ITU-Tの勧告I.363では、ATM通信で、網
クロックとは非同期の信号をセル化して転送する場合
に、当該信号の転送タイミングを管理する方法として、
SRTS（Synchronous Residual Time Stamp）法を規定し
ている。この方法では、送信側において、網クロックfo
をx分周したクロックfoxでPビットカウンタを駆動し、
通信対象の信号の転送クロックfsのNカウントごとに、P
ビットカウンタの出力をラッチする。そして、そのラッ
チ結果であるRTS（Residual Time Stamp）情報を、セル
内のCSI（Convergence Sublayer Indication）ビットに
設定して送信する。受信側では、受信したセルからRTS
情報を抽出して、クロックfsの再生信号となるクロック
frを位相ロックループPLLにより生成する。

【０００３】［AAL1 SAR Processor WAC-021-A Data Sh
eet,P18；Integrated Telecom Technology,Inc］には、
転送クロックの再生を可能にする位相情報の生成回路が
記載されている。この回路の構成を図１８に示す。図に
おいて、FIFO5-1には、送信側で生成され受信側で受信
信号から抽出されたRTS情報が供給される。N分周回路5-
2とラッチ回路5-4とPビットカウンタ5-3は、送信側がRT
S情報を生成したのと同じ方法で、受信側の転送クロッ
クfrに応じた受信側のRTS情報を生成する。演算器5-5
は、受信側で生成されたRTS情報から、それと同期してF
IFO5-1より供給される送信側のRTS情報を引き算するこ
とで、転送クロックfrの位相情報を求める。この位相情
報は、受信側で生成されたRTS情報と、送信側のRTS情報
の各ラッチ位置との間の位相をPビットカウンタのカウ
ント値の幅で表すもので、転送クロックfrの周波数制御
に利用される。4ビットのPビットカウンタを用いる場
合、この位相情報は、一般に-7から+8の範囲の値で遅れ
または進みを表す。このときの各RTS情報と位相情報の
関係を図１９に示す。

【０００４】

【発明が解決しようとする課題】上記従来の技術により
生成される位相情報には、図１９に太線で示すように、
互いに極性が異なり差が大きい２値が隣り合う境界が存
在する。この境界は、位相情報の範囲（図１９では-7〜
+8）の両端に存在する。図１９において、例えば、受信
側で生成されたSRTS情報が0で、送信側のRTS情報が転送
信号の周波数のゆらぎなどにより7,8間で変化する場合
には、位相情報は+8から-7へ、または、+8から-7へと不
安定に変化する。

【０００５】このように位相情報が不安定に変化する場
合を、図２１〜図２５を用いて具体的に説明する。

【０００６】図２１は、上記の方法で通信を行う従来シ
ステムの構成図である。図２１で、AAL処理装置6Bは、D
S1装置9BでディジタルハイアラーキのDS1にフレーム化
された信号をATMセルに組み立てて、ATM網7へ転送す
る。受信側のAAL処理装置6Aは、図１８の回路を備え、A
TM網7からのATMセルを分解してDS1装置9Aへ転送する。

【０００７】DS1装置9Bの出力信号には一般にジッタが
含まれている。ITUT G.824では、DS1信号などの1.544Mb
ps系統のジッタを規定しており、この規定によると、DS
1装置9Bの出力信号のジッタは、10Hzと40kHzにカットオ
フ周波数を持つフィルタの通過後には、5UI(Unit Inter
val)以下でなければならない。ここで、1UIはその信号
のクロック周期と等しく、DS1信号の場合、約648ナノ秒
である。

【０００８】図２２は、上記規定に従ってAAL処理装置6
Bに入力されるDS1信号のジッタ振幅の時間的な変化の一
例を示すグラフ、図２３は、図２２のグラフの10秒付近
を拡大したものである。図２２の特性は、数１におい
て、定数a、b、N、Ｋ、δをそれぞれ、10、約0.0039、
5,000、約-1.6、0.049とすることで得ることができる。

【０００９】

【数１】

【００１０】AAL処理装置6Bでは、網クロック発信器8か
らの信号を分周して得た2.43MHzの信号によりPビットカ
ウンタを駆動し、そのカウント値を1.544MHzのDS1信号
の3,008周期毎にラッチする。つまり、DS1信号にジッタ
がない場合のRTS情報の生成（ラッチ）間隔は、(3,008/
1,544,000)秒となる。また、この間隔にPビットカウン
タが動作する回数は、約4,734.1(＝1/1,544,000×3,008
×2,430,000)となる。

【００１１】図２３のグラフ上には、上記(3,008/1,54
4,000)秒毎に、点P1、P2、・・・、P7を付している。ここ
で、点P1の時点でAAL処理装置6BがRTS情報を生成（ラッ
チ）したとすると、次にAAL処理装置6BがRTS情報を生成
するのは点P2付近である。点P2におけるジッタ振幅は点
P1に対し約0.6UI小さいため、点P2におけるRTS情報のラ
ッチは、ジッタが無い場合に比べ約404ナノ秒遅れるこ
とになる。このため、点P1でRTS情報が生成された時点
から、点P2付近でRTS情報が生成されるまでの間にPビッ
トカウンタが動作する回数は、約4,735.1(≒4,734.1＋4
04×10^-9×2,430,000)となる。また、点P3におけるジッ
タ振幅は点P2に比べ約1.3UI小さいため、点P1でRTS情報
が生成された時から点P3付近でRTS情報が生成されるま
での間にPビットカウンタが動作する回数は、約9471.1
(≒4,735.1＋4,734.1＋(648×10^-9×1.3)×2,430,000)
となる。同様にして、点P4、P5、P6、P7の各点付近でRT
S情報がラッチされるまでのPビットカウンタの動作回数
を求めることができる。

【００１２】一方、AAL処理装置6Aでは、図１８で説明
したように、AAL処理装置6Bより受信したRTS情報と、自
らが生成したRTS情報との差に応じて転送クロックfrを
生成する。ここでは、AAL処理装置6Bが点P1において生
成したRTS情報と、そのRTS情報の受信時にAAL処理装置6
Aが生成したRTS情報（点P1に対応する受信側のRTS情
報）とが一致しており、AAL処理装置6Aで生成される転
送クロックfrの周波数が1.544MHzで安定していると仮定
する。すると、点P1に対応する受信側のRTS情報の生成
時点から、点P2、P3、・・・、P7に対応する受信側のRTS情
報の各生成時点までの間に、AAL処理装置6AのPビットカ
ウンタが動作する回数はそれぞれ、4,734.1、9,468.2
(＝4,734.1×2)、14,202.3(＝4,734.1×3)、・・・とな
る。以上のようにして求めたAAL処理装置6A、6Bの各Pビ
ットカウンタの動作回数を、図２４に示す。

【００１３】さらに、点P1においてAAL処理装置6Bが生
成したRTS情報を0とし、Pビットカウンタを4ビットのカ
ウンタとすると、点P2〜P7の各点の付近で生成されるRT
S情報と、点P2〜P7の各点に対応する受信側のRTS情報の
値は、図２４に示すPビットカウンタの動作回数の整数
部を16で割った場合の余りとなる。AAL処理装置6A、6B
の各々で生成されるRTS情報の値と、その差により得ら
れる位相情報を、図２５に示す。図に示すように位相情
報は、点P1、P2、・・・、P7に対応してそれぞれ、0、-1、
-3、-5、-7、+8、+8と変化する。受信側の転送クロック
frの周波数は、位相情報が0となるように増加または減
少されるため、上記のように位相情報が-7から+8に変化
すると周波数の更新方向（増減）は逆となり、その結
果、送信側の転送クロックfsとの差がさらに大きくなっ
てしまう。すなわち、このような位相情報の変化は、転
送クロックfrの周波数制御を不安定とし、転送クロック
frの周波数の収束を妨げる。

【００１４】そこで、本発明は、転送クロックの再生を
より安定して行うSRTSクロック再生制御回路を提供する
ことを目的をする。

【００１５】また、複数回線の時分割多重処理が可能
で、かつ、転送クロックの再生をより安定して行うSRTS
クロック再生制御回路を提供することを目的をする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、網クロックをX分周した基準クロックで
カウント値を更新する送信側Pビットカウンタと、当該
送信側Pビットカウンタのカウント値を、ユーザ情報の
転送クロックfsをN分周した信号でラッチする送信側ラ
ッチ回路と、当該送信側ラッチ回路のラッチ結果である
送信側のタイムスタンプ情報を前記ユーザ情報とともに
送信する回路とを備える送信側装置より情報を受信し、
受信した情報から前記タイムスタンプ情報およびユーザ
情報を抽出して、当該抽出したユーザ情報の転送を行う
受信側装置において、当該ユーザ情報の転送クロックfr
を生成するSRTSクロック再生制御回路であって、前記転
送クロックfrを生成するクロック生成回路と、前記網ク
ロックをX分周した基準クロックでカウント値を更新す
る受信側Pビットカウンタと、前記転送クロックfrをN分
周した信号で前記受信側Pビットカウンタのカウント値
をラッチする受信側ラッチ回路と、前記抽出されたタイ
ムスタンプ情報の内の、所定数のタイムスタンプ情報毎
に選択した２つのタイムスタンプ情報の差に応じて、当
該２つのタイムスタンプ情報が前記送信側ラッチ回路で
ラッチされた間隔における前記基準クロックの周期の数
Crを推測し、前記受信側ラッチ回路でラッチされたカウ
ント値の内の、前記所定数のカウント値毎に選択した２
つのカウント値の差に応じて、当該２つのカウント値が
ラッチされた間隔における前記基準クロックの周期の数
Cgを推測して、推測した周期の数CrとCgの差を求めるSR
TS制御部と、当該SRTS制御部が求めた差に応じて、前記
転送クロックfrの速度が前記転送クロックfsの速度に、
より近づくように、前記クロック生成手段を制御するク
ロック制御部とを備えたことを特徴とする。

【００１７】この構成において、送信側ラッチ回路のラ
ッチ間隔における基準クロックの周期の数Crは転送クロ
ックfsの速度に比例し、受信側ラッチ回路のラッチ間隔
における基準クロックの周期の数Cgは転送クロックfrの
速度に比例するため、SRTS制御部で求めた周期の数Crと
Cgの差は、転送クロックfsとfr間の周波数の差を反映し
た位相情報を表す。例えば、送信側と受信側のPビット
カウンタが共に4ビットである場合、この位相情報は、
図２０に示す値をとる。すなわち、従来例の２倍近い-1
5〜+15の範囲において、連続的に変化する位相情報が得
られる。したがって、本発明によれば、転送クロックの
再生は、従来より広い位相範囲において安定して行われ
る。

【００１８】また、本発明は、網クロックをX分周した
基準クロックでカウント値を更新する送信側Pビットカ
ウンタと、m本（mは２以上の自然数）の送信側回線で送
られるユーザ情報の回線毎の転送クロックfs.1〜fs.mを
それぞれN分周した信号で、前記送信側Pビットカウンタ
のカウント値を個別にラッチするm個の送信側ラッチ回
路と、当該m個の送信側ラッチ回路のラッチ結果である
タイムスタンプ情報RTS.1〜RTS.mを前記送信側回線から
のユーザ情報とともに送信する回路とを備える送信側装
置より情報を受信し、受信した情報から前記タイムスタ
ンプ情報およびユーザ情報を回線毎に抽出して、当該抽
出した回線毎のユーザ情報を、前記送信側回線に対応す
るm本の受信側回線に個別に転送する受信側装置におい
て、前記受信側回線におけるユーザ情報の転送クロック
fr.1〜fr.mを生成するSRTSクロック再生制御回路であっ
て、前記転送クロックfr.1〜fr.mをそれぞれ生成するm
個のクロック生成手段と、前記転送クロックfr.1〜fr.m
をそれぞれN分周したラッチ信号を生成するm個のN分周
回路と、前記網クロックをX分周した基準クロックでカ
ウント値を更新する受信側Pビットカウンタと、前記N分
周回路が生成したm個のラッチ信号で前記Pビットカウン
タの出力をぞれぞれラッチするm個の受信側ラッチ回路
と、前記抽出されたタイムスタンプ情報RTS.i（iは1か
らmの内の任意の自然数）の内の、所定数のタイムスタ
ンプ情報毎に選択した２つのタイムスタンプ情報の差に
応じて、当該２つのタイムスタンプ情報が前記送信側ラ
ッチ回路でラッチされた間隔における前記基準クロック
の周期の数Cr.iを推測し、前記クロックfr.iに応じて受
信側ラッチ回路でラッチされたカウント値の内の、前記
所定数のカウント値毎に選択した２つのカウント値の差
に応じて、当該２つのカウント値がラッチされた間隔に
おける前記基準クロックの周期の数Cg.iを推測して、推
測した周期の数Ｃｒ．ｉとＣｇ．ｉの差を求めるSRTS制
御部と、当該SRTS制御部が求めた差に応じて、前記転送
クロックfr.iの速度が前記転送クロックfs.iの速度に、
より近づくように、前記クロック生成手段を制御するク
ロック制御部とを備えたことを特徴とする。

【００１９】この構成では、前述した１回線のSRTSクロ
ック再生制御回路と同じ動作でm本の回線の各回線毎
に、転送クロックfr.iの生成と、転送クロックfr.i の
位相情報の生成、周波数の制御が行われる。このため、
複数の回線の情報を転送する場合において、転送クロッ
クの再生を従来より安定して行うことができる。

【００２０】

【発明の実施の形態】以下で、本発明の実施形態に係る
AAL処理装置について説明する。

【００２１】＜実施形態１＞図１は、本実施形態の装置
が適用されるシステムの構成図である。

【００２２】図１において、AAL処理装置1A、1Bは、ITU
-TのI.363勧告のAAL（ATM Adaptation Layer）タイプ１
の処理を行う装置であり、同勧告のSRTS法に従って転送
クロックの管理も行う。送信側のAAL処理装置1Bでは、D
S3装置4BでディジタルハイアラーキのDS3にフレーム化
された信号を転送クロックに従って受信し、受信した信
号からATMセルを組立てる。そして、組み立てたセルをA
TM網2を通して、AAL処理装置1Aへ送信する。受信側のAA
L処理装置1Aでは、受信したセルを分解して、DS3装置4B
が送信したのと同じ信号を生成し、生成信号をDS3装置4
Aに送信する。

【００２３】また、AAL処理装置1Bは、DS3装置4BがATM
網2の網クロックfoと非同期で転送を行う場合には、以
下の手順でタイミング情報を受信側に提供する。網クロ
ック発信器3から供給される155.52 MHzの網クロックfo
を2分周した77.76 MHzのクロックfoxで4ビットカウンタ
を駆動させる。そして、4ビットカウンタの出力を、転
送する信号のクロックの3,008カウント毎にラッチし、
このラッチ結果であるRTS情報をATMセルのSAR-PDUヘッ
ダ内のCSIビットに設定して送信する。このRTS情報は、
AAL処理装置1Aにおいて受信RTS情報R-RTSとなる。な
お、ラッチ周期である3,008は、ATMセル８セル分のユー
ザ情報（SDR-PDUペイロード）の総ビット数に相当す
る。

【００２４】図２は、本実施形態に係るAAL処理装置1A
の構成を示している。

【００２５】図２で、AAL処理装置1Aは、セル分解部1-1
と、受信RTS情報R-RTSを生成するRTS分離部1-2と、FIFO
1-3と、2分周するX分周回路1-10と、4ビット出力のPビ
ットカウンタ1-11と、送信部1-12と、電圧制御により再
生クロックfr1を生成するVCXO1-7と、3,008分周するN分
周回路1-8と、ラッチ回路1-9と、再生クロックfr1の位
相量を演算するSRTS制御部1-4と、積分フィルタ1-5と、
VCXO1-7を制御するクロック制御用電圧生成部1-6により
構成される。SRTS制御部1-4は、バッファ1-41、1-43
と、演算テーブル1-42、1-44と、引き算部1-45により構
成される。

【００２６】セル分解部1-1は、ATM網2より受信したATM
セルから、SAR-PDU部内のヘッダとユーザ情報を抽出
し、抽出したヘッダをRTS分離部1-2に送り、ユーザ情報
を送信部1-12に送る。RTS分離部1-2は、送られたSAR-PD
UヘッダのCSIビットから受信RTS情報R-RTSを生成する。
FIFO1-3は、この生成情報を取り込んで、VCXO1-7の再生
クロックfr1をN分周回路1-8で分周したもののタイミン
グで順次に出力する。一方、Pビットカウンタ1-11は、A
AL処理装置1Bと同じ網クロックfoをX分周回路1-10で分
周したものであるクロックfoxにより駆動され、4ビット
のカウント値をラッチ回路1-9に送る。ラッチ回路1-9
は、そのPビットカウンタ1-11のカウント値を、N分周回
路1-8の出力のタイミングでラッチし、その結果を自己
生成RTS情報G-RTSとしてSRTS制御部1-4に送る。SRTS制
御部1-4は、FIFO1-3からの受信RTS情報R-RTSと、ラッチ
回路1-8からの自己生成RTS情報G-RTSとに応じて、送信
側のDS3装置4Aの回線のクロックと、VCXO1-7の再生クロ
ックfr1との位相情報を求める。この位相情報は、積分
フィル1-5で積分演算された後、クロック制御用電圧生
成部1-6で電圧信号に変換されて、VCXO1-7の制御信号と
なる。VCXO1-7で生成される再生クロックfr1は送信部1-
12にも送られ、送信部1-12は、セル分解部1-1からのユ
ーザ情報を再生クロックfr1のタイミングで受信側のDS3
装置4Aへ転送する。なお、本実施形態ではDS3回線を扱
うため、Pビットカウンタ1-11は77.76MHzで動作させな
ければならない。しかし、このカウンタは、桁数が4ビ
ットでよいので、ジョンソンカウンタなどの高速動作可
能なカウンタで容易に構成できる。

【００２７】SRTS制御部1-4、積分フィルタ1-5、クロッ
ク制御用電圧生成部1-6について、さらに詳しく説明す
る。

【００２８】図３は、SRTS制御部1-4の演算テーブル1-4
4の内容(16進数)を示す図である。

【００２９】演算テーブル1-44は、ラッチ回路1-9でラ
ッチされた4ビットしかない自己生成RTS情報G-RTSか
ら、その１ラッチ間隔におけるクロックfoxの周期の数
を推測する。すなわち、現時点のラッチ結果である自己
生成RTS情報G-RTSと、バッファ1-43が保持している１つ
前のラッチ結果である自己生成RTS情報G-RTSにより、図
３のテーブルで推測値を検索し、その結果を引き算部1-
45に出力する。同様にして、演算テーブル1-42は、受信
RTS情報R-RTSから、AAL処理装置1Bでの１ラッチ間隔に
おけるクロックfoxの周期の数を推測し、その結果を引
き算部1-45へ送る。

【００３０】演算テーブル1-44の推測値は、以下のよう
にして求められている。DS3回線では回線速度が44.736M
bpsなので、１ラッチ間隔でPビットカウンタ1-11が動作
する回数（クロックfoxの周期の数）は、10進数では約
5,228（= 1/44,736,000×3,008×77,760,000）となる。
この5,228は16進数では(146C)hであり、同カウント後の
Pビットカウンタ1-11の値は、(C)hだけ更新することに
なる。このため、例えば、現時点とその１つ前の自己RT
S情報G-RTSの差が(C)hとなる場合（例えば、現在が(F)h
で、１つ前が(3)hの場合）には、その１ラッチ間隔での
クロックfoxの周期の数は(146C)hと推測される。また、
２つの自己RTS情報G-RTSの差が(D)hとなる場合には、上
記周期の数は(146D)hと推測される。このように、自己R
TS情報G-RTSの差に応じて、クロックfoxの周期の数を増
減することで、他の自己RTS情報G-RTSの組についても推
測値が求まる。一方、受信RTS情報R-RTSも自己RTS情報G
-RTSと同じ方法で生成されたものであるため、演算テー
ブル1-42には、演算テーブル1-44と同じものを用いる。

【００３１】なお、演算テーブル1-42、1-44の各推測値
は引き算部1-45で引き算されることから、演算テーブル
1-42,1-44は、図３のテーブルの推測値から(1460)hを引
いた、図４に示す内容のテーブルであってもよい。ま
た、連続したRTS情報だけでなく、例えば１つおきのRTS
情報を用いて、そのラッチ間隔でのクロックfoxの周期
の数を推測することも可能である。この場合には、演算
テーブルの推測値を、RTS情報の間隔に応じたものに変
更すればよい。また、DS3装置の回線速度が上記と異な
る場合(例えば1.544Mbps)にも、回線速度に応じた演算
テーブルを作成することで対応できる。

【００３２】SRTS制御部1-4の動作を、DS3装置4Aの回線
のクロックfr1がDS3装置4Bの回線のクロックよりも遅い
ときを例に説明する。

【００３３】このとき、自己生成RTS情報G-RTSの生成時
のラッチ間隔は、受信RTS情報R-RTS生成時のラッチ間隔
よりも長くなり、演算テーブル1-44の出力は、演算テー
ブル1-42の出力よりも大きい値となる。これにより、引
き算部1-45からは正の値の推測値（位相情報）が出力さ
れ、これによりVCXO1-7のクロックfr1の周波数は増加さ
れ、送信側の転送クロックの周波数に近づく。ただし、
セルの欠落やビット誤りなどで受信RTS情報R-RTSが欠落
したときには、引き算部1-45の演算は停止する。すなわ
ち、ある一つの受信RTS情報R-RTSが欠落したときには、
このときとその次の連続２回の演算テーブル1-42による
推測は不可能となるため、この連続２回において引き算
部1-45は、0を出力するか、または、その直前に正常に
推測された値と同じ値を出力する。これにより、異常な
推測値の供給を防止でき、転送クロックfrの安定した制
御が可能となる。

【００３４】なお、AALタイプ1では、ATMセルに0から7
までのシーケンス番号を付与しており、その番号により
セルの欠落が検出できる。また、受信RTS情報R-RTSには
パリティなどが付与されており、ビット誤りの検出が可
能である。さらに、VCXO1-7の周波数可変範囲が大き
く、１ラッチ間隔でのカウンタの動作回数が(1464)h以
下、または(1476)h以上となる場合にも、Pビットカウン
タ1-11の桁数を５ビット以上とし、演算テーブル1-44
を、Pビットカウンタ1-11の桁数に対応させて作成する
ことにより対応できる。

【００３５】図５は、クロック制御用電圧生成部1-6の
構成例を示す図である。

【００３６】図５で、クロック制御用電圧生成部1-6
は、D/A変換器1-61により構成され、積分フィルタ1-5か
らのデータ値をアナログ電圧に変換する。

【００３７】クロック制御用電圧生成部1-6は、図６に
示す構成としてもよい。図６で、クロック制御用電圧生
成部1-6は、積分フィルタ1-5からのデータ値を符号付き
のパルス幅変調するパルス幅変調部1-62と、この変調パ
ルスを積分してアナログ電圧に変換するチャージポンプ
1-63と、この変換電圧を平滑化する低域フィルタ1-64と
で構成される。したがって図６のクロック制御用電圧生
成部1-6において出力電圧が一定になるのは、積分フィ
ルタ1-5からの値が0となるときである。

【００３８】図７に、積分フィルタ1-5の構成例を示
す。

【００３９】図７で、積分フィルタ1-5は、バッファ1-5
1と、加算器1-52と、定数乗算部1-53とで構成される。
加算器1-52は、引き算部1-45からのデータと、バッファ
1-51からのデータを加算する。加算器1-52の加算結果
は、バッファ1-51で遅延されてフィードバックする一
方、定数乗算部1-53を経て外部に送られる。すなわち、
積分フィルタ1-5は、引き算部1-45からのデータを積分
し、その結果を定数倍して送る。なお、積分フィルタ1-
5の入力は整数のデータであり、積分結果には誤差は生
じない。このため、本フィルタとD/A変換器1-61（図
５）の組み合わせによる一次のフィルタが、クロック再
生に使用可能となる。

【００４０】積分フィルタ1-5は、図８に示す構成とし
てもよい。この構成は、クロック制御用電圧生成部1-6
が図６の構成である場合に適している。図８の積分フィ
ルタ1-5では、引き算部1-45からのデータと、バッファ1
-54からのデータが加算器1-55で加算され、その加算結
果は、リミッタ1-56で絶対値を一定値以下に制限された
後、バッファ1-54および定数乗算部1-53の入力となる。
このリミッタ1-56には、クロック制御用電圧生成部1-6
の出力電圧の収束を早める効果と、バッファ1-54および
加算器1-55の入力値の制限によりハードウェア規模を小
さくできる効果がある。

【００４１】リミッタ1-56の入出力特性の例を図９、図
１０に示す。図９の特性では、出力は、入力が-16から1
6の間では入力と同じ値になるが、入力が-16以下では-1
6一定、入力が16以上では16一定となる。図１０の特性
では、出力は、入力が-16から16の間では入力と同じ値
になり、これ以外の正の入力に対しては、入力が0から1
6のときの特性を繰り返す。また、負の入力に対して
は、入力が-16から0のときの特性を繰り返す。

【００４２】＜実施形態２＞図１１は、本発明の実施形
態２に係る多重AAL処理装置が適用されるシステムの構
成図である。図において、送信側の多重AAL処理装置1'B
は、回線LB.1、・・・、LB.mによりDS3装置4'B.1、・・・、4'
B.mに接続されており、各回線の信号毎にAALタイプ１処
理を行う。この処理でATMセルの組立を行い、組み立て
たセルを多重化してATM網2に転送する。同じくAALタイ
プ１処理を行う受信側の多重AAL処理装置1'Aは、回線L
A.1、・・・、LA.mによりDS3装置4'A.1、・・・、4'A.mに接続
されており、ATM網2より受信したATMセルを分解処理
し、処理したセルの情報を各回線に振り分けることで、
DS3装置4'A.1、・・・、4'A.mへ情報を転送する。ここでは
DS3装置4'B.1、・・・、4'B.mからの信号が、それぞれDS3
装置4'A.1、・・・、4'A.mへ転送される。また、AAL処理装
置1'A、1'Bには、SRTS制御のために、網クロック発信器
3から網クロックfoが供給される。

【００４３】図１２は、AAL処理装置1'Aの基本構成を示
す図である。

【００４４】AAL処理装置1'Aは、セル分解部1'-1と、デ
ータバス1'-13と、送信部1'-12.1、・・・、1'-12.mと、ク
ロックブロックCBにより構成される。クロックブロック
CBの構成例（１）を図１３に示す。図で、クロックブロ
ックCBは、RTS分離部1'-2と、多重FIFO1'-3と、多重SRT
S制御部1'-4と、X分周回路1'-10と、データバス1'-14、
1'-15と、クロック生成部1'-16.1、・・・、1'-16.mにより
構成される。

【００４５】セル分解部1'-1は、受信したATMセルから
回線毎にSAR-PDU部内のヘッダとユーザ情報を抽出し、
抽出したヘッダをRTS分離部1'-2に送る。抽出されたユ
ーザ情報は、データバス1'-13により、回線毎に、対応
する送信部1'-12.1、・・・、1'-12.mに転送される。RTS分
離部1'-2は、送られたヘッダから受信RTS情報R-RTSを生
成する。多重FIFO1'-3は、この生成情報を各回線毎に管
理して、データバス1'-14からの制御クロックに応じて
出力する。多重SRTS制御部1'-4は、FIFO1'-3からの受信
RTS情報R-RTSと、データバス1'-14からの自己生成RTS情
報G'-RTS（後述）に応じて、送信側のDS3装置の回線の
クロックと、受信側のDS3装置の回線のクロックの位相
情報を回線毎に生成する。この位相情報はデータバス1'
-15により、対応するクロック生成部1'-16.1、・・・、1'-
16.mに転送される。クロック生成部1'-16.1、・・・、1'-1
6.mの各々では、網クロックfoをX分周回路1'-10で分周
したものであるクロックf'oxに応じて自己生成RTS情報G
-RTSを回線毎に生成してデータバス1'-14に送る一方、
データバス1'-15より転送される位相情報に応じて回線
毎に再生クロックを生成して、対応する送信部1'-12.
1、・・・、1'-12.mに送る。送信部1'-12.1、・・・、1'-12.m
の各々は、データバス1'-13から送られたユーザ情報
を、クロックブロックＣＢからの再生クロックに応じて
転送する。

【００４６】多重SRTS制御部1'-4の詳細な構成を図１４
に示す。図で、多重SRTS制御部1'-4は、多重バッファ1'
-41、1'-43と、演算テーブル1'-42、1'-44と、引き算部
1'-45により構成される。この多重SRTS制御部1'-4は、
多重バッファ1'-41、1'-43が各回線毎に１つ前の受信RT
S情報を保持し、位相情報の推測に用いる受信RTS情報と
自己RTS情報の組を回線毎に生成する点が、実施形態１
のSRTS制御部1-4と異なる。演算テーブル1'-42、1'-44
の内容は、図３または図４のテーブルと同じである。

【００４７】図１５はクロック生成部1'-16.1の構成を
示している。クロック生成部1'-16.2、・・・、1'-16.mも
この図と同じ構成である。図で、クロック生成部1'-16.
1は、積分フィルタ1'-161.1と、クロック制御用電圧生
成部1'-162.1と、VCXO1'-163.1と、N分周回路1'-164.1
と、ラッチ回路1'-165.1と、Pビットカウンタ1'-166.1
により構成される。これら各構成要素の機能および接続
は、実施形態１と同じである。すなわち、データバス1'
-15からの位相情報は、積分フィルタ1'-161.1で積分さ
れた後、クロック制御用電圧生成部1'-162.1でアナログ
電圧に変換されて、VCXO1'-163.1の制御電圧となる。VC
XO1'-163.1で生成された再生クロックfr1.1は、送信部
1'-12.1とN分周回路1'-164.1に送られる。ラッチ回路1'
-165.1は、N分周回路1'-164.1で分周された再生クロッ
クfr1.1で、網クロックの分周クロックf'oxで駆動され
るPビットカウンタ1'-166.1のカウント値をラッチし、
ラッチ結果である自己生成RTS情報G'-RTS.1に、回線LA.
1を示す識別子を付加して、データバス1'-14に送る。こ
の識別子によって、多重FIFO1'-3が、該当する回線の受
信RTS情報を読み出し、多重SRTS制御部1'-4では、その
回線に対する位相情報が生成される。なお、１つのクロ
ック生成部1'-16からデータバス1'-14への自己生成RTS
情報の転送は毎秒約15000回（DS1回線の場合約500回）
行われる。この転送に遅延が生じない範囲で、多重処理
する回線の数は増やすことができる。

【００４８】図１６は、クロックブロックCBの別の構成
例（２）を示す図である。

【００４９】図で、クロックブロックCBは、RTS分離部
1''-2と、多重FIFO1''-3と、多重SRTS制御部1''-4と、X
分周回路1''-10と、Pビットカウンタ1''-11と、データ
バス1''-15と、クロック生成部1''-16.1、・・・、1''-16.
mと、ラッチ回路1''-9.1、・・・、1''-9.mと、競合制御
部1''-17により構成される。このうち、RTS分離部
１’’−２と、多重ＦＩＦＯ１’’−３と、多重SRTS制
御部1''-4と、X分周回路1''-10と、Pビットカウンタ1''
-11と、データバス1''-15は、図１３の構成と同じもの
である。また、ラッチ回路1''-9.1、・・・、1''-9.mも、
図１５のものと同じである。

【００５０】図１７に、クロック生成部1''-16.1の構成
を示す。クロック生成部1''-16.2、・・・、1''-16.mの各
々もこれと同じ構成である。クロック生成部1''-16.1
は、積分フィルタ1''-161.1と、クロック制御用電圧生
成部1''-162.1と、VCXO1''-163.1と、N分周回路1''-16
4.1により構成される。各構成要素は、図１５と同じも
のであり、同じ動作で再生クロックfr1.1を生成する。
ただし、自己生成RTS情報G'-RTS.1の生成は行わずに、N
分周回路1''-164.1で分周した再生クロックfr1.1を外部
のラッチ回路1''-9.1に出力する。

【００５１】以上の構成において、Pビットカウンタ1''
-11のカウンタ値はラッチ回路1''-9.1、・・・、1''-9.mに
配られる。ラッチ回路1''-9.1はこのカウント値をN分周
回路1''-163.1からの分周クロックでラッチして、ラッ
チ結果である自己生成RTS情報G''-RTS.1を競合制御部
1''-17に入力する。これと同じ動作が回線毎に個別に行
われ、競合制御部1''-17では、ラッチ回路1''-9.1〜1''
-9.mの出力に、回線の識別子を付加したものを多重化し
て多重SRTS制御部1''-4へ入力する。これにより、多重F
IFO1''-3と多重SRTS制御部1''-4において、回線毎の処
理が行われる。

【００５２】

【発明の効果】本発明によれば、転送クロックの再生を
より安定して行うSRTSクロック再生制御回路を提供する
ことができる。

【００５３】また、複数回線の時分割多重処理が可能
で、かつ、転送クロックの再生をより安定して行うSRTS
クロック再生制御回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の特徴を示すSRTSクロック再生制御回
路を示す図。

【図２】本発明を使用するシステム構成例を示す図。

【図３】演算テーブルの例（１）を示す図。

【図４】演算テーブルの例（２）を示す図。

【図５】クロック制御用電圧生成部の例（１）を示す
図。

【図６】クロック制御用電圧生成部の例（２）を示す
図。

【図７】積分フィルタの例を示す図。

【図８】図６のクロック制御用電圧生成部の例（２）
に適した積分フィルタの例を示す図。

【図９】リミッタの特性例（１）を示す図。

【図１０】リミッタの特性例（２）を示す図。

【図１１】多重処理を行うシステム構成例を示す図。

【図１２】多重AAL処理装置の構成を示す図。

【図１３】クロックブロックの構成例（１）を示す
図。

【図１４】多重SRTS制御部を示す図。

【図１５】図１３のクロックブロックの例（１）に適
したクロック生成部を示す図。

【図１６】クロックブロックの構成例（２）を示す
図。

【図１７】図１６のクロックブロックの例（２）に適
したクロック生成部示す図。

【図１８】従来の技術による位相情報の生成回路の構
成を示す図。

【図１９】図１８の回路で得られる位相情報を示す
図。

【図２０】本発明の回路により得られる位相情報を示
す図。

【図２１】図１８の回路を備えた従来のシステムの構
成を示す図。

【図２２】従来システムにおけるDS1信号のジッタ振
幅の特性例を示す図。

【図２３】図２２の10秒付近の特性を拡大して示す
図。

【図２４】従来システムにおけるPビットカウンタの
動作回数を示す図。

【図２５】従来システムにおけるRTS情報と位相情報
を示す図。

【符号の説明】

1A、1B…AAL処理装置 1'A、1'B…多重AAL処理装置 1-1、1'-1…セル分解部 1-2、1'-2、1''-2…RTS分離部 1-3…FIFO 1'-3、1''-3…多重FIFO 1-4…SRTS制御部 1'-4、1''-4…多重STRS制御部 1-41、1-43…バッファ 1'-41、1'-43…多重バッファ 1-42、1'-42、1-44、1'-44…演算テーブル 1-45、1'-45…引き算部 1-5、1'-161.1、1''-161.1…積分フィルタ 1-6、1'-162.1、1''-162.1…クロック制御用電圧生成部 1-7、1'-163.1、1''-163.1…VCXO 1-8、1'-164.1、1''-164.1…N分周回路 1-9、1'-165.1、1''-9.1、・・・、1''-9.m…ラッチ回路 1-10、1'-10、1''-10…X分周回路 1-11、1'-11、1''-11…Pビットカウンタ 1-12、1'-12.1、・・・、1'-12.m…送信部 1'-13、1'-14、1'-15、1''-15…データバス 1'-16.1、・・・、1'-16.m、1''-16.1、・・・、1''-16.m…ク
ロック生成部 2…ATM網 3…網クロック発信器 4A、4B、4'A.1、・・・、4'A.m、4'B.1、・・・、4'B.m…DS3
装置 5…従来構成によるAAL処理装置 CB…クロックブロック fo…網クロック

Claims

【特許請求の範囲】

【請求項１】網クロックをX分周した基準クロックでカ
ウント値を更新する送信側Pビットカウンタと、当該送
信側Pビットカウンタのカウント値を、ユーザ情報の転
送クロックfsをN分周した信号でラッチする送信側ラッ
チ回路と、当該送信側ラッチ回路のラッチ結果である送
信側のタイムスタンプ情報を前記ユーザ情報とともに送
信する回路とを備える送信側装置より情報を受信し、受
信した情報から前記タイムスタンプ情報およびユーザ情
報を抽出して、当該抽出したユーザ情報の転送を行う受
信側装置において、当該ユーザ情報の転送クロックfrを
生成するSRTSクロック再生制御回路であって、前記転送クロックfrを生成するクロック生成回路と、前記網クロックをX分周した基準クロックでカウント値
を更新する受信側Pビットカウンタと、前記転送クロックfrをN分周した信号で前記受信側Pビッ
トカウンタのカウント値をラッチする受信側ラッチ回路
と、前記抽出されたタイムスタンプ情報の内の、所定数のタ
イムスタンプ情報毎に選択した２つのタイムスタンプ情
報の差に応じて、当該２つのタイムスタンプ情報が前記
送信側ラッチ回路でラッチされた間隔における前記基準
クロックの周期の数Crを推測し、前記受信側ラッチ回路
でラッチされたカウント値の内の、前記所定数のカウン
ト値毎に選択した２つのカウント値の差に応じて、当該
２つのカウント値がラッチされた間隔における前記基準
クロックの周期の数Cgを推測して、推測した周期の数Cr
とCgの差を求めるSRTS制御部と、当該SRTS制御部が求めた差に応じて、前記転送クロック
frの速度が前記転送クロックfsの速度に、より近づくよ
うに、前記クロック生成手段を制御するクロック制御部
とを備えたことを特徴とするSRTSクロック再生制御回
路。
【請求項２】網クロックをX分周した基準クロックでカ
ウント値を更新する送信側Pビットカウンタと、m本（m
は２以上の自然数）の送信側回線で送られるユーザ情報
の回線毎の転送クロックfs.1〜fs.mをそれぞれN分周し
た信号で、前記送信側Pビットカウンタのカウント値を
個別にラッチするm個の送信側ラッチ回路と、当該m個の
送信側ラッチ回路のラッチ結果であるタイムスタンプ情
報RTS.1〜RTS.mを前記送信側回線からのユーザ情報とと
もに送信する回路とを備える送信側装置より情報を受信
し、受信した情報から前記タイムスタンプ情報およびユ
ーザ情報を回線毎に抽出して、当該抽出した回線毎のユ
ーザ情報を、前記送信側回線に対応するm本の受信側回
線に個別に転送する受信側装置において、前記受信側回
線におけるユーザ情報の転送クロックfr.1〜fr.mを生成
するSRTSクロック再生制御回路であって、前記転送クロックfr.1〜fr.mをそれぞれ生成するm個の
クロック生成手段と、前記転送クロックfr.1〜fr.mをそれぞれN分周したラッ
チ信号を生成するm個のN分周回路と、前記網クロックをX分周した基準クロックでカウント値
を更新する受信側Pビットカウンタと、前記N分周回路が生成したm個のラッチ信号で前記Pビッ
トカウンタの出力をぞれぞれラッチするm個の受信側ラ
ッチ回路と、前記抽出されたタイムスタンプ情報RTS.i（iは1からmの
内の任意の自然数）の内の、所定数のタイムスタンプ情
報毎に選択した２つのタイムスタンプ情報の差に応じ
て、当該２つのタイムスタンプ情報が前記送信側ラッチ
回路でラッチされた間隔における前記基準クロックの周
期の数Cr.iを推測し、前記クロックfr.iに応じて受信側
ラッチ回路でラッチされたカウント値の内の、前記所定
数のカウント値毎に選択した２つのカウント値の差に応
じて、当該２つのカウント値がラッチされた間隔におけ
る前記基準クロックの周期の数Cg.iを推測して、推測し
た周期の数Cr.iとCg.iの差を求めるSRTS制御部と、当該SRTS制御部が求めた差に応じて、前記転送クロック
fr.iの速度が前記転送クロックfs.iの速度に、より近づ
くように、前記クロック生成手段を制御するクロック制
御部とを備えたことを特徴とするSRTSクロック再生制御
回路。
【請求項３】請求項１または２記載のSRTSクロック再生
制御回路であって、前記SRTS制御部は、予め設定された複数の前記周期の数Crの推測値の内か
ら、前記抽出された２つのタイムスタンプ情報に対応す
る推測値を選択する第１のテーブルと、予め設定された複数の前記周期の数Cgの推測値の内か
ら、前記Pビットラッチ回路でラッチされた２つのカウ
ント値に対応する推測値を選択する第２のテーブルと、前記第１のテーブルで選択された推測値と、前記第２の
テーブルで選択された推測値の差を求める引き算部とか
らなることを特徴とするSRTSクロック再生制御回路。
【請求項４】請求項１または２記載のSRTSクロック再生
制御回路であって、前記クロック生成手段は電圧制御発信器であり、前記クロック制御部は、前記SRTS制御部の推測結果を積分する積分フィルタと、当該積分フィルタの積分結果に応じたレベルのアナログ
電圧を生成し、生成したアナログ電圧を前記電圧制御発
信器に供給するクロック制御用電圧生成部とからなるこ
とを特徴とするSRTSクロック再生制御回路。
【請求項５】請求項４記載のSRTSクロック再生制御回路
であって、前記クロック制御用電圧生成部は、前記積分フィルタの積分結果に応じた長さのパルス信号
を生成するパルス幅変調回路と、当該パルス信号に応じたレベルの電圧信号を生成するチ
ャージポンプと、当該チャージポンプで生成された電圧信号の低周波数成
分を抽出することで、前記電圧制御発信器へのアナログ
電圧を生成する低域フィルタとからなることを特徴とす
るクロック再生制御回路。
【請求項６】請求項４記載のSRTSクロック再生制御回路
であって、前記積分フィルタは、前記SRTS制御部の推測値を一つの入力とする加算器と、当該加算器の加算結果を遅延させ、遅延させた加算結果
を前記加算器のもう一つの入力とする遅延回路と、前記加算器の加算結果に定数を乗算して、乗算した結果
をフィルタ出力とする乗算器からなることを特徴とする
SRTSクロック再生制御回路。
【請求項７】請求項５記載のSRTSクロック再生制御回路
であって、前記積分フィルタは、前記加算器の加算結果の絶対値が
所定の正の値以下となるように当該加算結果を制限する
リミッタを有することを特徴とするSRTSクロック再生制
御回路。
【請求項８】請求項１または２記載のSRTSクロック再生
制御回路であって、前記抽出されたタイムスタンプ情報の誤りを検出する回
路と、誤りの検出されたタイムスタンプ情報に応じた前記SRTS
制御部の推測結果を所定の定数とする手段を有すること
を特徴とするSRTSクロック再生制御回路。
【請求項９】請求項１または２記載のSRTSクロック再生
制御回路であって、前記抽出されたタイムスタンプ情報の誤りを検出する回
路と、誤りの検出されたタイムスタンプ情報に応じた前記SRTS
制御部の推測結果を、前記誤りの検出されたタイムスタ
ンプ情報を推測に用いる直前の推測結果と同じ値にする
手段とを有することを特徴とするクロック再生制御回
路。