DE69418020T2

DE69418020T2 - Ausgangspufferkreis, Eingangspufferkreis und Zweirichtungspufferkreis für mehrere Spannungssysteme

Info

Publication number: DE69418020T2
Application number: DE69418020T
Authority: DE
Inventors: Hisaya Chiba-Shi Chiba 261 Keida; Kenichiro C/O Tokyo Head Office Chiyoda-Ku Tokyo 100 Kobayashi
Original assignee: Kawasaki Steel Corp
Current assignee: Kawasaki Steel Microelectronics Inc Chiba Jp
Priority date: 1993-12-24
Filing date: 1994-12-22
Publication date: 1999-08-12
Anticipated expiration: 2014-12-23
Also published as: DE69430492D1; KR950022130A; US5532621A; EP0663727B1; DE69430492T2; JP3562725B2; EP0844737B1; EP0844737A3; EP0844737A2; CN1108017A; DE69418020D1; CA2139008A1; EP0663727A1; JPH07183774A; KR100326654B1

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, die unter der Bedingung betreibbar ist, daß eine Anzahl Betriebsspannungen nebeneinander vorhanden sind, beispielsweise in dem Fall, daß die integrierte Schaltung auf einer Platine montiert ist, die für den Betrieb mit einer Energiequelle entworfen ist, die eine Anzahl Versorgungsspannungen enthält. Die Erfindung betrifft zudem eine integrierte Halbleiterschaltung, die das Abtrennen der Betriebsspannung erlaubt.
Beim Entwurf von Schaltungsplatinen verwendet man neuerdings eine Technik, bei der man die Versorgungsspannung für einen Teil der Bauelemente auf z. B. 3 V senkt, die anderen Bauteile dagegen mit 5 V betreibt. In den meisten Fällen versucht man damit, den Gesamtenergieverbrauch zu senken, oder die Nennbetriebsspannung für einen Teil der Bauteile beträgt weniger als 5 V. Unter diesen Bedingungen, bei denen voneinander verschiedene Betriebsspannungen für die einzelnen Abläufe nebeneinander vorhanden sind, kann die Schwierigkeit auftreten, daß beim Einspeisen eines Signals aus einem 5 V-Bauteil in ein Bauteil mit niedrigerer Spannung oder beim Verbinden von Bauteilen, die mit voneinander verschiedenen Spannungen betrieben werden, mit dem gleichen Bus, ein Strom vom 5 V-Bauteil zum Bauteil mit niedrigerer Spannung fließt. Ein solcher unerwünschter Stromfluß kann beträchtliche Nachteile mit sich bringen, z. B. einen erhöhten Energieverbrauch, ein Latch-up der Bauteile und insbesondere bei einer Spannung von 5 V die Zerstörung der Transistoren in den neuesten besonders dicht gepackten Miniaturbauteilen.
Fig. 9 zeigt, wie normalerweise ein mit 3 V betriebenes Bauteil und ein mit 5 V betriebenes Bauteil gemeinsam auf einer Platine angebracht sind, wenn sie mit einem gemeinsamen Bus verbunden sind. Fig. 10 zeigt eine Schaltskizze einer herkömmlichen bekannten bidirektionalen Pufferschaltung, die in Fig. 9 in einen Kreis dargestellt ist.
Verbindet man ein 3 V-Bauteil und ein 5 V-Bauteil wie in Fig. 9 dargestellt mit einem gemeinsamen Bus, so treten in der Schaltung nach Fig. 10 die folgenden Schwierigkeiten (1) bis (3) auf.
(1) Beim Eingeben von 5 V von einem äußeren Bus 10 über die Anschlußfläche 11 wird eine parasitäre Diode 12a für einen P-Kanal-Transistor 12 in der letzten Ausgangsstufe durchgeschaltet und bildet folglich einen Strompfad (1), über den ein großer Leckstrom fließt.
(2) Da am Gate des P-Kanal-Transistors 12 nur 3 V anliegen, sperrt dieser Transistor 12 nicht vollständig und gelangt daher in einen teilweise durchgeschalteten Zustand, so daß sich in ihm ebenfalls ein Strompfad (2) ausbildet.
(3) Da sowohl an den N-Kanal-Transistor 13 in der letzten Ausgangsstufe und an den N-Kanal-Transistor 14 in der vordersten Eingangsstufe 5 V angelegt werden, wird ein hohes elektrisches Feld erzeugt, das schließlich einige Probleme mit der Stehspannung der Gateoxidschichten, mit Hot Carriers usw. erzeugen kann. Dadurch können die N-Kanal- Transistoren 13 und 14 zerstört werden.
Fig. 11 zeigt übliche konventionelle Maßnahmen zum Lösen der genannten Probleme. In diesem Schaltplan ist nur die Ausgangspufferschaltung enthalten.
Um einen Leckstrom zu verhindern, wenn die Versorgungsspannung für den Bus 10 auf der Platine 5 V beträgt, legt man an die letzte Ausgangsstufe 5 V an. Zudem stellt man die Oxidschicht des Transistors in der letzten Ausgangsstufe dicker her, so daß dieser Transistor auch beim Anlegen von 5 V an die letzte Ausgangsstufe nicht zerstört wird. Zusätzlich zu dieser Gegenmaßnahme nimmt man eine Pegelumsetzschaltung zum Umsetzen eines 3 V-Signals in ein 5 V-Signal auf, damit der P-Kanal-Transistor in der letzten Ausgangsstufe vollständig sperrt. Die Pegelumsetzschaltung wandelt ein 3 V-Signal aus einem Schaltungssystem mit 3 V in ein 5 V-Signal um, das dann an das Gate des P-Kanal-Transistors in der letzten Ausgangsstufe angelegt wird.
Durch die genannten Maßnahmen erreicht man ein verbessertes Schaltungssystem, in dem man sowohl ein mit 3 V betriebenes Bauteil als auch ein mit 5 V betriebenes Bauteil mit dem gemeinsamen Bus 10 verbinden kann.
Zum Ausführen der Maßnahmen nach Fig. 11 ist es jedoch unvermeidbar, daß einige Verfahrensschritte umfangreicher werden, beispielsweise das Ausbilden einer dickeren Oxidschicht auf nur einigen Teilen, und daß eine längere Zeit zum Herstellen eines Chips erforderlich ist, wodurch letztlich die Herstellungskosten steigen.
Zudem ist es nötig, den Bauteilen Spannungen aus zwei Systemen zuzuführen, nämlich 3 V und 5 V. Folglich wird die Verdrahtung auf der Platine zusätzlich schwieriger, und die Anzahl der erforderlichen Anschlußstifte auf dem Chip nimmt in nachteiliger Weise zu.
In der veröffentlichten japanischen Patentschrift Hei 4 (1992)-290008 ist eine vom Chip getrennte Treiberschaltung offenbart, die umfaßt: einen einzigen Pull-up-Transistor; einen Ausgangsanschluß; eine Spannungsquelle zum Bereitstellen einer Versorgungsspannung mit einem vorbestimmten Wert in einer Anordnung, in der der Pull-up-Transistor zwischen der Spannungsquelle und dem Ausgangsanschluß angeordnet ist; einen Steuertransistor, der zwischen die Gateelektrode des Pull-up-Transistors und den Ausgangsanschluß geschaltet ist, und von dem eine Gateelektrode an einen ersten Bezugspotentialpunkt angeschlossen ist; ein Busgate; eine Vortreiberschaltung, die über das Busgate mit der Gateelektrode des Pull-up-Transistors verbunden ist; und eine Vorrichtung zum ausgewählten Anlegen einer Spannung an den Ausgangsanschluß, die beträchtlich größer ist als die genannte Versorgungsspannung mit einem vorbestimmten Wert.
Diese bekannte Treiberschaltung hat jedoch auch einige Nachteile, da der Widerstand des rückwärtig angeschlossenen Gates hoch gemacht wird und damit leicht ein Latch-up-Problem entsteht, da das Substrat (rückwärtig angeschlossenes Gate) des Pull-up-Transistors über den Steuertransistor aus der Energiequelle vorgespannt ist.
Schließt man eine Teilplatine an einen Verbinder eines Hauptsystems an bzw. trennt man die Teilplatine davon ab, ohne die Versorgungsspannung des Hauptsystems abzuschalten, so kann durch das Trennen des Verbinders eine Spannung an der Anschlußfläche anliegen, ohne daß die Ausgangspufferschaltung an der Betriebsspannung liegt. Für diesen Fall der abgetrennten Betriebsspannung treten in der herkömmlichen Ausgangspufferschaltung die gleichen Strompfade (1) und (2) auf, die in Fig. 10 dargestellt sind. Damit stellt sich ein Zuverlässigkeitsproblem ein.
Wird insbesondere über den Verbinderstift "H" in die Anschlußfläche 11 eingegeben, und zwar unter der Voraussetzung, daß die 3 V-Spannungsversorgung für den Transistor 12 in der letzten Stufe auf 0 V gezogen (ausgeschaltet) wird, so fließen die in Fig. 10 dargestellten Ströme (1) und (2) im Transistor 12, so daß die parasitäre Diode 12a und dann der Transistor 12 durchschalten.
Erfindungsgemäß wird eine Ausgangspufferschaltung zum Ausgeben eines Signals an eine Anschlußfläche bereitgestellt, über die das Signal an eine äußere Schaltung übertragen wird, umfassend: erste und zweite Pull-up-Transistoren, die zwischen einer Energiequelle und der Anschlußfläche in Reihe geschaltet sind, wobei ein erstes Signal in ein Gate des ersten Pull-up-Transistors eingegeben wird und ein rückwärtig angeschlossenes Gate des zweiten Pull-up-Transistors mit der Anschlußfläche verbunden ist, gekennzeichnet durch:
einen Gate-Pull-up-Transistor, von dem ein rückwärtig angeschlossenes Gate mit der Anschlußfläche verbunden ist, und der so eingerichtet ist, daß er ein Gate des zweiten Pull-up-Transistors hochzieht, falls eine Spannung an die Anschlußfläche angelegt wird, die die Spannung der Energiequelle übersteigt. Die im Oberbegriff des Anspruchs 1 angegebenen Merkmale sind aus EP-A-0 346 898 bekannt.
Eine Ausführungsform der Erfindung kann eine Ausgangspufferschaltung bereitstellen (und ebenso eine bidirektionale Pufferschaltung, die die Ausgangspufferschaltung enthält), die man herstellen kann, ohne daß irgendein zusätzlicher Verfahrensschritt erforderlich ist, in der lediglich eine einzige Spannungsquelle enthalten ist, und bei der das Anlegen einer Spannung an einen gemeinsamen Bus erlaubt ist, die größer ist als die Spannung der einzigen Spannungsquelle.
Eine Ausführungsform der Erfindung kann auch eine Ausgangspufferschaltung bereitstellen, die mit einer hohen Wechselfrequenz betreibbar ist und besser gegen das Auftreten von Latch-up beständig ist.
Eine Ausführungsform der Erfindung kann weiterhin eine gegen das Abtrennen der Betriebsspannung beständige Ausgangspufferschaltung bereitstellen, die die genannten Strom pfade (1) und (2) verhindern kann, wenn man die Teilschaltungsplatine an einen Verbinder eines Hauptsystems anschließt bzw. davon abtrennt. Damit kann man eine Anschlußfläche der Ausgangspufferschaltung an einen Verbinder anschließen, um die Teilschaltungsplatine in das Hauptsystem einzusetzen bzw. davon abzutrennen.
In Ausführungsformen der Erfindung umfaßt eine Ausgangspufferschaltung, die an eine Anschlußfläche, über die ein Signal an eine äußere Schaltung übertragen oder von der äußeren Schaltung empfangen wird, einen "H"(High)-Pegel oder einen "L"(Low)-Pegel ausgibt oder eine hohe Impedanz an die Anschlußfläche anlegt:
(1-1) eine aufeinanderfolgende Reihenschaltung eines ersten P-Kanal-Transistors und eines zweiten P-Kanal- Transistors zwischen der Energiequelle und der Anschlußfläche in dieser Reihenfolge, wobei ein rückwärtig angeschlossenes Gate des ersten P-Kanal-Transistors mit der Energiequelle verbunden ist und ein Gate des ersten P-Kanal-Transistors an einem ersten Signaleingabeanschluß angeschlossen ist, in den ein erstes Signal eingegeben wird, und das erste Signal zu dem Zeitpunkt auf einen "L"-Pegel übergeht, zu dem ein "H"-Pegel auf die Anschlußfläche ausgegeben wird, oder zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem an die Anschlußfläche ein "L"-Pegel ausgegeben oder eine hohe Impedanz angelegt wird, und ein rückwärtig angeschlossenes Gate des zweiten P-Kanal-Transistors mit der Anschlußfläche verbunden ist;
(1-2) eine aufeinanderfolgende Reihenschaltung eines ersten N-Kanal-Transistors und eines zweiten N-Kanal- Transistors zwischen der Anschlußfläche und der Masse in dieser Reihenfolge, wobei ein Gate des ersten N-Kanal-Transistors mit der Energiequelle oder dem ersten Signaleingabeanschluß verbunden ist, und ein Gate des zweiten N-Kanal-Transistors an einen zweiten Signaleingabeanschluß angeschlossen ist, in den ein zweites Signal eingegeben wird, und das zweite Signal zu dem Zeitpunkt auf den "L"-Pegel übergeht, zu dem an die Anschlußfläche ein "H"-Pegel ausgegeben oder eine hohe Impedanz angelegt wird, oder zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem ein "L"-Pegel an die Anschlußfläche ausgegeben wird;
(1-3) eine aufeinanderfolgende Reihenschaltung eines dritten N-Kanal-Transistors und eines vierten N-Kanal- Transistors zwischen dem ersten Signaleingabeanschluß und dem Gate des zweiten P-Kanal-Transistors in dieser Reihenfolge, wobei ein Gate des dritten N-Kanal-Transistors mit einem Freigabesignal-Eingangsanschluß verbunden ist, in den ein Freigabesignal eingegeben wird, und das Freigabesignal zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem ein "H"- Pegel oder ein "L"-Pegel an die Anschlußfläche ausgegeben wird, oder zu dem Zeitpunkt auf den "L"-Pegel übergeht, zu dem eine hohe Impedanz auf die Anschlußfläche angelegt wird, und ein Gate des vierten N-Kanal-Transistors entweder mit der Energiequelle oder einem dritten Signaleingabeanschluß verbunden ist, in den ein drittes Signal eingegeben wird, und das dritte Signal bezüglich des zweiten Signals eine inverse Logik aufweist; und
(1-4) einen dritten P-Kanal-Transistor, der zwischen die Anschlußfläche und das Gate des zweiten P-Kanal- Transistors geschaltet ist, wobei ein rückwärtig angeschlossenes Gate des dritten P-Kanal-Transistors mit der Anschlußfläche verbunden ist, und ein Gate des Transistors entweder mit der Energiequelle oder dem dritten Signaleingabeanschluß verbunden ist.
In einer weiteren Ausführungsform ist die erfindungsgemäße Ausgangspufferschaltung in einer bidirektionalen Pufferschaltung zusammen mit einer Eingangspufferschaltung enthalten, um ein "H"-Pegel-Signal oder ein "L"-Pegel-Signal von einer äußeren Schaltung für eine innere Schaltung zu empfangen, und zwar über die gleiche Anschlußfläche, die die Ausgangspufferschaltung verwendet, wobei die Eingangspuffer schaltung umfaßt:
(2-1) einen Inverter;
(2-2) einen fünften N-Kanal-Transistor, der zwischen der Anschlußfläche und einem Eingangsanschluß des Inverters angeordnet ist, wobei sein Gate mit der Energiequelle verbunden ist; und
(2-3) eine Rückkopplungsschaltung zum Anheben des Eingangsanschlußpotentials des Inverters auf das Energiequellenpotential, wenn ein "H"-Pegel in die Anschlußfläche eingegeben wird.
In einer erfindungsgemäßen Pufferschaltung kann die gegenseitige Verbindung zwischen dem Gate eines jeden Transistors und der Energiequelle oder der Masse entweder direkt erfolgen oder indirekt über ein Impedanzbauteil, z. B. einen Widerstand.
In einer Ausgangspufferschaltung, die die Erfindung ausführt, werden bezüglich der genannten Probleme (1) bis (3) die folgenden Maßnahmen ergriffen.
Zuerst löst man das Problem (1) bezüglich des Einschaltens der parasitären Diode durch das Bereitstellen des zweiten P-Kanal-Transistors, dessen rückwärtig angeschlossenes Gate wie in (1-1) beschrieben mit der Anschlußfläche verbunden ist.
Hinsichtlich des folgenden Problems (2), dem unvollständigen Sperren des P-Kanal-Transistors in der letzten Ausgangsstufe, wird der dritte in (1-4) beschriebene P-Kanal-Transistor bereitgestellt. Er dient als Pull-up-Transistor zum Hochziehen des Gates des zweiten P-Kanal-Transistors, so daß an die Anschlußfläche angelegte 5 V über den dritten P-Kanal-Transistor auch an das Gate des zweiten P- Kanal-Transistors angelegt werden, der dadurch vollständig sperrt.
Für das Problem (3), das Induzieren eines starken elektrischen Felds durch das Anlegen einer hohen Spannung, z. B. 5 V, an den N-Kanal-Transistor, ist das Bereitstellen des in (1-2) beschriebenen ersten N-Kanal-Transistors wirksam. Er verteilt die angelegte hohe Spannung auf den ersten N-Kanal- Transistor und den zweiten N-Kanal-Transistor. Man verhindert dadurch das Entstehen irgendwelcher starker elektrischer Felder, die die Stehspannung eines einzigen N-Kanal- Transistors übersteigen.
Weiterhin umfaßt eine Ausgangspufferschaltung gemäß einer Ausführungsform der Erfindung, die an eine Anschlußfläche, über die ein Signal an eine äußere Schaltung übertragen oder von der äußeren Schaltung empfangen wird, einen "H"-Pegel oder einen "L"-Pegel ausgibt oder eine hohe Impedanz an die Anschlußfläche anlegt:
eine Anzahl Pull-up-Transistoren, die untereinander zwischen einer Energiequelle und der Anschlußfläche in Reihe geschaltet sind, wobei ein erstes Signal in ein Gate des Pull-up-Transistors eingegeben wird, der benachbart zur Energiequelle angeordnet ist, und ein rückwärtig angeschlossenes Gate des Pull-up-Transistors, der benachbart zur Anschlußfläche angeordnet ist, mit der Anschlußfläche verbunden ist;
eine Anzahl Pull-down-Transistoren, die untereinander zwischen der Anschlußfläche und Masse in Reihe geschaltet sind, wobei ein zweites Signal in ein Gate des Pull-down- Transistors eingegeben wird, der benachbart zur Masse angeordnet ist;
einen Freigabetransistor und einen Steuertransistor, die zwischen Gates der Anzahl Pull-up-Transistoren untereinander in Reihe geschaltet sind, wobei ein Freigabesignal in ein Gate des Freigabetransistors eingegeben wird, und ein drittes Signal, das bezüglich des zweiten Signals eine inverse Logik aufweist, in ein Gate des Steuertransistors ein gegeben wird; und
einen Gate-Pull-up-Transistor, der zwischen dem Steuertransistor und der Anschlußfläche angeordnet ist.
Zudem kann das dritte Signal in ein Gate des Gate-Pull- up-Transistors eingegeben werden.
Weiterhin kann ein Gate des Gate-Pull-up-Transistors mit der Energiequelle verbunden sein.
Ferner kann ein Gate des Pull-down-Transistors, der benachbart zur Anschlußfläche angeordnet ist, mit der Energiequelle verbunden sein.
Das erste Signal kann in ein Gate des Pull-down-Transistors eingegeben werden, der benachbart zur Anschlußfläche angeordnet ist.
Eine gemeinsame Verbindung der Anzahl Pull-up-Transistoren kann an eine gemeinsame Verbindung der Anzahl Pull- down-Transistoren angeschlossen sein.
Ein rückwärtig angeschlossenes Gate des Pull-up-Transistors, der benachbart zur Energiequelle angeordnet ist, kann mit ihr verbunden werden.
Damit erzielt man erfindungsgemäß Verbesserungen in der Ausgangspufferschaltung und der bidirektionalen Pufferschaltung, die man fertigen kann, ohne die Verfahrensschritte in irgendeiner Weise zu verändern oder Verfahrensschritte hinzuzufügen. In den Schaltungen ist lediglich eine einzige Energiequelle erforderlich, und alle mit Bezug auf Fig. 10 genannten Probleme (1) bis (3) sind vollständig gelöst.
Wird die Betriebsspannung unterbrochen, wenn gerade "H" in die Anschlußfläche 11 eingegeben wird, d. h. wird die En ergiequelle abgetrennt (ausgeschaltet), und sind nur Signalanschlüsse verbunden, so fließt kein Strom in den Transistoren 101 und 102, weil das rückwärtig angeschlossene Gate des Transistors 102 mit der Anschlußfläche 11 über den Transistor 108 verbunden ist, der leitet, so daß die parasitäre Diode 12a nicht in Durchlaßrichtung betrieben wird und nicht durchschaltet. Zudem wird das Gate des Transistors 102 über den Transistor 108 auf ein Potential der Anschlußfläche 11 aufgeladen, so daß der Transistor 102 vollständig sperrt.
Anders ausgedrückt kann man das Abtrennen der Betriebsspannung als Extremfall eines Spannungssystems mit mehreren Spannungen betrachten (innere Spannung = 0 V, äußere Spannung = 5 V).
Diese und weitere Merkmale und Vorteile der Erfindung werden deutlicher, wenn man die folgende Beschreibung zusammen mit den beigefügten Zeichnungen betrachtet.
Die bevorzugten Ausführungsformen werden mit Bezug auf die Zeichnungen beschrieben, wobei gleiche Elemente in den Darstellungen mit gleichen Bezugszeichen bezeichnet sind.
Es zeigt:
Fig. 1 einen Schaltplan einer ersten Ausführungsform der erfindungsgemäßen bidirektionalen Pufferschaltung;
Fig. 2 einen ähnlichen Schaltplan wie Fig. 1, der die Zustände der einzelnen Bauteile darstellt, wenn ein "H"(High)-Pegel-Signal mit 3 V an eine Anschlußfläche ausgegeben wird;
Fig. 3 einen ähnlichen Schaltplan wie Fig. 1, der die Zustände der einzelnen Bauteile darstellt, wenn ein "L"(Low)-Pegel-Signal mit 0 V an die Anschlußfläche ausgegeben wird;
Fig. 4 einen ähnlichen Schaltplan wie Fig. 1, der den Zustand darstellt, wenn die Ausgangspufferschaltung eine hohe Impedanz an die Anschlußfläche anlegt und eine äußere Schaltung einen "H"-Pegel (5 V) an die Anschlußfläche anlegt;
Fig. 5 einen ähnlichen Schaltplan wie Fig. 1, der den Zustand darstellt, wenn die Ausgangspufferschaltung eine hohe Impedanz an die Anschlußfläche anlegt und eine äußere Schaltung einen "L"-Pegel (0 V) an die Anschlußfläche anlegt;
Fig. 6 einen Schaltplan einer zweiten Ausführungsform der erfindungsgemäßen bidirektionalen Pufferschaltung;
Fig. 7 einen Schaltplan einer dritten Ausführungsform der erfindungsgemäßen bidirektionalen Pufferschaltung;
Fig. 8 einen Schaltplan ähnlich der dritten Ausführungsform in Fig. 7, wobei eine teilweise Abwandlung ihrer Ausgangspufferschaltung eingezeichnet ist;
Fig. 9 das normale Zusammenwirken eines mit 3 V betriebenen Bauteils und eines mit 5 V betriebenen Bauteils mit einer gemeinsamen Verbindung zu einem gemeinsamen Bus auf der Platine;
Fig. 10 einen Schaltplan einer herkömmlichen bidirektionalen Pufferschaltung, die in Fig. 9 mit einem Kreis umschlossen ist; und
Fig. 11 den üblichen Einsatz der bekannten Maßnahmen im Stand der Technik.
Im weiteren werden die bevorzugten Ausführungsformen der Erfindung ausführlich mit Bezug auf die beiliegenden Zeichnungen beschrieben.
Fig. 1 zeigt einen Schaltplan der ersten Ausführungsform, der die erfindungsgemäße bidirektionale Pufferschaltung darstellt.
Eine Ausgangspufferschaltung 100, die einen Teil der bidirektionalen Pufferschaltung in Fig. 1 bildet, dient zum Ausgeben eines "H"-Pegels oder eines "L"-Pegels an eine Anschlußfläche 11 oder zum Anlegen einer hohen Impedanz an die Anschlußfläche 11. In der Ausgangspufferschaltung 100 sind nacheinander ein erster P-Kanal-Transistor 101 und ein zweiter P-Kanal-Transistor 102 zwischen einer 3 V-Energiequelle Vdd und der Anschlußfläche 11 in dieser Reihenfolge hintereinander geschaltet. Dabei ist ein rückwärtig angeschlossenes Gate des ersten P-Kanal-Transistors 101 mit der Energiequelle Vdd verbunden. Ein rückwärtig angeschlossenes Gate des zweiten P-Kanal-Transistors 102 ist mit der Anschlußfläche 11 verbunden. In der Ausgangspufferschaltung 100 sind auch nacheinander ein erster N-Kanal-Transistor 103 und ein zweiter N-Kanal-Transistor 104 zwischen der Anschlußfläche 11 und der Masse GND in dieser Reihenfolge hintereinander geschaltet.
Ein Gate des ersten P-Kanal-Transistors 101 ist mit einem Ausgangsanschluß eines ersten Inverters 105 verbunden. Ein Signal D1 wird in den ersten Inverter 105 eingegeben. In dieser Ausführungsform entspricht ein Ausgangsanschluß 121 des ersten Inverters 105, d. h. ein Gateanschluß des ersten P-Kanal-Transistors 101 dem ersten Signaleingabeanschluß der Erfindung. Daher ist das Signal D1 dasjenige Signal, das man durch Invertieren der Logik des ersten Signals erhält, das in dieser Erfindung bestimmt ist.
Das Gate des zweiten P-Kanal-Transistors 102 ist mit einem Ausgangsanschluß 121 des ersten Inverters 105 verbunden, und zwar über einen dritten N-Kanal-Transistor 106 und einen vierten N-Kanal-Transistor 107, die zwischen dem Ausgangsanschluß 121 des ersten Inverters 105 und dem Gate des zweiten P-Kanal-Transistors 102 in Reihe geschaltet sind. Zudem ist ein dritter P-Kanal-Transistor 108, dessen rückwärtig angeschlossenes Gate mit der Anschlußfläche 11 verbunden ist, zwischen das Gate des zweiten P-Kanal-Transistors 102 und die Anschlußfläche 11 geschaltet.
Ein Freigabesignal EN wird in das Gate des dritten N- Kanal-Transistors 106 eingegeben. In dieser Ausführungsform entspricht der Gateanschluß des dritten N-Kanal-Transistors 106 einem Freigabesignal-Eingangsanschluß.
Ein Gate des vierten N-Kanal-Transistors 107 und ein Gate des dritten P-Kanal-Transistors 108 sind beide mit einem Eingangsanschluß 123 eines zweiten Inverters 109 verbunden. In den zweiten Inverter 109 wird ein Signal D2 eingegeben.
Ein Gate des ersten N-Kanal-Transistors 103 ist mit der Energiequelle Vdd verbunden. Ein Gate des zweiten N-Kanal- Transistors 104 ist mit einem Ausgangsanschluß 122 des zweiten Inverters 109 verbunden. In dieser Ausführungsform entspricht der Ausgangsanschluß 122 des zweiten Inverters 109, d. h. der Gateanschluß des zweiten N-Kanal-Transistors 104, einem zweiten Signaleingangsanschluß, der in dieser Erfindung bestimmt ist. Der Eingangsanschluß 123 des zweiten Inverters 109, d. h. jeder Gateanschluß des vierten N-Kanal- Transistors 107 und des dritten P-Kanal-Transistors 108, entspricht einem dritten Signaleingangsanschluß, der in dieser Erfindung bestimmt ist. Daher entspricht das Signal D2 dem dritten Signal, das in der Erfindung bestimmt ist. Das Signal, das man durch Invertieren des dritten Signals im zweiten Inverter 109 enthält, entspricht dem zweiten Signal, das in der Erfindung bestimmt ist.
Eine Eingangspufferschaltung 200, die einen Teil der bidirektionalen Pufferschaltung in Fig. 1 bildet, umfaßt einen Inverter 201, der aus zwei Transistoren besteht, nämlich dem P-Kanal-Transistor 202 und dem N-Kanal-Transistor 203, die zwischen einer Energiequelle Vdd und der Masse GND in Reihe geschaltet sind, einem fünften N-Kanal-Transistor 204, der zwischen der Anschlußfläche 11 und einem Eingangsanschluß des Inverters 201 angeordnet ist, wobei sein Gate an der Energiequelle Vdd liegt, einem Rückführ-P-Kanal-Tran sistor 205, der zwischen der Energiequelle Vdd und dem Eingangsanschluß des Inverters 201 angeordnet ist, wobei sein Gate an einem Ausgangsanschluß des Inverters 201 liegt, und einem dritten Inverter 206, dessen Eingangsanschluß mit dem Ausgangsanschluß des Inverters 201 verbunden ist.
Fig. 2 zeigt einen Schaltplan ähnlich zu Fig. 1, der die Zustände der einzelnen Bauteile darstellt, wenn ein "H"- Pegel-Signal (3 V) an die Anschlußfläche 11 ausgegeben wird.
Beim Ausgeben eines "H"-Pegels an die Anschlußfläche 11 gehen die Signale D1 und D2 beide auf "H"-Pegel über; das Freigabesignal EN wird dagegen auf "H"-Pegel gehalten.
Gehen die Signale D1 und D2 in dem Zustand, in dem das Freigabesignal EN auf "H"-Pegel gehalten wird, auf "H"-Pegel über, so wird "L"-Pegel an das Gate des ersten P-Kanal-Transistors 101 angelegt, so daß der erste P-Kanal-Transistor 101 durchschaltet. Anschließend wird eine parasitäre Diode 102a des zweiten P-Kanal-Transistors 102 über das Volumen mit Ladung versorgt, um den Übergang der Anschlußfläche 11 auf "H"-Pegel einzuleiten.
Da der dritte N-Kanal-Transistor 106 und der vierte N- Kanal-Transistor 107 beide leiten, wird der zweite P-Kanal- Transistor 102 danach ebenfalls leitend, wobei über den ersten P-Kanal-Transistor 101 und den zweiten P-Kanal-Transistor 102 ein "H"-Pegel an die Anschlußfläche 11 ausgegeben wird. Gleichzeitig wird ein "L"-Pegel an das Gate des zweiten N-Kanal-Transistors 104 angelegt, damit er sperrt.
In dieser Stufe des Ablaufs wird auch an die Eingangspufferschaltung 200 "H"-Pegel angelegt. Durch das Anlegen von 3 V aus der Energiequelle Vdd an das Gate des fünften N- Kanal-Transistors 204 empfängt der Eingangsanschluß des Inverters 201 eine Spannung (Vdd - Vth), die um eine Schwel lenspannung Vth kleiner ist als die Quellspannung Vdd, beispielsweise 2,2 V, wenn gilt Vth = 0,8 V. Folglich wird das Potential am Ausgangsanschluß des Inverters 201 gesenkt, um damit den P-Kanal-Transistor 205 durchzuschalten, so daß die Quellspannung Vdd = 3 V über den P-Kanal-Transistor 205 an den Eingangsanschluß des Inverters 201 angelegt wird. Dadurch wird der Ausgangsanschluß des Inverters 201 vollständig auf "L"-Pegel gezogen. Dieses Signal wird über den dritten Inverter 206 weitergegeben, der das Signal D3 auf "H"- Pegel überführt. Der obige Ablauf wird in der Eingangspufferschaltung 200 aufgrund der Ausgabe des "H"-Pegels an die Anschlußfläche 11 ausgeführt. Normalerweise wird das Signal D3 zum Zeitpunkt der Ausgabe des Signals aus der Ausgangspufferschaltung 100 an die Anschlußfläche 11 nicht verwendet. Die bidirektionale Pufferschaltung dieser Ausführungsform zeigt wie beschrieben eine zufriedenstellende Arbeitsweise. Es treten keinerlei Probleme beim Ausgeben eines "H"- Pegel-Signals an die Anschlußfläche 11 auf.
Fig. 3 zeigt einen Schaltplan ähnlich zu Fig. 1 und stellt die Zustände der einzelnen Bauteile dar, wenn ein Signal mit "L"-Pegel (0 V) an die Anschlußfläche 11 ausgegeben wird. Beim Ausgeben eines "L"-Pegels an die Anschlußfläche 11 gehen beide Signale D1 und D2 auf "L"-Pegel über. Inzwischen wird das Freigabesignal EN weiterhin auf "H"-Pegel gehalten.
Nachdem die Signale D1 und D2 in dem Zustand, in dem das Freigabesignal EN auf "H"-Pegel gehalten wird, beide auf "L"-Pegel übergegangen sind, wird der zweite N-Kanal-Transistor 104 durchgeschaltet. Da der erste N-Kanal-Transistor 103 zu diesem Zeitpunkt ebenfalls leitet, sind die Anschlußfläche 11 und die Masse GND über die ersten und zweiten N- Kanal-Transistoren 103 und 104 miteinander verbunden, wobei ein "L"-Pegel (0 V) an die Anschlußfläche 11 ausgegeben wird.
In diesem Stadium des Ablaufs wird ein "H"-Pegel an das Gate des ersten P-Kanal-Transistors 101 angelegt, der dadurch sperrt. Das Gatepotential des zweiten P-Kanal-Transistors 102 bleibt dabei unbestimmt. Da sein rückwärtig angeschlossenes Gate jedoch mit der Anschlußfläche 11 verbunden ist, ändert sich das Potential auf 0 V, so daß der zweite P- Kanal-Transistor 102 ebenfalls sperrt.
Gleichzeitig wird ein "L"-Pegel an den Eingangsanschluß des Inverters 201 in der Eingangspufferschaltung 200 angelegt. Dadurch geht der Ausgangsanschluß des Inverters 201 auf "H"-Pegel und das Ausgangssignal D3 des dritten Inverters auf "L"-Pegel.
Damit arbeitet die bidirektionale Pufferschaltung dieser Ausführungsform zufriedenstellend und auch dann ohne irgendwelche Probleme, wenn ein "L"-Pegel-Signal an die Anschlußfläcüe 11 ausgegeben wird.
Fig. 4 zeigt einen Schaltplan ähnlich wie in Fig. 1 und stellt den Zustand dar, in dem die Ausgangspufferschaltung 100 eine hohe Impedanz an die Anschlußfläche 11 anlegt und eine äußere Schaltung einen "H"-Pegel (5 V) an die Anschlußfläche 11 anlegt.
In diesem Stadium des Ablaufs wird ein "L"-Pegel als Freigabesignal EN eingegeben. Als Signale D1 bzw. D2 werden ein "L"-Pegel und ein "H"-Pegel eingegeben.
Es wird nun ein "H"-Pegel an das Gate des ersten P-Kanal-Transistors 101 angelegt, der dadurch sperrt. Gleichzeitig damit werden die 3 V des Signals D2 an das Gate des dritten P-Kanal-Transistors 108 angelegt, während die 5 V der Anschlußfläche 11 an sein rückwärtig angeschlossenes Gate angelegt werden. Dadurch fließt ein in Fig. 10 mit dem Bezugszeichen (2) bezeichneter Strom im dritten P-Kanal- Transistor 108, der dadurch bewirkt, daß 5 V an das Gate des zweiten P-Kanal-Transistors 102 angelegt werden. Folglich sperrt der zweite P-Kanal-Transistor 102 vollständig. In dieser Stufe des Ablaufs leitet der vierte N-Kanal-Transistor 107, da ein "H"-Pegel (3 V) des Signals D2 an seinem Gate anliegt. Da es sich um einen N-Kanal-Transistor handelt, beträgt das Potential an der Verbindungsstelle des dritten N-Kanal-Transistors 106 und des vierten N-Kanal- Transistors 107 z. B. 2,2 V, so daß auch im vierten N-Kanal- Transistor 107 keinerlei starkes elektrisches Feld erzeugt wird, das die Stehspannung übersteigt. Zudem wird die Potentialdifferenz zwischen Source und Drain des dritten N-Kanal- Transistors 106 auf 0,8 V heruntergedrückt.
Da gleichzeitig damit ein "L"-Pegel an das Gate des zweiten N-Kanal-Transistors 104 angelegt wird, sperrt der Transistor 104. Die an die Anschlußfläche 11 angelegten 5 V verteilen sich auf den ersten N-Kanal-Transistor 103 und den zweiten N-Kanal-Transistor 104, so daß weder im ersten N-Kanal-Transistor 103 noch im zweiten N-Kanal-Transistor 104 irgendein starkes elektrisches Feld erzeugt wird, das die Stehspannung übersteigt.
Eine an die Anschlußfläche 11 angelegte Spannung von 5 V wird nachfolgend an den fünften N-Kanal-Transistor 204 angelegt, und zwar in dem Zustand, in dem 3 V am Gate des Transistors 204 anliegen, so daß 2,2 V an den Eingangsanschluß des Inverters 201 angelegt werden. Dadurch liegen lediglich 2,8 V zwischen der Source und dem Drain des fünften N-Kanal-Transistors 204 an. Folglich wird in ihm keinerlei starkes elektrisches Feld erzeugt, das die Stehspannung übersteigt.
Anschließend werden wie erwähnt über den Rückführ-P-Kanal-Transistor 205 3 V an den Eingangsanschluß des Inverters 201 angelegt. Das Ausgangssignal des Inverters 201 geht auf "L"-Pegel, und das Ausgangssignal D3 des dritten Inverters 206 geht auf "H"-Pegel. Das so erhaltene "H"-Pegel-Signal D3 wird dann ins Innere eingespeist.
Legt die Ausgangspufferschaltung 100 wie beschrieben eine hohe Impedanz an die Anschlußfläche 11, und legt eine äußere Schaltung 5 V an die Anschlußfläche 11, so tritt keine der Schwierigkeiten (1) bis (3) auf, die mit Bezug auf Fig. 10 beschrieben wurden. Das an die Anschlußfläche 11 angelegte "H"-Pegel-Signal mit 5 V wird in ein "H"-Pegel-Signal mit 3 V umgewandelt und dann ins Innere eingespeist.
Fig. 5 zeigt einen Schaltplan ähnlich wie in Fig. 1, der den Zustand darstellt, im dem die Ausgangspufferschaltung 100 eine hohe Impedanz an die Anschlußfläche 11 anlegt und die äußere Schaltung einen "L"-Pegel (0 V) an die Anschlußfläche 11 anlegt.
In diesem Fall arbeitet jeder Transistor so, wie es in Fig. 5 dargestellt ist. Das an die Anschlußfläche 11 angelegte "L"-Pegel-Signal wird ins Innere eingespeist, ohne irgendeines der mit Bezug auf Fig. 10 beschriebenen Probleme (1) bis (3) zu verursachen.
Damit kann man gemäß der Ausführungsform nach Fig. 1 eine verbesserte bidirektionale Pufferschaltung verwirklichen, ohne irgendeinen der Verfahrensschritte abzuwandeln oder zu ergänzen, wobei die Pufferschaltung lediglich eine einzige Energiequelle mit 3 V enthält und das Anlegen einer äußeren Spannung von 5 V zulässig ist.
In dieser Ausführungsform ist das rückwärtig angeschlossene Gate (Substrat) des ersten P-Kanal-Transistors 101, der als Pull-up-Transistor auf der Spannungsversorgungsseite dient, und dessen Sourceelektrode mit der Ener giequelle Vdd verbunden ist, direkt mit der Energiequelle Vdd verbunden. Der zweite P-Kanal-Transistor 102 befindet sich zwischen dem ersten P-Kanal-Transistor 101 und der Anschlußfläche 11, so daß es möglich wird, das Auftreten von Latch-up-Schwierigkeiten zu verhindern.
Fig. 6 zeigt einen Schaltplan einer zweiten Ausführungsform, die die erfindungsgemäße bidirektionale Pufferschaltung darstellt. Im folgenden werden nur die Unterschiede zur genannten ersten Ausführungsform nach Fig. 1 beschrieben.
Ein Gate eines ersten N-Kanal-Transistors 103 in der zweiten Ausführungsform ist mit einem Ausgangsanschluß 121 (erster Signaleingabeanschluß) eines ersten Inverters 105 verbunden. Ein Gate eines vierten N-Kanal-Transistors 107 ist mit einem Eingangsanschluß 123 eines zweiten Inverters 109 verbunden. Ein Gate eines dritten P-Kanal-Transistors 108 ist mit einer Energiequelle Vdd verbunden. Die Verbindung eines jeden Gates des ersten N-Kanal-Transistors 103 und des dritten P-Kanal-Transistors 108, die einen Teil der Ausgangspufferschaltung 100 bilden, können jeweils gemäß Fig. 1 oder Fig. 6 verändert werden.
Ein Gate eines Rückführ-P-Kanal-Transistors 205 in der Eingangspufferschaltung 200 gemäß der zweiten Ausführungsform ist mit einem Ausgangsanschluß eines Inverters 207 verbunden. Ein Eingangsanschluß des Inverters 207 ist mit einem Eingangsanschluß eines Inverters 201 verbunden. Auf diese Weise kann man die Rückführschaltung zum Anheben des Eingangsanschlußpotentials des Inverters 201 von 2,2 V auf 3 V in zahlreichen Anordnungen ausbilden, ohne daß man allein auf das genannte Beispiel eingeschränkt ist.
Fig. 7 zeigt den Schaltplan einer dritten Ausführungsform, die die erfindungsgemäße bidirektionale Pufferschal tung darstellt. Im folgenden werden nur die Unterschiede zur genannten ersten Ausführungsform nach Fig. 1 beschrieben.
In der dritten Ausführungsform nach Fig. 7 ist eine Verbindung 110 eines ersten P-Kanal-Transistors 101 und eines zweiten P-Kanal-Transistors 102 an die Verbindung 111 eines ersten N-Kanal-Transistors 103 und eines zweiten N-Kanal-Transistors 104 angeschlossen.
Fig. 8 zeigt einen Schaltplan ähnlich der dritten Ausführungsform in Fig. 7, wobei ein Teil der Ausgangspufferschaltung abgewandelt ist.
Durch den gemeinsamen Anschluß der beiden Verbindungen 110 und 111 sind der zweite P-Kanal-Transistor 102 und der erste N-Kanal-Transistor 103 zueinander parallel geschaltet, siehe Fig. 8. Es könnte sowohl in der ersten wie in der zweiten Ausführungsform möglich sein, eine mit der Anschlußfläche 11 verbundene äußere Last dadurch schnell anzusteuern, daß man die parasitäre Diode zum Zeitpunkt des Pegelübergangs durchschaltet. In der dritten Ausführungsform, in der der zweite P-Kanal-Transistor 102 und der erste N-Kanal- Transistor 103 parallel geschaltet sind, darf verglichen mit der ersten und zweiten Ausführungsform ein größerer Strom fließen, wenn das Signal an der Anschlußfläche 11 von "L"- Pegel auf "H"-Pegel oder von "H"-Pegel auf "L"-Pegel übergeht, wodurch man die äußere Last mit höherer Frequenz ansteuern kann.
Beispielsweise umfaßt eine bidirektionale Pufferschaltung einen zweiten P-Kanal-Transistor 102, dessen rückwärtig angeschlossenes Gate mit einer Anschlußfläche 11 verbunden ist, einen dritten P-Kanal-Transistor 108, der zwischen einem Gate des zweiten P-Kanal-Transistors 102 und der Anschlußfläche 11 angeordnet ist, und dessen rückwärtig angeschlossenes Gate mit der Anschlußfläche 11 verbunden ist, und einen ersten N-Kanal-Transistor 103 und einen fünften N- Kanal-Transistor 204, deren Gates mit einer Energiequelle Vdd verbunden sind, so daß man eine Ausgangspufferschaltung 100, eine Eingangspufferschaltung 200 und eine bidirektionale Pufferschaltung herstellen kann, ohne daß irgendein zusätzlicher Verfahrensschritt erforderlich ist. In den Schaltungen ist nur eine einzige Energiequelle enthalten, und es darf eine über der Betriebsspannung liegende Spannung an einen gemeinsamen Bus angelegt werden.
Die Erfindung ist nun vollständig beschrieben worden. Einem Fachmann ist klar, daß man an der Erfindung zahlreiche Abwandlungen und Veränderungen vornehmen kann, ohne den Bereich der Erfindung zu verlassen, wie er in den Ansprüchen bestimmt ist.

Claims

1. Ausgangspufferschaltung (100) zum Ausgeben eines Signals an eine Anschlußfläche (11), über die das Signal an eine äußere Schaltung übertragen wird, umfassend: erste und zweite Pull-up-Transistoren (101, 102), die zwischen einer Energiequelle (Vdd) und der Anschlußfläche (11) in Reihe geschaltet sind, wobei ein erstes Signal in ein Gate des ersten Pull-up-Transistors (101) eingegeben wird und ein rückwärtig angeschlossenes Gate des zweiten Pull-up-Transistors (102) mit der Anschlußfläche verbunden ist, gekennzeichnet durch: einen Gate-Pull-up-Transistor (108), von dem ein rückwärtig angeschlossenes Gate mit der Anschlußfläche (11) verbunden ist, und der so eingerichtet ist, daß er ein Gate des zweiten Pull-up-Transistors (102) hochzieht, falls eine Spannung an die Anschlußfläche (11) angelegt wird, die die Spannung der Energiequelle (Vdd) übersteigt.

2. Ausgangspufferschaltung nach Anspruch 1, wobei die Anschlußfläche (11) an einen Verbinder angeschlossen ist, den man lösen kann, ohne die Stromversorgung abzutrennen.

3. Ausgangspufferschaltung (100) nach Anspruch 1, die an die Anschlußfläche (11) einen "H"-Pegel oder einen "L"- Pegel ausgibt oder eine hohe Impedanz anlegt, zudem umfassend:

erste und zweite Pull-down-Transistoren (103, 104), wobei die Anschlußfläche (11), der erste Pull- down-Transistor (103), der zweite Pull-down-Transistor (104) und die Masse (GND) in dieser Reihenfolge in Reihe geschaltet sind, und ein zweites Signal in ein Gate des zweiten Pull-down-Transistors (104) eingegeben wird; und

einen Freigabetransistor (106) und einen Steuertransistor, die zwischen Gates des ersten und des zweiten Pull-up-Transistors (101, 102) in Reihe geschaltet sind, wobei ein Freigabesignal (EN) in ein Gate des Freigabetransistors (106) eingegeben wird, und ein drittes Signal, das bezüglich des zweiten Signals eine inverse Logik aufweist, in ein Gate des Steuertransistors (107) eingegeben wird.

4. Ausgangspufferschaltung (100) nach Anspruch 3, wobei das dritte Signal in ein Gate des Gate-Pull-up-Transistors (108) eingegeben wird.

5. Ausgangspufferschaltung (100) nach Anspruch 3, wobei ein Gate des Gate-Pull-up-Transistors (108) mit der Energiequelle (Vdd) verbunden ist.

6. Ausgangspufferschaltung (100) nach Anspruch 3, 4 oder 5, wobei ein Gate des ersten Pull-down-Transistors (103) mit der Energiequelle (Vdd) verbunden ist.

7. Ausgangspufferschaltung (100) nach Anspruch 3, 4 oder 5, wobei das erste Signal in ein Gate des ersten Pull- down-Transistors (103) eingegeben wird.

8. Ausgangspufferschaltung (100) nach irgendeinem der Ansprüche 3 bis 7, wobei eine Verbindung (110) zwischen dem ersten und dem zweiten Pull-up-Transistor (101, 102) direkt an eine Verbindung (111) zwischen dem ersten und dem zweiten Pull-down-Transistor (103, 104) angeschlossen ist.

9. Ausgangspufferschaltung (100) nach irgendeinem der Ansprüche 3 bis 8, wobei ein rückwärtig angeschlossenes Gate des ersten Pull-up-Transistors (101) mit der Energiequelle (Vdd) verbunden ist.

10. Ausgangspufferschaltung (100) nach Anspruch 3, wobei:

der erste Pull-up-Transistor (101) ein erster P- Kanal-Transistor ist und ein rückwärtig angeschlossenes Gate aufweist, das mit der Energiequelle verbunden ist, und ein Gate, das mit einem ersten Signaleingabeanschluß (121) verbunden ist, in den ein erstes Signal eingegeben wird, wobei das erste Signal zu dem Zeitpunkt auf den "L"-Pegel übergeht, zu dem ein "H"-Pegel an die Anschlußfläche ausgegeben wird, oder zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem an die Anschlußfläche (11) ein "L"-Pegel ausgegeben oder eine hohe Impedanz angelegt wird;

der zweite Pull-up-Transistor (102) ein zweiter P- Kanal-Transistor ist;

der erste und der zweite Pull-down-Transistor jeweils ein erster und ein zweiter N-Kanal-Transistor sind, und ein Gate des ersten N-Kanal-Transistors (103) mit der Energiequelle (Vdd) oder dem ersten Signaleingabeanschluß (121) verbunden ist, und ein Gate des zweiten N-Kanal-Transistors (104) an einen zweiten Signaleingabeanschluß (122) angeschlossen ist, in den ein zweites Signal eingegeben wird, wobei das zweite Signal zu dem Zeitpunkt in den "L"-Pegel übergeht, zu dem an die Anschlußfläche (11) ein "H"-Pegel ausgegeben oder eine hohe Impedanz angelegt wird, oder zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem ein "L"-Pegel an die Anschlußfläche (11) ausgegeben wird;

der Freigabetransistor (106) ein dritter N-Kanal- Transistor und der Steuertransistor (107) ein vierter N-Kanal-Transistor ist, wobei das Freigabesignal zu dem Zeitpunkt auf den "H"-Pegel übergeht, zu dem ein "H"- Pegel oder ein "L"-Pegel an die Anschlußfläche (11) ausgegeben wird, oder zu dem Zeitpunkt auf den "L"-Pe gel übergeht, zu dem eine hohe Impedanz auf die Anschlußfläche (11) angelegt wird, und ein Gate des vierten N-Kanal-Transistors (107) mit einem dritten Signaleingabeanschluß (123) verbunden ist, in den ein drittes Signal eingegeben wird; und

der Gate-Pull-up-Transistor (108) ein dritter P- Kanal-Transistor ist, der zwischen die Anschlußfläche (11) und das Gate des zweiten P-Kanal-Transistors (102) geschaltet ist, und ein Gate davon entweder mit der Energiequelle (Vdd) oder dem dritten Signaleingabeanschluß (123) verbunden ist.

11. Ausgangspufferschaltung (100) nach Anspruch 10, wobei das Gate des dritten P-Kanal-Transistors (108) über ein Impedanzbauteil mit der Energiequelle (Vdd) oder Masse (GND) verbunden ist.

12. Ausgangspufferschaltung (100) nach Anspruch 10 oder 11, wobei eine Verbindung (110) des ersten P-Kanal-Transistors (101) und des zweiten P-Kanal-Transistors (102) an eine Verbindung (111) des ersten N-Kanal-Transistors (103) und des zweiten N-Kanal-Transistors (104) angeschlossen ist, und der zweite P-Kanal-Transistor (102) und der erste N-Kanal-Transistor (103) parallel zueinander geschaltet sind.

13. Bidirektionale Pufferschaltung, die die Ausgangspufferschaltung (100) nach irgendeinem der Ansprüche 1 bis 12 und eine Eingangspufferschaltung (200) enthält, die in eine innere Schaltung ein "H"-Pegelsignal oder ein "L"- Pegelsignal von einer äußeren Schaltung einspeist, das auf die gleiche Anschlußfläche (11) eingegeben wird, an die die Ausgangspufferschaltung ihr Ausgangssignal anlegt, wobei die Eingangspufferschaltung umfaßt:

einen Inverter (201);

einen N-Kanal-Transistor (204), der zwischen der Anschlußfläche (11) und einem Eingangsanschluß des Inverters (201) angeordnet ist, wobei sein Gate mit einer Energiequelle (Vdd) verbunden ist; und

eine Rückkopplungsschaltung zum Anheben des Eingangsanschlußpotentials des Inverters (201) auf das Energiequellenpotential, wenn ein "H"-Pegelsignal in die Anschlußfläche (11) eingegeben wird.