DE69416665T2

DE69416665T2 - Quantisierungs- und Entquantisierungsschaltung mit reduzierter Grösse

Info

Publication number: DE69416665T2
Application number: DE69416665T
Authority: DE
Inventors: Eiji Komoto
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-12-28
Filing date: 1994-12-23
Publication date: 1999-09-16
Anticipated expiration: 2014-12-24
Also published as: KR950022179A; EP0663762A2; EP0663762A3; DE69416665D1; EP0663762B1; JPH07202711A; US5635938A; KR100342594B1; JP3224926B2

Description

Diese Erfindung bezieht sich auf eine Quantisierungs- und Dequantisierungsschaltung für die Verwendung zum Beispiel in einer Vorrichtung, die digitalisierte Bilddaten komprimiert und dekomprimiert.
Das rationelle Aufzeichnen und Übertragen von digitalisierten Bilddaten verlangt, daß die Daten komprimiert sind. In einem Standard-Komprimierverfahren wird ein Bild zum Beispiel in Acht-mal-acht-Bildelement-Blöcke geteilt. Zuerst wird jeder Block der Bildelement-Werte durch eine diskrete Kosinus-Transformation (= discrete cosine transformation = DCT) in die Ortsfrequenzwerte (DCT-Koeffizienten) umgewandelt. Die transformierten Daten werden daraufhin quantisiert, indem die Daten durch eine Menge von Werten dividiert werden, die die Schrittweite der Quantisierung darstellen, dabei werden verschiedene Schrittweiten für verschiedene Frequenzen verwendet. Die quantisierten Daten werden dann durch die Huffman-Codierung mit variabler Wortlänge codiert, in welcher kürzere Codewörter häufig auftretenden Daten und längere Codewörter selten auftretenden Daten zugeordnet werden.
Bei der Dekomprimierung wird dieses Verfahren rückwärts ausgeführt. Die Huffman-Decodierung wird verwendet, um die quantisierten Daten wiederherzustellen, die darauf durch Multiplikation mit den gleichen Werten der Schrittweite, wie sie bei der Quantisierung verwendet wurden, dequantisiert werden. Dann wird eine diskrete Kosinus- Rücktransformation (= inverse discrete cosine transformation = IDCT) angewandt, um die Werte der Bildelemente wiederherzustellen.
Die Vorrichtungen, die eine Bildkomprimierung und -dekomprimierung ausführen, besitzen demzufolge eine Schaltung, die während der Komprimierung die Quantisierung und während der Dekomprimierung die Dequantisierung ausführt. Eine herkömmliche Quantisierungs- und Dequantisierungsschaltung enthält einen Speicher, der eine Menge von Werten der Schrittweite speichert, einen Hardware- Dividierer für das Dividieren der Daten durch diese Werte, um die Daten zu quantisieren, und einen Hardware- Multiplizierer für das Multiplizieren der Daten mit den gleichen Werten, um die Daten zu dequantisieren.
Ein Problem bei dieser herkömmlichen Schaltung besteht darin, daß die Hardware-Multiplizierer und -Dividierer komplizierte Schaltungen sind, die beträchtlichen Platz einnehmen. Um die Größe und die Kosten der Komprimierungs- und Dekomprimierungsvorrichtung zu vermindern, ist eine kleinere Ausführung der Quantisierungs- und Dequantisierungsschaltung wünschenswert.
Ein einschränkender Faktor ist, daß es, während das obenbeschriebene Komprimierungsverfahren in verschiedenen Standards dargestellt ist, keine einzelne vereinbarte Menge von Werten der Schrittweite gibt; d. h., es gibt keine einzelne Standard-Quantisierungstabelle. Um für viele verschiedene Bilddaten geeignet zu sein, muß die Komprimierungs- und Dekomprimierungsvorrichtung in der Lage sein, mit verschiedenen Quantisierungstabellen zu arbeiten.
Es ist demzufolge eine Aufgabe der vorliegenden Erfindung, die Größe einer Quantisierungs- und Dequantisierungsschaltung zu vermindern.
Diese Aufgabe wird gelöst durch eine Schaltung, wie sie im Anspruch 1 definiert ist, und durch ein Verfahren, wie es im Anspruch 10 definiert ist.
Die erfundene Quantisierungs- und Dequantisierungsschaltung besitzt eine erste Speicherschaltung mit ganzzahligen Adressen, bei denen reziproke Daten, die für die Quantisierung verwendet werden, gespeichert werden, z. B. die Kehrwerte der ganzzahligen Adressen, eine zweite Speicherschaltung, in der eine Quantisierungstabelle der ganzen Zahlen gespeichert ist, und einen Multiplizierer.
Wenn die zu quantisierenden oder zu dequantisierenden Daten eingegeben werden, werden die in der zweiten Speicherschaltung gespeicherten ganzen Zahlen zu der ersten Speicherschaltung als Adressensignale ausgegeben, die die Ausgabe der entsprechenden reziproken Daten bewirken.
Der Multiplizierer multipliziert die zu dequantisierenden Daten mit den ganzen Zahlen, die von der zweiten Speicherschaltung ausgegeben werden. Die zu quantisierenden Daten werden mit den reziproken Daten multipliziert, die durch die erste Speicherschaltung ausgegeben werden, oder mit Daten, die aus diesen reziproken Daten erhalten werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Blockschaltbild, das eine erste Ausführung der Erfindung erläutert.
Fig. 2 ist ein Blockschaltbild, das eine zweite Ausführung der Erfindung erläutert.
Fig. 3 erläutert das Hinzufügen der führenden und der hinteren nullwertigen Bits in der zweiten Ausführung.
Fig. 4 ist ein Blockschaltbild, das eine dritte Ausführung der Erfindung erläutert.
Fig. 5 erläutert die Rechtsverschiebung, die in der dritten Ausführung ausgeführt wird.
Fig. 6 ist ein Blockschaltbild, das eine vierte Ausführung der Erfindung erläutert.
Die Ausführungen der Erfindung werden unter Bezugnahme auf die beigefügte erläuternde Zeichnung beschrieben.
Fig. 1 ist ein Blockschaltbild einer Bildkomprimierungs- und -dekomprimierungsvorrichtung, die eine erste Ausführung der Erfindung verwendet. Die Vorrichtung enthält einen DCT/IDCT-Prozessor 1 für die Ausführung der diskreten Kosinus-Transformation und der diskreten Kosinus- Rücktransformation, einen Huffman-Prozessor 2 für die Ausführung der Codierung und Decodierung mit variabler Wortlänge und eine Quantisierungs- und Dequantisierungsschaltung 3.
Diese Elemente sind über ein Paar Dreizustands-Puffer 21 und 22 verbunden. Der Dreizustands-Puffer 21 ist durch eine Signalleitung L1 an den DCT/IDCT-Prozessor 1 angeschlossen und speist eine Signalleitung LIN in der Quantisierungs- und Dequantisierungsschaltung 3 mit den Daten von dem DCT/IDCT-Prozessor 1. Der Dreizustands-Puffer 22 ist durch eine Signalleitung L2 an den Huffman-Prozessor 2 angeschlossen und speist die gleiche Signalleitung LIN mit den Daten von dem Huffman-Prozessor 2.
Der Dreizustands-Puffer 22 wird durch ein LDIR-Steuersignal, das zwei Zustände besitzt, gesteuert. Der erste Zustand (tief oder "0") bezeichnet die Quantisierung; der zweite Zustand (hoch oder "1") bezeichnet die Dequantisierung. Der Dreizustands-Puffer 22 ist ausgeschaltet, wenn das LDIR sich im ersten ("0") Zustand befindet, während er eingeschaltet ist, wenn das LDIR sich im zweiten ("1") Zustand befindet.
Das Steuersignal LDIR ist ebenfalls durch eine Invertiereinrichtung 23 an den Dreizustands-Puffer 21 angeschlossen. Der Dreizustands-Puffer 21 ist eingeschaltet, wenn sich das LDIR im "0"-Zustand befindet, während er ausgeschaltet ist, wenn sich das LDIR im "1"-Zustand befindet.
Die Quantisierungs- und Dequantisierungsschaltung 3 enthält einen Festwertspeicher (ROM) 31, einen Schreib- Lese-Speicher wie z. B. einen Direktzugriffsspeicher (RAM) 32, eine Wähleinrichtung 33 und einen Multiplizierer 34.
Der ROM 31 besitzt ganzzahlige Adressen von eins bis N, wobei N eine geeignete ganze Zahl größer als eins ist. Die Erfindung ist nicht auf irgendeinen Wert von N beschränkt, aber in der vorliegenden Ausführung wird N gleich zweihundertfünfundfünfzig sein. Bei jeder Adresse n von eins bis N speichert der ROM 31 Daten, die den Kehrwert 1/n von n darstellen.
In dieser ersten Ausführung werden die reziproken Daten in einer Neunzehn-Bit-Festkommaform gespeichert. Die Tabelle 1 zeigt einige der Datenwerte, die die ganzzahlige Adresse im Dezimalsystem, die gespeicherten reziproken Daten im Dualsystem und die gleichen reziproken Daten im Hexadezimalsystem ausgedrückt angeben. Das feste Radixkomma tritt nach der ersten Binärziffer auf. Tabelle 1 Reziproke Daten in 19-Bit-Festkommaform
Der RAM 32 speichert eine Quantisierungstabelle, die zum Beispiel vierundsechzig ganzzahlige Werte zwischen eins und zweihundertfünfundfünfzig enthält. Die gespeicherten ganzzahligen Werte müssen nicht alle verschieden sein. Die ganzzahligen Daten sind die Ausgabe von dem RAM 32 auf eine Signalleitung L32 und werden die Adresseneingabe des ROM 31.
Obwohl übrigens die Quantisierungsschrittweiten im allgemeinen keine ganzen Zahlen sein müssen, können sie durch die Verwendung von Festkomma-Ausdrücken und das Ignorieren des Radixkommas als ganze Zahlen behandelt werden. Diese Technik ist in der Computertechnik gut bekannt.
Die Ausgangsdatenleitung L31 des ROM 31 und die Ausgangsdatenleitung L32 des RAM 32 sind beide mit der Wähleinrichtung 33 verbunden, welche durch das LDIR-Steuersignal gesteuert wird. Wenn sich das LDIR im ersten ("0") Zustand befindet, wählt die Wähleinrichtung 33 die reziproken Daten von dem ROM 31, die auf der Signalleitung L31 empfangen werden. Wenn sich das LDIR im zweiten ("1") Zustand befindet, wählt die Wähleinrichtung 33 die ganzzahligen Daten von dem RAM 32, die auf der Signalleitung L32 empfangen werden. Die Wähleinrichtung 33 gibt die gewählten Daten auf der Signalleitung L33 zu dem Multiplizierer 34 aus.
Der Multiplizierer 34 multipliziert die auf der Signalleitung L33 empfangenen Daten mit den auf der Signalleitung LIN empfangenen Daten und gibt das resultierende Produkt auf der Signalleitung LOUT sowohl zu dem DCT/IDCT-Prozessor 1 als auch zu dem Huffman-Prozessor 2 aus.
Die Signalleitungen L1, L2, LIN, LOUT, L31, L32 und L33 sind Mehrbit-Signalleitungen, jede enthält mehrere parallele Ein-Bit-Signalleitungen.
Als nächstes werden die Quantisierungs- und Dequantisierungsoperationen beschrieben werden.
Vor jeder dieser Operationen wird eine Quantisierungstabelle aus ganzen Zahlen von einer externen Quelle über in der Zeichnung nicht sichtbare Signalleitungen in den RAM 32 geladen. Der Grund für die Verwendung eines Schreib- Lese-Speichers wie z. B. des RAM 32 besteht darin, daß verschiedene Quantisierungstabellen geladen werden können, wie es durch verschiedene Bildkomprimierungs-Standards und -Algorithmen gefordert wird.
Für die Quantisierung befindet sich das LDIR-Steuersignal in seinem ersten ("0") Zustand, der Dreizustands-Puffer 21 ist eingeschaltet und der Dreizustands-Puffer 22 ist ausgeschaltet. Der DCT/IDCT-Prozessor 1 empfängt einen zu komprimierenden Acht-mal-acht-Block von Bildelement- Daten, führt eine diskrete Kosinus-Transformation aus und gibt die resultierenden vierundsechzig transformierten Datenwerte über die Signalleitungen L1 und LIN zu der Quantisierungs- und Dequantisierungsschaltung 3 seriell aus.
Synchron mit der Ankunft der Daten auf der Leitung LIN wird der RAM 32 durch einen in der Zeichnung nicht gezeigten Adressenzähler so gesteuert, daß er in einer vorgegebenen Reihenfolge die in der Quantisierungstabelle gespeicherten ganzen Zahlen ausgibt. Jede durch den RAM 32 ausgegebene ganze Zahl wird durch die Signalleitung L32 zu dem ROM 31 transportiert und veranlaßt den ROM 31, die entsprechenden reziproken Daten auf die Signalleitung L31 auszugeben. Weil sich das LDIR im ersten ("0") Zustand befindet, wählt die Wähleinrichtung 33 die reziproken Daten auf der Signalleitung L31 für die Ausgabe zu dem Multiplizierer 34.
Der Multiplizierer 34 multipliziert die auf der Signalleitung LIN eingehenden Daten mit den reziproken Daten auf der Signalleitung L33. Weil die Multiplikation mit den reziproken Daten 1/n zu einer Division durch die ganze Zahl n äquivalent ist, werden die Daten auf der Signalleitung LIN in Wirklichkeit durch die Werte in der Quantisierungstabelle in dem RAM 32 dividiert und dadurch quantisiert. Der Multiplizierer 34 gibt folglich die Daten quantisiert auf der Signalleitung LOUT zu dem Huffman-Prozessor 2 aus, welcher die quantisierten Daten durch die Codierung mit variabler Wortlänge komprimiert.
Der Multiplizierer 34 gibt die quantisierten Daten ebenfalls zu dem DCT/IDCT-Prozessor 1 aus, wenn das LDIR sich jedoch in dem "0"-Zustand befindet, wird diese Eingabe in den DCT/IDCT-Prozessor 1 ignoriert.
Für die Dequantisierung befindet sich das LDIR-Steuersignal in seinem zweiten ("1") Zustand, der Dreizustands- Puffer 21 ist ausgeschaltet und der Dreizustands-Puffer 22 ist eingeschaltet. Der Huffman-Prozessor 2 empfängt die komprimierten Bilddaten von einer externen Quelle, führt die Decodierung mit variabler Wortlänge aus und gibt die decodierten Daten über die Signalleitungen L2 und LIN zu der Quantisierungs- und Dequantisierungsschaltung 3 in Reihe aus.
Wie oben synchron mit der Ankunft der Daten auf der Signalleitung LIN gibt der RAM 32 die ganzen Zahlen n aus seiner Quantisierungstabelle auf die Signalleitung L32 aus, während der ROM 31 ihre Kehrwerte 1/n auf die Signalleitung L31 ausgibt. Weil sich das LDIR in dem "1"- Zustand befindet, wählt die Wähleinrichtung 33 diesmal die ganzen Zahlen n auf der Signalleitung L32, wobei der Multiplizierer 34 die Daten auf der Signalleitung LIN mit diesen ganzen Zahlen multipliziert und dadurch die Daten dequantisiert.
Die dequantisierten Daten werden auf der Signalleitung LOUT zu dem DCT/IDCT-Prozessor 1 ausgegeben, welcher eine diskrete Kosinus-Rücktransformation ausführt, um die dekomprimierten Bildelement-Daten zu erzeugen. Die dequantisierten Daten werden ebenfalls zu dem Huffman- Prozessor 2 ausgegeben, aber diese Eingabe in den Huffman-Prozessor 2 wird ignoriert, wenn sich das LDIR in dem "1"-Zustand befindet.
Auf diese Weise kann die erfundene Schaltung unter Verwendung nur eines Multiplizierers 34 Daten sowohl quantisieren als auch dequantisieren, ohne einen Dividierer zu erfordern. Der Dividierer des Standes der Technik wird durch den kleineren und weniger komplizierten ROM 31 ersetzt, dadurch wird die Gesamtgröße der Quantisierungs- und Dequantisierungsschaltung vermindert.
Als nächstes wird eine zweite Ausführung beschrieben, in der die Schaltungsgröße durch Speicherung der reziproken Daten in komprimierter Form weiter vermindert ist. Diese zweite Ausführung ist unter Verwendung der gleichen Bezugszeichen wie in Fig. 1 für identische konstituierende Elemente, deren Beschreibungen weggelassen werden, in Fig. 2 gezeigt. Die sich unterscheidenden Elemente sind der ROM 41, der den ROM 31 nach Fig. 1 ersetzt, eine neue Null-Fülleinrichtung 42 und ihre Verbindungs-Signalleitungen L41 und L42.
Die reziproken Daten, die in der Neunzehn-Bit-Festkommaform in dem ROM 31 in Fig. 1 gespeichert waren, werden zu elf Bits in dem ROM 41 in Fig. 2 komprimiert. Die Komprimierung wird bewirkt durch Entfernung aller führenden nullwertigen Bits und wenigstens der notwendigen hinteren Bits, um insgesamt acht Bits zu entfernen. Die Tabelle 2 zeigt einige der komprimierten Daten in binärer und hexadezimaler Form und gibt die Anzahl der entfernten führenden nullwertigen Bits an. Wenn hintere Bits entfernt sind, ist der resultierende Wert in einigen Fällen aufgerundet. Tabelle 2 Komprimierte reziproke Elf-Bit-Daten
In Tabelle 1 befanden sich m führende nullwertige Bits in den reziproken Daten bei den Adressen von 2m &supmin; ¹ + 1 bis 2m, und das ist die Anzahl der führenden nullwertigen Bits, die in der Tabelle 2 entfernt sind. Keine führenden nullwertigen Bits sind bei der Adresse eins entfernt, ein führendes nullwertiges Bit ist bei der Adresse zwei entfernt, zwei führende nullwertige Bits sind bei den Adressen drei und vier entfernt, drei führende nullwertige Bits sind bei den Adressen fünf bis acht entfernt, und so weiter.
Die Null-Fülleinrichtung 42 hat die Funktion des Wiederherstellens dieser führenden nullwertigen Bits. Die Einzelheiten werden unten angegeben.
Als nächstes wird die Quantisierungsoperation dieser zweiten Ausführung beschrieben werden.
Wie in der ersten Ausführung befindet sich das Steuersignal LDIR in dem "0"-Zustand. Die Quantisierungs- und Dequantisierungsschaltung 3 empfängt die transformierten Daten auf der Signalleitung LIN, während der RAM 32 die entsprechenden ganzzahligen Daten aus seiner Quantisierungstabelle auf die Signalleitung L32 ausgibt. Der ROM 41 gibt die entsprechenden komprimierten reziproken Daten auf die Signalleitung L41 aus.
Die Null-Fülleinrichtung 42 empfängt sowohl die komprimierten reziproken Daten auf der Signalleitung L41 als auch die ganzzahligen auf der Signalleitung L32. Durch das Decodieren der ganzzahligen Daten auf der Signalleitung L32 kann die Null-Fülleinrichtung 42 bestimmen, wie viele führende nullwertige Bits von den reziproken Daten auf der Signalleitung L41 entfernt worden sind. Die Null- Fülleinrichtung 42 fügt diese Anzahl führender nullwertiger Bits auf der linken Seite von den komprimierten reziproken Daten hinzu, fügt nicht weniger zusätzliche nullwertige Bits auf der rechten Seite hinzu, als notwendig sind, um die Datenlänge von neunzehn Bits wiederherzustellen, und gibt die resultierenden unkomprimierten reziproken Daten auf der Signalleitung L42 aus.
Weil sich das LDIR im "0"-Zustand befindet, wählt die Wähleinrichtung 33 die reziproken Daten auf der Signalleitung L42 für die Ausgabe auf die Signalleitung L33. Die nachfolgenden Operationen sind wie in der ersten Ausführung, der Multiplizierer 34 multipliziert die Daten auf der Signalleitung LIN mit den reziproken Daten auf der Signalleitung L33 und gibt die quantisierten Daten für die Codierung durch den Huffman-Prozessor 2 aus.
Die Dequantisierung ist die gleiche wie in der ersten Ausführung, da die Wähleinrichtung 33 die Signalleitung L32 wählt und die reziproken Daten aus dem ROM 41 nicht verwendet.
Eine Beschreibung der Decodierungslogik in der Null- Fülleinrichtung 42 wird weggelassen, um zu vermeiden, die Erfindung mit unnötigen Einzelheiten undeutlich zu machen, aber die durch die Null-Fülleinrichtung 42 ausgeführte Operation ist in Fig. 3 erläutert. Die Adressen in dem ROM 41 sind auf der linken Seite in Fig. 3 aufgelistet. Auf der rechten Seite jeder Adresse ist der entsprechende Neunzehn-Bit-Ausgang der Null-Fülleinrichtung 42 gezeigt. Innerhalb dieses Neunzehn-Bit-Ausgangs ist der Elf-Bit-Ausgang des ROM 41, begrenzt durch die senkrechten Linien 43, gezeigt. Die führenden und hinteren nullwertigen Bits, die durch die Null-Fülleinrichtung 42 hinzugefügt werden, können auf der linken und der rechten Seite dieser senkrechten Linien 43 gesehen werden. Keine führenden nullwertigen Bits sind für die Adresse eins hinzugefügt, und keine hinteren nullwertigen Bits sind für Adressen, die einhundertachtundzwanzig überschreiten, hinzugefügt.
Die Komprimierung der reziproken Daten bringt einigen Verlust an Genauigkeit in den hinteren Bitpositionen mit sich, spart aber annähernd zwei Kilobits Speicherplatz. (Genauer werden 255 · 8 = 2040 Bits gespart.) Die Verminderung der Größe des ROM 41 überschreitet den zusätzlichen Platz, der durch die Null-Fülleinrichtung 42 beansprucht wird, so daß die Gesamtgröße der Quantisierungs- und Dequantisierungsschaltung vermindert wird.
Fig. 4 zeigt unter Verwendung der gleichen Bezugszeichen wie in Fig. 2 um identische konstituierende Elemente zu bezeichnen, deren Beschreibungen weggelassen werden, eine dritte Ausführung der Erfindung. Die Null-Fülleinrichtung 42 nach Fig. 2 ist beseitigt, der Ausgang des ROM 41 wird direkt zu der Wähleinrichtung 33 geliefert. Die neuen Elemente sind ein Schieber 51 und eine zweite Wähleinrichtung 52.
Der Schieber 51 empfängt die Ausgänge des RAM 32 und des Multiplizierers 34 und verschiebt den Ausgang des Multiplizierers 34 um eine aus dem Ausgang des RAM 32 bestimmte Anzahl von Bits nach rechts. Die Wähleinrichtung 52 empfängt die Ausgänge des Multiplizierers 34 und des Schiebers 51 und das Steuersignal LDIR, wobei sie analog zu der ersten Wähleinrichtung 33 arbeitet. Die reziproken Daten in dem ROM 41 werden wie in Tabelle 2 zu elf Bits komprimiert.
Die Quantisierungsoperation dieser Ausführung wird als nächstes beschrieben werden. Das Steuersignal LDIR befindet sich in dem ersten ("0") Zustand, deshalb wählt die Wähleinrichtung 33 den Ausgang des ROM 41 auf der Signalleitung L41, während die Wähleinrichtung 52 den Ausgang des Schiebers 51 auf der Signalleitung L51 wählt. Der Multiplizierer 34 multipliziert die transformierten Daten auf der Signalleitung LIN mit den von dem ROM 41 ausgegebenen komprimierten reziproken Daten, welche er auf der Signalleitung L33 von der Wähleinrichtung 33 empfängt.
Fig. 5 erläutert die als Antwort auf den ganzzahligen Ausgang des RAM 32 durch den Schieber 51 auf den Ausgang des Multiplizierers 34 angewandte Rechtsverschiebung. Dieser ganzzahlige Ausgang ist in Fig. 5 als "Adresse" bezeichnet, weil er ebenfalls die Adresseneingabe in den ROM 41 ist. Die Rechtsverschiebung liegt bei null Bits (keine Verschiebung), wenn die Adresse eins ist, bei einem Bit, wenn die Adresse zwei ist, bei zwei Bits, wenn die Adresse drei oder vier ist, bei drei Bits, wenn die Adresse fünf bis acht ist, und so weiter. Der verschobene Ausgang des Schiebers 51 wird durch die Wähleinrichtung 52 zu der Signalleitung LOUT und von da zu dem Huffman- Prozessor 2 für das Codieren geliefert.
Die punktierten Linien 53 in Fig. 5 geben die Bits an, die hinausgeschoben und verloren werden. Die Länge der Eingangs- und Ausgangsdaten des Schiebers 51 ist die gleiche wie die Länge der Ausgangsdaten des Multiplizierers 34. (Fig. 5 ist nicht notwendigerweise maßstabgetreu.)
Die Anzahl der führenden nullwertigen Bits, die durch den Schieber 51 in Fig. 5 hinzugefügt werden, ist die gleiche wie die Anzahl führender nullwertiger Bits, die durch die Null-Fülleinrichtung 42 in Fig. 3 hinzugefügt werden. Es macht keinen Unterschied, ob diese führenden nullwertigen Bits vor oder nach der Multiplikation hinzugefügt werden. Der Ausgang auf der Signalleitung LOUT ist in beiden Fällen der gleiche, deshalb erzeugen die zweiten und die dritten Ausführungen identische quantisierte Daten.
Die Dequantisierungsoperationen in der dritten Ausführung sind die gleichen wie die in den ersten und zweiten Ausführungen, die Wähleinrichtung 33 wählt die ganzzahligen Daten auf der Signalleitung L32 und die Wähleinrichtung 52 wählt den Ausgang des Multiplizierers 34.
Fig. 6 zeigt unter Verwendung der gleichen Bezugszeichen wie in Fig. 4 um identische konstituierende Elemente zu bezeichnen, deren Beschreibungen weggelassen werden, eine dritte Ausführung der Erfindung. Der ROM 61, der den ROM 41 nach Fig. 4 ersetzt, speichert die reziproken Daten in komprimierter Zehn-Bit-Form, indem ein einzelnes führendes einswertiges Bit von jedem der Datenwerte in Tabelle 2 weggelassen wird. Die Tabelle 3 gibt die im ROM 61 gespeicherten Daten in binärer und hexadezimaler Form an und zeigt die entfernten führenden Bits in binärer Form. Ein Logisch-Eins-Knoten 62 stellt ein konstantes "eins" (hoch) Logikpegel-Potential bereit, um den Platz dieser führenden einswertigen Bits einzunehmen. Tabelle 3 komprimierte reziproke Zehn-Bit-Daten
Der ROM 61 gibt dann zehn Bits der komprimierten reziproken Daten, wie sie in Tabelle 3 gezeigt sind, auf die Signalleitung L61 aus. Der Logisch-Eins-Knoten 62 fügt ein führendes einswertiges Bit auf der Signalleitung L62 hinzu. Bei der Quantisierung (wenn LDIR = "0" ist), wählt die Wähleinrichtung 33 diese elf Bits auf den Signalleitungen L61 und L62 und liefert sie auf der Signalleitung L33 zu dem Multiplizierer 34.
Die weiteren Quantisierungsoperationen sind die gleichen wie in der dritten Ausführung. Die Dequantisierungsoperationen sind die gleichen wie in den ersten, zweiten und dritten Ausführungen, die Wähleinrichtungen 33 und 52 wählen die ganzzahligen Daten auf der Signalleitung L32 bzw. den Multipliziererausgang auf der Signalleitung L34.
Durch die Beseitigung von zweihundertfünfundfünfzig Bits von dem ROM 61 vermindert die vierte Ausführung die Größe der Quantisierungs- und Dequantisierungsschaltung weiter.
Die Erfindung ist nicht auf die vorangegangenen Ausführungen einschränkt, sondern erlaubt Änderungen. Zum Beispiel kann der ROM 41 in der zweiten Ausführung modifiziert werden, um die Daten in der gleichen komprimierten Zehn-Bit-Form wie der ROM 61 in der vierten Ausführung zu speichern. Die Null-Fülleinrichtung 42 muß dann mit einem Logisch-Eins-Knoten versehen werden, um wie in der vierten Ausführung das führende einswertige Bit hinzuzufügen, bevor die führenden nullwertigen Bits hinzugefügt werden.
Der Schreib/Lese-Speicher, der die Quantisierungstabelle speichert, muß kein Direktzugriffsspeicher sein. Es kann ein sequentieller Speicher verwendet werden. Sogenannte Flash-Speicher können verwendet werden.
Fachleute werden erkennen, daß vielfältige andere Änderungen vorgenommen werden können, ohne von dem unten beanspruchten Umfang abzuweichen.

Claims

1. Quantisierungs- und Dequantisierungsschaltung zum Quantisieren erster Daten und zum Dequantisieren zweiter Daten, mit:

einer ersten Speicherschaltung (31, 41, 61), die durch ganzzahlige Adressen adressierbar ist, zum Speichern reziproker Daten zur Quantisierung der ersten Daten an jeder Adresse und zum Auszugeben der reziproken Daten als Antwort auf eine Adresseneingabe;

einer zweiten Speicherschaltung (32) zum Speichern einer Quantisierungstabelle aus ganzen Zahlen und zum Ausgeben der ganzen Zahlen als die Adresseneingabe in die erste Speicherschaltung; und

einem Multiplizierer (34), der so angeschlossen ist, daß er die zweiten Daten mit den von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen multipliziert, die ersten Daten mit den Kehrwerten der ganzen Zahlen multipliziert, die aus den von der ersten Speicherschaltung (31, 41, 61) ausgegebenen reziproken Daten erhalten werden, und die resultierenden Produkte ausgibt.

2. Schaltung nach Anspruch 1, bei der die reziproken Daten durch einen Kehrwert der ganzzahligen Adresse dargestellt werden.

3. Schaltung nach Anspruch 1, bei der die erste Speicherschaltung (31, 41, 61) eine Festwertspeicherschaltung ist und die zweite Speicherschaltung (32) eine Schreib-Lese-Speicherschaltung ist.

4. Schaltung nach Anspruch 1, bei der die erste Speicherschaltung (31) die reziproken Daten in Festkommaform speichert.

5. Schaltung nach Anspruch 1, bei der die erste Speicherschaltung (41) die reziproken Daten in einer komprimierten Form, aus der führende nullwertige Bits entfernt sind, speichert, ferner enthaltend:

eine Null-Fülleinrichtung (42), die so angeschlossen ist, daß sie führende nullwertige Bits zum Ausgang der ersten Speicherschaltung (41) in einer Menge hinzufügt, die durch den Ausgang der zweiten Speicherschaltung (32) bestimmt ist, bevor der Ausgang der zweiten Speicherschaltung (41) an den Multiplizierer (34) geliefert wird.

6. Schaltung nach Anspruch 1, bei der die erste Speicherschaltung (41) die reziproken Daten in einer komprimierten Form, aus der führende nullwertige Bits entfernt sind und ein einzelnes führendes einswertiges Bit entfernt ist, speichert, ferner enthaltend:

eine Null-Fülleinrichtung (42), die so angeschlossen ist, daß sie zum Ausgang der ersten Speicherschaltung (41) ein einzelnes führendes einswertiges Bit hinzufügt und dann außerdem führende nullwertige Bits in einer Menge hinzufügt, die durch den Ausgang der zweiten Speicherschaltung (32) bestimmt ist, bevor der Ausgang der ersten Speicherschaltung (41) zum Multiplizierer (34) geliefert wird.

7. Schaltung nach Anspruch 1, ferner mit einer ersten Wähleinrichtung (33), die durch ein Steuersignal gesteuert wird, das einen ersten Zustand, der eine Quantisierung angibt, und einen zweiten Zustand, der eine Dequantisierung angibt, besitzt, wobei die erste Wähleinrichtung (33) so angeschlossen ist, daß sie den Ausgang der ersten Speicherschaltung zum Multiplizierer (34) liefert, wenn das Steuersignal im ersten Zustand ist, und den Ausgang der zweiten Speicherschaltung (32) zum Multiplizierer (34) liefert, wenn das Steuersignal im zweiten Zustand ist.

8. Schaltung nach Anspruch 7, bei der die erste Speicherschaltung (41, 61) reziproke Daten in einer komprimierten Form, aus der führende Nullen entfernt sind, speichert, ferner enthaltend:

einen Schieber (51), der so angeschlossen ist, daß er den Ausgang des Multiplizierers (34) um eine Anzahl Bits, die durch den Ausgang der zweiten Speicherschaltung (32) bestimmt ist, nach rechts verschiebt und die verschobenen Daten ausgibt; und

eine zweite Wähleinrichtung (62), die durch das Steuersignal gesteuert wird und so angeschlossen ist, daß sie die vom Schieber (51) ausgegebenen verschobenen Daten wählt, wenn das Steuersignal im ersten Zustand ist, und den Ausgang des Multiplizierers (34) wählt, wenn das Steuersignal im zweiten Zustand ist.

9. Schaltung nach Anspruch 8, bei der die erste Speicherschaltung (61) reziproke Daten in einer komprimierten Form, aus der führende nullwertige Bits entfernt sind und ein führendes einswertiges Bit entfernt ist, speichert, ferner enthaltend:

einen Logisch-Eins-Knoten (62), der so angeschlossen ist, daß er zum Ausgang der ersten Speicherschaltung (61) ein führendes einswertiges Bit hinzufügt, bevor der Ausgang der ersten Speicherschaltung (61) zum Multiplizierer (34) geliefert wird.

10. Verfahren zum Quantisieren erster Daten und zum Dequantisieren zweiter Daten, mit den folgenden Schritten:

Speichern reziproker Daten zum Quantisieren der ersten Daten in einer durch ganzzahlige Adressen adressierbaren ersten Speicherschaltung (31, 41, 61);

Speichern einer Quantisierungstabelle aus ganzen Zahlen in einer zweiten Speicherschaltung (32);

Liefern der in der zweiten Speicherschaltung (32) gespeicherten ganzen Zahlen zur ersten Speicherschaltung (31, 41, 61) als Adressensignale, um dadurch die Ausgabe entsprechender reziproker Daten zu bewirken;

Multiplizieren der ersten Daten mit Kehrwerten der ganzen Zahlen, die aus den reziproken Daten erhalten werden, um dadurch quantisierte Daten zu erzeugen; und

Multiplizieren der zweiten Daten mit den von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen, um dadurch dequantisierte Daten zu erzeugen.

11. Verfahren nach Anspruch 10, bei dem die reziproken Daten durch einen Kehrwert der ganzzahligen Adresse dargestellt werden.

12. Verfahren nach Anspruch 10, bei dem die erste Speicherschaltung (31, 41, 61), eine Festwertspeicherschaltung ist und die zweite Speicherschaltung (32) eine Schreib-Lese-Speicherschaltung ist.

13. Verfahren nach Anspruch 10, ferner mit den folgenden Schritten:

Erzeugen eines Steuersignals mit einem ersten Zustand, der eine Quantisierung angibt, und einem zweiten Zustand, der eine Dequantisierung angibt; und

Wählen des Ausgangs der ersten Speicherschaltung (31, 41, 61) oder des Ausgangs der zweiten Speicherschaltung (32) als Antwort auf das Steuersignal.

14. Verfahren nach Anspruch 10, bei dem die erste Speicherschaltung (31) die reziproken Daten in Festkommaform speichert.

15. Verfahren nach Anspruch 10, bei dem die erste Speicherschaltung (41) reziproke Daten in einer komprimierten Form, aus der führende nullwertige Bits entfernt sind, speichert.

16. Verfahren nach Anspruch 15, ferner mit dem folgenden Schritt: Hinzufügen führender nullwertiger Bits zum Ausgang der ersten Speicherschaltung (41) in Mengen, die durch die von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen bestimmt sind.

17. Verfahren nach Anspruch 15, ferner mit dem folgenden Schritt: Schieben nach rechts der quantisierten Daten um Beträge, die durch die von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen bestimmt sind.

18. Verfahren nach Anspruch 10, bei dem die erste Speicherschaltung (41, 61) reziproke Daten in einer komprimierten Form, aus der führende nullwertige Bits entfernt sind und ein einzelnes führendes einswertiges Bit entfernt ist, speichert, ferner mit dem folgenden Schritt:

Hinzufügen eines einzelnen führenden einswertigen Bits zum Ausgang der ersten Speicherschaltung (41).

19. Verfahren nach Anspruch 18, ferner mit dem folgenden weiteren Schritt: Hinzufügen führender nullwertiger Bits zum Ausgang der ersten Speicherschaltung (41) in einer Menge, die durch die von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen bestimmt ist.

20. Verfahren nach Anspruch 18, ferner mit dem folgenden Schritt: Verschieben nach rechts der quantisierten Zahlen um eine Anzahl Bits, die durch die von der zweiten Speicherschaltung (32) ausgegebenen ganzen Zahlen bestimmt ist.