DE69404726T2

DE69404726T2 - Schnittstellenschaltung

Info

Publication number: DE69404726T2
Application number: DE69404726T
Authority: DE
Inventors: Masanori Kinugasa; Hiroshi Shigehara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-12
Filing date: 1994-04-12
Publication date: 1998-03-19
Anticipated expiration: 2014-04-13
Also published as: JPH06303126A; DE69404726D1; US5442307A; KR0136233B1; JP2888722B2; EP0620650B1; KR940025179A; EP0620650A3; EP0620650A2

Description

Diese Erfindung bezieht sich auf eine Schnittstellenschaltung in einer integrierten Halbleiterschaltung (IC), und insbesondere auf eine Schnittstellenschaltung, die als eine Schnittstelle zwischen einem Schaltkreis eines mit hoher Versorgungsspannung arbeitenden Systems, und einem Schaltkreis eines mit niedriger Versorgungsspannung arbeitenden Systems dient, wobei diese Systeme eine Busleitung gemeinsam benutzen.
Aus dem Dokument GB-A 2 258 101 ist eine als CMOS-Schaltung ausgebildete Ausgangs- bzw. Ausgabeschaltung bekannt, die als eine Schnittstelle zwischen einem Schaltkreis eines mit hoher Versorgungsspannung arbeitenden Systems und einem Schaltkreis eines mit niedriger Versorgungsspannung arbeitenden Systems dient. Ein MOS-Transistor mit Kanal n ist zusätzlich in Reihe in eine im Gegentaktbetrieb arbeitende Ausgangsstufe eingefügt und zwischen einem das Potential hochziehenden MOS-Transistor mit Kanal p und dem Ausgangsanschluß der als CMOS-Schaltung ausgebildeten Ausgangsschaltung angeordnet. Das Gate dieses MOS-Transistors mit Kanal n ist mit einer positiven Versorgungsspannung verbunden, wohingegen das rückseitige Gate dieses MOS-Transistors durch zwei Schalttransistoren gesteuert wird, die das rückseitige Gate entweder mit Masse oder mit dem Ausgangsanschluß verbinden, und zwar in Abhängigkeit von dem logischen Zustand des Eingangssignals und von Aktivierungssignalen.
Herkönmilicherweise werden Halbleiterschaltelemente, die zum Beispiel gemäß der auf 0,8 Mikrometer beruhenden Auslegungsregel ausgebildet sind, mit einer Versorgungsspannung von 5 V betrieben. Im Unterschied hierzu ist es beabsichtigt, daß Halbleiterschaltelemente, die gemäß einer feinen Mustertechnologie auf der Grundlage der auf 0,5 Mikrometer basierenden Auslegungsregel als Beispiel ausgebildet sind, mit einer Versorgungsspannung von 3,3 V oder 3,0 V betrieben werden, da der Gateoxidfilm dieser Halbleiterschaltelemente dünn ausgebildet ist und die Stehspannung bzw. Durchbruchsspannung dieser Halbleiterschaltelemente verringert ist (im üblichen wird davon ausgegangen, daß diese Spannung bei 3,6 V liegt).
In einem Fall, bei dem ein IC, der zwangsweise mit einer niedrigen Versorgungsspannung betrieben werden muß, da seine Durchbruchs- bzw. Stehspannung aufgrund der Miniatunsierung der Elemente verringert ist, gemeinsam mit einem IC des bei 5 V betreibbaren Systems benutzt wird, wird der IC des für niedrige Versorgungsspannung ausgelegten Systems in manchen Fällen als eine Schnittstellenschaltung für bzw. zu einem Signalsystem verwendet, das eine Signalamplitude (von zum Beispiel 5 V) aufweist, die höher ist als die Stehspannung bzw. Haltespannung oder Spannungsfestigkeit dieses ICs ist.
In Fig. 1 ist schematisch der Aufbau einer Schaltung gezeigt, bei der ein IC eines für niedrige Versorgungsspannung (von zum Beispiel 3,3 V) ausgelegten Systems und ein IC eines für hohe Versorgungsspannung (von zum Beispiel 5 v) ausgelegten Systems gemeinsam eine Busleitung benutzen. Ein IC 91 des mit 3,3 V arbeitenden Systems und ICs 92-1 und 92-2 des mit 5 V arbeitenden Systems sind miteinander über eine Busleitung 93 verbunden. In dem IC 91 ist eine Ausgabeschaltung bzw. Ausgangsschaltung 91a vorgesehen, die mit einer Versorgungsspannung von 3,3 V betrieben wird. In dem IC 92-list eine Ausgangs- bzw. Ausgabeschaltung 92a vorgesehen, die mit einer Versorgungsspannung von 5 V betrieben wird. Die Ausgangsschaltungen 91a und 92a werden jeweils mit Ausgabeaktivierungssignalen und OE gespeist und es werden die Ausgangszustände dieser Ausgangsschaltungen gesteuert. Weiterliln ist in dem IC 92-2 eine Eingabe- bzw. Eingangsschaltung 92b vorgesehen, die mit einer Versorgungsspannung von 5 V betrieben wird.
Bei dem vorstehend beschriebenen Aufbau wird eine Spannung von 5 V von der Ausgangsschaltung 92a an den Ausgangsknoten der Ausgangsschaltung 91a, die als eine Schnittstel lenschaltung in dem IC 91 des mit 3,3 V arbeitenden Systems eingesetzt wird, über die Busleitung 93 abgegeben. Daher ist es erforderlich, daß die Ausgangsschaltung 91a eine Stehspannung bzw. Durchbruchspannung oder Haltespannung von 5 V oder mehr als 5 V aufweist.
Fig. 2 zeigt ein Beispiel des Aufbaus einer Ausgangsstufe in der Ausgangsschaltung 91a des ICs 91 des mit 3,3 V arbeitenden Systems in der in Fig. 1 dargestellten Schaltung. Die Schaltung ist durch einen MOS-Transistor mit Kanal p (im folgenden auch als PMOS- Transistor bezeichnet) P1, einen MOS-Transistor mit Kanal n (im folgenden auch als ein NMOS-Transistor bezeichnet) N1 und einen NMOS-Transistor N2 des Verarmungstyps gebildet. Die Strompfade des PMOS-Transistors P1 und des NMOS-Transistors N1 sind in Reihe zwischen eine Versorgungsspannung Vcc (=3,3 V) und einen Masseanschluß Vss geschaltet. Die Gatepotentiale der MOS-Transistoren P1 und N1 werden durch ein Ausgangssignal, das von der internen Schaltung abgegeben wird, selektiv gesteuert, wobei der Ausgangsknoten Na selektiv auf den Pegel "H" (hoher Pegel), auf den Pegel "L" (niedriger Pegel) und in den Zustand mit hoher Impedanz selektiv eingestellt wird, so daß die MOS-Transistoren P1 und N1 als ein drei Zustände besitzender Puffer (Tri-State- Puffer) fungieren. Der MOS-Transistor N2, dessen Source-Drain-Strecke zwischen den Ausgangsknoten Na und einen Ausgangsanschluß Nb des ICs 91 geschaltet ist, bewirkt eine Trennung des Ausgangsknotens Na des drei Zustände annehmen könnenden Puffers von dem IC 92-1 des mit 5 V arbeitenden Systems, wobei das Gate des NMOS-Transistors N2 mit der Spannungsversorgung Vcc verbunden ist und das rückseitige Gate dieses Transistors auf das Massepotential Vss festgelegt ist.
Der NMOS-Transistor N2 gibt eine Spannung, die nahe bei der Versorgungsspannung Vcc liegt, an den Ausgangsanschluß Nb dann ab, wenn das Potential des Ausgangsknoten Na des drei Zustände aufweisenden Puffers auf den hohen Pegel H festgelegt ist. Falls die Schwellenspannung des NMOS-Transistors N2 stets bei dem Pegel 0 V gehalten wird, wird daher eine Spannung von 3,3 V an dem Ausgangsknoten Nb des ICs 91 abgegeben. Der NMOS-Transistor N2 muß so ausgelegt sein, daß dann, wenn eine Spannung von 5 V an einen Anschluß (Ausgangsanschluß Nb des ICs 91) des Strompfads des NMOS-Transistors N2 über die Busleitung 93 dann angelegt wird, wenn der Ausgangsknoten Na des drei Zustände aufweisenden Puffers in den Zustand mit hoher Impedanz versetzt ist, eine Spannung, die nicht höher ist als die Durchbruchsspannung bzw. Haltespannung eines Elements des mit 3,3 V arbeitenden Systems, nicht an dem anderen Ende (Ausgangsknoten Na des drei Zustände aufweisende Puffers) des Strompfads auftritt. Der Grund hierfür liegt darin, daß dann, wenn eine Spannung, die höher ist als die Durchbruchsspannung des Elements des mit 3,3 V arbeitenden Systems, an dem Ausgangsknoten Na auftritt, eine übermaßig hohe Spannung zwischen dem Gate und dem Drainanschluß des NMOS-Transistors N1 angelegt wird, weil die Spannung von 3,3 V an das Gate des PMOS-Transistors P1 angelegt ist und eine Spannung von 0 V an das Gate des NMOS-Transistors N1 angelegt ist. Als Ergebnis dieses Umstands könnte die Zuverlässigkeit des NMOS-Transistors N1 verschlechtert werden und es könnte der Gateisolierfilm zerstört werden. Es ist daher notwendig, das Potential des Knotens Na innerhalb eines zulässigen Spannungsbereichs zu unterdrücken bzw. zu halten.
Es ist somit erforderlich, die Schwellenspannung des NMOS-Transistors des Verarmungstyps unter Berücksichtigung des Einflusses der Vorspannung des rückseitigen Gates so festzulegen, daß die beiden vorstehend angegebenen Beschrähkungen erfüllt sind, das heißt diejenige Beschränkung, daß die Versorgungsspannung Vcc an dem Ausgangsanschluß Nb des ICs 91 abgegeben wird, wenn das Potential des Knotens Na bei dem Pegel "H" liegt, und die Beschränkung, daß das Potential des Knotens Na auf den zulässigen Spannungsbereich begrenzt ist, wenn eine Spannung von 5 V an den Ausgangsanschluß Nb des ICs 91 über die Busleitung angelegt wird, wenn der Knoten Na in den hohe Impedanz aufweisenden Zustand versetzt ist.
Nachfolgend wird die Schwellenspannung Vthn2 des NMOS-Transistors N2 betrachtet.
Es sei zunächst angenommen, daß der Bereich der Versorgungsspannung bei dem mit 3,3 V arbeitenden System bei 3,3 V ± 0,3 V liegt, daß der maximale Wert für die Gate- Spannungsfestigkeit bzw. Gate-Durchbruchsspannung des Elements bei 3,6 V liegt, und daß der Bereich eines Signals des mit 5 V arbeitenden Systems, das an die Busleitung 93 angelegt wird, bei 5,0 V ± 0,5 V liegt. Weiterhin sei angenommen, daß der Bereich der Eingangsspannung eines Schaltungsabschnitts, der ein Signal, das auf der Busleitung 93 auftritt, empfängt, durch den TTL-Pegel definiert ist (VH = 2,0 V, VL = 0,8 V). In diesem Fall sei angenommen, daß VH = 2,7 V in einem Schaltungsabschnitt, der zum Abgeben eines Signals dient, schließlich stabil angenommen werden muß, da ein Gleichstrom, der durch eine auf der Empfängerseite befindlichen Schaltung fließt, größer wird, wenn VH = 2,0 V ist. Dies stellt keine besondere Beschränkung dar. Dies liegt daran, daß die Ausgangsspannung VOH der TTL normalerweise bei 2,7 V liegt.
Es muß folglich eine Spannung von 2,7 V oder mehr stabil als Ausgangsspannung des IC 91 erzielt werden, wenn das Potential des Knotens Na bei dem hohen Pegel "H" liegt. In dem Ausgabebetrieb mit dem Pegel "H" wird die Beschränkung am einschneidendsten, wenn eine Ausgangsspannung von 2,7 V oder mehr in dem Fall eines minimalen Versorgungsspannungspegels (3 V) des mit 3,3 V arbeitenden Systems stabil erzielt wird, und es muß die Schwellenspannung Vthn2 so festgelegt werden, daß sie gleich groß wie oder kleiner als 0,3 V ist, wenn die Wirkung der Vorspannung des rückseitigen Gates in Betracht gezogen wird und wenn das Potential VBS der Substratvorspannung gleich -2,7 V ist.
Es sei nun angenommen, daß die Schwellenspannung Vthn2 um 0,3 V bei einer Änderung des Potentials VBS der Vorspannung des Substrats um -1 V aufgrund der Auswirkung der Vorspannung des rückseitigen Gates geändert wird, wobei hierbei dann, wenn die Schwellenspannung des NMOS-Transistors N2 des Verarmungstyps zum Zeitpunkt von VBS = V (in einem Zustand, bei dem keine Auswirkung der Vorspannung des rückseitigen Gates vorhanden ist) mit Vth (VBS = 0) bezeiclinet wird, die nachfolgend angegebene Gleichung erhalten wird:
Vth (VBS = 0) + 2,7 V x 0,3 V = 0,3 V
Es muß somit die Beziehung gemäß Vth (VBS = 0) = -0,51 V erfüllt sein, und es läßt sich eine Kennlinie erzielen, die durch die durchgezogene Linie La dargestellt ist.
Wenn im Gegensatz hierzu das Potential an dem Knoten Na bei dem niedrigen Pegel "L" liegt, tritt kein Problem hinsichtlich der Schwellenspannung Vthn2 auf.
Wenn auf der anderen Seite eine Spannung von 5 V an den Ausgangsanschluß Nb des ICs 91 über die Busleitung 93 angelegt wird, wenn der Knoten Na in den hohe Impedanz besitzenden Zustand versetzt ist, wird das Potential des Knotens Na durch die angelegte Spannung hochgezogen und steigt an. Wenn die Durchbruchsspannung bzw. Spannungsfestigkeit zwischen dem Gate und dem Drain des NMOS-Transistors N1 berücksichtigt wird, darf das Potential des Knotens Na zu diesem Zeitpunkt nicht so festgelegt werden, daß es gleich groß wie oder höher als 3,6 V ist. Das Potential Va des Knotens Na wird durch das Gatepotential VG2 des NMOS-Transistors N2 des Verarmungstyps gesteuert. Dies bedeutet, daß dieses Potential auf einen Potentialwert ansteigt, durch den die folgende Beziehung erfüllt wird: VG2 - Va - Vthn2 = 0 V. Es muß daher Vthn2 = 0 V erfüllt sein, wenn VG2 = 3,6 V ist und wenn Va = 3,6 V ist. Weiterhin ist es notwendig, daß die folgende Gleichung eifullt ist: Vth (VBS = 0) +3,76 V x 0,3 V = 0 V, das heißt daß Vth (VBS = 0) = -1,08 V erfüllt ist, und es kann hierbei eine Kennlinie erzielt werden, wie sie in Fig. 3 durch die durchgezogene Linie Lb angegeben ist.
Wie vorstehend erläutert, muß die Schwellenspannung Vthn2 des NMOS-Transistors N2 in einer Region zwischen den durchgezogenen Linien La und Lb liegen, die in Fig. 3 gezeigt sind, und es ist die Grenze für die Schwellenspannung Vthn2 = 0,57 V.
Nachfolgend wird älinlich wie bei den Überlegungen hinsichtlich des bei 3,3 V arbeitenden Systems ein Fall betrachtet, bei dem der IC 91, der eine in Fig. 2 gezeigte Ausgangs- bzw. Ausgabeschaltung aufweist, bei einem mit 3 V arbeitenden System betrieben wird. In diesem Fall sei angenommen, daß der Bereich der Versorgungsspannung des mit 3 V arbeitenden Systems gleich 3,0 V ± 0,3 V ist, daß der maximale Wert der Durchbruchsspannung des Gates des Elements gleich 3,6 V ist, und daß der Bereich für ein Signal des mit 5 V arbeitenden Systems, das an die Busleitung angelegt wird, gleich 5,0 V j 0,5 V ist. In diesem Fall kann eine Kennlinie, wie sie in Fig. 3 mit der strichpunktierten Linie Lc (mit jeweils einem einzelnen Punkt zwischen Strichen) angegeben ist, als diejenige Schwellenspannung Vthn2 des NMOS-Transistors N2 erhalten werden, die notwendig ist, um eine Ausgangsspannung von 2,7 V oder mehr des ICs 91 stabil zu erhalten, wenn das Potential des Knotens Na bei dem hohen Pegel "H" liegt. Weiterhin kann eine Kennlinie, wie sie in Fig. 3 mit der strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen angegeben ist, als diejenige Schwellenspannung Vthn2 erhalten werden, die notwendig ist, das Potential des Knotens Na auf einen Wert zu unterdrücken oder zu begrenzen, der gleich groß wie oder kleiner als 3,6 V ist, wenn eine Spannung von 5 V an den Ausgangsanschluß Nb des ICs 91 über die Busleitung 93 angelegt wird, wenn der Knoten Na in den hohe Impedanz aufweisenden Zustand versetzt ist.
Wenn der vorstehend erläuterte Sachverhalt in Betracht gezogen wird, muß die Schwellenspannung Vthn2 des NMOS-Transistors N2 in einem Bereich eingestellt werden, der zwischen der strichpunktierten Linie Le mit jeweils einzelnen Punkten und der strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen gemäß Fig. 3 liegt, wobei die Grenze für die Schwellenspannung Vthn2 zu diesem Zeitpunkt auf 0,48 V eingestellt ist.
Wenn die Temperaturabhängigkeit (-2 bis -3 m/V/ºC) der Schwellenspannung Vthn2 in Betracht gezogen wird, tritt eine Änderung von ungefähr ± 0,2 V im Hinblick auf einen Wert auf, der bei der Temperatur von 25ºC in dem Temperaturbereich von zum Beispiel - 40ºC bis 85ºC erhalten wird, und es ist demzufolge notwendig, das Ausmaß der Prozeßschwankungen der Schwellenspannung Vthn2 in dem mit 3,3 V arbeitenden System exakt zu steuern, und es ist weiterhin notwendig, eine Änderung der Schwellenspannung Vthn2 in dem mit 3 V arbeitenden System genau zu steuern.
Bei der in Fig. 2 gezeigten Ausgangs- bzw. Ausgabeschaltung des herkörumlichen ICs tritt somit der Nachteil auf, daß die Betriebsgrenze bzw. Toleranzbreite hinsichtlich einer Änderung der Schwellenspannung Vthn2 des NMOS-Transistors N2 des Verarmungstyps, der zur Separierung des Ausgangsknotens Na des drei Zustände aufweisenden Puffers gegenüber der Busleitung 93 eingefügt ist, klein ist, und daß die Prozeßsteuerung schwierig ist.
Demgemäß besteht eine erste Aufgabe dieser Erfindung darin, eine Schnittstellenschaltung zu schaffen, die imstande ist, die Betriebsgrenze hinsichtlich einer Änderung der Schwellenspannung eines MOS-Transistors zu vergrößern.
Eine zweite Aufgabe dieser Erfmdung besteht darin, eine Sclinittstellenschaltung zu schaffen, die imstande ist, die Prozeßsteuerung zu vereinfachen.
Eine dritte Aufgabe dieser Erfmdung besteht darin, eine Schnittstellenschaltung zu schaffen, die in der Ausgangsstufe einer Schaltung eines mit niedriger Versorgungsspannung arbeitenden Systems, die bzw. das in einem Halbleitersubstrat ausgebildet ist, vorgesehen ist und die imstande ist, die Betriebsgrenze limsichtlich einer Änderung der Schwellenspannung eines MOS-Transistors im Hinblick auf die Separierung gegenüber einer mit hoher Versorgungsspannung arbeitenden Schaltung zu vergrößern und die Prozeßsteuerung zu vereinfachen.
Eine vierte Aufgabe dieser Erfmdung besteht darin, eine Ausgangs- bzw. Ausgabeschaltung zu schaffen, die in einer Ausgangsstufe eines Schaltkreises eines mit niedriger Versorgungsspannung arbeitenden Systems, der in einem Halbleitersubstrat ausgebildet ist, vorgesehen ist und die imstande ist, die Betriebsgrenze hinsichtlich einer Änderung der Schwellenspannung eines MOS-Transistors zur Separierung gegenüber einem mit hoher Versorgungsspannung betriebenen Schaltkreis zu vergrößern und die Prozeßsteuerung zu vereinfachen.
Die erste bis dritte Aufgabe dieser Erfmdung läßt sich durch eine Schnittstellenschaltung lösen, die einen MOS-Schaltkreis, der in einem Halbleitersubstrat ausgebildet ist; einen ersten MOS-Transistor, der einen Strompfad enthält, der zwischen einen Ausgangsknoten des MOS-Schaltkreises und den Ausgangsanschluß geschaltet ist, und ein Gate enthält, das mit einer ersten Potentialversorgungsquelle verbunden ist; ein erstes Schaltelement, das zwischen ein rückseitiges Gate bzw. ein Rückseitengate oder einen Substratanschluß des ersten MOS-Transistors und eine zweite Potentialversorgungsquelle geschaltet ist; einen zweiten MOS-Transistor, der einen Strompfad, der mit einem Ende an den Ausgangsanschluß angeschlossen ist, ein Gate, das mit der ersten Potentialversorgungsquelle verbunden ist, und ein rückseitiges Gate bzw. einen Substratanschluß aufweist, das bzw. der auf das gleiche Potential wie das rückseitige Gate des ersten MOS-Transistors gelegt ist; und ein zweites Schaltelement aufweist, das zwischen das rückseitige Gate des ersten MOS-Transistors und das andere Ende des Strompfads des zweiten MOS-Transistors geschaltet ist, wobei der Ein-/Aus-Zustands des zweiten Schaltelements in komplementärer Weise mit Bezug zu dem Zustand des ersten Schaltelements gesteuert wird.
Bei dem vorstehend angegebenen Aufbau kann eine Vorspannung des rückseitigen Gates selektiv an den ersten MOS-Transistor dadurch angelegt werden, daß das erste und das zweite Schaltelement in Übereinstimmung mit dem Operationsmodus des ersten MOS- Transistors gesteuert werden. Falls nämlich ein Signal eines mit hoher Versorgungsspannung arbeitenden Systems an den Ausgangsanschluß des ICs über die Busleitung von außen an den IC angelegt wird, wenn der Ausgangsknoten des MOS-Schaltkreises (zum Beispiel ein Ausgangspufferschaltkreis des ICs) in den hohe Impedanz aufweisenden Zustand eingestellt ist, wird die Schwellenspannung des ersten MOS-Transistors auf einen maximalen Wert angehoben, in dem die Auswirkungen der Vorspannung des rückseitigen Gates des ersten MOS-Transistors bei einer Betriebsart am effizientesten ausgenutzt wird, bei der ein Signal eines mit hoher Versorgungsspannung arbeitenden Systems an den Ausgangsknoten des MOS-Schaltkreises über den Strompfad des ersten MOS-Transistors geleitet wird, um hierdurch den Spannungsabfall des übertragenen Signals zu vergrößern und das Potential des Ausgangsknoten des MOS-Schaltkreises auf einen vorgegebenen Wert oder einen darunterliegenden Wert zu drücken. Bei einem Betriebsmodus, bei dem der hohe Pegel "H" am Ausgang des MOS-Schaltkreises zu dem Ausgangsanschluß mittels des ersten MOS-Transistors übertragen wird, wird die Auswirkung der Vorspannung des rückseitigen Gates des ersten MOS-Transistors auf eine minimale Größe unterdrückt, um hierdurch die Schwellenspannung des ersten MOS-Transistors abzusenken und den Abfall der Spannung des zu ubertragenden Ausgangssignals zu verringern. Bei einer Betriebsart, bei der der niedrige Pegel "L" des Ausgangs des MOS-Schaltkreises zu dem Ausgangsanschluß des zu dem Ausgangsanschluß über den ersten MOS-Transistor übertragen wird, wird ein Zustand erreicht, bei dem die Auswirkung der Vorspannung des rückseitigen Gates des ersten MOS-Transistors auf eine minimale Größe verringert wird (es tritt im wesentlichen kein Unterschied zwischen der Vorspannung des Substrats und dem Sourcepotential auf), um hierdurch den gleichen Zustand wie bei dem normalen Übertragungszustand des niedrigen Pegels "L" zu erzielen.
Als Ergebnis kann der zulässige Bereich hinsichtlich Veränderungen der Schwellenspannungen des ersten und des zweiten MOS-Transistors vergrößert werden und es kann die Betriebsgrenze hinsichtlich einer Änderung der Schwellenspannungen selbst dann beträchtlich erhöht werden, wenn die Prozeßschwankungen und die Temperaturabhängigkeit in Betracht gezogen werden. Folglich kann die Prozeßsteuerung vereinfacht werden.
Die vierte Aufgabe dieser Erfindung läßt sich durch eine Ausgabe- bzw. Ausgangsschaltung lösen, die einen MOS-Schaltkreis, der in einem Halbleitersubstrat ausgebildet ist und eme ersten MOS-Transistor und einen zweiten MOS-Transistor enthält, deren Strompfade in Reihe zwischen eine erste Potentialversorgungsquelle und eine zweite Potentialversorgungsquelle geschaltet sind; einen dritten MOS-Transistor eines ersten Leitungstyps, der einen Strompfad, der an einem Ende an einen Verbindungsknoten zwischen dem ersten und dem zweiten MOS-Transistor angeschlossen ist und der mit dem anderen Ende mit dem Ausgangsanschluß verbunden ist, und ein Gate enthält, das mit der ersten Potentialversorgungsquelle verbunden ist; ein erstes Schaltelement, das zwischen ein rückseitiges Gate bzw. einen Substratanschluß des dritten MOS-Transistors und die zweite Potentialversorgungsquelle geschaltet ist; einen vierten MOS-Transistor des ersten Leitungstyps, der einen Strompfad, der an einem Ende an den Ausgangsanschluß angeschlossen ist, ein Gate, das mit der ersten Potentialversorgungsquelle verbunden ist, und ein rückseitiges Gate bzw. einen Substratanschluß aufweist, das bzw. der auf das gleiche Potential wie das rückseitige Gate des dritten MOS-Transistors eingestellt ist; und ein zweites Schaltelement aufweist, das zwischen das andere Ende des Strompfads des vierten MOS-Transistors und das rückseitige Gate des dritten MOS-Transistors geschaltet ist, wobei der Ein-/Aus- Zustand dieses Schaltelements in komplementärer Weise mit Bezug zu dem Zustand des ersten Schaltelements gesteuert wird.
Diese Aufgabe läßt sich anhand der nachfolgenden, detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen noch vollständiger verstehen:
Fig. 1 zeigt ein Blockschaltbild, in dem ein System dargestellt ist, bei dem ein IC eines mit niedriger Versorgungsspannung arbeitenden Systems und ein IC eines mit hoher Versorgungsspannung arbeitenden Systems eine Busleitung gemeinsam benutzen;
Fig. 2 zeigt ein Schaltbild, in dem eine herausgegriffene Ausgangsstufe des herkömmlichen ICs eines mit niedriger Versorgungsspannung arbeitenden Systems dargestellt ist;
Fig. 3 zeigt ein Kennliniendiagramm zur Veranschaulichung der Grenze der Schwellenspannung eines isolierenden NMOS-Transistors in der in Fig. 2 dargestellten Schaltung;
Fig. 4 zeigt ein Schaltbild, in dem ein grundlegender Aufbau einer Schnittstellenschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung dargestellt ist;
Fig. 5 zeigt ein Schaltbild, in dem ein Beispiel für den Aufbau dargestellt ist, der erhalten wird, wenn eine Schnittstellenschaltung in einer Ausgangsschaltung des ICs vorgesehen ist, wobei Fig. 5 zur Veranschaulichung einer Schnittstellenschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfmdung dient;
Fig.6 zeigt ein Kennliniendiagramm zur Veranschaulichung der Grenzen der Schwellenspannungen des ersten und des zweiten NMOS-Transistors in der in Fig. 5 gezeigten Ausgangsschaltung;
Fig. 7 zeigt ein Schaltbild, in dem ein weiteres Beispiel des Aufbaus dargestellt ist, das erhalten wird, wenn eine Schnittstellenschaltung in einer Ausgangsschaltung des ICs vorgesehen ist, wobei Fig. 7 zur Veranschaulichung einer Schnittstellenschaltung gemäß einem zweiten bzw. dritten Ausführungsbeispiel der vorliegenden Erfmdung dient;
Fig. 8 zeigt ein Kennliniendiagramm zur Veranschaulichung der Grenzen der Schwellenspannung des ersten bis dritten NMOS-Transistors in der Ausgangsschaltung, die in Fig. 7 gezeigt ist;
Fig. 9 zeigt ein Schaltbild, in dem eine Modifikation der in Fig. 7 dargestellten Ausgangsschaltung gezeigt ist und das zur Veranschaulichung einer Schnittstellenschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung dient;
Fig. 10 zeigt ein Schaltbild, in dem ein weiteres Beispiel des Aufbaus dargestellt ist, der erhalten wird, wenn eine Schnittstellenschaltung in einer Ausgangsschaltung des ICs vorgesehen ist, wobei Fig. 10 zur Veranschaulichung einer Schnittstellenschaltung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung dient;
Fig. 11 zeigt ein Schaltbild, in dem ein weiteres Beispiel eines Aufbaus dargestellt ist, der erhalten wird, wenn eine Schnittstellenschaltung in einer Ausgangsschaltung des ICs vorgesehen ist, wobei Fig. 11 zur Veranschaulichung einer Schnittstellenschaltung gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung dient; und
Fig. 12 zeigt eine Querschnittsansicht, in der derjenige Aufbau dargestellt ist, der erhalten wird, wenn eine Schnittstellenschaltung in einem IC mit dreifacher Senkenstruktur vorgesehen ist, wobei Fig. 12 zur Veranschaulichung einer Schnittstellenschaltung gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung dient.
Fig. 4 zeigt ein Schaltbild, in dem ein grundlegender Aufbau einer in Übereinstimmung mit einem ersten Ausführungsbeispiel der vorliegenden Erfindung stehenden Schnittstellenschaltung dargestellt ist. Diese Schnittstellenschaltung ist in einem Halbleitersubstrat ausgebildet und enthält einen MOS-Schaltkreis 11, einen ersten NMOS-Transistor T1 des Verarmungstyps, ein erstes Schaltelement SW1, ein zweites Schaltelement SW2, einen zweiten NMOS-Transistor T2 des Verarmungstyps, und eine Steuerschaltung 12. Ein Ausgangsknoten des MOS-Schaltkreises 11 ist mit einem Eingangsanschluß Ne verbunden. Die Source-Drain-Strecke des NMOS-Transistors T1 ist zwischen einen Ausgangsknoten Na des MOS-Schaltkreises 11 und einen Ausgangsanschluß Nb geschaltet, und es ist das Gate dieses Transistors mit einer ersten Potentialversorgungsquelle verbunden (zum Beispiel mit der Versorgungsspannung Vcc). Das Schaltelement SW1 ist zwischen das rückseitige Gate bzw. den Substratanschluß (Substratregion) des NMOS-Transistors T1 und eine zweite Potentialversorgungsquelle (zum Beispiel den Masseanschluß Vss) eingefügt. Ein Ende des Strompfads des NMOS-Transistors T2 ist an den Ausgangsanschluß Nb angeschlossen, wobei das Gate dieses Transistors mit der Versorgungsspannung Vcc verbunden ist und das rückseitige Gate bzw. der Substratanschluß dieses Transistors auf das gleiche Potential wie das rückseitige Gate des NMOS-Transistors T1 gelegt ist. Das Schaltelement SW2 ist zwischen das andere Ende des Strompfads des NMOS-Transistors T2 und das rückseitige Gate des NMOS-Transistors T1 geschaltet, wobei der Einschaltzustandlausschaltzustand dieses Schaltelements in komplementärer Weise mit Bezug zu dem Zustand des Schaltelements SW1 gesteuert wird. Die Steuerschaltung 12 erzeugt ein Steuersignal als Reaktion auf ein Signal, das von dem Eingangsanschluß Ne eingegeben wird, um dadurch den MOS-Schaltkreis 11, das erste Schaltelement SW1 und das zweite Schaltelement SW2 zu steuern. Wie in Fig. 4 mit unterbrochenen Linien veranschaulicht ist, kann die Steuerschaltung 12 und der MOS-Schaltkreis 11 in manchen Fällen durch ein anderes Steuersignal (zum Beispiel durch ein Ausgangsaktivierungssignal ) gesteuert werden, das von außen zugeführt wird.
Bei dem vorstehend angegebenen Aufbau wird eine Vorspannung des rückseitigen Gates selektiv an den NMOS-Transistor T1 dadurch angelegt, daß der Einschalt-/Ausschalt- Zustand des ersten und des zweiten Schaltelements SW1 und SW2 durch die Steuerschaltung 12 in Abhängigkeit von der Betriebsart des NMOS-Transistors T1 gesteuert wird. Dies bedeutet, daß dann, wenn der Ausgangsknoten Na des MOS-Schaltkreises 11 in den hohen Impedanz aufweisenden Zustand versetzt ist, ein Signal von einer Schaltung des mit hoher Versorgungsspannung arbeitenden Systems an den Ausgangsanschluß Nb angelegt wird, wohingegen dann, wenn der NMOS-Transistor T1 in den Betriebszustand zur Weiterleitung des Signals zu dem Ausgangsknoten Na des MOS-Schaltkreises 11 versetzt ist, die Auswirkung der Vorspannung des rückseitigen Gates des NMOS-Transistors T1 auf maximale Größe gebracht ist, indem das Schaltelement SW1 eingeschaltet und das Schaltelement SW2 ausgeschaltet worden ist. Folglich wird die Schwellenspannung des NMOS- Transistors T1 auf den maximal möglichen Wert eingestellt, um hierdurch den Spannungsabfall des zu übertragenden Signals zu erhöhen, um hierdurch das Potential des Ausgangsknotens Na des MOS-Schaltkreises 11 auf ein Potentialniveau zu begrenzen, das gleich groß wie oder kleiner als die Durchbruchspannung eines NMOS-Transistors ist, der in der Ausgangsstufe des MOS-Schaltkreises 11 vorgesehen ist. Weiterhin wird in einem Betriebszustand, bei dem der NMOS-Transistor T1 den hohen Pegel "H" am Ausgang des MOS-Schaltkreises 11 zu dem Ausgangsanschluß Nb überträgt, das Auftreten der Auswirkung der Vorspannung des rückseitigen Gates des NMOS-Transistors T1 dadurch verhindert, daß das Schaltelement SW2 eingeschaltet wird und daß das Schaltelement SW1 ausgeschaltet wird. Folglich wird die Schwellenspannung des NMOS-Transistors T1 verringert, so daß der Spannungsabfall des zu übertragenden Signals verkleinert werden kann. Bei einer Betriebsart, bei der der NMOS-Transistor T1 den niedrigen Pegel "L" des Ausgangs des MOS-Schaltkreises 11 zu dem Ausgangsanschluß Nb überträgt, wird ein Zustand hervorgerufen, bei dem im wesentlichen keine Auswirkungen der Vorspannung des rückseitigen Gates des NMOS-Transistors T1 auftreten (das heißt ein Zustand, bei dem im wesentlichen keine Differenz zwischen der Vorspannung des Substrats und dem Sourcepotential auftritt), und es wird folglich im wesentlichen der gleiche Zustand wie derjenige, der zum Zeitpunkt der normalen Übertragung des niedrigen Pegels "L" vorhanden ist, eingenommen.
Als Ergebnis kann der zulässige Bereich hinsichtlich der Schwankungen der Schwellenspannungen des ersten und des zweiten MOS-Transistors selbst dann, wenn die Schwankungen des Prozesses und die Temperaturabhängigkeit in Betracht gezogen werden, vergrößert werden, und es kann die Betriebsgrenze hinsichtlich Änderungen der Schwellenspannung beträchtlich vergrößert werden. Folglich kann die Prozeßsteuerung vereinfacht werden.
Fig. 5 zeigt eine in Übereinstimmung mit einem zweiten Ausführungsbeispiel der vorliegenden Erfindung stehende Schnittstellenschaltung, bei dem die in Fig. 4 dargestellte Schnittstellenschaltung in der Ausgabe- bzw. Ausgangsschaltung des ICs vorgesehen ist. Der IC, der die in ihm ausgebildete Schnittstellenschaltung enthält, wird in einem mit niedriger Versorgungsspannung (zum Beispiel 3,3 V oder 3 V) arbeitenden System betrieben. In ähnlicher Weise wie bei der in Fig. 1 gezeigten Schaltung ist der IC mit einem IC eines mit hoher Versorgungsspannung (zum Beispiel 5 V) arbeitenden Systems über eine Busleitung verbunden, wobei die Referenzpotentiale (Massepotential Vss) dieses ICs bzw. dieses Systems die gleichen sind. Die Schnittstellenschaltung ist in einem Halbleitersubstrat des Leitungstyps n ausgebildet. Eine Senkenregion des Leitungstyps p, und die Source- und Drainregionen eines PMOS-Transistors sind in dem Substrat ausgebildet, und es sind die Source- und Drainregionen eines NMOS-Transistors in der Senkenregion des Leitungstyps p gebildet. Es sei angenommen, daß das Substrat auf das Versorgungsspannungspotential Vcc vorgespannt ist und daß die Senkenregion des Leitungstyps p auf das Massepotential Vss vorgespannt ist, falls keine anderweitige Erläuterung gegeben wird.
In der in Fig. 5 gezeigten Ausgangsschaltung enthält die Ausgangspufferschaltung einen PMOS-Transistor P1 und einen NMOS-Transistor N1, die in Reihe zwischen die Versorgungsspannung Vcc und den Masseanschluß Vss geschaltet sind. Die MOS-Transistoren Pl und N1 werden derart gesteuert, daß der Ausgangsknoten Na auf den hohen Pegel "H", den niedrigen Pegel "L" oder den hohe Impedanz besitzenden Zustand dadurch eingestellt werden, daß die Gatepotentiale dieser Transistoren in Abhängigkeit von den Ausgangssignalen des NAND-Glieds und des NOR-Glieds 14 gesteuert werden, so daß die MOS- Transistoren eine Pufferschaltung, die drei Zustände annehmen kann (Tri-State), bilden. Die Source-Drain-Strecke eines ersten NMOS-Transistors N2 des Verarmungstyps ist zwischen den Ausgangsknoten Na der drei Zustände aufweisenden Pufferschaltung und den Ausgangsanschluß Nb des ICs geschaltet, während das Gate dieses Transistors mit der Versorgungsspannung Vcc verbunden ist. Ein erstes Schaltelement SW1 ist zwischen das rückseitige Gate (Knoten Nc) des ersten MOS-Transistors N2 und den Masseanschluß Vss eingefügt. Weiterhin sind ein zweites Schaltelement SW2 und die Source-Drain-Strecke eines zweiten NMOS-Transistors N3 des Verarmungstyps in Reihe zwischen das rückseitige Gate des NMOS-Transistors N2 und den Ausgangsanschluß Nb des ICs geschaltet. Der Einschalt- bzw. Ausschaltzustands des Schaltelements SW2 wird in komplementärer Weise mit Bezug zu dem Schaltzustand des Schaltelements SW1 gesteuert. Weiterhin weist der zweite NMOS-Transistor N3 ein Gate auf, das mit der Versorgungsspannung Vcc verbunden ist, wobei das rückseitige Gate dieses Transistors zum Beispiel mit dem rückseitigen Gate des NMOS-Transistors N2 verbunden ist, so daß es auf den gleichen Potentialwert wie das iiickseitige Gate des NMOS-Transistors N2 gebracht ist. Ein Steuersignal CTRL ist ein Signal des mit 3,3 V arbeitenden Systems, wobei der Einschalt- und Ausschaitzustand des Schaltelements SW1 in Abhängigkeit von dem hohen bzw. niedrigen Pegel "H"/"L" dieses Signals gesteuert wird. Weiterhin wird der Einschalt- und Ausschaltzustand des Schaltelements SW2 in Abhängigkeit von dem niedrigen bzw. hohen Pegel "L"/"H" von Steuersignalen CTRL CTRLB gesteuert.
Als erstes Schaltelement SW1 wird zum Beispiel ein normalerweise ausgeschalteter NMOS-Transistor benützt, wobei das rückseitige Gate dieses Transistors mit dem Masseanschluß Vss verbunden ist. Als zweites Schaltelement SW2 wird ein analoger Schalter eingesetzt, der durch einen PMOS-Transistor P4 und einen NMOS-Transistor N4 gebildet ist, deren Strompfade parallel zueinander geschaltet sind. Die Gates der MOS-Transistoren P4 und N4 werden jeweils durch die Steuersignale CTRL bzw. CTRLB gesteuert. Das rückseitige Gate des NMOS-Transistors N4 ist an den Masseanschluß Vss angeschlossen.
Damit die MOS-Transistoren P4 und N4 gesteuert werden können, wird ein Ausgangsaktivierungssteuersignal und ein Eingangssignal von der internen Schaltung verwendet. Die Signale IN und werden an eine NOR-Glied 14 mit zwei Eingängen geleitet, dessen Ausgangssignal an das Gate des NMOS-Transistors N1 angelegt wird. Das Signal wird durch einen Invertierer 16 invertiert, und es werden das invertierte Signal OE und das Eingangssignal IN an ein NAND-Glied 13 mit zwei Eingängen angelegt. Ein Ausgangssignal des NAND-Glieds 13 ist an das Gate des PMOS-Transistors P1 angelegt. Die Signale OE und IN werden an ein NAND-Glied 17 angelegt, dessen Ausgangssignal an die Gates der MOS-Transistoren NS und P4 als das Signal CTRL angelegt wird. Weiterhin wird das Signal CTRL durch einen Invertierer 15 invertiert und dann an das Gate der NMOS-Transistoren N4 als das Steuersignal CTRLB angelegt.
Nachfolgend wird die Arbeitsweise der in Fig. 5 dargestellten Ausgangsschaltung im Hinblick auf drei unterschiedliche Betriebsarten erläutert.

(1) Erste Betriebsart

Falls ein Signal eines mit 5 V arbeitenden Systems an den Ausgangsanschluß Nb des ICs über die externe Busleitung angelegt wird, wenn das Ausgangsaktivierungssignal auf den hohen Pegel "H" gelegt ist und der Ausgangsknoten Na des drei Zustände annehmenden Puffers in den hohe Impedanz besitzenden Zustand eingestellt ist, ist diejenige Betriebsart eingestellt, bei der ein Signal des Ausgangsanschluß Nb zu dem Ausgangsknoten Na des drei Zustände annehmenden Puffers übertragen wird. In dieser Betriebsart sind das erste und das zweite Schaltelement SW1 und SW2 jeweils in den eingeschalteten bzw. in den ausgeschalteten Zustand versetzt, so daß der Knoten Nc mit dem Masseanschluß Vss verbunden ist und ein Ende (Knoten Nd) des Strompfads des zweiten NMOS-Transistors N3 gegenüber dem Knoten Nc getrennt ist.
In diesem Schaitzustand kann die Schwellenspannung Vthn2 des NMOS-Transistors N2 auf den maximal möglichen Wert erhöht werden, indem die Auswirkungen der Vorspannung des rückseitigen Gates des NMOS-Transistors N2 optimal effektiv ausgenutzt werden, und es wird der Spannungsabfall eines zu übertragenen Signals vergrößert, so daß das Potential des Ausgangsknotens Na des drei Zustände aufweisenden Puffers auf einen Potentialwert reduziert werden kann, der gleich groß wie oder kleiner als die Durchbruchsspannung des MOS-Transistors N1 ist.
Weiterhin ist es notwendig, zu verhindern, daß die maximale Durchbruchsspannung von 3,3 V oder mehr zwischen dem Gate und dem Drainanschluß des NMOS-Transistors N3 angelegt wird. Da jedoch die Versorgungsspannung Vcc an das Gate angelegt ist, tritt selbst dann kein Problem auf, wenn ein Signal des mit 5 V arbeitenden Systems an den Ausgangsanschluß Nb des ICs über die Busleitung bei dieser Betriebsart angelegt wird.
Da das Schaltelement SW2 in diesem Fall in den ausgeschalteten Zustand versetzt ist, ist das Potential Vd des Knotens Nd auf einen Potentialwert angehoben, der durch die nachfolgende Gleichung ausgedrückt wird.
Vd = Vcc - Vthn3.
Hierbei bezeichnet Vthn3 die Schwellenspannung des zweiten NMOS-Transistors N3.
Falls daher die Schwellenspannung Vthn3 des NMOS-Transistors N3 so eingestellt ist, daß sie nicht höher ist als ein vorbestimrnter Wert, kann die Potentialdifferenz zwischen Vd und dem Gatepotential in diesem Beispiel das Massepotential Vss des NMOS-Transistors N4, der das Schaltelement SW3 bildet, so eingestellt werden, daß sie gleich oder kleiner als 3,6 V (maximale Durchbruchsspannung) ist.
Nachfolgend werden die Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 betrachtet.
Es sei zunächst ein Fall betrachtet, bei dem der Bereich der Versorgungsspannung Vcc emes mit 3,3 V arbeitenden Systems bei 3,3 V ± 0,3 V liegt, der maximale Wert der Gatespannungsfestigkeit bzw. Gatedurchbruchsspannung des Elements gleich 3,6 V ist und der Bereich eines Signals eines mit 5 V arbeitenden Systems, das an die Busleitung angelegt wird, bei 5,0 V ± 0,5 V liegt.
Falls an den Ausgangsanschluß Nb des ICs über die Busleitung eine Spannung von 5 V angelegt wird, wenn der Knoten Na in den hohe Impedanz aufweisenden Zustand eingestellt ist, wird das Potential des Knotens Na durch die angelegte Spannung angehoben. In diesem Fall muß jedoch verhindert werden, daß das Potential des Knotens Na gleich groß wie oder größer als 3,6 V wird, wenn die Durchbruchsspannung zwischen dem Gate und dem Drainanschluß des Transistors N1 berücksichtigt wird. Das Potential Va des Knotens Na wird durch das Gatepotential VG2 des NMOS-Transistors N2 gesteuert. Dies bedeutet, daß es auf ein Potential angehoben wird, das die nachfolgend angegebene Gleichung erfüllt:
VG2 - Va - Vthn2 = 0 V.
Wenn daher gilt VG2 = Vcc = 3,6 V, und Va = 3,6 V, muß die Beziehung Vthn2 ≥ 0 V erfüllt sein. Wenn die Schwellenspannung Vthn2 nicht höher ist als 0 V, wird Va auf emen höheren Wert als 3,6 V eingestellt. Falls die Schwellenspannung des ersten NMOS- Transistors N2, die dann auftritt, wenn VBS = 0 V (es liegt keine Auswirkung der Vorspannung des rückseitigen Gates vor) mit Vthn2 (VBS = 0) bezeichnet wird, ist es notwendig, die Gleichung: Vthn2 (VBS = 0) + 3,6 V x 0,3 V = 0 V zu erfüllen, so daß Vthn2 (VBS = 0) = -1,08 V ist, wobei sich eine Kennlinie erhalten laßt, wie sie in Fig. 6 mit der durchgezogenen Linie Lb angegeben ist.
Weiterhin wird das Potential Vd des Knotens Nb durch das Gatepotential VG3 des NMOS- Transistors N3 gesteuert. Dies bedeutet, daß dieses Potential auf ein Potential angehoben werden kann, das die folgende Gleichung erfüllt: VG3 - Vd - Vthn3 = 0 V.
Wenn daher VG3 = Vcc = 3,6 V ist und Vd = 3,6 V ist, muß die Beziehung Vthn3 ≥ 0 V erfüllt sein. Falls Vthn3 < 0 V ist, wird Vd höher als 3,6 V und es wird VG3 höher als 3,6 V und es wird VG3 höher als 3,6 V in dem NMOS-Transistor N4 und überschreitet die Durchbruchsspannung des NMOS-Transistors N4.
Das durch die Durchbruchsspannung gegebene Problem läßt sich somit dadurch lösen, daß die Kennlinie (Schwellenspannung Vthn3, Auswirkungen der Vorspannung des rückseitigen Gates) des zweiten NMOS-Transistors N3 so eingestellt wird, daß sie gleich der Kennlinie des ersten NMOS-Transistors N2 ist.
Aus der vorstehenden Erläuterung ist ersichtlich, daß es notwendig ist, die Schwellenspannungen Vthn2, Vthn3 der NMOS-Transistoren N2 und N3 in einer Region oberhalb der durchgezogenen Linie Lb, die in Fig. 6 gezeigt ist, einzustellen.
Nachfolgend werden die Grenzen für die Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 betrachtet, die dann gegeben sind, wenn der IC, der die in Fig. 5 gezeigte Ausgangsschaltung enthält, mit der Versorgungsspannung emes mit 3 V arbeitenden Systems betrieben wird. In diesem Fall sei angenommen, daß der Bereich der Spannungsversorgung des mit 3 V arbeitenden Systems gleich 3,0 V ± 0,3 V ist, daß der maximale Wert der Gatespannungsfestigkeit bzw. Gatedurchbruchsspannung des Elements gleich 3,6 V ist, und daß der Bereich des Signals des mit 5 V arbeitenden Systems, das an die Busleitung angelegt wird, gleich 5,0 V ± 0,5 V ist.
Auch in diesem Fall muß in gleichartiger Weise wie bei den vorstehend beschriebenen Überlegungen hinsichtlich des mit 3,3 V arbeitenden Systems die Beziehung: Vthn2 ≥ - 0,3 V erfüllt sein, wenn VG2 = Vcc = 3,3 V ist und Va = 3,3 V ist. Es ist daher notwendig, die Schwellenspannungen Vthn2 und Vthn3 auf eine Region oberhalb der in Fig. 6 gezeigten, strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen einzustellen.

(2) Zweite Betriebsart

Diese Betriebsart ist eine Betriebsart, bei der der hohe Pegel "H" des Ausgangsknotens Na des drei Zustände annehmenden Puffers zu dem Ausgangsanschluß Lb des ICs übertragen wird. In dieser Betriebsart befinden sich die Schaltelemente SW1, SW2 jeweils in dem ausgeschalteten bzw. dem eingeschalteten Zustand. Als Ergebnis ist das rückseitige Gate (Knoten Nc) des NMOS-Transistors N2 von dem Masseanschluß Vss getrennt. Falls der Spannungsabfall in dem Schaltelement SW2 vernachlässigt werden kann, ist weiterhin das Potential des Knotens Nd eines Endes (des auf der Seite des zweiten Schaltelements SW2 liegenden Endes) des Strompfads des NMOS-Transistors N3 auf das gleiche Potential wie der Knoten Nc eingestellt. Somit werden das Potential Vc des Knotens Nc, das Potential Vd des Knotens Nd und die Ausgangsspannung Vout auf Werte angehoben, wie sie durch die nachfolgend angegebenen Gleichungen repräsentiert sind:
Vout = Vcc - {Vthn2 VBS = 0) + (Vout - Vc) x 0,3}
Vc = Vd = Vcc - Vthn3 (VBS = 0).
Wenn die Potentiale in der vorstehend beschriebenen Weise eingestellt werden, kann der NMOS-Transistor N2 den Spannungsabfall eines zu übertragenden Signals reduzieren, und es kann die Ausgangsspannung Vout auf ein Niveau eingestellt werden, das höher ist als dasjenige im herkömmlichen Fall, da die Auswirkungen der Vorspannung des rückseitigen Gates des ersten NMOS-Transistors kleiner sind als im herkömmlichen Fall (das Potential VBS der Vorspannung des Substrats des ersten NMOS-Transistors N2 ist gleich Vthn3).
Nachfolgend werden die Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 bei der zweiten Betriebsart betrachtet.
Zunächst sei angenommen, daß der Bereich der Versorgungsspannung des mit 3,3 V arbeitenden Systems gleich 3,3 V ± 0,3 V ist, daß der maximale Wert der Gatespannungsfestigkeit bzw. Gatedurchbruchsspannung des Elements gleich 3,6 V ist, und daß der Bereich eines Signals des mit 5 V arbeitenden Systems, das an die Busleitung angelegt wird, gleich 5,0 V ± 0,5 V ist.
Weiterhin sei angenommen, daß die Ausgangsspannung Vout des ICs stabil so eingestellt werden muß, daß bei dieser Betriebsart 2,7 V oder mehr beträgt. Diese stabile Einstellung wird in dem Fall des minimalen Versorgungsspannungspegels (3 V) des mit 3,3 V arbeitenden Systems am kritischsten. Weiterhin sei angenommen, daß die Eigenschaften (Schwellenspannungen, Auswirkungen der Vorspannung des rückseitigen Gates) der NMOS-Transistoren N2 und N3 jeweils so eingestellt sind, daß sie gleich groß sind.
Wenn Vthn2 (VBS = 0) = Vthn3 (VBS = 0) ist und wenn dieser Wert mit Vthn0 bezeichnet wird, lassen sich die nachfolgend angegebenen Gleichungen erhalten:
Vc=Vd=Vcc-Vthn0
Vout = Vcc - Vthn0
Die Beziehung, daß Vout ≥ 2 7 V ist, muß erfüllt sein, wobei es jedoch dann am schwierigsten ist, die Spannung anzuheben, wenn Vcc = 3,0 V ist.
Wie aus den vorstehenden Gleichungen ersichtlich ist, muß die Beziehung, daß Vd ≥ 2 7 V ist, erfüllt sein. Zu diesem Zeitpunkt muß Vthn0 so eingestellt sein, daß sie in dem Bereich 0,3 ≥ Vthn0 liegt.
Wenn angenommen wird, daß sich die Schwellenspannungen Vthn2 und Vthn3 um 0,3 V bei emer Änderung der Spannung VBS der Vorspannung des Substrats um -1 V aufgrund der Auswirkungen der Vorspannung des rückseitigen Gates ändern, wird es folglich notwendig, die Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren auf eine Region einzustellen, die unterhalb der in Fig. 6 dargestellten, durchgezogenen Linie La liegt. Bei einem mit 3,3 V arbeitenden System müssen daher die Schwellenspannungen Vthn2 und Vthn3 somit in einem Bereich eingestellt werden, der zwischen den in Fig. 6 gezeigten, durchgezogenen Linien La und Lb liegt, wobei die Grenze bzw. Breite bei 1,38 V liegt und somit um 0,81 V im Vergleich mit der Grenze bzw. Breite von 0,57 V vergrößert ist, die bei dem in Fig. 3 gezeigten, herkömmlichen Fall vorhanden ist.
Im folgenden werden die Grenzen bzw. Breiten der Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 betrachtet, die dann eingestellt oder vorgegeben sind, wenn der IC mit der in Fig. 5 gezeigten Ausgangsschaltung in einem mit einer Versorgungsspannung von 3V arbeitenden System betrieben wird. In diesem Fall sei angenommen, daß der Bereich des mit einer Versorgungsspannung von 3 V arbeitenden System betrieben wird. In diesem Fall sei angenommen, daß der Bereich des mit einer Versorgungsspannung von 3 V arbeitenden Systems gleich 3,0 V ± 0,3 V ist, daß der maximale Wert der Durchbruchspannung des Elements gleich 3,6 V ist, und daß der Bereich eines Signais des mit 5 V arbeitenden Systems, das an die Busleitung anzulegen ist, bei 5,0 V ± 0,5 V liegt.
In diesem Fall ist es in gleichartiger Weise wie bei den Überlegungen hinsichtlich des mit 3,3 V arbeitenden Systems notwendig, die Schwellenspannungen Vthn2 und Vthn3 in einer Region festzulegen, die unterhalb der in Fig. 6 gezeigten, strichpunktierten Linie Lc mit jeweils einem Purikt zwischen den Strichen liegt.
Bei dem mit 3 V arbeitenden System müssen die Schwellenspannungen Vthn2 und Vthn3 daher in einer Region zwischen der in Fig. 6 gezeigten, strichpunktierten Linie Lc mit jeweils einem einzelnen Punkt zwischen den Strichen und der ebenfalls in Fig. 6 gezeigten, strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen liegen, wobei die Grenze bzw. Breite auf 1,29 V eingestellt ist und um 0,81 V im Vergleich mit der Grenze bzw. Breite von 0,48 V erhöht ist, die bei der in Fig. 3 gezeigten, herkömmlichen Schnittstellenschaltung vorhanden ist.

(3) Dritte Betriebsart

Diese Betriebsart stelle eine Betriebsart dar, bei der der niedrige Pegel "L" (0 V) des Ausgangsknotens Na des drei Zustände aufweisenden Puffers zu dem Ausgangsanschluß Nb übertragen wird. In dieser Betriebsart ist der Knoten Nc mit dem Masseanschluß Vss verbunden und es ist der Knoten Nd gegenüber dem Knoten Nc dadurch separiert, daß das erste und das zweit Schaltelement SW1 bzw. SW2 jeweils in den eingeschalteten bzw. in den ausgeschalteten Zustand gesteuert werden.
In diesem Schaltzustand ist es in ähnlicher Weise wie bei dem normalen Vorgang der Übertragung des niedrigen Pegels "L" möglich, den Pegel "L" ohne irgendwelche Fehler zu übertragen.
Da bei der Ausgangsschaltung gemäß dem zweiten Ausführungsbeispiel die Schaltelemente SW1 und SW2 in Abhängigkeit von der Betriebsart des NMOS-Transistors N2 so gesteuert werden, daß die Vorspannung des rückseitigen Gates (Region der Senke p) des NMOS- Transistors N2 gesteuert wird, ist es, wie vorstehend beschrieben, möglich, eine Vorspannung des rückseitigen Gates des NMOS-Transistors N2 effektiv anzulegen.
Als Ergebnis können die zulässigen Bereiche hinsichtlich der Änderungen der Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 sowohl in dem Fall des mit 3,3 V arbeitenden Systems als auch in dem Fall des mit 3 V arbeitenden Systems selbst dann vergrößert werden, wenn die Prozeßschwankungen und die Temperaturabhängigkeit (-2 bis 3 mV/ºC) berücksichtigt werden. Die Betriebsgrenze hinsichtlich der Änderung der Schwellenspannung läßt sich um die doppelte Größe wie in dem herkömmlichen Fall erhöhen, und es kann die Prozeßsteuerung vereinfacht werden.
Bei dem zweiten Ausführungsbeispiel wurde ein Fall, bei dem der Spannungsabfall in dem Schaltelement SW2 vernachlässigbar klein ist, erläutert. Bei dem dritten Ausführungsbeispiel wird ein Fall dargestellt, bei dem der Spannungsabfall in dem Schaltelement SW2 nicht vernachlässigt werden kann.
Eine in Fig. 7 gezeigte Ausgangsschaltung unterscheidet sich von der in Fig. 5 gezeigten Ausgangsschaltung dahingehend, daß lediglich ein normalerweise ausgeschalteter NMOS- Transistor N4 als das Schaltelement SW2 verwendet wird und daß das rückseitige Gate des NMOS-Transistors N4 mit dem Masseanschluß Vss verbunden ist. Der übrige Aufbau ist gleich und es sind gleiche Abschnitte mit den gleichen Bezugszeichen, wie sie auch in Fig. 5 verwendet wurden, bezeichnet.
Die Betriebsweise der Ausgangsschaltung ist im wesentlichen die gleiche wie die Betriebsweise der in Fig. 5 gezeigten Ausgangsschaltung, wobei allerdings die Potentiale der Knoten Nc und Nd bei der zweiten Betriebsart, bei der der hohe Pegel "H" des Ausgangsknotens Na des drei Zustände aufweisenden Puffers zu dem Ausgangsanschluß Nb des ICs übertragen werden, in gewisser Weise unterschiedlich sind.
Falls die Schwellenspannung des NMOS-Transistors N4 mit Vth4 bezeichnet wird, ist närnlich das Potential Vc des Knotens Nc bei der zweiten Betriebsart angehoben, wie es durch die nachstehend angegebenen Gleichungen veranschaulicht ist:
Vc = Vcc - Vth4 (wenn gilt: Vth4 > Vth3),
Vc = Vcc - Vth3 (wenn gilt: Vth3 ≥ Vth4).
In demjenigen Fall, bei dem Vth3 ≥ Vth4 ist, ist der Schaltungszustand der gleiche wie derjenige, der in einem Fall eingestellt ist, bei dem kein Spannungsabfall in den MOS- Transistoren N4 und P4 gemäß Fig. 5 auftritt, und kein Spannungsabfall in dem Schaltelement SW2 vorhanden ist. In einem Fall, bei dem Vth4 größer ist als Vth3, entspricht der Schaltzustand demjenigen, der in einem Fall eingestellt ist, bei dem ein Spannungsabfall in dem in Fig. 5 gezeigten Schaltelement SW2 auftritt, da das Potential Vd des Knotens Nd größer wird als Vc. Falls die Schwellenspannung Vth4 angemessen ausgewählt ist, wird der Anstieg der Schwellenspannung, der auf die Auswirkungen der Vorspannung des rückseitigen Gates zurückzuführen ist, kleiner als derjenige in dem herkömmlichen Fall, bei dem das Potential des iiickseitigen Gates (Substratregion) des ersten NMOS-Transistors N2 auf das Massepotential Vss festgelegt ist, so daß die Ausgangsspannung Vout auf einen Pegel eingestellt ist, der höher ist als derjenige bei dem herkömmlichen Fall.
Im folgenden werden die Grenzen bzw. Breiten der Schwellenspannungen Vthn2, Vthn3 und Vthn4 in der zweiten Betriebsart berücksichtigt. Bei der nachfolgenden Erläuterung sei angenommen, daß die Eigenschaften (Schwellenspannungen, Auswirkungen der Vorspannung des rückseitigen Gates) des ersten NMOS-Transistors N2 und des zweiten NMOS-Transistors N3 und des dritten NMOS-Transistors N4 so eingestellt sind, daß sie jeweils gleich groß sind.
Die Potentiale Vout, Vc und Vd können solange angehoben werden, bis die nachfolgend angegebenen Gleichungen erfüllt sind:
Vc = Vcc - {Vthn4 (VBS = 0) + Vc x 0,3}
Vd =Vcc - {Vthn3 (VBS =0) + (Vd-Vc) x 0,3V
Vout = Vcc - {Vthn2 (VBS = 0) + (Vout - Vc) x 0,3}.
Somit lassen sich die nachfolgend angegebenen Gleichungen erzielen:
Vc = {Vcc -Vthn4 (VBS = 0)}1,3
Vd = [Vcc - Vthn3 (VBS = 0) + {Vcc - Vthn4 (VBS = 0)} x 0,3/1,3]/1,3
Vout = {Vcc - Vthn2 (VBS = 0) + Vc x 0,3}/1,3.
Wenn Vthn2 (VBS = 0) = Vthn3 (VBS = 0) = Vthn4 (VBS = 0) ist und wenn deren Werte jeweils als Vthn0 bezeichnet werden, lassen sich die nachfolgend angegebenen Gleichungen erzielen:
Vc = (Vcc - Vthn0)/1,3
Vd = (Vcc - Vthn0) x 1,6/1,69
Vcc = (Vcc - Vthn0) x 1,6/1,69.
Die Beziehung, daß Vout ≥ 2,7 V ist, muß erfüllt sein, wobei es jedoch dann am schwierigsten ist, die Spannung zu erhöhen, wenn die Spannung Vcc = 3,0 V bei dem mit 3,3 V arbeitenden System ist.
Bei den vorstehend angegebenen Gleichungen muß die Beziehung, daß Vd ≥ 2,7 V ist, erfüllt sein. Hierbei ist es notwendig, die Schwellenspannung Vthn0 so einzustellen, daß sie in dem Bereich 0,148 ≥ Vthn0 liegt. In diesem Fall ist Vc ≥ 2,194 V.
Bei dem mit 3,0 V arbeitenden System ist es am schwierigsten, das Potential anzuheben, wenn Vcc = 2,7 V ist.
Bei den vorstehend angegebenen Gleichungen muß die Beziehung, daß Vd ≥ 2,7 V ist, erfüllt sein. Hierbei ist es notwendig, die Schwellenspannung Vthno so einzustellen, daß sie in dem Bereich von -0,152 ≥ Vthn0 liegt. In diesem Fall ist Vc ≥ 2,194 V.
Wie vorstehend erläutert, ist es notwendig, die Schwellenspannungen Vthn2, Vthn3 und Vthn4 der NMOS-Transistoren N2, N3 und N4 in einer Region einzustellen, die unterhalb der in Fig. 8 gezeigten durchgehenden Linie I-a liegt, wobei dies für das mit 3,3 V arbeitende System gilt.
Im Unterschied hierzu ist es bei dem vorstehend beschriebenen, mit 3 V arbeitenden System notwendig, die Schwellenspannungen Vthn2, Vthn3 und Vthn4 in einer Region einzustellen, die unterhalb der in Fig. 8 gezeigten, strichpunktierten Linie Lc liegt.
In der ersten Betriebsart sind die Grenzen für die Schwellenspannungen Vthn2 und Vthn3 der NMOS-Transistoren N2 und N3 auf die gleichen Werte wie bei der in Fig. 5 gezeigten Schaltung eingestellt. Die Schwellenspannungen Vthn2, Vthn3 und Vthn4 müssen daher bei einem mit, 3,3 V arbeitenden System in einer Region eingestellt sein, die zwischen den in Fig. 8 gezeigten, durchgehenden Linien La und Lb liegt, wobei die Grenze bzw. die Breite auf 1,23 V eingestellt ist und somit um 0,66 V im Vergleich mit der Grenze bzw. Breite von 0,57 V erhöht ist, die bei der in Fig. 3 gezeigten, herkönunlichen Ausgangsschaltung vorhanden ist.
Bei dem mit 3 V arbeitenden System müssen die Schwellenspannungen Vthn2, Vthn3 und Vthn4 weiterhin in einem Bereich eingestellt werden, der zwischen der in Fig. 8 gezeigten, strichpunktierten Linie Lc mit jeweils einem Punkt zwischen den Strichen, und der gleichfalls in Fig. 8 gezeigten strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen liegt, wobei die Grenze bzw. Breite auf 1,14 V eingestellt ist und um 0,66 V im Vergleich mit der Grenze bzw. Breite von 0,48 V vergrößert ist, die bei der in Fig. 3 gezeigten herkömrnlichen Ausgangsschaltung vorhanden ist.
Fig. 9 zeigt eine Modifikation der in Fig. 7 dargestellten Ausgangsschaltung. Die Ausgangsschaltung ist ähnlich wie die in Fig. 7 gezeigte Ausgangsschaltung, mit der Ausnahme, daß das rückseitige Gate eines NMOS-Transistors N4, der als das zweite Schaltelement eingesetzt wird, mit dem Knoten Nc verbunden ist, so daß die Potentiale desselben bei den gleichen Potentialwerten gehalten werden können (bei einem in Fig. 9 gezeigten Beispiel sind die rückseitigen Gates des ersten und des zweiten NMOS-Transistors N2 und N3 miteinander verbunden).
Die Arbeitsweise der Ausgangsschaltung ist im wesentlichen die gleiche wie die Arbeitsweise der in Fig. 7 gezeigten Ausgangsschaltung. Da jedoch keine Vorspannung an das rückseitige Gate des NMOS-Transistors N4 angelegt ist, ist dessen Spannungsabfall um einen entsprechenden Betrag verringert, und es können daher die Grenzen bzw. Toleranzen für die Schwellenspannungen Vthn2, Vthn3 und Vthn4 der NMOS-Transistoren N2, N3 und N4 verbessert werden.
Wenn die Schwellenspannung des NMOS-Transistors N4 mit Vth4 bezeichnet wird, wird das Potential Vc des Knotens Nc in der zweiten Betriebsart auf einen Wert angehoben, der durch die folgenden Gleichungen ausgedrückt wird:
Vc = Vcc - Vth4 (wenn Vth4 > Vth3 ist),
Vc = Vcc - Vth3 (wenn Vth3 ≥ Vth4 ist).
In demjenigen Fall, bei dem Vth3 )- Vth4 ist, ist der Schaltungszustand der gleiche wie derjenige, der in einem Fall vorliegt, wenn kein Spannungsabfall in den Schaltelement SW 2 auftritt. In einem Fall, bei dem Vth4 größer ist als Vth3, weil das Potential Vd des Knotens Nd größer ist als Vc, entspricht der Schaltzustand demjenigen, der in einem Fall vorliegt, bei dem ein Spannungsabfall in dem in Fig. 5 gezeigten Schaltelement SW2 auftritt. Falls die Schwellenspannung Vth4 angemessen ausgewählt ist, ist der Anstieg der Schwellenspannung, der auf die Auswirkungen der Vorspannung des rückseitigen Gates zurückzuführen ist, kleiner als derjenige in dem herkömmlichen Fall, bei dem das Potential des rückseitigen Gates des ersten NMOS-Transistors N2 auf das Massepotential Vss festgelegt ist, so daß die Ausgangsspannung Vout auf einen Pegel eingestellt ist, der höher ist als der Pegel in dem herkömmlichen Fall.
Im folgenden werden die Grenzen bzw. Toleranzen der Schwellenspannungen Vthn2, Vthn3 und Vthn4 in der zweiten Betriebsart betrachtet. Bei der nachfolgenden Erläuterung sei angenommen, daß die Eigenschaften (Schwellenspannungen, Auswirkungen der Vorspannung der rückseitigen Gates) des ersten NMOS-Transistors N2 und des zweiten NMOS-Transistors N3 sowie des dritten NMOS-Transistors N4 jeweils so eingestellt sind, daß sie jeweils gleich groß sind.
Die Potentiale Vout, Vc und Vd können solange erhöht werden, bis die nachfolgend angegebenen Beziehungen erfüllt sind:
Vc = Vcc - Vthn4 (VBS = 0)
Vd = Vcc - {Vthn3 (VBS = 0) + (Vd - Vc) x 0,3}
Vout = Vcc - {Vthn2 (VBS = 0) + (Vout - Vc) x 0,3}.
Es lassen sich somit die nachfolgenden Gleichungen erzielen:
Vc = Vcc - Vthn4 (VBS = 0)
Vd = [Vcc - Vthn3 (VBS = 0) + {Vcc - Vthn4 (VBS = 0)} x 0,3]I1,3
Vout = {Vcc - Vthn2 (VBS = 0) + Vc x 0,3}/1,3.
Falls Vthn2 (VBS = 0) = Vthn3 (VBS = 0) = Vthn4 (VBS = 0) ist und deren Werte mit Vthno bezeichnet werden, laßt sich die nachfolgend angegebene Gleichung erzielen:
Vc = Vd = Vout = Vcc - Vthno.
Die Beziehung, daß Vout ≥ 2,7 V ist, muß erfüllt sein, wobei es jedoch dann am schwierigsten ist, das Potential dann anzuheben, wenn die Spannung Vcc = 3,0 V in dem mit 3,3 V arbeitenden System ist.
Bei der vorstehend angegebenen Gleichung muß die Beziehung, daß Vd ≥ 2,7 V ist, erfüllt sein. Hierbei ist es notwendig, die Schwellenspannung Vthno so einzustellen, daß sie in dem Bereich 0,3 ≥ Vthn0 liegt.
Bei dem mit 3,0 V arbeitenden System ist es am schwierigsten, das Potential zu erhöhen, wenn Vcc = 2,7 V ist. Gemaß den vorstehen angegebenen Gleichungen muß die Beziehung, daß Vd ≥ 2 7 V ist, erfüllt sein. Hierbei ist es notwendig, die Schwellenspannung Vthno so einzustellen, daß sie im Bereich von 0 ≥ Vthn0 liegt.
Wie vorstehend erläutert, ist es notwendig, die Schwellenspannungen Vthn2, Vthn3, Vthn4 auf einen Bereich einzustellen, der unterhalb der in Fig. 6 gezeigten, durchgezogenen Linie (bei dem mit 3,3 V arbeitenden System) und unterhalb der strichpunktierten Linie Lc (bei dem mit 3,0 V arbeitenden System) liegt.
In der ersten Betriebsart sind die Toleranzen für die Schwellenspannungen Vthn2 und Vthn3 so eingestellt, daß sie die gleichen Werte wie bei der in Fig. 6 gezeigten Schaltung aufweisen.
Bei dem mit 3,3 V arbeitenden System müssen daher die Schwellenspannungen Vthn2, Vthn3 und Vthn4 auf eine Region eingestellt werden, die zwischen den in Fig. 6 gezeig ten, durchgezogenen Linien La und Lb liegt, wobei die Toleranz auf 1,38 V eingestellt ist und somit um 0,81 V im Vergleich mit der Breite bzw. Toleranz von 0,57 V vergrößert ist, die bei der in Fig. 3 gezeigten, herkömmlichen Ausgangsschaltung vorhanden ist.
Bei dem mit 3 V arbeitenden System müssen daher die Schwellenspannungen Vthn2, Vthn3 und Vthn4 in einem Bereich eingestellt werden, der zwischen der in Fig. 6 gezeigten, strichpunktierten Linie Lc mit jeweils einem Punkt zwischen den Strichen und der gleichfalls in Fig. 6 gezeigten, strichpunktierten Linie Ld mit jeweils zwei Punkten zwischen den Strichen liegt, wobei die Breite bzw. Toleranz auf 1,29 V eingestellt ist und um 0,81 V im Vergleich mit der Breite von 0,48 V vergrößert ist, die bei der in Fig. 3 gezeigten, herkömmlichen Ausgangsschaltung vorhanden ist.
Fig. 10 zeigt ein Schaltbild zur Veranschaulichung einer Schnittstellenschaltung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfmdung, wobei in Fig. 10 derjenige Aufbau dargestellt ist, der erhalten wird, wenn die Schnittstellenschaltung in der Aus gangsschaltung des ICs vorgesehen ist, wie es auch bei dem zweiten bis vierten Ausführungsbeispiel der Fall ist. In der Ausgangsschaltung sind die Strompfade eines NMOS- Transistors N2, dessen Gate an die Spannungsversorgung Vcc angeschlossen ist, und eines NMOS-Transistors N6, dessen Gate an die Spannungsversorgung Vcc angeschlossen ist, in Reihe zwischen den PMOS-Transistor P1 und den NMOS-Transistor N1 der in Fig. 5 gezeigten Ausgangsschaltung geschaltet. Die Verbindung des NMOS-Transistors N3, der Schaltelemente SW1 und SW2 mit dem NMOS-Transistor N2 ist die gleiche wie bei den zuvor beschriebenen Ausführungsbeispielen.
Da der Strompfad des NMOS-Transistors N6 bei der in Fig. 10 gezeigten Ausgangsschaltung zwischen den Drainanschluß des NMOS-Transistors N1 und den Ausgangsanschluß Nb des ICs geschaltet ist und dessen Gate mit der Spannungsversorgung Vcc verbunden ist, ist es möglich, zu verhindern, daß eine hohe Spannung zwischen dem Drain und dem Gate des NMOS-Transistors N1 gelegt wird, wenn ein Signal eines mit 5 V arbeitenden Systems an den Ausgangsanschluß Nb des ICs angelegt wird, wodurch es möglich ist, den NMOS-Transistor N1 wirkungsvoll zu schützen.
In der in Fig. 10 gezeigten Schaltung ist das rückseitige Gate des NMOS-Transistors N3 mit dem rückseitigen Gate des NMOS-Transistors N2 verbunden, so daß die Substratpotentiale der NMOS-Transistoren N3 und N2 auf den gleichen Potentialpegel gelegt sind. Aus den mit Bezug zu den Fig. 7 und 9 gegebenen Erläuterungen ist jedoch klar ersichtlich, daß das rückseitige Gate des NMOS-Transistors N3 auch mit dem Masseanschluß Vss verbunden sein kann.
Falls, wie in Fig. 11 gezeigt ist, die NMOS-Transistoren N1 und N6 und das NOR-Glied 14 aus der in Fig. 10 gezeigten Schaltung entfernt werden, kann die hierdurch erhaltene Schaltung als eine Anhebeschaltung zum Anheben des Potentials an dem Ausgangsanschluß Nb eingesetzt werden.
Bei den vorstehend erläuterten Ausführungsbeispielen ist jeweils ein Fall geschildert, bei dem das Potential der Region der Senke des Leitungstyps p in dem IC, bei dem die Region der Senke des Leitungstyps p m dem Halbleitersubstrat des Leitungstyps n ausgebildet ist, gesteuert wird. Die vorliegende Erfmdung ist jedoch nicht auf die vorstehend erläuterten Ausführungsbeispiele beschränkt und kann auch bei einem IC eingesetzt werden, der einen Aufbau mit dreifacher Senke besitzt, wie es in Fig. 12 gezeigt ist. Bei einem Aufbau mit dreifacher Senke wird zunächst eine Senkenregion 22 des Leitungstyps n in einem Halbleitersubstrat 21 des Leitungstyps p ausgebildet. Nachfolgend werden jeweils Senkenregionen 23-1 und 23-2 des Leitungstyps p in der Senkenregion 22 des Leitungstyps n und in dem Substrat 21 ausgebildet. In dem Substrat 21 werden die NMOS-Transistoren N1, N5 und N6 ausgebildet. Weiterhin wird in dem Substrat 21 eine dotierte Diffusionsschicht 24 des Leitungstyps p&spplus; gebildet, um zu ermöglichen, daß eine Vorspannung V1, zum Beispiel das Massepotential Vss, über eine Elektrode 25 an das Substrat 21 angelegt wird. In der Senkenregion 22 des Leitungstyps n&spplus; werden die PMOS-Transistoren P1 und P4 ausgebildet. Weiterhin wird in der Senkenregion 22 des Leitungstyps n eine dotierte Diffusionsschicht 26 des Leitungstyps n&spplus; ausgebildet, um zu ermöglichen, daß eine Vorspannung V3, zum Beispiel das Versorgungsspannungspotential Vcc, an die Senkenregion 22 des Leitungstyps n über eine Elektrode 27 angelegt werden kann. In der Senkenregion 23-1 des Leitungstyps p werden die NMOS-Transistoren N2 und N3 ausgebildet. Die Senkenregion 23-1 des Leitungstyps p weist eine in ihr ausgebildete, dotierte Diffusionsschicht 28 des Leitungstyps p&spplus; auf. Eine Vorspannung V2, die mit Hilfe von Schaltern SW1 und SW2 gesteuert wird, wird an die Senkenregion 23-1 des Leitungstyps p mit Hilfe der Elektrode 29 angelegt. Die Senkenregion 23-1 des Leitungstyps p entspricht dem Knoten Nc, der in dem Schaltbild dargestellt ist. In der Senkenregion 23-2 des Leitungstyps p werden die NMOS-Transistoren N1, N5 und N6 ausgebildet. Die NMOS-Transistoren N1, N5 und N6 können in dem Substrat 21 gemaß der vorstehenden Beschreibung ausgebildet werden oder sie können separat in dem Substrat 21 und der Senkenregion 23-2 des Leitungstyps p gebildet werden. Weiterhin wird in der Senkenregion 23-2 des Leitungstyps p eine dotierte Diffusionsschicht 30 des Leitungstyps n&spplus; ausgebildet, um zu ermöglichen, daß die Vorspannung V1, zum Beispiel das Versorgungsspannungspotential Vcc, über eine Elektrode 31 an die Senkenregion 23-2 des Leitungstyps p angelegt werden kann.
Der NMOS-Transistor N4 kann in dem Substrat 21 und/oder in der Senkenregion 23-2 des Leitungstyps p ausgebildet werden, wenn das Massepotential Vss an dessen rückseitiges Gate angelegt wird. Wenn dessen rückseitiges Gate mit dem rückseitigen Gate des NMOS- Transistors N2 verbunden ist, kann er in der Senkenregion 23-1 des Leitungstyps p ausgebildet werden.
Bei dem vorstehend beschriebenen Aufbau kann der größte Teil der NMOS-Transistoren in der Senkenregion 23-2 des Leitungstyps p oder in dem Halbleitersubstrat des Leitungstyps p ausgebildet werden, wobei es jedoch notwendig ist, die NMOS-Transistoren N2 und N3 (sowie N4, wenn das rückseitige Gate des NMOS-Transistors N4 mit dem rückseitigen Gate des NMOS-Transistors N2 verbunden ist) und die anderen NMOS-Transistoren N1, N5 und N6 in einer anderen Senkenregion (oder in dem Substrat) auszubilden. Weiterhin sind die PMOS-Transistoren in der Senkenregion 22 des Leitungstyps n ausgebildet, in der die Senkenregion 23-1 des Leitungstyps p gebildet ist. Es ist aber auch möglich, eine zusätzliche Senkenregion des Leitungstyps n zu bilden, in der keine Senkenregion des Leitungstyps p ausgebildet ist und die PMOS-Transistoren in der zusätzlich vorgesehenen Senkenregion des Leitungstyps n zu bilden.
Bei den vorstehend beschriebenen Ausführungsbeispielen wurde ein Fall erläutert, bei dem ein drei Zustände annehmen könnender Puffer als die Ausgangspufferschaltung vorgesehen ist. Die vorliegende Erfindung kann aber auch bei einem CMOS-Invertierer eingesetzt werden, dessen Ausgang zwei Werte mit dem hohen Pegel "H" und dem niedrigen Pegel "L" annehmen kann (ohne daß er über den hohen Impedanz besitzenden Zustand verfügt). In dem Fall eines CMOS-Invertierers sind die Beschrähkungen, die durch die in Fig. 6 gezeigte durchgezogene Linie Lb und die strichpunktierte Linie Ld angegeben sind, sowie durch die in Fig. 8 gezeigte durchgehende Linie Lb und strichpunktierte Linie I-d bezeichnet sind, entfallen.
In den Fig. 5, 7 und 9 ist der Ausgangsanschluß des drei Zustände aufweisenden Puffers mit dem Knoten Na verbunden. Die Erfmdung ist aber auch effektiv, wenn der Ausgangs anschluß eines anderen Schaltkreises (wie etwa eines NAND-Glieds, eines NOR-Glieds, eines Exklusiv-ODER-Glieds oder einer anderen Schaltschaltung) mit dem Knoten verbunden ist.
Bei der Erläuterung der vorstehend beschriebenen Ausführungsbeispiele wird die Wirkung der vorliegenden Erfindung geschildert, indem die beiden folgenden Beschränkungen berücksichtigt werden, nämlich die Beschrähkung, daß eine Spannung (zum Beispiel 2,7 V), die annähernd gleich groß ist wie die Versorgungsspannung Vcc, an den Ausgangsanschluß Nb angelegt ist, wenn das Potential des Knotens Na auf den hohen Pegel "H" emgestellt ist, und die Beschränkung, daß die Spannung des Knoten Na auf den Bereich der Gatedurchbruchsspannung begrenzt ist, wenn eine Spannung von 5 V an den Ausgangsanschluß Nb über die Busleitung angelegt wird, wenn der Knoten Na in den hohe Impedanz aufweisenden Zustand eingestellt ist. Jedoch sind die Knoten Na und Nd des in Fig. 5 gezeigten Schaltkreises jeweils mit den PMOS-Transistoren P1 bzw. P4 verbunden, und es ist eine parasitäre Diode, die durch eine dotierte Diffusionsschicht des Leitungstyps p, die die Source- und Drainregionen bildet, und eine dotierte Diffusionsschicht des Leitungstyps n, die durch die Vorspannung Vcc vorgespannt ist, gebildet ist, vorhanden.
Wenn die Versorgungsspannung Vcc zum Beispiel gleich 3,0 V ist, kann die parasitäre Diode in manchen Fällen in der Vorwärtsrichtung vorgespannt sein, falls der Bereich der Schwellenspannung auf der Basis der Annahme festgelegt ist, daß der Wert 3,6 V, der der Durchbruchsspannung des Bauelements entspricht, die maximal zulässig anzulegende Spannung des Knotens Na ist. Zu diesem Zeitpunkt fließt dann ein Vorwärtsstrom in der parasitären Diode, wobei der Strom jedoch nicht stets fatal ist. Aus diesem Grund wird dieser Sachverhalt nicht als eine Beschrähkung bei der Erläuterung der vorstehenden Ausführungsbeispiele behandelt.
Wenn die vorstehend angegebene Beschrähkung berücksichtigt wird, wird der Bereich der Schwellenspannung in folgender Weise festgelegt.

(1) Mit 3,3 V arbeitendes System

Wenn die Spannung Vcc gleich 3,0 V ist, muß die Beziehung, daß die Schwellenspannung Vthn2 gleich 0 V ist, erfüllt werden, und es wird daher die durchgezogene Linie Lb in den Fig. 6, 8 und 3 in der nach oben weisenden Richtung verschoben. Zu diesem Zeitpunkt wird der Steuerbereich für die Schwellenspannung Vthn in folgender Weise festgelegt:
In dem herkömmlichen Fall: 0,39 V,
im Fall der Schaltungen gemäß den Fig. 5 und 9:1,2 V,
in dem Fall der in Fig. 7 gezeigten Schaltung: 1,048 V.

(2) Mit 3,0 V arbeitendes System

Wenn die Spannung Vcc gleich 2,7 V ist, muß die Beziehung, daß die Schwellenspannung Vthn2 gleich 0 V ist, erfüllt werden, und es ist daher die strichpunktierte Linie Ld in den Fig. 6, 8 und 3 in der nach oben weisenden Richtung verschoben. Zu diesem Zeitpunkt wird der Steuerbereich für die Schwellenspannung Vthn in der folgenden Weise festgelegt:
In dem herkömmlichen Fall: 0 V,
in dem Fall der in den Fig. 5 und 9 gezeigten Schaltungen: 0,81 V,
in dem Fall der in Fig. 7 gezeigten Schaltung: 0,66 V.
Falls die Beschränkung, daß der Vorwärtsstrom in der parasitären Diode zu beseitigen ist, zusätzlich auferlegt ist, ist der Bereich für die Schwellenspannung Vth noch weiter eingeschränkt, läßt sich jedoch dennoch erheblich im Vergleich mit dem herkömmlichen Fall verbessern.
Bei den vorstehend erläuterten Ausfürungsbeispielen ist das Gate des ersten MOS-Transistors N2 ferner mit der Spannungsversorgung Vcc verbunden. Der Bereich flir die Schwellenspannung Vth kann jedoch im Vergleich mit dem herkömmlichen System selbst dann verbreitert werden, wenn das Gate mit einem Spannungsversorgungsknoten verbunden ist, der einen unterschiedlichen Spannungswert besitzt (zum Beispiel Vee).
Wie vorstehend erläutert, ist es in Übereinstimmung mit der vorliegenden Erfindung möglich, eine Schnittstellenschaltung und eine Ausgangsschaltung zu schaffen, bei denen die Betriebsgrenze hinsichtlich der Änderung der Schwellenspannung eines MOS-Transi stors zur Separierung eines Signals von dem Schaltkreis eines mit hoher Versorgungsspannung arbeitenden Systems, der in der Ausgangsstufe des Schaltkreises eines mit niedriger Versorgungsspannung arbeitenden Systems vorgesehen ist, erheblich vergrößert werden und es kann die Prozeßsteuerung vereinfacht werden.

Claims

1. Schnittstellenschaltung, die als Schnittstelle zwischen einem Schaltkreis eines hohen Spannungspegel aufweisenden Versorgungsspannungssystems und einem Schaltkreis eines niedrige Spannung aufweisenden Versorgungsspannungssystems dient, wobei die Schaltkreise gemeinsam eine Busleitung verwenden, mit einem Ausgangsanschluß (Nb) für den Anschluß an die Busleitung; einem MOS-Schaltkreis (11), der in einem Haibleitersubstrat ausgebildet ist; einem ersten MOS-Transistor (T1), der einen Strompfad, der zwischen einen Ausgangsknoten (Na) des MOS-Schaltkreises (11) und den Ausgangsanschluß (Nb) geschaltet ist, und ein Gate aufweist, das mit einer ersten Potentialversorgungsquelle (Vcc) verbunden ist; einem ersten Schaltelement (SW1), das zwischen ein Rückseitengate bzw. einen Substratanschluß des ersten MOS-Transistors (T1) und eine zweite Potentialversorgungsquelle (Vss) geschaltet ist; einem zweiten MOS-Transistor (T2), der einen Strompfad, der an einem Ende mit dem Ausgangsanschluß (Nb) verbunden ist, ein Gate, das an die erste Potentialversorgungsquelle (Vcc) angeschlossen ist, und ein Rückseitengate enthält, das auf das gleiche Potential wie das Rückseitengate des ersten MOS-Transistors (T1) gelegt ist; und einem zweiten Schaltelement (SW2), das zwischen das Rückseitengate des ersten MOS-Transistors (T1) und das andere Ende des Strompfads des zweiten MOS- Transistors (T2) geschaltet ist, wobei der Einschalt/Ausschalt-Zustand des zweiten Schaltelements in komplementärer Weise, bezogen auf denjenigen des ersten Schaltelements (SW1), gesteuert wird.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeich -net, daß das zweite Schaltelement (SW2) ein analoger Schalter ist, der einen MOS- Transistor (P4) mit p-Kanal und einen MOS-Transistor (N4) mit n-Kanal enthält, deren Strompfade parallel zueinander geschaltet sind und deren Gates durch ein Steuersignal (CTRLB) gesteuert werden.

3. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeich -net, daß das erste Schaltelement (SW1) einen dritten MOS-Transistor (NS) enthält, dessen Strompfad zwischen das Rückseitengate des ersten MOS-Transistors (T1) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist, und dessen Rückseitenelektrode mit der zweiten Potentialversorgungsquelle (Vss) verbunden ist, und daß das zweite Schaltelement (SW2) einen vierten MOS-Transistor (N4) aufweist, dessen Strompfad zwischen das Rückseitengate des ersten MOS-Transistors (T1) und das andere Ende des Strompfads des zweiten MOS-Transistors (T2) geschaltet ist und dessen Rückseitengate mit der zweiten Potentialversorgungsquelle (Vss) verbunden ist.

4. Schmttstellenschaltung nach Anspruch 1, dadurch gekennzeich -net, daß das erste Schaltelement (SW1) einen dritten MOS-Transistor (NS) enthält, dessen Strompfad zwischen das Rückseitengate des ersten MOS-Transistors (T1) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist, und dessen Rückseitengate an die zweite Potentialversorgungsquelle (Vss) angeschlossen ist, und daß das zweite Schaltelement (SW2) einen vierten MOS-Transistor (N4) enthält, dessen Strompfad zwischen das Rückseitengate des ersten MOS-Transistors (T1) und das andere Ende des Strompfads des zweiten MOS-Transistors (T2) geschaltet ist und dessen Rückseitengate mit dem Rückseitengate des ersten MOS-Transistors (T1) verbunden ist.

5. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeich -net, daß der erste und der zweite MOS-Transistor (T1, T2) eine Ausführungsform mit Kanal des Leitungstyps n aufweisen.

6. Schmttstellenschaltung nach Anspruch 1, dadurch gekennzeich -n e t, daß der MOS-Schaltkreis (11) einen Puffer mit drei Zuständen (Tristate-Puffer) aufweist, der in einer Ausgangsstufe desselben vorgesehen ist.

7. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeich -net, daß der MOS-Schaltkreis (11) einen CMOS-Invertierer aufweist, der in einer Ausgangsstufe desselben vorgesehen ist.

8. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeich -n e t, daß sie weiterhin eine Steuerschaltung (12) zum Steuern der Ein/Ausschaltzustände des ersten und des zweiten Schaltelements (SW 1, SW2) derart, daß sie jeweils komplementären Zustand besitzen, in Abhängigkeit von dem Ausgangszustand des MOS-Schaltkreises (11) aufweist.

9. Sclinittstellenschaltung nach Anspruch 8, dadurch gekennzeich -n e t, daß die Steuerschaltung (12) die Ein/Ausschaltzustände des ersten und des zweiten Schaltelements (SW 1, SW2) mit jeweils komplementären Zuständen in Abhängigkeit von einem Ausgangsaktivierungssignal (OE) und eines Signais zur Festlegung eines Ausgangspegels des MOS-Schaltkreises (11) steuert.

10. Ausgangsschaltung, die als eine Schnittstelle zwischen einer Schaltung eines hohe Spannung besitzenden Versorgungsspannungssystems und einer Schaltung eines niedrige Spannung besitzenden Versorgungsspannungssystems dient, die gemeinsam eine Busleitung benutzten, mit einem Ausgangsanschluß (Nb) für die Verbindung mit der Busleitung; einem MOS-Schaltkreis (11), der in einem Halbleitersubstrat ausgebildet ist und einen ersten MOS-Transistor (Pl) und einen zweiten MOS-Transistor (N1) enthält, deren Strompfade in Reihe zwischen eine erste Potentialversorgungsquelle (Vcc) und eine zweite Potentialversorgungsquelle (Vss) geschaltet sind; einem dritten MOS-Transistor (N2) eines ersten Leitungstyps, der einen Strompfad, der an einem Ende an einen Verbindungsknoten zwischen dem ersten und dem zweiten MOS-Transistor (Pl, N1) angeschlossen ist und mit dem anderen Ende mit dem Ausgangsanschluß (Nb) verbunden ist, und ein Gate aufweist, das mit der ersten Potentialversorgungsquelle (Vcc) verbunden ist; einem ersten Schaltelement (SW1), das zwischen ein Rückseitengate des dritten MOS- Transistors (N2) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist; einem vierten MOS-Transistor (N3) des ersten Ieitungstyps, der einen Strompfad, der an einem Ende an den Ausgangsanschluß (Nb) angeschlossen ist, ein Gate, das mit der ersten Potentialversorgungsquelle (Vcc) verbunden ist, und ein Rückseitengate enthält, das auf das gleiche Potential wie das Rückseitengate des dritten MOS-Transistors (N2) gelegt ist; und einem zweiten Schaltelement (SW2), das zwischen das andere Ende des Strompfads des vierten MOS-Transistors N3 und das Rückseitengate des dritten MOS-Transistors (N2) geschaltet ist, wobei der Einschalt/Ausschalt-Zustand des zweiten Schaltelements in komplementärer Weise, bezogen auf denjenigen des ersten Schaltelements (SW1), gesteuert wird.

11. Ausgangsschaltung nach Anspruch 10, dadurch gekennzeich ne t, daß das zweite Schaltelement (SW2) ein analoger Schalter ist, der einen MOS-Transistor (P4) eines zweiten Leitungstyps und einen MOS-Transistor (N4) des ersten Leitungstyps enthält, deren Strompfade parallel zueinander geschaltet sind und deren Gates durch ein Steuersignal (CTRLB) gesteuert werden.

12. Ausgangsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das erste Schaltelement (SW 1) einen fünften MOS-Transistor (NS) des ersten Leitungstyps enthält, dessen Strompfad zwischen das Rückseitengate des dritten MOS-Transistors (N2) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist und dessen Rückseitengate an die zweite Potentialversorgungsquelle (Vss) angeschlossen ist, und daß das zweite Schaltelement (SW2) einen sechsten MOS-Transistor (N4) des ersten Leitungstyps enthält, dessen Strompfad zwischen das Rückseitengate des dritten MOS-Transistors (N2) und das andere Ende des Strompfads des vierten MOS-Transistors (N3) geschaltet ist und dessen Rückseitengate an die zweite Potentialversorgungsquelle (Vss) angeschlossen ist.

13. Ausgangsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß das erste Schaltelement (SW 1) einen fünften MOS-Transistor (NS) des ersten Leitungstyps enthält, dessen Strompfad zwischen das Rückseitengate des dritten MOS-Transistors (N2) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist und dessen Rückseitengate an die zweite Potentialversorgungsquelle (Vss) angeschlossen ist, und daß das zweite Schaltelement (SW2) einen sechsten MOS-Transistor (N4) des ersten I-eitungstyps enthält, dessen Strompfad zwischen das Rückseitengate des dritten MOS-Transistors (N2) und das andere Ende des Strompfads des vierten MOS-Transistors (N3) geschaltet ist und dessen Rückseitengate an das Rückseitengate des dritten MOS-Transistors (N2) angeschlossen ist.

14. Ausgangsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß der erste und der zweite Leitungstyp jeweils Typen mit Kanal des Leitungstyps n bzw. des Leitungstyps p sind, daß die erste Potentialversorgungsquelle eine Spannungsquelle (Vcc) ist und daß die zweite Potentialversorgungsquelle ein Masseanschluß (Vss) ist.

15. Ausgangsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß sie weiterhin eine Steuerschaltung (12) zum Steuern der Ein/Ausschalt-Zustände des ersten und des zweiten Schaltelements (SW 1, SW2) derart, daß diese jeweils komplementäre Zustände aufweisen, in Abhängigkeit von dem Ausgangszustand des MOS-Schaltkreises (11) aufweist.

16. Ausgangsschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Steuerschaltung (12) die Ein/Ausschalt-Zustände des ersten und des zweiten Schaltelements (SW 1, SW2) mit jeweils komplementären Zuständen in Abhängigkeit von einem Ausgangsaktivierungssignal (OE) und einem Signal (1N) steuert, das von einer internen Schaltung zur Festlegung eines Ausgangspegels des MOS-Schaltkreises (11) abgegeben wird.

17. Ausgangsschaltung, die als Schnittstelle zwischen einer Schaltung eines hohe Spannung aufweisenden Versorgungsspannungssystems und einer Schaltung eines niedrige Spannung aufweisenden Versorgungsspannungssystems dient, die gemeinsam eine Busleitung verwenden, mit einem Ausgangsanschluß (Nb) für den Anschluß an die Buslei tung; einem MOS-Transistor (Pl) eines ersten Leitungstyps, der einen Strompfad aufweist, der an einem Ende mit einer ersten Potentialversorgungsquelle (Vcc) verbunden ist; einem zweiten MOS-Transistor (N2) eines zweiten Leitungstyps, dessen Strompfad zwischen das andere Ende des Strompfads des ersten MOS-Transistors (P1) und den Ausgangsanschluß (Nb) geschaltet ist und dessen Gate mit der ersten Potentialversorgungsquelle (Vcc) ver hunden ist; einem dritten MOS-Transistor (N3) des zweiten Leitungstyps, der einen Strompfad, der an einem Ende mit dem Ausgangsanschluß (Nb) verbunden ist, ein Gate, das an die erste Potentialversorgungsquelle (Vcc) angeschlossen ist, und ein Rückseitengate enthält, das auf das gleiche Potential wie der zweite MOS-Transistors (N2) gelegt ist; emem ersten Schaltelement (SW1), das zwischen das Rückseitengate des zweiten MOS Transistors (N2) und die zweite Potentialversorgungsquelle (Vss) geschaltet ist; und einem zweiten Schaltelement (SW2), das zwischen das Rückseitengate des zweiten MOS-Transistors (N2) und das andere Ende des Strompfads des fünften MOS-Transistors (N3) geschaltet ist, wobei der Einschalt/Ausschalt-Zustand des zweiten Schaltelements in komplementärer Weise, bezogen auf denjenigen des ersten Schaltelements (SW1), gesteuert wird.

18. Ausgangsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß sie weiterhin einen vierten MOS-Transistor (N6) des zweiten Leitungstyps, der einen Strompfad enthält, der an einem Ende mit einer zweiten Potentialversorgungquelle (Vss) verbunden ist; und einen fünften MOS-Transistor (N1) des zweiten Leitungstyps aufweist, der einen Strompfad enthält, der zwischen das andere Ende des Strompfads des vierten MOS-Transistors (N6) und den Ausgangsanschluß (Nb) geschaltet ist.

19. Ausgangsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß sie ferner eine Steuerschaltung (17, 15) zum Steuern der Ein-/Ausschalt-Zustände des ersten und des zweiten Schaltelements (SW1, SW2) enthält.

20. Ausgangsschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Steuerschaltung (17, 15) die Ein-/Ausschalt-Zustände des ersten und des zweiten Schaltelements (SW1, SW2) in komplementärer Weise in Abhängigkeit von einem Ausgangsaktivierungssignal (OE) und einem Signal (IN) steuert, das von einer internen Schaltung zugeführt wird.