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DE69229661T2 - Verfahren zur Herstellung einer Anschlusstruktur für eine Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Anschlusstruktur für eine Halbleiteranordnung

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DE69229661T2
DE69229661T2 DE69229661T DE69229661T DE69229661T2 DE 69229661 T2 DE69229661 T2 DE 69229661T2 DE 69229661 T DE69229661 T DE 69229661T DE 69229661 T DE69229661 T DE 69229661T DE 69229661 T2 DE69229661 T2 DE 69229661T2
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copper
pattern
copper core
core bumps
bumps
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Shingo Ichikawa
Hiroyuki Kaneko
Seiichi Mimura
Masayuki Ohi
Junichiro Shimizu
Takayuki Tajiri
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Citizen Holdings Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
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Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung externer Verbindungsanschlüsse einer Halbleitervorrichtung des oberflächenmontierten Typs o. dgl. mit einer kupferbeschichteten laminierten Platte, in der eine oder beide Oberflächen mit Kupfer beschichtet sind, insbesondere Verfahren zur Herstellung einer Anschlussstruktur einer Halbleitervorrichtung mit Kupferkernbumps als externen Verbindungsanschlüssen, um die Reparaturfähigkeit und Wärmeableitung zu verbessern.
  • JP-A-53-44172 beschreibt ein Verfahren zur Ausbildung von Kupferkernbumpelektroden auf einem Substrat.
    • Hintergrund der Erfindung
  • In den letzten Jahren wurden Anstrengungen unternommen, Stiftrasteranordnungen (PGAs) in einer Vielzahl an Anwendungen zu verwenden, indem montierte IC-Chips zur Umwandlung in andere Funktionen ersetzt wurden. Um PGAs auf solche Verwendungszwecke anzupassen, wurde Keramik als Material von PGA-Leiterplatten verwendet.
  • Keramikplatten besitzen hohe Produktzuverlässigkeit, da sie hohe Isolierfähigkeit und sehr gute Wärmeableitung aufweisen. Keramikplatten sind jedoch mit dem Nachteil verbunden, dass sie schrumpfen, wenn Zwischenverbindungsmuster aufgedruckt und gebrannt werden, und dass es schwierig ist, die Anzahl an Zwischenverbindungsmustern zu erhöhen oder feine Muster auf den Keramikplatten auszubilden. Aus diesem Grund führen mehr Zwischenverbindungsmuster in PGAs mit Keramikplatten zu größeren PGAs und teureren Halbleitervorrichtungen.
  • Angesichts der obigen Unzulänglichkeiten von Keramikplatten wurden verschiedene Halbleitervorrichtungen vorgeschlagen, die Harzleiterplatten statt Keramikleiterplatten verwenden. Halbleitervorrichtungen mit Harzleiterplatten bieten den Vorteil, dass feine Muster auf den Harzleiterplatten ausgebildet werden können und die resultierenden Halbleitervorrichtungen kostengünstig sind. Die Halbleitervorichtungen mit Harzleiterplatten werden jedoch aufgrund des Problems der Wärmeableitung nicht sehr häufig verwendet.
  • Genauer gesagt erzeugt eine LSI-Schaltung mit einem großen darauf montierten IC eine große Menge an Wärme, die durch einen Betriebsstrom induziert wird. Wenn die erzeugte Wärme nicht rasch abgeleitet wird, steigt die Temperatur des IC, sodass die Betriebsgeschwindigkeit des IC sinkt und sie einen thermischen Durchbruch erfährt.
  • Halbleitervorrichtungen mit Harzplatten, deren Struktur zwecks besserer Wärmeableitung verbessert ist, sind in JP-A-1-204453 und 2-102738 geoffenbart. Die geoffenbarte Struktur ist weiter unten unter Bezugnahme auf Fig. 13 und 14 der beiliegenden Abbildungen beschrieben.
  • Fig. 13 zeigt eine herkömmliche Harzplatten-Stiftrasteranordnung (PPGA) im Querschnitt. Wie aus Fig. 13 ersichtlich, ist ein IC-Chip 3 auf einem Chipverbindungsmuster 2a einer Harzplatte 1 positioniert. Wie dies auf dem Gebiet bekannt ist, ist der IC-Chip 3 durch Drähte 108 auf der Harzplatte 1 mit einem Muster 2d verbunden. Der IC-Chip 3 ist durch einen spritzgussgeformten Harzblock 4 abgedichtet, wobei eine Wärmeableitungsplatte 107 an der oberen Fläche des spritzgussgeformten Harzblocks 4 durch einstückiges Formen befestigt ist. Ein unteres Muster 2b ist auf einer unteren Fläche der Harzplatte 1 an einer Position angeordnet, die mit dem Chipverbindungsmuster 2a korrespondiert.
  • Das Chipverbindungsmuster 2a besitzt einen Abschnitt 2c, der sich in einen Bereich erstreckt, in dem Kontaktstifte 120 montiert sind. Der Abschnitt 2c besitzt ein darin definiertes Durchgangsloch 2e, und ein Kontaktstift 120a ist im Durchgangsloch 2e angelötet. Der Kontaktstift 120a erstreckt sich durch das Durchgangsloch 2e und ist am unteren Muster 2b angelötet. Daher kann Wärme aus dem IC-Chip 3 durch das Chipverbindungsmuster 2a, den Kontaktstift 120a und das unter Muster 2b abgeleitet werden.
  • Fig. 14 zeigt eine weitere herkömmliche PPGA im Querschnitt. Ein Chipverbindungsmuster 2a besitzt eine Vielzahl an Durchgangslöchern 110, die in seiner Ebene angeordnet und in direktem Kontakt mit dem unteren Muster 2b auf einer Harzplatte 1 gehalten sind. Wärme aus dem IC-Chip 3 wird daher durch die Durchgangslöcher hindurch aus dem breiten Bereich des unteren Musters 2b abgeleitet.
  • Die PPGA ist eine vielversprechende Halbleitervorrichtung, da sie weniger teuer als die PGA mit dem Keramiksubstrat ist und gute Wärmeableitungseigenschaft besitzt.
  • Da allerdings große Chips mit zunehmender Leistungsfähigkeit der Halbleiterspeicher verwendet werden, sind die PPGAs teuer und können nach der Verwendung nicht einfach entsorgt werden. Üblicherweise ist es notwendig, die PPGAs aus den Hauptplatinen zu entfernen und sie in Wiederverwendung auf anderen Hauptplatinen zu installieren.
  • Selbst wenn eine PPGA mit Wärme aus einer Hauptplatine entfernt wird, um auf einer anderen Hauptplatine installiert zu werden, wird die Reparaturfähigkeit der PPGA nicht eingeschränkt, da die Kontaktstifte 120, 120a ihre Form nicht verändern. Es liegt kein Wärmeproblem vor, da Wärme aus dem IC-Chip 3 durch die Durchgangslöcher abgeleitet werden kann. Da jedoch PPGAs 100 oder mehr Kontaktstifte 120 als externe Verbindungsanschlüsse erfordern, werden sie in vielstufigen Verfahren gefertigt und sind sehr teuer.
  • Eine Konstruktion, die das Ziel verfolgt, das Kostenproblem der PPGAs zu lösen und ihre Herstellungskosten zu senken, ist eine oberflächenmontierte Halbleiter(speicher)vorrichtung.
  • Herkömmliche oberflächenmontierte Speichervorrichtungen werden nachstehend unter Bezugnahme auf Fig. 15 und 16 der beiliegenden Abbildungen beschrieben.
  • Fig. 15 zeigt eine Speichervorrichtung 100 des Stift-Typs im Querschnitt. Die Schaltungsmuster auf der oberen und unteren Oberfläche einer Leiterplatte 1 sind mit nicht dargestellten Durchgangslöchern miteinander verbunden. Ein IC-Chip 3 ist auf dem oberen Muster 2 montiert und in einem dichtenden Harzblock 4 ausgeformt. Kurze Stifte 6 sind als externe Verbindungsanschlüsse am unteren Muster 5 montiert, wobei die kurzen Stifte 6 in die nicht gezeigten Durchgangslöcher eingesetzt sind. Um die Speichervorrichtung 100 auf einer Hauptplatine zu montieren, werden eine Lötzinnplattierte Schicht oder ein leitender Kleber auf ein Muster auf der Hauptplatine aufgebracht und dann die Stifte 6 der Speichervorrichtung 100 auf dem Muster positioniert. Anschließend wird die Anordnung erhitzt, um die lötzinnplattierte Schicht oder den leitenden Kleber zu schmelzen und dadurch die Speichervorrichtung 100 auf der Hauptplatine an ihrer Oberfläche zu montieren.
  • Fig. 16 zeigt eine Speichervorrichtung mit Lötbumps im Querschnitt. Jene Teile in Fig. 16, die mit jenen der Speichervorrichtung von Fig. 15 identisch sind, sind mit gleichen Bezugszeichen versehen und werden daher nicht im Detail besprochen. Die in Fig. 16 durch 200 gekennzeichnete Speichervorrichtung unterscheidet sich insofern von der Speichervorrichtung 100 von Fig. 15, als externe Verbindungsanschlüsse Lötbumps 7 aufweisen. Um die Speichervorrichtung 200 auf einer Hauptplatine zu montieren, werden die Lötbumps 7 der Speichervorrichtung 200 direkt auf einem Muster der Hauptplatine positioniert. Dann wird die Anordnung erhitzt, um die Lötbumps 7 zu schmelzen, wodurch die Speichervorrichtung 100 an der Oberfläche der Hauptplatine montiert wird.
  • Wenn die stiftartige Speichervorrichtung 100 des Stift-Typs von Fig. 15 mit Wärme aus der Hauptplatine entfernt wird, um auf einer anderen Hauptplatine installiert zu werden, wird die Reparaturfähigkeit der Speichervorrichtung 100 nicht beeinträchtigt, da die Stifte 6 ihre Form nicht verändern. Da jedoch die Speichervorrichtung 100 als externe Verbindungsanschlüsse z. B. mit der PPGA 100 oder mehr Stifte 6 erfordert, sind zahlreiche Schritte zur Fertigung der Speichervorrichtung 100 erforderlich, weshalb auch die Speichervorrichtung 100 in bezug auf die Kosten keine Vorteile aufweist.
  • Die Speichervorrichtung 200 mit Lötbumps in Fig. 16 ist hinsichtlich der Kosten vorteilhaft, da sie Lötbumps vorsieht, die keine große Anzahl an Fertigungsschritten erfordern. Wenn jedoch die Lötbumps 7 geschmolzen werden, um die Speichervorrichtung 200 aus der Hauptplatine zu entfernen, um sie auf einer anderen Hauptplatine zu installieren, weisen die Lötbumps 7 keine günstige Form mehr auf, wodurch es schwierig ist, die Speichervorrichtung 200 auf der anderen Hauptplatine zu montieren. Die Reparaturfähigkeit der Speichervorrichtung 200 ist somit schlecht.
  • Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung einer oberflächenmontierten Halbleitervorrichtung mit guter Wärmeableitungsfähigkeit und Reparaturfähigkeit zu niedrigen Kosten bereitzustellen, indem die obigen Probleme herkömmlicher oberflächenmontierter Halbleitervorrichtungen überwunden werden.
    • Offenbarung der Erfindung
  • Die Erfindung beruht auf einer Anwendung der Technologie von Kupferkernbumps, die als vorragende Elektroden von IC-Chips verwendet werden (siehe z. B. "Bare chip packaging", veröffentlicht von der Technical Information Association am 31. Januar 1991). Gemäß der Erfindung sind Kupferkernbumps direkt als externe Verbindungsanschlusselektroden auf einem aus einer Kupferfolie bestehenden unteren Muster auf einer Leiterplatte einer Halbleitervorrichtung ausgebildet.
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Anschlussstruktur einer Halbleitervorrichtung durch Ausbilden von Kupferkernbumps auf einem Kupferschaltungsmuster auf einer Leiterplatte mittels Plattieren durch ein Resistmuster, dadurch gekennzeichnet, dass das gleiche Ätzverfahren, das zur Ausbildung des Schaltungsmusters (5) verwendet wird, in bumpbildenden Bereichen auf dem Schaltungsmuster, das durch das Resistmuster geformt wird, wiederholt wird, wobei das wiederholte Ätzverfahren vor dem Schritt der Ausbildung von Kupferkernbumps und nach dem Schritt des Definierens der bumpbildenden Bereiche durch Belichten und Entwickeln des Resistmusters durchgeführt wird.
  • Durchgangslöcher sind zwischen dem Chipverbindungsmuster und dem unteren Muster definiert, und die Kupferkernbumps sind zwecks Wärmeableitung auf Kontaktflecken um die Durchgangslöcher ausgebildet. Die Wärmeableitungsfähigkeit der Halbleitervorrichtung wird somit ohne besondere Bauteile verbessert und durch wärmeleitende Bauteile in den Durchgangslöchern noch gesteigert.
  • Da ein Aktivierungsätzschritt unter Verwendung der gleichen Art von Ätzlösung wie beim Musterätzen vor dem Schritt des Plattierens der Kupferkernbumps hinzugefügt wird, kann die Haftung der Kupferkernbumps erhöht werden, ohne die Anordnung einer Massenproduktionslinie zu beeinträchtien. Durch Massenfertigung der Halbleitervorrichtungen können somit die Kosten deutlich gesenkt und deren Zuverlässigkeit gesteigert werden.
  • Es wird auch ein außerhalb der Erfindung liegendes Verfahren zur Herstellung einer Anschlussstruktur einer Halbleitervorrichtung beschrieben, worin Kupferkernbumps auf einem Schaltungsmuster auf einer Leiterplatte mittels Plattieren durch ein Resistmuster ausgebildet werden, gekennzeichnet durch das Formen eines lösungsmittelreaktiven ersten trockenen Films und eines wasserlöslichen zweiten trockenen Films als aufeinanderfolgende Schichten als Resistmuster und durch Entfernen des zweiten trockenen Films nach dem Ausbilden der Kupferkernbumps.
  • Jeder der so ausgebildeten Kupferkernbumps besitzt eine große Höhe und einen kleinen Durchmesser, die Halbleitervorrichtung kann leicht auf der Hauptplatine montiert werden, und Schwierigkeiten wie z. B. das Abschälen der Platine können verringert werden.
  • Da der herkömmliche Schritt des Verarbeitens eines trockenen Maskenfilms durchgeführt werden kann, gibt es wenige weitere erforderliche Schritte. Dies ist für die Massenfertigung von Halbleitervorrichtungen und für deren Zuverlässigkeit günstig.
    • Kurze Beschreibung der Abbildungen
  • Fig. 1 ist eine Querschnittsansicht einer Halbleitervorrichtung mit Kupferkernbumps gemäß einer ersten Ausführungsform der Erfindung;
  • Fig. 2 ist eine schematische Darstellung eines Verfahrens zur Formung von Kupferkernbumps gemäß der ersten Ausführungsform der Erfindung;
  • Fig. 3 ist eine schematische Darstellung, die das Verfahren zur Formung der Kupferkernbumps gemäß der ersten Ausführungsform der Erfindung im Detail zeigt;
  • Fig. 4 ist eine Draufsicht einer Leiterplatte der Halbleitervorrichtung, die gemäß der ersten Ausführungsform der Erfindung hergestellt wurde;
  • Fig. 5 ist eine vergrößere fragmentarische Querschnittsansicht der Leiterplatte von Fig. 4;
  • Fig. 6 ist eine schematische Darstellung eines Verfahrens zur Formung der Kupferkernbumps;
  • Fig. 7 ist eine Querschnittsansicht einer Halbleitervorrichtung mit Kupferkernbumps;
  • Fig. 8 ist eine schematische Darstellung eines weiteren Verfahrens zur Ausbildung von Kupferkernbumps;
  • Fig. 9 ist eine schematische Darstellung eines weiteren Verfahrens zur Ausbildung von Kupferkernbumps;
  • Fig. 10 ist eine fragmentarische Querschnittsansicht, aus der die Art des Montierens eines herkömmlichen Kupferkernbumps ersichtlich ist;
  • Fig. 11 ist eine schematische Darstellung eines weiteren Verfahrens zur Ausbildung von Kupferkernbumps;
  • Fig. 12 ist eine fragmentarische Querschnittsansicht, aus der die Art des Montierens eines Kupferkernbumps gemäß der Erfindung ersichtlich ist;
  • Fig. 13 ist eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung des Stift- Typs;
  • Fig. 14 ist eine Querschnittsansicht einer weiteren herkömmlichen Halbleitervorrichtung des Stift-Typs;
  • Fig. 15 ist eine Querschnittsansicht einer herkömmlichen Kurzstift- Halbleitervorrichtung; und
  • Fig. 16 ist eine Querschnittsansicht einer herkömmlichen Lötbump- Halbleitervorrichtung.
    • Beste Durchführungsart der Erfindung
  • Es folgt eine Beschreibung der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Abbildungen.
  • Fig. 1 ist eine Querschnittsansicht einer Speichervorrichtung mit Kupferkernbumps, die gemäß einer ersten Ausführungsform der Erfindung hergestellt wurden.
  • Die Halbleiter(speicher)vorrichtung 10 besitzt Schaltungsmuster, die auf einer oberen und unteren Fläche einer Leiterplatte 1 ausgebildet und durch nicht dargestellte Durchgangslöcher miteinander verbunden sind, und einen auf dem oberen Muster 2 montierten und in einem dichtenden Harzblock 4 eingeformten IC-Chip 3. Die Speichervorrichtung 10 weist auch Kupferkernbumps 8 auf, die als externe Verbindungsanschlüsse auf dem unteren Muster 5 durch ein Plattierungsverfahren ausgebildet werden. Die Speichervorrichtung 10 unterscheidet sich insofern von der in Fig. 15 gezeigten Speichervorrichtung 100 und der in Fig. 16 gezeigten Speichervorrichtung 200, als die externen Verbindungsanschlüsse direkt auf dem unteren Muster 5 geformte Kupferkernbumps 8 sind.
  • Um die Speichervorrichtung 10 der obigen Struktur auf einer Hauptplatine zu montieren, wird eine lötzinnplattierte Schicht (gebildet durch Eintauchen in eine Lötzinnschicht o. dgl.) oder ein leitender Kleber auf ein Muster auf der Hauptplatine aufgebracht; anschließend werden die Kupferkernbumps 8 der Speichervorrichtung 10 auf dem Muster positioniert. Danach wird die Anordnung erhitzt, um die lötzinnplattierte Schicht oder den leitenden Kleber zu schmelzen, wodurch die Speichervorichtung 10 an der Oberfläche der Hauptplatine montiert wird.
  • Es folgt die Beschreibung eines Verfahrens zum Ausbilden der Kupferkernbumps gemäß der ersten Ausführungsform.
  • Fig. 2 zeigt ein Verfahren zum Ausbilden der Kupferkernbumps gemäß der ersten Ausführungsform. In einem Schritt A umfasst eine im Querschnitt dargestellte, kupferbeschichtete, laminierte Platte 21 eine Harzplatte, deren beide Flächen mit dünner Kupferfolie beschichtet sind.
  • Schritt B ist ein Schritt des Definierens von Durchgangslöchern 11 in der kupferbeschichteten laminierten Platte 21 mit einer Bohrmaschine wie z. B. einer NC- Bohrmaschine.
  • Schritt C ist ein Kupferplattierungsschritt, in dem die Oberflächen der kupferbeschichteten laminierten Platte 21 einschließlich der Wandflächen der Durchgangslöcher 11 gereinigt werden, bevor eine dünne kupferplattierte Schicht auf den gesamten Flächen der kupferbeschichteten laminierten Platte 21 durch chemisches Plattieren ausgebildet wird, gefolgt von der Bildung einer kupferplattierten Schicht 12 mittels eines elektrolytischen Plattierungsverfahrens.
  • In Schritt D, einem Musterbildungsschritt, wird ein plattiertes Resist laminiert, belichtet und zu Mustermasken entwickelt. Anschließend wird unter Verwendung einer herkömmlichen Leiterplattenätzlösung von CuCl&sub2; und H&sub2;O&sub2; die kupferplattierte Schicht 12 durch die Mustermasken zum oberen und unteren Muster 2,5 geätzt.
  • Schritt E ist ein Schritt zum Laminieren eines Resists-Trockenfilms 13 (nachstehend als "Resist-DF" bezeichnet). Genauer gesagt wird ein Resist-DF 13 auf beide Oberflächen der kupferbeschichteten laminierten Platte 21 auflaminiert, belichtet und entwickelt, wodurch Resistmusteröffnungen in einem Chipmuster 2a des oberen Musters 2 und bumpbildenden Bereichen 5a des unteren Musters 5 geformt werden.
  • Schritt F ist ein Schritt des Laminierens eines Masken-Trockenfilms (nachstehend als "Masken-DF" bzeichnet). Genauer gesagt wird ein Masken-DF 14 auf die obere Fläche der kupferbeschichteten laminierten Platte 21 über den Resist-DF 13 auflaminiert, wodurch das Chipmuster 2a maskiert wird.
  • Schritt G ist ein Kupferplattierungsschritt zum Ausbilden von Kupferkernbumps. Genauer gesagt werden Kupferkernbumps 8 in den offenen bumpbildenden Bereichen 5a des unteren Musters 5 geformt, wobei hier ein elektrolytisches Kupferplattierungsverfahren zur Anwendung kommt.
  • Schritt H ist ein Schritt zur Entwicklung eines Masken-Trockenfilms. Genauer gesagt wird der Masken-DF 14 entfernt und die Leiterplatte 1 somit fertiggestellt. Der IC-Chip 3 wird dann auf das Chipmuster 2a der Leiterplatte 1 montiert und im dichtenden Harzblock 4 eingeformt, wodurch die in Fig. 1 gezeigte Speichervorrichtung 10 fertiggestellt ist.
  • Fig. 3 zeigt das Verfahren der Fertigung der Kupferkernbumps von Fig. 2 im größeren Detail. Das Verfahren umfasst einen Schritt a zum Definieren von Durchgangslöchern, einen Schritt b zum chemischen bzw. stromlosen Verkupfern, einen Schritt c zum elektrolytischen Kupferplattieren, einen Schritt d zum Laminieren eines Masken-DF, einen Schritt e zum Belichten der Maske DF, einen Schritt f zum Entwickeln des Masken-DF und einen Schritt g zum Ätzen der kupferplattierten Schicht zu Mustern. Wie bereits beschrieben, wird die kupferplattierte Schicht unter Verwendung der Leiterplattenätzlösung von CuCl&sub2;+ H&sub2;O&sub2; zu Mustern geätzt.
  • Das Verfahren umfasst ferner einen Schritt h zum Entfernen des Masken-DF, einen Schritt i zum Schrubben der Anordnung, einen Schritt j zum Laminieren eines Resist-DF, einen Schritt k zum Belichten des Resist-DF, einen Schitt I zum Entwickeln des Resist- DF und einen Schritt m zum Aktivierungsätzen. In Schritt m wird der Resist-DF für eine kurze Zeitspanne von etwa 15 Sekunden unter Verwendung der Ätzlösung (CuCl&sub2; + H&sub2;O&sub2;), die im Musterätzschritt g verwendet wurde, geätzt. Der Grund für den Aktivierungsätzschritt m wird weiter unten erklärt.
  • Das Verfahren umfasst außerdem einen Schritt n zum Laminieren eines Masken-DF, einen Kupferplattierungsschritt o zum Formen von Kupferkernbumps, einen Schritt p zum Entwickeln des Masken-DF und einen Schritt q zum elektrischen Plattieren von Ni + Au. In Schritt q wird eine Au-plattierte Schicht auf den Oberflächen der Kupferkernbumps 8 und des Chipmusters 2a ausgebildet.
  • Die in Fig. 3 und die in Fig. 2 gezeigten Schritte sind miteinander verwandt - Schritt a entspricht Schritt B, Schritte b, c entsprechen Schritt C, Schritte d, e, f, g, h, i entsprechen Schritt D, Schritte j, k, I entsprechen Schritt E, Schritt n entspricht Schritt F, Schritt o entspricht Schritt G, und Schritt p entspricht Schritt H.
  • Die Notwendigkeit des in Fig. 3 gezeigten Aktivierungsätzschritts m wird weiter unten erklärt. Fig. 4 ist eine Draufsicht der Leiterplatte 1 nach Abschluss des Schritts E zum Laminieren des Resist-DF von Fig. 2. In Fig. 4 sind einige bumpbildende Bereiche 5a, die als Öffnungen im Resist-DF 13 ausgebildet sind, in Anordnungen positioniert.
  • Fig. 5 ist ein vergrößerter Querschnitt der Leiterplatte von Fig. 4. In dieser Ausführungsform besitzt der Resist-DF 13 eine Dicke von 35 um und jeder der bumpbildenden Bereiche 5a einen Durchmesser von 300 um.
  • Wenn eine Anzahl von Öffnungen mit geringem Durchmesser im Resist-DF 13 im Entwicklungsschritt I definiert werden, bleiben Überreste 15 des Resist-DF 13, der durch eine Entwicklungslösung (1,1,1-Trichlorethan) aufgelöst wurde, auf der Oberfläche jedes der bumpbildenden Bereiche 5a abgelagert. Wenn der Kupferplattierungsschritt G zwecks Formen von Kupferkernbumps durchgeführt würde, ohne dass die Reste 15 entfernt sind, würden die Kupferkernbumps 8 nicht gut anhaften, und das resultierende Produkt wäre defekt.
  • Um das Problem der mangelnden Haftung zu lösen, führten die Anmelder einen Versuch mit verschiedenen Vorbehandlungsverfahren durch. Die Ergebnisse des Versuchs sind aus nachstehender Tabelle 1 ersichtlich. Tabelle 1
  • Wie aus obiger Tabelle 1 ersichtlich, sind die Ergebnisse des Versuchs unter den vier Bedingungen wie folgt:
  • Ohne Vorbehandlung unter Bedingung (1) bewirkte die Ablagerung des Rests 15 des Resist-DF 13 (aufgelöst in der Entwicklungslösung) mangelnde Haftung aller Kupferkernbumps 8, wobei der Prozentsatz fehlerloser Produkte 0% betrug.
  • Wenn Weichätzen (60 Sekunden dauerndes Eintauchen in H&sub2;SO&sub4; + H&sub2;O&sub2;-Lösung) als Vorbehandlung unter der Bedingung (2) durchgeführt wurde, war die Aktivierung der Kupferfläche so schwach, dass es nicht möglich war, die Reste 15 zu entfernen. Der Prozentsatz fehlerloser Produkte betrug 0%.
  • Wenn ein chemisches Ätzverfahren (zweimaliges 10 Sekunden dauerndes Eintauchen in H&sub3;PO&sub4; + HNO&sub3; + HCl-Lösung) als Vorbehandlung unter der Bedingung (3) durchgeführt wurde, wurde die Kupferoberfläche aktiviert, um Haftkräfte für Kupferkernbumps 8 zu entwickeln. Der Prozentsatz fehlerloser Produkte betrug 100%.
  • Wenn Aktivierungsätzen (15 Sekunden dauerndes Abbrausen mit CuCl&sub2; + H&sub2;O&sub2;- Lösung) als Vorbehandlung unter Bedingung (4) durchgeführt wurde, wude die Kupferoberfläche aktiviert, um Haftkräfte für Kupferkernbumps 8 zu entwickeln. Der Prozentsatz fehlerloser Produkte betrug 100%.
  • Da sich herausstellte, dass das chemische Ätzverfahren unter der Bedingung (3) und das Aktivierungsätzen unter der Bedingung (4) gute Ergebnisse erzielten, wurden diese zwei Bedingungen verglichen.
  • Das chemische Ätzverfahren unter der Bedingung (3) eignete sich nicht zur Automatisierung, da sich die chemische Ätzlösung deutlich verschlechterte und nach jeweils 10-200 m² erneuert werden musste. Dieses Verfahren führte zur Absonderung eines unangenehm starken, die Arbeitsumgebung beeinträchtigenden Geruchs. Es stellte sich heraus, dass das Aktivierungsätzen unter der Bedingung (4) zur Automatisierung geeignet und leicht steuerbar war, um in der Massenproduktion als gleiches Ätzen wie im Musterätzschritt g eingesetzt zu werden.
  • Aus den oben beschriebenen Gründen wird gemäß der vorliegenden Ausführungsform - wie aus Fig. 3 ersichtlich - nach Schritt 1 des Entwickelns des Resist-DF 13 der Aktivierungsätzschritt m eingeschoben, um die Oberflächen der bumpbildenden Bereiche 5a zu aktivieren. Anschließend erfolgt der Schritt o zum Kupferplattieren der Kupferkernbumps zum Formen der Kupferkernbumps 8, die stark anhaften.
  • Während der Schritt n zum Laminieren des Masken-DF in der vorliegenden Ausführungsform nach dem Aktivierungsätzschritt m durchgeführt wird, können diese Schritte - wie durch die Pfeile angedeutet - getauscht werden. Wenn jedoch - wie in dieser Ausführungsform - der Masken-DF-Laminierungsschritt vor dem Ätzschritt stattfindet, werden bessere Ergebnisse hinsichtlich des Chipverbindens des IC-Chips 3 o. dgl. erzielt, da das obere Muster 2, das das Chipmuster 2a enthält, auch aktiviert wird.
  • Die Ätzrate für das obige Aktivierungsätzen sollte vorzugsweise im Bereich von 5 bis 15º10 der Musterdicke liegen. Um eine solche Ätzrate zu erreichen, sollte die Anordnung je nach Ablagerung des Rests 15 2-30 Sekunden lang abgebraust oder eingetaucht werden.
  • Fig. 6 ist eine Querschnittsansicht eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit Kupferkernbumps. Fig. 7 ist eine Querschnittsansicht der fertigen Halbleitervorrichtung.
  • Die in Fig. 7 gezeigte Halbleitervorrichtung besitzt einen IC-Chip 3 auf einem Chipverbindungsmuster 35' eines Harzsubstrats 30, der durch Drähte mit einem Muster 35 auf dem Harzsubstrat 30 verbunden ist. Der IC-Chip 3 ist in einem spritzgussgeformten Harzblock 4 abgedichtet. Das Harzsubstrat 30 trägt eine Vielzahl an unteren Mustern 36 auf seiner unteren Fläche, wobei auf den jeweiligen unteren Mustern 36 Kupferkernbumps 33 ausgebildet sind. Das Chipverbindungsmuster 35' ist durch Durchgangslöcher 34, die mit kupferplattierten Füllungen 33' gefüllt sind, mit den unteren Mustern 36 verbunden. Die Wärme aus dem IC-Chip 3 wird durch das Chipverbindungsmuster 35', die kupferplattierten Füllungen 33' in den Durchgangslöchern 34 und die Kupferkernbumps 33 auf der unteren Fläche abgeleitet.
  • Um die Halbleitervorrichtung der obigen Struktur auf der Hauptplatine zu montieren, wird eine lötplattierte Schicht (hergestellt durch Eintauchen in eine Lötzinnschicht o. dgl.) oder ein leitender Kleber auf ein Muster auf der Hauptplatine aufgebracht, bevor die Kupferkernbumps 33 der Halbleitervorrichtung auf dem Muster positioniert werden. Anschließend wird die Anordnung erhitzt, um die lötplattierte Schicht oder den leitenden Kleber zu schmelzen, wodurch die Halbleitervorrichtung an der Oberfläche der Hauptplatine montiert wird.
  • Es folgt eine Beschreibung eines weiteren Verfahrens zur Ausbildung von Kupferkernbumps 33.
  • Fig. 6 zeigt ein Verfahren zum Formen der Kupferkernbumps.
  • In Schritt A umfasst eine im Querschnitt dargestellte, kupferbeschichtete, laminierte Platine eine Harzplatte 30, deren beide Oberflächen mit dünner Kupferfolie 35a beschichtet sind. Durchgangslöcher 34 werden in der kupferbeschichteten laminierten Platte mit einer Bohrmaschine wie z. B. einer NC-Bohrmaschine definiert.
  • Schritt B ist ein Kupferplattierungsschritt, in dem die Oberflächen der kupferbeschichteten laminierten Platte einschließlich der Wandflächen der Durchgangslöcher 34 gereinigt werden und eine dünne kupferplattierte Schicht 35b dann auf den gesamten Oberflächen der kupferbeschichteten laminierten Platte durch ein chemisches Plattierungsverfahren geformt wird, gefolgt von der Ablagerung einer dicken kupferplattierten Schicht mittels eines elektrolytischen Plattierungsverfahrens.
  • In Schritt C, einem Musterbildungsverfahren, wird ein nicht dargestelltes plattiertes Resist laminiert, belichtet und zu Mustermasken entwickelt. Anschließend wird unter Verwendung einer herkömmlichen Leiterplattenätzlösung von CuCl&sub2; + H&sub2;O&sub2; die kupferplattierte Schicht 12 durch die Mustermasken zu einem oberen Muster 35, einem Chipverbindungsmuster 35' und einem unteren Muster 36 geätzt.
  • Schritt D ist ein Schritt des Auftragens eines Resists 37 auf beiden Oberflächen der kupferbeschichteten laminierten Platte mittels Siebdruck. Durch Belichten und Entwickeln des Resists 37 werden Öffnungen im Resist 37 im Chipverbindungsmuster 35', den Kontaktflecken 36' und bumpbildenden Bereichen 36" des unteren Musters 36 definiert.
  • Schritt E ist auch ein Schritt des Beschichtens des oberen Resists. In Schritt E wird ein Masken-Trockenfilm 38 (nachstehend als "Masken-DF" bezeichnet) auf das Resist 37 auf der kupferbeschichteten laminierten Platte auflaminiert, um dadurch das Chipverbindungsmuster 35' zu maskieren.
  • Schritt F ist ein Schritt des Bohrens des Masken-DF. Der Masken-DF wird an Positionen gebohrt, die den Durchgangslöchern 34 entsprechen.
  • Schritt G ist ein Kupferplattierungsschritt zum Ausbilden von Küpferkernbumps. Genauer gesagt werden die Kupferkernbumps 33 auf den Kontaktflecken 36' und den bumpbildenden Bereichen 36" des unteren Musters 36 geformt, die offen sind; dabei kommt ein elektrolytisches Kupferplattierungsverfahren zur Anwendung. Gleichzeitig werden die Durchgangslöcher 34 mit kupferplattierten Füllungen 33' gefüllt, wodurch das obere und das untere Muster 35, 36 der kupferbeschichteten Leiterplatte mit dicken Kupferfüllungen verbunden werden.
  • Nach Schritt G wird der Masken-DF 38 durch ein nicht dargestelltes Verfahren zum Entwickeln des Maske-Trockenfilms entfernt. Nach dem Formen der Kupferkernbumps wird eine Au-plattierte Schicht auf den Oberflächen der Kupferkernbumps 33 und dem Chipverbindungsmuster 35' in einem nicht dargestellten Schritt des elektrischen Plattierens von Ni + Au ausgebildet, wodurch die Leiterplatte fertiggestellt ist. Der IC- Chip 3 wird am Chipverbindungsmuster 35' der Leiterplatte montiert und im spritzgussgeformten Harzblock 4 eingeformt, woraufhin die in Fig. 7 gezeigte Halbleitervorrichtung fertiggestellt ist.
  • Fig. 8 ist eine Querschnittsansicht eines weiteren Verfahrens zur Herstellung einer Halbleitervorrichtung mit Kupferkernbumps.
  • Dieses Verfahren unterscheidet sich insofern vom oben beschriebenen, als die Durchgangslöcher 34 eine verjüngte Form aufweisen. Genauer gesagt schließt sich - wie aus Fig. 8 ersichtlich - an Schritt A Schritt A' des Schneidens der Durchgangslöcher 34 zu einer verjüngten Form an. Im Kupferplattierungsschritt des Formens von Kupferkernbumps können die kupferplattierten Füllungen 33' leicht in die verjüngten Durchgangslöcher 34 gefüllt werden.
  • Fig. 9 ist eine Querschnittsansicht eines weiteren Verfahrens zur Herstellung einer Halbleitervorrichtung mit Kupferkernbumps.
  • Während die Durchgangslöcher 34 mit kupferplattierten Füllungen gefüllt werden, während die Kupferkernbumps in den obigen Ausführungsformen ausgebildet werden, dient ein pastenförmiges wärmeleitendes Material zum Füllen der Durchgangslöcher. In Schritt A umfasst eine im Querschnitt dargestellte, kupferbeschichtete, laminierte Platine eine Harzplatte 30, deren beide Oberflächen mit dünner Kupferfolie 35a beschichtet sind. Durchgangslöcher 34 werden in der kupferbeschichteten laminierten Platte mit einer Bohrmaschine wie z. B. einer NC-Bohrmaschine definiert.
  • Schritt B ist ein Kupferplattierungsschritt, in dem die Oberflächen der kupferbeschichteten laminierten Platte einschließlich der Wandflächen der Durchgangslöcher gereinigt werden und eine dünne kupferplattierte Schicht 35b dann auf den gesamten Oberflächen der kupferbeschichteten laminierten Platte durch ein chemisches Plattierungsverfahren geformt wird, gefolgt von der Ablagerung einer dicken kupferplattierten Schicht mittels eines elektrolytischen Plattierungsverfahrens.
  • Schritt C ist ein Schritt des Füllens der Durchgangslöcher 34 mit einer Silberpaste, die ein Gemisch von Epoxyharz und Siblerteilchen sein kann.
  • In Schritt D, einem Musterbildungsverfahren, wird ein nicht dargestelltes plattiertes Resist laminiert, belichtet und zu Mustermasken entwickelt. Anschließend wird unter Verwendung einer herkömmlichen Leiterplattenätzlösung von CuCl&sub2; + H&sub2;O&sub2; die kupferplattierte Schicht 12 durch die Mustermasken zu einem oberen Muster 35, einem Chipverbindungsmuster 35' und einem unteren Muster 36 geätzt.
  • Schritt E ist ein Schritt des Auftragens eines Resists 37 auf beiden Oberflächen der kupferbeschichteten laminierten Platte mittels Siebdruck. Durch Belichten und Entwickeln des Resists 37 werden Öffnungen im Resist 37 im Chipverbindungsmuster 35', den Kontaktflecken 36' und bumpbildenden Bereichen 36" des unteren Musters definiert.
  • Schritt F ist auch ein Schritt des Beschichtens des oberen Resists. In Schritt F wird ein Maske-Trockenfilm 38 (nachstehend als "Masken-DF" bezeichnet) auf das Resist 37 auf der kupferbeschichteten laminierten Platte auflaminiert, um dadurch das Chipverbindurigsmuster 35' zu maskieren.
  • Schritt G ist ein Kupferplattierungsschritt zum Ausbilden von Kupferkernbumps. Genauer gesagt werden die Kupferkernbumps 33 auf den Kontaktflecken 36' und den bumpbildenden Bereichen 36" des unteren Musters 36 geformt, die offen sind; dabei kommt ein elektrolytisches Kupferplattierungsverfahren zur Anwendung.
  • Nach dem Schritt G wird der Masken-DF 38 durch ein nicht dargestelltes Verfahren des Entwickelns des Masken-Trockenfilms entfernt. Nach dem Ausbilden der Kupferkernbumps wird die Au-plattierte Schicht auf den Oberflächen der Kupferkernbumps 33 des Chipverbindungsmusters 35' in einem nicht dargestellten Schritt des elektrischen Plattierens von Ni + Au ausgebildet, wodurch die Leiterplatte fertiggestellt ist. Der IC-Chip 3 wird auf dem Chipverbindungsmuster 35' der Leiterplatte montiert und im spritzgussgeformten Harzblock 4 eingeformt, woraufhin die in Fig. 7 gezeigte Halbleitervorrichtung fertiggestellt ist.
  • Fig. 10 zeigt in Querschnittsansicht die Art, in der die Kupferkernbumps 8 in der in Fig. 1 gezeigten Speichervorrichtung montiert sind. Um die Speichervorrichtung auf einer Hauptplatine 60 zu montieren, wird eine lötzinnplattierte Schicht 62 (hergestellt durch Eintauchen in eine Lötzinnschicht o. dgl.) auf ein Muster 61 auf der Hauptplatine 60 aufgebracht, bevor die Kupferkernbumps 8 der Speichervorrichtung 10 auf dem Muster 61 positioniert werden. Anschließend wird die Anordnung erhitzt, um die lötzinnplattierte Schicht 62 zu schmelzen und dadurch die Speichervorrichtung 10 an der Oberfläche der Hauptplatine 61 zu montieren.
  • Um die Speichervorrichtung 10 an der Oberfläche zu montieren, müssen die Kupferkernbumps 8 eine Höhe von etwa 300 um aufweisen. Wenn die Kupferkernbumps 8 einer Höhe von 300 um durch Plattieren direkt auf dem Resist-DF 13 geformt werden, besitzt jeder Kupferkernbump 33 einen großen Durchmesser von etwa 800 um. Es ist daher schwierig, die Anzahl an Bumps zu erhöhen; wie aus Fig. 10 ersichtlich, ist die Kontaktfläche zwischen der bogenförmigen Kupferschicht der Kupferkernbumps 8 und der Lötzinnschicht 62 im Vergleich zur Lötmenge der Lötzinnschicht 62 relativ groß. Wenn demnach ein Wärmeschock auf die Halbleitervorrichtung ausgeübt wird, kann sich die Platte infolge der Wärmespannung aufgrund unterschiedlicher Koeffizienten linearer Ausdehnung abschälen.
  • Ein weiteres Verfahren betrifft die Herstellung einer Anschlussstruktur einer Halbleitervorrichtung, die leichte Montage ermöglicht, weniger mit dem Problem des Abschälens der Platte verbunden ist und geringere Kosten verursacht als das oben beschriebene Verfahren.
  • Dieses weitere Verfahren wird nun unter Bezugnahme auf Fig. 11 und 12 beschrieben. Fig. 11 zeigt ein Verfahren zur Ausbildung von Kupferkernbumps in der Halbleitervorrichtung. In Schritt A umfasst eine im Querschnitt dargestellte, kupferbeschichtete, laminierte Platine 21 eine Harzplatte, deren beide Oberflächen mit dünner Kupferfolie beschichtet ist.
  • Schritt B dient zum Definieren von Durchgangslöchern 11 in der kupferbeschichteten laminierten Platte 21 mit einer Bohrmaschine wie z. B. einer NC-Bohrmaschine.
  • Schritt C ist ein Kupferplattierungsschritt, in dem die Oberflächen der kupferbeschichteten laminierten Platte 21 einschließlich der Wandflächen der Durchgangslöcher 11 gereinigt werden, bevor die dünne kupferplattierte Schicht durch ein stromloses Plattierungsverfahren auf den gesamten Oberflächen der kupferbeschichteten laminierten Platte 21 ausgebildet wird, gefolgt von der Ausbildung einer kupferplattierten Schicht 12 mittels eines elektrolytischen Plattierungsverfahrens.
  • In Schritt D, einem Musterbildungsschritt, wird ein plattiertes Resist laminiert, belichtet und zu Mustermasken entwickelt. Anschließend wird unter Verwendung einer herkömmlichen Leiterplattenätzlösung von CuCl&sub2; + H&sub2;O&sub2; die kupferplattierte Schicht 12 durch die Mustermasken zum oberen und unteren Muster 2,5 geätzt.
  • Die obigen Schritte A-D sind die gleichen wie die korrespondierenden Schritte in der ersten Ausführungsform.
  • Schritt E dient zum Laminieren eines ersten Trockenfilms. Genauer gesagt wird ein lösungsmittelreaktiver Trockenfilm 23 (nachstehend als "Lösungs-DF" bezeichnet), der durch eine Triethanlösung entwickelt werden kann, auf beide Oberflächen der kupferbeschichteten laminierten Platte 21 auflaminiert, belichtet und entwickelt, wodurch Öffnungen % Resistmuster im Chipmuster 2a des oberen Musters 2 und den bumpbildenden Bereichen 5a des unteren Musters 5 entstehen.
  • Schritt F dient zum Laminieren eines zweiten Trockenfilms. Genauer gesagt wird ein wasserlöslicher Trockenfilm 24 (nachstehend als "wasserlöslicher DF" bezeichnet), der durch eine Ätznatronlösung entwickelt werden kann, auf beide Oberflächen der kupferbeschichteten laminierten Platte 21 auflaminiert, bestrahlt und entwickelt, wodurch das Chipmuster 2a maskiert und gleichzeitig Öffnungen in den bumpbildenden Bereichen 5a ausgebildet werden.
  • Schritt G dient zum Kupferplattieren zwecks Formen von Kupferkernbumps. Genauer gesagt werden die Kupferkernbumps 18 in den bumpbildenden Bereichen 5a des unteren Musters 5 durch die Öffnungen im Lösungs-DF 23 und dem wasserlöslichen DF 24 gebildet.
  • Schritt H dient zum Entwickeln des zweiten Trockenfilms. Genauer gesagt wird ein wasserlöslicher DF 24 durch eine Ätznatronlösung entfernt, wodurch die Leiterplatte 1 fertiggestellt ist. Wenn der untere wasserlösliche DF 24 entfernt ist, sind die Kupferkernbumps 13 pilzförmig.
  • Die Struktur einer Halbleitervorrichtung, die diese Leiterplatte 1 aufweist, ist die gleiche wie die Struktur des Verfahrens gemäß der ersten Ausführungsform.
  • Fig. 12 zeigt eine Querschnittsansicht der Art des Montierens der Kupferkernbumps 13. Wie bereits beschrieben, ist jeder der Kupferkernbumps 18 pilzförmig und besitzt einen bogenförmigen Abschnitt 18a und einen Abschnitt 18b mit kleinerem Durchmesser. Wenn ein Kupferkernbump mit einer Höhe von 300 um ausgebildet wird, besitzt sein bogenförmiger Abschnitt 18a einen Durchmesser von etwa 500 um, d. h. weniger als der Durchmesser herkömmlicher Kupferkernbumps.
  • Eine derartige Verringerung des Durchmessers der Kupferkernbumps erlaubt eine Steigerung der Anzahl an Anschlüssen. Wie aus Fig. 12 ersichtlich, ist der Kontaktbereich zwischen den bogenförmigen Abschnitten 18a der Kupferkernbumps 8 und der Lötzinnschicht 62 im Verhältnis zur Lötmenge der Lötzinnschicht 62 klein. Aufgrund der Konfiguration des Abschnitts 18b kleineren Durchmessers wird bei Ausüben eines Wärmeschocks auf die Halbleitervorrichtung jede Wärmespannung infolge unterschiedlicher Koeffizienten linearer Ausdehnung reduziert, wodurch Nachteile wie das Abschälen der Platte o. dgl. verringert werden.
  • Der Schritt des Ausbildens des zweiten Trockenfilms im Verfahren zum Formen von Bumps in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform kann den herkömmlichen Schritt des Verarbeitens eines Masken-DF umfassen. Das Verfahren dieser Ausführungsform erfordert das Hinzufügen eines einfachen Schritts zum herkömmlichen Verfahren zur Ausbildung von Bumps und zieht keine wesentliche Kostensteigerung nach sich.
  • Es folgt eine Beschreibung eines Verfahrens zum Formen des zweiten Trockenfilms gemäß der vorliegenden Ausführungsform. Da ein wasserlöslicher DF mit einer Dicke von 50 um im allgemeinen zur Verfügung steht, werden optimale Bedingungen unter Verwendung eines solchen wasserlöslichen DF bestimmt. Zunächst wurde eine Schicht aus wasserlöslichem DF gebildet und dann belichtet und entwickelt. Ein solcher Schritt wurde viermal wiederholt, um die Dicke des wasserlöslichen DF auf bis zu 200 um zu erhöhen. Öffnungen in den Schichten von wasserlöslichem DF wurden verschoben, was Versagen zur Folge hatte.
  • Vier Schichten von wasserlöslichem DF wurden nacheinander geformt und dann in ihrer Gesamtheit belichtet und entwickelt, um die Dicke des wasserlöslichen DF auf bis zu 200 um zu erhöhen. Der wasserlösliche DF der ersten (untersten) Schicht wurde jedoch nicht entwickelt, was zu Versagen führte.
  • Zwei Schichten von wasserlöslichem DF wurden nacheinander geformt und dann in ihrer Gesamtheit belichtet und entwickelt, um die Dicke des wasserlöslichen DF auf bis zu 100 um zu erhöhen. Als Ergebnis wurden gute Öffnungen definiert. Der obige Schritt wurde zweimal wiederholt, um die Dicke des wasserlöslichen DF auf bis zu 200 um zu erhöhen. Obwohl die Positionen der Öffnungen etwas verschoben waren, konnten sie in der Praxis verwendet werden.
  • Wie oben erwähnt, kann das Verfahren zur Herstellung der Anschlussstruktur der Halbleitervorrichtung gemäß der Erfindung wirkungsvoll in verschiedenen Bereichen der Industrie angewendet werden, in denen Halbleitervorrichtungen dieser Art gefertigt und eingesetzt werden.

Claims (2)

1. Verfahren zur Herstellung einer Anschlussstruktur einer Halbleitervorrichtung (10) durch Ausbilden von Kupferkernbumps (8) auf einem Kupferschaltungsmuster auf einer Leiterplatte mittels Plattieren durch ein Resistmuster, dadurch gekennzeichnet, dass das gleiche Ätzverfahren, das zur Ausbildung des Schaltungsmusters (5) verwendet wird, in bumpbildenden Bereichen (5a) auf dem Schaltungsmuster (5), das durch das Resistmuster (13) geformt wird, wiederholt wird, wobei das wiederholte Ätzverfahren vor dem Schritt der Ausbildung von Kupferkernbumps (8) und nach dem Schritt des Definierens der bumpbildenden Bereiche (5a) durch Belichten und Entwickeln des Resistmusters (13) durchgeführt wird.
2. Verfahren nach Anspruch 1, worin das wiederholte Ätzverfahren über eine Zeitspanne von 5 bis 30 Sekunden durchgeführt wird.
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