DE69225538T2

DE69225538T2 - Hochauflösende Multimediaanzeige

Info

Publication number: DE69225538T2
Application number: DE69225538T
Authority: DE
Inventors: Sung Min Choi; Leon Lumelsky; Alan Wesley Peevers; John Louis Pittas
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-07-22
Filing date: 1992-07-03
Publication date: 1999-02-04
Anticipated expiration: 2012-07-04
Also published as: US6088045A; CA2068001A1; EP0524468A3; EP0524468A2; DE69225538D1; CA2068001C; JPH0792661B2; JPH05204373A; EP0524468B1

Description

Diese Erfindung betrifft allgemein Bildanzeigesysteme und insbesondere hochauflösende Mehrbildquellen-Anzeigesysteme.
Diese Patentanmeldung bezieht sich auf die folgenden, gemeinsam übertragenen US-Patentanmeldungen: US 5 327 570 mit dem Titel "Scientific Visualization System", D. Foster u. a., eingereicht am 22. Juli 1991; US 5 196 924 mit dem Titel "Look-Up Table Based Gamma and Inverse Gamma Correction for High-Resolution Frame Buffers", S. Choi u. a., eingereicht am 22. Juli 1991; US 5 351 067 mit dem Titel "Multi-Source Image Real Time Mixing and Anti-Aliasing", S. Choi u. a., eingereicht am 22. Juli 1991; US 5 162 779 mit dem Titel "A Point Addressable Cursor for Stereo Raster Display", L. Cheng u. a., eingereicht am 22. Juli 1991; US 5 296 936 mit dem Titel "Communication Apparatus and Method for Transferring Image Data from a Source to One or More Receivers", S. Choi u. a., eingereicht am 22. Juli 1991; US 5 261 049 mit dem Titel "Video Ram Architecture Incorporating Hardware Decompression", S. Choi u. a., eingereicht am 22. Juli 1991.
Die moderne Superrechnertechnologie wird oftmals zur Sichtbarmachung großer Datensätze und zur Verarbeitung von hochauflösenden Echtzeitbildern eingesetzt. Dies erfordert ein großes Bilddatenspeicher- und Steuerungsvermögen in Verbindung mit dem Einsatz von hochauflösenden Bildschirmen und hochauflösenden, bewegten Farbbildern, die in Echtzeit abgetastet werden.
Viele derzeitige Superrechner enthalten keine Bildschirmsteuereinheit. Ein Arbeitsplatzrechner, der eine Benutzerschnittstel le mit einem Superrechner steuert, enthält typischerweise eine Grafiksteuereinheit, kann aber nur solche Bilder anzeigen, die im Arbeitsplatzrechner erzeugt wurden.
Es besteht folglich ein Bedarf an einer Bildschirmsteuereinheit, die von dem Superrechner und dem steuernden Arbeitsplatzrechner getrennt ist, um die Ausgabedaten des Superrechners und/oder hochauflösende Fernseh-(HDTV-)Eingabedaten auf einem Bildschirm mit sehr hoher Auflösung, gesteuert vom Benutzer eines Arbeitsplatzrechners, sichtbar darzustellen und zu verknüpfen.
Die Anforderungen an eine solche Bildschirmsteuereinheit schließen die Fähigkeit, eine Vielzahl von Bildern oder Grafiken zu verarbeiten, die Fähigkeit, einer Vielzahl von Bildschirmauflösungen, Fernsehnormen und Bildgrößen Rechnung zu tragen und die Fähigkeit, eine Farbsteuerung und -korrektur zu ermöglichen, ein. Beispielsweise sollte die Bildschirmsteuereinheit für animierte Echtzeit-Bewegtbilder, Standbilder, Text und/oder Grafiken ausgelegt sein. Diese Bilder können in verschiedenen Formaten, wie beispielsweise RGB, YUV, HVC, und als farbindexierte Bilder dargestellt werden. Unterschiedlichen Bildschirmauflösungen, wie beispielsweise 1280 · 1024 Pixel für Grafikbilder und 1920 · 1035 Zeilen für HDTV, muß gegebenenfalls auch Rechnung getragen werden. Schließlich ist es vielleicht notwendig, ein Stereobild anzuzeigen, das aus linken und rechten Ansichten besteht und mit der doppelten Geschwindigkeit eines normalen Nichtstereo- oder Planarbilds angezeigt wird.
Ein Problem tritt auf, wenn ein Bildschirm Bilddaten von einer, Vielzahl von Quellen anzeigen muß, wobei der Bildschirm vielleicht eine andere Auflösung als die Bilddatenquellen hat. Was die Anzeige weiter erschwert, ist das Erfordernis, daß ver schiedene Bilder synchron wiederholt werden und eine gemeinsame, endgültige Darstellungsform, wie beispielsweise RGB, haben.
Ein weiteres Problem ist, daß das Bildmaterial von verschiedenen Quellen stammt, wie beispielsweise einer Fernsehkamera, einer Hochgeschwindigkeitsschnittstelle eines Superrechners und einer langsameren Schnittstelle des Hostprozessors des Arbeitsplatzrechners. Es ist klar, daß die Schnittstellen des Multimedia-Bildschirms zu diesen Quellen und ihre Datenstrukturen spezifisch sind, aber sie müssen auch zusammen vorhanden sein. Wenn man zum Beispiel einem Datenpfad eines Superrechners einen maximalen Durchsatz ermöglicht, darf dies nicht einen Fernsehdatenstrom beeinträchtigen, da Fernsehbilder nicht verzögert werden können, ohne daß Informationen verloren gehen.
Ein weiteres Problem ist, daß die Überlagerung einer Vielzahl von verschiedenen Bildern ein komplizierter Vorgang ist. Das einfache Multiplexen von Pixeln wird in einer Multitasking- Umgebung schwierig, in der verschiedene Bilder und ihre Kombinationen in verschiedenen Anwendungsfenstern unterschiedlich behandelt werden müssen.
Eine mögliche Lösung dieser diversen Probleme wird von einem Verfahren abgeleitet, das von vielen verschiedenen, bekannten Multimedia-Bildschirmsteuereinheiten angewandt wird. Diese Lösung behandelt jede Bildquelle getrennt und legt die Daten einer jeden Quelle in einem getrennten Vollbildpufferspeicher ab. Jeder Vollbildpufferspeicher kann unterschiedliche Maße haben, das heißt die Auflösung und die Anzahl der Bit pro Pixel. Alle Vollbildpufferspeicher werden dann synchron aktualisiert. Wie zu erkennen ist, ist ein solches System teuer und erfordert einen komplizierten, sehr leistungsfähigen Bilddatenpfad, auf dem alle möglichen Bildkombinationen verarbeitet werden müssen. Obwohl dieses herkömmliche Verfahren als "modular" bezeichnet werden kann, fehlt ihm die Verflechtung, die für eine wirklich gleiche, zweckmäßige Behandlung aller Bilder, vom Standpunkt des Benutzers aus betrachtet, notwendig ist. Außerdem ist die zur Realisierung der verschiedenen Vollbildpufferspeicher notwendige Speicherkapazität vielleicht weitaus größer, als zur Speicherung der Bilder eigentlich notwendig wäre. Das heißt, festgelegte Speicherchip-Strukturen und -Kapazitäten und die Verschiedenartigkeit der Bilddarstellungen und Bildformate können zu einer ineffizienten Nutzung des Speichers führen, die mehr Speicherchips oder Speichermodule erfordert als zur Speicherung eines bestimmten Bildes eigentlich nötig sind.
In der gemeinsam übertragenen US-Patentschrift 4 994 912 von Lumelsky u. a. mit dem Titel "Audio Video Interactive Display", ausgegeben am 19. Februar 1991, sind ein Verfahren und eine Vorrichtung beschrieben, die dazu dienen, zwei unabhängige Raster so zu synchronisieren, daß ein Standard-Fernsehbild und ein hochauflösendes, rechnererzeugtes Grafikbild jeweils auf einem hochauflösenden Grafikbildschirm angezeigt werden können. Dies wird durch die Verwendung von Doppel- Vollbildpufferspeichern, insbesondere einem Fernsehbildspeicher und einem hochauflösenden Grafikbildspeicher, erreicht. Ein Schaltmechanismus wählt aus, welches der Fernsehbilder und der hochauflösenden Grafikbilder zu einem bestimmten Zeitpunkt angezeigt werden sollen. Die Grafikdaten werden mit dem Fernsehbild zum Zweck der Fensterdarstellung verknüpft.
In der gemeinsam übertragenen US-Patentschrift 4 823 286 von Lumelsky u. a. mit dem Titel "Pixel Data Path For High Performance Raster Displays with All-Point-Addressable Frame Buffers", ausgegeben am 18. April 1989, ist eine Mehrkanal- Datenpfadarchitektur beschrieben, die einen Hostprozessor bei der Kommunikation mit einem Vollbildpufferspeicher unterstützt. Die Fig. 12, 13 und 14 veranschaulichen einen Ebenemodus-, einen Sektormodus- und einen Pixelmodusformat, die mit der Organisation der Adressierung des Vollbildpufferspeichers verbunden sind.
In der gemeinsam übertragenen US-Patentschrift 4 684 936 von Brown u. a. mit dem Titel "Displays Having Different Resolutions For Alphanumeric and Graphics Data", ausgegeben am 4. August 1987, ist eine Datenstation beschrieben, die alphanumerische und Grafikdaten mit verschiedenen Auflösungen gleichzeitig darstellt. Die Bestandszeiträume der einzelnen alphanumerischen und Grafikpunkte haben ein festes, aber nichtintegrales Verhältnis zueinander und werden zur Bildung eines verknüpften Bildsignals an eine Katodenstrahlröhre asynchron zusammengemischt.
In der US-Patentschrift 4 947 257 von Fernandez u. a. mit dem Titel "Raster Assembly Processor", ausgegeben am 7. August 1990, ist ein Rasterzusammensetzungsprozessor beschrieben, der eine Vielzahl von Bewegtbild- und Standbild-Eingangssignalen empfängt und diese Signale zu einem höchauflösenden Farbkomponenten-Bildausgangssignal voller Bandbreite im standardmäßigen HDTV-Format (d. h. NHK-SMPTE-HDTV-Format mit 1125 Zeilen) zusammensetzt. Eine Multimedia-Anwendung wird in eine Vielzahl von sich überlappenden Fenstern gegliedert, wobei jedes Fenster ein. Video- oder ein Standbild umfassen kann. Ein einziges Mehrkanal-Speichersystem wird zum Zusammensetzen der Multimedia- Anzeigen verwendet. Rasterdaten werden über einen Multiplexer aus dem Speicher ausgelesen, der die Signale, die auf einer Vielzahl von Speicherausgangskanälen vorhanden sind, zu einem HDTV-Signal mit 30 Vollbildern/Sekunde und Zeilensprung zusammenfügt. Ein schlüsselbasierendes Speicherzugriffssystem wird verwendet, um festzustellen, welche Pixel in den Speicher an bestimmte Speicherplätze geschrieben werden. Video- und Standbildsignalpixel erfordern vier Byte, nämlich die Rot-(R-), Grün-(G-) und Blau-(B-)Farbkomponentenwerte und ein Schlüsselbyte, wobei das Schlüsselbyte einen Z-(Tiefen-)Wert enthält. Diese Patentschrift spricht nicht den Speicher eines hochauflösenden Bildsignals oder die Speicherung und die Anzeige von zwei Echtzeitbildern an. Auch wird die Bereitstellung einer Bildschirmausgabe mit mehreren Auflösungen nicht angesprochen. Außerdem wird das Schlüsseldatenbyte zur Freigabe von Speicherbeschreibungsoperationen verwendet und folglich ist das Bild innerhalb des Fensters fest, nachdem das Videobild gespeichert wurde.
In der US-Patentschrift 4 761 642 von Huntzinger mit dem Titel "System For Providing Data Communication Between A Computer Terminal And A Plurality of Concurrent Processes Running on a Multiple Process Computer", ausgegeben am 2. August 1988, ist ein System beschrieben, das es einem einzigen Rechner ermöglicht, mehrere Prozesse gleichzeitig auszuführen und die Ausgabe eines jeden Prozesses in einem entsprechenden Bildschirmfenster anzuzeigen, das aus einer Vielzahl von Fenstern ausgewählt wird. Die Software schließt einen Bildschirmprozeß zur Verwaltung einer teilrechteckigen Liste ein, die eine Gruppe von Anweisungen umfaßt, um den von getrennten Anzeigelisten angegebenen Anzeigen Fensterteile des Bildschirms zuzuordnen.
In der US-Patentschrift 4 953 025 von Saitoh u. a. mit dem Titel "Apparatus For Defining an Effective Picture Area of a High Definition Video Signal When Displayed on a Screen With A Different Aspect Ratio", ausgegeben am 28. August 1990, ist eine Vorrichtung zur Veränderung des Seitenverhältnisses eines Videoeingangs beschrieben. Genauer gesagt, ein HDTV-Bildsignal wird digitalisiert, in einem Speicher abgelegt und auf dem Bildschirm eines NTSC- oder eines anderen herkömmlichen Fernsehmonitorempfängers angezeigt, dessen Seitenverhältnis von dem des HDTV-Formats abweicht.
In der US-Patentschrift 4 631 588 von Barnes u. a. mit dem Titel "Apparatus and Its Method For The Simultaneous Presentation of Computer Generated Graphics And Television Video Signals", ausgegeben am 23. Dezember 1986, ist ein Verfahren zur Erzeugung einer Grafiküberlagerung auf einem Standardbildsignal beschrieben. Das resultierende Bild hat dieselbe Auflösung und, dasselbe Zeitverhalten wie das Eingangsbildsignal.
In der US-Patentschrift 3 904 817 von Hoffman u. a. mit dem Titel "Serial-Scan Converter", ausgegeben am 9. September 1975, ist ein Abtastumsetzer-Bildschirm zum Betrieb mit vielen verschiedenen Radarablenksignalen oder vielen verschiedenen Fernsehrasterablenksignalen beschrieben. Ein serieller Hauptspeicher wird zur Aktualisierung der Anzeige mit einer Geschwindigkeit, die weitaus höher als die Radar-Datenerfassungsgeschwindigkeit ist, verwendet. Das Ablenkformat eines herkömmlichen Bildschirms wird geändert, um Bildern von vielen verschiedenen Quellen mit unterschiedlichen Bildformaten Rechnung zu tragen.
Was von diesen Patentschriften nicht gelehrt wird und was somit eine Aufgabe der Erfindung ist, dies bereitzustellen, ist ein Multimedia-Bildschirm zur Speicherung und zur Anzeige einer Vielzahl von Echtzeitbildern, der darüber hinaus die Verwendung einer Vielzahl von programmierbaren Ausgangsbildauflösungen ermöglicht.
Die Aufgabe der Erfindung wird von den Merkmalen, die in dem unabhängigen Anspruch dargelegt sind, gelöst.
Die Erfindung sieht insbesondere eine neuartige Organisation eines Vollbildpufferspeichers vor, um eine effiziente Nutzung von Speichereinheiten zu erreichen und um insbesondere die An zeige von Bilddaten von einer Vielzahl von Bildquellen, einschließlich einer Vielzahl von Echtzeit-Bildquellen, mit einem einzigen Vollbildpufferspeicher zu ermöglichen.
Des weiteren stellt die Erfindung insbesondere ein Videobild- Speicherformat bereit, bei dem ein Pixel RGB-Daten und zugehörige Schlüsseldaten enthält, wobei die Schlüsseldaten zur Steuerung eines Ausgangsbild-Datenpfads verwendet werden und es möglich machen, die Anzeige von gespeicherten Videobildern zu ändern.
Die vorstehenden und andere Probleme werden überwunden, und die Aufgabe der Erfindung wird von einer Bildanzeigevorrichtung realisiert, die einen Bildpufferspeicher, der eine Vielzahl von adressierbaren Speicherplätzen zur Speicherung von Bildpixeldaten hat, und eine Schaltung enthält, die einen Eingang hat, der mit einem Ausgang des Bildpufferspeichers verbunden ist, um daraus gelesene Bildpixeldaten in elektrische Signale zur Steuerung eines Bildschirms umzusetzen. Die Schaltung spricht auf Signale an, die von einer Bildschirmsteuereinheit erzeugt werden, um eines einer Vielzahl von unterschiedlichen Taktformaten für die elektrischen Signale zur Steuerung eines Bildschirms zu erzeugen, der eine festgelegte Bildschirmauflösung hat. Die Vorrichtung enthält darüber hinaus eine Schaltung, die auf Signale anspricht, welche von der Bildschirmsteuereinheit erzeugt werden, um den Bildpufferspeicher entsprechend der festgelegten Bildschirmauflösung zu konfigurieren.
Der Bildpufferspeicher kann beispielsweise als zwei 2048- Speicherplätze-x-1024-Speicherplätze-x-24-Bit-Puffer und einen 2048-Speicherplätze-x-1024-Speicherplätze-x-16-Bit-Puffer oder als zwei 2048-Speicherplätze-x-2048-Speicherplätze-x-24-Bit- Puffer und einen 2048-Speicherplätze-x-2048-Speicherplätze-x- 16-Bit-Puffer oder als vier 2048-Speicherplätze-x-1024- Speicherplätze-x-24-Bit-Puffer und zwei 2048-Speicherplätze-x- 1024-Speicherplätze-x-16-Bit-Puffer konfiguriert werden. Jeder der 24-Bit-Puffer speichert RGB-Pixeldaten, und jeder der 16- Bit-Puffer speichert einen von der Bildschirmsteuereinheit empfangenen Farbindex-(CI-)Wert und einen zugehörigen Fensterkennungs-(WID-)Wert. Die Schaltung am Ausgang des Bildpufferspeichers decodiert einen CI-Wert und einen zugehörigen WID-Wert, um RGB-Pixeldaten bereitzustellen.
Die Vorrichtung enthält ferner eine erste Schnittstelle, die einen Eingang hat, um in einem ersten Format ausgedrückte Bildpixeldaten zu empfangen, und einen Ausgang, der mit dem Bildpufferspeicher verbunden ist, um die empfangenen Bildpixeldaten in einem RGB-Format zu speichern. Die erste Schnittstelle kann beispielsweise mit einem Superrechner verbunden werden, um 24- Bit-RGB-Bildpixeldaten von ihm zu empfangen.
Die Vorrichtung enthält des weiteren eine zweite Schnittstelle, die einen Eingang hat, um in einem zweiten Format ausgedrückte Bildpixeldaten zu empfangen, und einen Ausgang, der mit dem Bildpufferspeicher verbunden ist, um die empfangenen Bildpixeldaten in einem RGB-Format zu speichern. Die zweite Schnittstelle ist mit einer HDTV-Bilddatenquelle verbunden und enthält eine Schaltung, um die analogen HDTV-Signale abzutasten und um die analogen Signale in 24-Bit-RGB-Daten umzusetzen.
Eine dritte Schnittstelle ist mit der Bildschirmsteuereinheit, genauer gesagt mit deren Datenbus, verbunden, um in dem CI- und dem WID-Format ausgedrückte Bildpixeldaten zu empfangen.
Der CI-Wert und der zugehörige WID-Wert werden decodiert, nachdem sie aus dem Bildpufferspeicher gelesen wurden, um ein Schlüsselsignal zu liefern, das für ein zugehöriges Bildpixel einen Beitrag der RGB-Daten von der ersten Schnittstelle, einen Beitrag der RGB-Daten von der zweiten Schnittstelle und einen Beitrag der RGB-Daten, die aus dem CI-Wert und dem WID-Wert decodiert wurden, angibt.
Die oben dargelegten und weitere Merkmale der Erfindung kommen in der folgenden ausführlichen Beschreibung der Erfindung deutlicher zum Ausdruck, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:
Fig. 1 ein Blockdiagramm eines Bildanzeigesystems ist, das einen hochauflösenden Multimedia-Bildschirm (HDMD) enthält;
Fig. 2 ein Gesamtblockdiagramm des HDMD ist, das Hauptfunktionsblöcke von ihm zeigt;
Fig. 3 ein Blockdiagramm ist, das einen der Vollbildpufferspeicher (FB) zeigt;
Fig. 4 die Speicherarchitektur eines jeden FB veranschaulicht, der als ein einzelner Block mit 2K · 2K · 32 Bit konfiguriert ist und in einer dreidimensionalen 4 · 2-Matrix aus VRAMs organisiert ist;
Fig. 5a den FB als zwei 16-VRAM-Sektoren organisiert zeigt, die in der Zeichnung vertikal ausgerichtet sind;
Fig. 5b die Reihenfolge der Anzeigezeilen eines Arbeitsplatzrechners veranschaulicht;
Fig. 6a die Datenbit SDQ des Sekundäranschlusses des VRAM veranschaulicht;
Fig. 6b vier der Busse veranschaulicht, die als 8-Bit- Farbkomponenten des FB dienen;
Fig. 6c die Steuersignale und die Primäranschlußdaten des FB veranschaulicht;
Fig. 7a und Fig. 7b den FB veranschaulichen, wobei die Puffer A' und B' horizontal aufgeteilt sind;
Fig. 8 den Aufbau einer hochauflösenden Ausführungsform mit einem Doppel-Vollbildpufferspeicher veranschaulicht;
Fig. 9 für den Fall mit der hohen Auflösung eine horizontale Pixelverteilung veranschaulicht, bei der alle geraden Pixel in einem ersten FB und alle ungeraden Pixel in einem zweiten FB gespeichert werden;
Fig. 10a zwei HDTV-Halbbilder und die Abtastzeilennummerierung eines jeden zeigt;
Fig. 10b die Zeilenverteilung eines HDTV-Bilds veranschaulicht;
Fig. 11 ein Blockdiagramm einer Datenpfadeinheit von vier Datenpfadeinheiten des Arbeitsplatzrechners ist, die an einem Ausgang eines jeden FB verwendet werden;
Fig. 12a ein Blockdiagramm einer FB-Steuereinheit ist;
Fig. 12b ein anschauliches Zeitdiagramm einer synchronen Übertragung von drei Datenübertragungsblöcken von einer Quelle (S) an ein Ziel (D); über eine High Performance Parallel Interface (HPPI) ist;
Fig. 12c eine vom erfindungsgemäßen System vorgenommene Anpassung an das HPPI-Datenformat von Fig. 12b veranschaulicht;
Fig. 12d, den Aufbau des Bild-Kopfbereichs von Fig. 12c ausführlicher veranschaulicht;
Fig. 12e zwei Ablaufsteuereinheiten und ihre jeweiligen Ein- und Ausgangssignale zeigt;
Fig. 13 ein Zeitdiagramm ist, das die Arbeitsweise der A/B- Pufferauswahllogik der FB-Steuereinheit veranschaulicht;
Fig. 14 acht serielle Datenpfade veranschaulicht, von denen vier den Vollbildpufferspeicher FBA bedienen und vier einen seriellen Datenpfad für den Vollbildpufferspeicher FBB bereitstellen;
Fig. 16 die VDPR-Einheit veranschaulicht, die acht Gruppen zu je zwei Multiplexern verwendet;
Fig. 17 die Bildausgabeplatine VIDB 24 veranschaulicht, die drei DACs (24c1, 24c2, 24c3) enthält, von denen jeder einen 2 : 1-Multiplexer am Eingang hat;
Fig. 18 ein Zeitdiagramm ist, das Horizontal- und Vertikalsynchronisationsimpulse mittlerer Auflösung veranschaulicht;
Fig. 19 zwei Zähler eines Synchronisationszeitgebers veranschaulicht, einen für die Richtung einer X-Achse und einen für die Richtung einer Y-Achse;
Fig. 20 die Eingangssignale, die Ausgangssignale und die Funktionsblöcke einer Hochgeschwindigkeitsschnittstelle (HSI) veranschaulicht; und
Fig. 21 eine HDTV-Schnittstelle veranschaulicht, welche die Digitalisierung eines HDTV-Vollfarb-Bewegtbilds in Echtzeit ermöglicht und diese Daten zur Übertragung an den FB und die HSI puffert.
Bezug nehmend auf Fig. 1, ist eine anschauliche Ausführungsform der Erfindung gezeigt. Eine Steuereinheit eines hochauflösenden Multimedia-Bildschirms (HDMD) 10 empfängt Bilddaten von einem Superrechner-Visualisierungssystem (SVS) 12, einer HDTV-Quelle 14 und einem Arbeitsplatzrechner 16 und sendet das abgetastete HDTV-Bild über das SVS 12 an den Superrechner zurück. Der HDMD 10 bedient auch den Anzeigemonitor 18, der mit verschiedenen Auflösungen ausgestattet sein kann. Ein Monitor mit einer Auflösung von beispielsweise 1280 Pixel mal 1024 Pixel wird in der Form, in der er hier verwendet wird, als ein Monitor mit mittlerer Auflösung betrachtet. Ein Monitor mit einer Auflösung von beispielsweise 1920 Pixel mal 1536 Pixel oder 2048 Pixel mal 1536 Pixel gilt als ein hochauflösender Monitor. Eine Auflösung von 1920 Pixel mal 1035 Pixel gilt als HDTV-Auflösung. Ein Beispiel für den Bildschirminhalt des Monitors 18 zeigt ein vom Superrechner zusammengesetztes Bild 18a, ein HDTV-Bild 18b und die Benutzerschnittstellen-(Arbeitsplatzrechner-)Bilder 18c, von denen sich jedes in einem anderen, überlappenden Fenster befindet. Je nach der Vorliebe des Benutzers kann der Arbeitsplatzrechner 16 seinen eigenen Monitor enthalten oder nicht, da die Benutzerschnittstelle direkt auf dem HDMD-Monitor 18 laufen kann. Die Schnittstelle des Arbeitsplatzrechners 16 kann eine Steckkarte in den Arbeitsplatzrechner 16 sein, welche die benötigte elektrische Schnittstelle zum HDMD 10 bereitstellt. In einer bevorzugten Ausführungsform entspricht diese Schnittstel le einer Schnittstelle, die als Microchannel bekannt ist. Im allgemeinen kann jeder beliebige Arbeitsplatzrechner oder Personal-Computer für eine Benutzerschnittstelle mit einer geeigneten, im Arbeitsplatzrechner installierten Schnittstellenschaltung zum HDMD 10 verwendet werden. Als solches hat die Schaltung des HDMD 10 die Funktion einer adressierbaren Erweiterung des Arbeitsplatzrechners 16.
Zum Zweck der Vorstellung enthält der HDMD 10 die folgenden Funktionen, deren Ausführung nachstehend ausführlich beschrieben wird.
Die Vollbildpufferspeicherarchitektur des HDMD 10 kann umkonfiguriert werden, um verschiedenen Benutzeranforderungen und Anwendungen Rechnung zu tragen. Dazu gehören die Anforderung, Vollfarbbilder des Superrechners mit sehr hoher Auflösung, beispielsweise 2048 Pixel mal 1536 Pixel · 24 Bit, doppelt gepuffert, bereitzustellen; die Anforderung, sowohl Superrechner- als auch HDTV-Vollfarbbilder mit sehr schneller Hintergrundüberlagerung durch die Verwendung von zwei 2048-Pixel mal-1024- Pixel-Puffern(von denen einer doppelt gepuffert ist) zu unterstützen; die Anforderung, die Anzeige von entweder nur HDTV- oder nur Superrechner-Bildern mit mittlerer Auflösung und Grafiküberlagerung mit 2048-Pixel-mal-1024-Pixel-mal-24-Bit- Grafiken (doppelt gepuffert) und 2048-Pixel-mal-1024-Pixel-mal- 16-Bit-Grafiken vom Arbeitsplatzrechner zu ermöglichen; die Anforderung, ein HDTV-Eingangssignal mit Zeilensprung und ein Ausgangssignal mit sehr hoher Auflösung und ohne Zeilensprung bereitzustellen; und die Anforderung, eine Stereoausgabe (ein dreidimensionales Bild) zu unterstützen.
Ein Lösungsansatz mit einer offenen Architektur ermöglicht die Erweiterung eines HDMD-Vollbildpufferspeichers, um den Anforderungen hinsichtlich geeigneter Vollbildpufferspeicher und der Eingangs- und Ausgangsbandbreite ohne Funktionsänderungen zu genügen. Folglich kann der Benutzer Monitore mit unterschiedlichen Bildschirmauflösungen, unterschiedlichen Bildgrößen, Formatverhältnissen und Bildwiederholfrequenzen definieren.
Der Benutzer kann auch die Videosynchronisations-Hardware vorprogrammieren, um verschiedene Monitore oder Projektoren verwenden zu können und zukünftigen Fernsehnormen und verschiedenen Kommunikationsverbindungen Rechnung zu tragen.
Die Architektur ermöglicht auch die gleichzeitige Anzeige von in Echtzeit abgetasteten HDTV-Vollfarbdaten und von vom SVS verarbeiteten Bilddaten auf demselben Monitor. Zu diesem Zweck ermöglicht der HDMD 10 die Synchronisation eines Bildes eines schnellen Superrechners mit dem lokalen Monitor 18, der mit dem Vollbildpufferspeicher verbunden ist, wodurch Bewegungsartefakte aufgrund von veränderlichen Übertragungsgeschwindigkeiten der Vollbilddaten, die von einem Superrechner empfangen werden, ausgeschlossen werden.
Der HDMD 10 ermöglicht auch die Abtastung und die Anzeige von HDTV-Bildern. Mit einer umprogrammierbaren Synchronisations- und Steuerschaltung kann unterschiedlichen HDTV-Normen Rechnung getragen werden.
Der HDMD 10 stellt einem externen Gerät, wie beispielsweise einem Superrechner, auch ein digitales Ausgangssignal mit abgetasteten HDTV-Daten zur weiteren Verarbeitung bereit. Eine derzeit bevorzugte Kommunikationsverbindung wird mit einer High Performance Parallel Interface (HPPI) nach dem ANSI-Standard ausgeführt.
Der HDMD 10 unterstützt auch Multitasking-Umgebungen, wodurch der Benutzer mehrere Anwendungen gleichzeitig ausführen kann.
Beispielsweise kann der Benutzer Anwendungsfenster definieren und die Bearbeitung von internen und externen Bildern in den definierten Fenstern angeben. Der Benutzer steuert auch die Fensterdarstellung von HDTV-Bildern und die Skalierung optionaler Hardware.
Die Speicherarchitektur des HDMD 10 ist darüber hinaus für Video-RAM-(VRAM-)Einheiten mit sehr hoher Speicherdichte ausgelegt, wodurch die Bauelementzahl und der Stromverbrauch verringert werden.
Nun auf Fig. 2 Bezug nehmend, ist ein Gesamtblockdiagramm des HDMD 10 gezeigt. Der HDMD 10 enthält sechs Hauptfunktionsblöcke. Fünf der Blöcke sind als Leiterplatten ausgeführt, die in eine Platine gesteckt werden können. Die Hauptblöcke schließen zwei Vollbildpufferspeicher (FB) FBA 20 und FBB 22, eine Bildausgabeplatine (VIDB) 24, eine Hochgeschwindigkeits- Schnittstellenplatine (HSI) 26 und eine Schnittstelle für das hochauflösende Fernsehen (HDTVI) 28 ein. Ein FB und die VIDB 24 sind für den Betrieb erforderlich. Alle anderen Steckkarten sind optional und können in Abhängigkeit von der von einem Benutzer angegebenen Systemkonfiguration installiert werden oder nicht.
Eine Arbeitsplatzrechner-Datenpfad-(WSDP)-Einheit A 30 und B 32, eine serielle Datenpfadeinheit 34, eine Bilddatenpfadeinheit 36, eine Arbeitsplatzrechner-(WS)-Schnittstelleneinheit 38, zwei Vollbildpufferspeicher-Steuereinheiten FBA CNTR 40 und FBB CNTR 42 und zwei Ablaufsteuereinheiten SMA 44 und SMB 46 befinden sich physisch auf der Platine und erfüllen allgemeine Anzeigesteuerungs- und Datenpfadfunktionen.
Die HSI 26 stellt eine Schnittstelle zum SVS 12 bereit und leitet Bilder des SVS 12 direkt an den FBA 20 und/oder den FBB 22 weiter. Die HSI 26 empfängt auch abgetastete Bilddaten von der HDTVI 28 und leitet die abgetasteten Daten an das SVS 12 zur weiteren Verarbeitung weiter.
Der FBA 20 und der FBB 22 sind unter Verwendung von VRAMs mit Doppelanschluß eines in der Technik bekannten Typs ausgeführt. Ein Primäranschluß eines jeden FB empfängt Daten vom SVS 12 oder der HDTVI 28 über die Multiplexer 48 und 50 oder Daten vom WSDPA 30 oder vom WSDPB 32. Ein Sekundäranschluß eines jeden FB schiebt parallel vier Pixel an den seriellen Datenpfad 34 heraus. Der Herausschiebetakt wird von einem Synchronisationsgenerator (SYNCGEN) 24a der VIDB 24 empfangen und ist in Abhängigkeit von einer erforderlichen Bildschirmauflösung bis zu einer Frequenz von maximal 33 MHz programmierbar. Somit liefert ein FB ein Bildausgangssignal mit einer Frequenz von maximal 132 MHz (4 Pixel · 33 MHz), und zwei FBs liefern ein Ausgangssignal mit einer Frequenz von maximal 264 MHz (8 Pixel · 33 MHz). Die letztere Frequenz entspricht einem 60-Hz-Bildausgangssignal ohne Zeilensprung mit 3 · 10&sup6; Pixeln.
Der serielle Datenpfad 34 verknüpft die seriellen Ausgangssignale des FBA 20 und des FBB 22, die ein 24-Bit-Rot-Grün- Blau-(RGB)-Bild des SVS, ein 16-Bit-Farbbild des WS 16 und Mehrfenster-Steuercodes darstellen. Der Bilddatenpfad 36 führt Mehrfenster-Steuerungsfunktionen zur Bildüberlagerung aus. Der Ausgang des Bilddatenpfads 36 stellt parallel digitale RGB- Daten für vier oder acht Pixel bereit und leitet die Pixeldaten an die Parallel-Serien-Umsetzer 24b der VIDB 24 weiter.
Eine Hauptfunktion der VIDB 24 ist die Anzeige von Bildern, die in einem oder in beiden FBs 20, 22 gespeichert sind. Die parallel-seriell umgesetzten, digitalen Ausgangssignale des Bild datenpfads 36 werden zur Umsetzung in analoge Rot-Grün-Blau- Eingangssignale in den Monitor 18 an die Hochleistungs-DACs 24c angelegt. Außerdem ermöglicht die VIDB 24 den Sekundäranschlüssen der FBs 20, 22 eine Bildsynchronisation. Der SYNCGEN-Block 24b liefert den DACs 24c ein Bildtaktsignal und den Ablaufsteuereinheiten SMA 44 und SMB 46 Bild- und Speicherauffrischanforderungen.
Die HDTVI 28 hat die Funktion eines HDTV-Bilddigitalisierers und -Bildfrequenzteilers sowie einer Bilddatenquelle für einen oder für beide FBs 20, 22. Darüber hinaus formatiert sie ihr digitales Bildausgangssignal um, das über einen HPPI- Ausgabeanschluß der HSI 26 an das SVS 12 zurückübertragen werden muß.
Der FBA 20 und der FBB 22 werden von der FBA CNTR 40 beziehungsweise der FBB CNTR 42 und den Ablaufsteuereinheiten SMA 44 beziehungsweise SMB 46 gesteuert. Die Ablaufsteuereinheiten erzeugen Signale zur Ausführung von Speicherzyklen und nehmen auch eine Prioritätsentscheidung zwischen Busanforderungen der HPPI, des SYNCGEN 24a und der WSDPs 30, 32 vor. Wenn sowohl HDTV- als auch SVS-Bildquellen verwendet werden, arbeiten die Ablaufsteuereinheiten unabhängig voneinander. Wenn nur HDTV- Quellen oder nur SVS-Quellen verwendet werden, steuert die Ablaufsteuereinheit SMA 44 beide FBs 20, 22 parallel über den Multiplexer MUX 52.
Die FBA CNTR 40 und die FBB CNTR 42 liefern alle Adressen und die meisten Speichersteuersignale für die FBs 20, 22. Jede empfängt die Zeitsteuerung vom SYNCGEN 24a und SVS- und HDTV- Bildfensterkoordinaten von der HSI 26 beziehungsweise der HDTVI 28.
Die WS-Schnittstelle 38 ermöglicht dem Benutzer den Zugriff auf die gesamte Steuerungshardware und auf die Vollbildpufferspeicher 20, 22. Sie liefert der SMA 44 und der SMB 46 auch ein Signal, das eine Anforderung des Arbeitsplatzrechners angibt.
Wie in Fig. 2 veranschaulicht ist, gibt es im Datenpfad zwei Multiplexer. Der Multiplexer MUX1 48 ermöglicht, daß ein von der HSI 26 ankommendes Bild in beide FBs 20, 22 geschrieben wird. Der Multiplexer MUX2 50 ermöglicht, daß HDTV-Bilder in beide FBs 20, 22 geschrieben werden. Die erstere Betriebsart macht es möglich, daß ein Bild eines Superrechhers auf einem hochauflösenden Monitor angezeigt wird, und die letztere Betriebsart macht es möglich, daß ein HDTV-Bild auf einem hochauflösenden, nicht im Zeilensprungverfahren arbeitenden Monitor angezeigt wird. Eine dritte Betriebsart ermöglicht die Ausgabe eines Bildes mit mittlerer Auflösung in einem 3D- Stereomodus. In dieser dritten Betriebsart wird das Bild als ein hochauflösendes Bild behandelt und sowohl in den FBA 20 als auch den FBA 22 geschrieben. Die Daten von beiden FBs werden mit einer Vertikalfrequenz von 120 Hz und einem Bildpixeltakt von 240 MHz an den seriellen Datenpfad 34 gesandt. Dieselbe Vorgehensweise kann befolgt werden, um ein HDTV-Stereobild, das von einem externen Datenprozessor, wie beispielsweise einem Superrechner, übergeben wird, anzuzeigen.
Basierend auf dem Vorstehenden, schließen mögliche Konfigurationen und Anwendungen des HDMD 10 folgende ein.
Der HDMD 10 kann in einem Ausgabemodus mit mittlerer Auflösung und einem Nur-SVS-Eingabemodus betrieben werden. Ein FB und die HSI 26 sind notwendig. Die Anwendungen schließen Nur- Superrechner-Grafiken auf einem Bildschirm mit mittlerer Auflösung oder einem standardmäßigen HDTV-Bildschirm ein. Bilder können beispielsweise auf einem nicht im Zeilensprungverfahren arbeitenden Bildschirm mit mittlerer Auflösung angezeigt und geändert und vollbildweise auf einer Platteneinheit eines Superrechners gespeichert werden. Das gespeicherte Bild kann dann von der Platteneinheit des Superrechners in den FB zurückgelesen, von der VIDB 24, die im HDTV-Modus arbeitet, angezeigt und in Echtzeit, beispielsweise mit 30 Vollbildern/Sek., auf einem HDTV-Bandgerät aufgezeichnet werden, wodurch ein homogenes Bewegtbild zur Verfügung gestellt wird.
Der HDMD 10 kann auch in einem hochauflösenden Ausgabe-, Nur- SVS-Eingabemodus betrieben werden. Sowohl der FBA 20 als auch der FBB 22 und die HSI 26 sind notwendig. Die HPPI-Eingabedaten werden in beide FBs 20 und 22 geschrieben. In dieser Betriebsart wird der HDMD 10 für Nur-Superrechner-Grafiken und eine hochauflösende Abbildung verwendet.
Der HDMD 10 kann auch in einem SVS- und HDTV-Eingabemodus mit mittlerer Auflösung betrieben werden. Sowohl der FBA 20 als auch der FBB 22, die HSI 26 und die HDTVI 28 sind notwendig. Abgetastete HDTV-Vollbilder werden über die HSI 26 ganz oder teilweise an den Superrechner und über den FBB 22 auch an den Monitor 18 zurückgesandt. Das Bild wird so, wie es vom Superrechner verarbeitet wurde, an den FBA 20 zur Speicherung zurückgesandt. Beide Bilder sind somit gleichzeitig in getrennten oder einander überlappenden Fenstern auf demselben Monitor 18 vorhanden, was einen bequemen Zugriff auf die Quelle sowohl eines unverarbeiteten als auch eines verarbeiteten Bildes ermöglicht.
Der HDMD 10 kann auch in einem hochauflösenden Ausgabe-, Nur- HDTV-Eingabemodus betrieben werden. Sowohl der FBA 20 als auch der FBB 22 und die HDTVI 28 sind notwendig. Ein HDTV- Zeilensprungbild wird auf einem Monitor 18 mit sehr hoher Auflösung angezeigt, der in einer Betriebsart ohne Zeilensprung arbeitet. Ein Vorteil dieser Betriebsart ist, daß der Monitor 18 mit sehr hoher Auflösung 30 Prozentmehr Anzeigebereich zur Verfügung stellt, als die HDTV-Auflösung erfordert. Dieser zusätzliche Anzeigebereich kann für Benutzerschnittstellentext oder Grafiken vom WS 16 verwendet werden.
Der HDMD 10 kann auch in einem Stereoausgabemodus betrieben werden. Sowohl der FBA 20 als auch der FBB 22 und die HSI 26 oder die HDTVI 28 sind notwendig, um entweder ein Stereobild mit mittlerer Auflösung oder ein HDTV-Stereobild anzuzeigen. Beide FBs 20 und 22 sind notwendig, um die Videobandbreite zu verdoppeln, wodurch ein breiterer serieller Datenpfad bereitgestellt wird. Folglich wird eine Hälfte des verfügbaren FB- Speichers im Stereomodus nicht zur Speicherung von Bildern verwendet.
Nachdem die allgemeine Bauweise des HDMD 10 beschrieben und mehrere Beispiele für seine Verwendung gegeben wurden, wird nun jeder der Funktionsblöcke von Fig. 2 ausführlicher beschrieben.

FBA 20, FBB 22

Fig. 3 veranschaulicht den FBA 20, wobei zu erkennen ist, daß der FBB 22 genauso aufgebaut ist. Der FBA 20 speichert 128 Mbit (128 · 10&sup6; Bit) an Daten und enthält 32 4-Mbit-VRAM-Einheiten 20a. Jeder VRAM 20a ist als 256K Worte mal 16 Bit pro Wort organisiert. Die E/A-Anschlüsse der VRAMs 20a sind vertikal verbunden, wodurch vier 32-Bit-Datenpfade DQ0 bis DQ3 bereitgestellt werden. Die unteren 24 Bit dieser Datenpfade sind mit einem von vier Pipeline-Registern R0 bis R3 verbunden, die wiederum von einem 64-Bit-SVSA-Bus durch vier Taktimpulsfolgen RCLK0 bis RCLK3 geladen werden. Jedes der 32 Bit eines jeden Datenpfads DQ0 bis DQ3 ist auch mit einer von vier bidirektio nalen Arbeitsplatzrechner-Datenpfadeinheiten 30 (WSDP0 bis WSDP3) verbunden.
Wie zuvor erwähnt wurde, verwendet das Bild des Superrechners einen Doppelpuffer-FB, um für jede Bildschirmposition zwei 24- Bit-Datenworte zu speichern. Das Bild des WS 16 benötigt auch 16 Bit pro Pixel, wobei 8 Bit ein Farbindex-(CI-)Wert sind (der unter Verwendung von Bildzuordnungstabellen weiter in 24 Bit umgesetzt wird) und 8 Bit ein Pixelattribut oder eine Bildschirm-Fensterkennungs-(WID-)Nummer darstellen. Die Betriebsart mit dem Doppel-FB ist für die Daten des WS 16 nicht erforderlich, da die Leistungsfähigkeit des WS im allgemeinen zu gering ist, um Bewegtbilder zu liefern.
Entsprechend einer hier Verwendeten Vereinbarung werden die VRAMs 20a mit FBXmni bezeichnet, wobei x = A beim FBA 20, x = B beim FBB 22, m eine Zeilennummer gleich 0, 1, 2 oder 3, n eine Spaltennummer gleich 0, 1, 2 oder 3 und i eine VRAM-Nummer in der Z-Richtung (Anfang = 0 und Ende = 1) ist. Folglich bezieht sich FBx0ni auf die acht VRAMs in der oberen Zeile eines jeden Vollbildpufferspeichers. FBxm0i bezieht sich auf die acht VRAMs in der äußersten linken Spalte eines jeden Vollbildpufferspeichers; FBAm0 bezieht sich nur auf die 8 VRAMs in der äußersten linken Spalte des FBA 20; und FBB231 bezieht sich auf den VRAM, der sich im FBB 22, der zweiten Zeile, dritten Spalte, in einem hinteren "Sektor", befindet.
Die in Fig. 4 gezeigte Organisation verringert die Bitbreite des Daten- und des Bildpfads beträchtlich. Außerdem reduziert sie die Anzahl der Steuersignale auf ein Minimum. Man sollte sich vergegenwärtigen, daß ein solcher FB auch als ein Universalspeicher mit 2K · 2K · 32 Bit verwendet werden kann.
Einer Aufgabe der Erfindung entsprechend wird jedoch ein Vollbildpufferspeicher bereitgestellt, der als zwei 2048- Speicherplätze-x-1024-Speicherplätze-x-24-Bit-Puffer und einen 2048-Speicherplätze-x-1024-Speicherplätze-x-16-Bit-Puffer oder als zwei 2048-Speicherplätze-x-2048-Speicherplätze-x-24-Bit- Puffer und einen 2048-Speicherplätze-x-2048-Speicherplätze-x- 16-Bit-Puffer oder als vier 2048-Speicherplätze-x-1024- Speicherplätze-x-24-Bit-Puffer und zwei 2048-Speicherplätze-x- 1024-Speicherplätze-x-16-Bit-Puffer konfiguriert ist, wobei die 24-Bit-Puffer RGB-Pixeldaten und die 16-Bit-Puffer die CI- und die WID-Daten speichern.
Bezug nehmend auf Fig. 3 und Fig. 5a, ist ersichtlich, daß der FBA 20 als ein FBA betrachtet werden kann, der zwei 16-VRAM- Sektoren hat, die in der Zeichnung vertikal ausgerichtet sind. Der vordere Sektor hat E/A-Anschlüsse, die mit (0 : 16) numeriert sind, und speichert die unteren 16 Bit des 24-Bit-SVS-Bildes. Der hintere Sektor wird durch zwei Teile dargestellt. Ein Teil hat E/A-Anschlüsse, die mit (17 : 23) numeriert sind, und speichert die oberen 8 Bit des 24-Bit-SVS-Bildes. Der zweite Teil des hinteren Sektors ist in Fig. 5b getrennt gezeigt und speichert die 16-Bit-Bilddaten des WS 16 als 8 Bit des Farbindexes (CI) und 8 Bit der Bildschirm = Fensterkennung (WID) für jedes Pixel des WS 16.
Wie zuvor erwähnt wurde, wird das SVS-Bild für den Fall mit der mittleren Auflösung als ein doppelt gepuffertes 2K-x-1K-Bild gespeichert. Wenn zwei Puffer, die nicht mit dem Vollbildpufferspeicher A 20 und dem Vollbildpufferspeicher B 22 zu verwechseln sind, als Puffer A' rund B' bezeichnet werden, wird das SVS-Bild wie in Fig. 5a gezeigt gespeichert, wobei die Zeilen 0, 1, 2, 3 des Puffers A' in allen VRAMs eine Zeilenadresse "0" haben und in den Sektoren FB0, FB1, FB2, beziehungsweise FB3 gespeichert werden, während die Zeilen 0, 1, 2, 3 des Puffers B' in allen VRAMs eine Zeilenadresse "256" haben und in den Sektoren FB2, FB3, FB0 beziehungsweise FB1 gespeichert werden. Die Zeilenadressen der Zeilen 5, 6, 7, 8 werden bezogen auf die Zeilen 0, 1, 2, 3 usw. um eins erhöht.
Die Zeilenreihenfolge des WS 16 ist in Fig. 5b gezeigt. Die Zeile 0 der Farbindex-(CI-)Daten (Bit (0 : 7) der Bildpixel des Arbeitsplatzrechners wird in der oberen Zeile der VRAMs, welche die Speicherzeilenadresse 0 hat, gespeichert. Die Zeile 0 der Fensterkennungsnummer (WID) (Bit (8 : 15) der Bildpixel des Arbeitsplatzrechners) wird in der dritten Zeile der VRAMS mit der Zeilenadresse 256 gespeichert. Die Zeile 1 der CI-Daten wird in der zweiten Zeile mit der Speicherzeilenadresse 0, und die Zeile 1 der WID-Daten wird in der vierten Zeile der VRAMs mit der Speicherzeilenadresse 256 gespeichert usw. Die Daten der Zeile 5 werden in denselben Zeilen der VRAMs gespeichert, wobei die Speicherzeilenadressen bezogen auf die Zeile 0 um vier erhöht werden usw.
Dieses neuartige Zeilen-/Adressenverteilungsverfahren ermöglicht eine Verringerung der notwendigen Breite des seriellen Datenpfads 34. Dieses Verfahren der Bildzeilenverteilung läßt auch die Verbindung der Mehrzahl der seriellen Eingangs- /Ausgangsbit des VRAM zu und verbessert somit wesentlich die Effizienz der VRAM-Nutzung. Insgesamt 16 Leitungen in jeder. Spalte werden mittels acht 2 : 1-Multiplexern 54 gemultiplext. Folglich liefert der serielle Ausgang einer jeden Spalte 40 Bit an RGB-, CI- und -WID-Daten.
Zur weiteren Erklärung des Aufbaus des seriellen Ausgangs veranschaulicht Fig. 6a die Ausgangsdatenbit SDQ des Sekundäranschlusses des VRAM und zeigt insbesondere die SDQ-Verbindungen bei den acht VRAMs in der Spalte 'n'. Bei den VRAMs FBmn0 sind die SDQ bitweise verbunden und stellen damit einen seriellen Ausgang mit 16 Leitungen zur Verfügung. Bei FBx0n1 und FBx1n1 sind die SDQ-Bit (7 : 0) verbunden, bei FBx2n1 und FBx3n1 die Bit (7 : 0), bei FBx0n1 und FBx1n1 die Bit (15 : 8) und bei FBx2n1 und FBx3n1 die Bit (15 : 8). Es gibt somit insgesamt sechs serielle 8-Bit-Datenbusse. Wie in Fig. 6b zu sehen ist, dienen vier der Busse als 8-Bit-FB-Farbkomponenten: SVSBn < 7 : 0> , für Blau, SVSGn < 7 : 0> für Grün und SVSRAn < 7 : 0> und SVSRBn < 7 : 0> für Rot. Die Rot-Bit werden auf der Grundlage zweier Bit einer Bildwiederholadresse gemultiplext und liefern die SVS-Rot-Komponente. Der Multiplexer 54 (Fig. 5b) schließt eine Konkurrenzsituation um den seriellen Bus aus, da die seriellen Ausgänge von zwei Zeilen des FB-Chips für jede Bildzeile freigegeben werden, um die WID- und CI-Ausgangssignale des WS-Bildes zu liefern. Folglich wird der Rot-Teil des 24-Bit-SVS-Bildes für zwei Zeilen gleichzeitig freigegeben, da die. Rot-Informationen in demselben Teil des FB wie der CI und die WID gespeichert Werden.
Jedoch erfordern hochauflösende Bilder eine andere Zeilenplazierung als diejenige, die gerade für den Fall mit der mittleren Auflösung beschrieben wurde. Das SVS-Bild wird in Doppelpuffern mit 2K · 2K · 24 Bit gespeichert. Die Organisation des Bildpufferspeichers ist in Fig. 7a und Fig. 7b veranschaulicht, wobei die SVS-Zeilenverteilung (Fig. 7a) ähnlich derjenigen des Falls mit der mittleren Auflösung ist, die Puffer A' und B' aber horizontal aufgeteilt sind. Anders ausgedrückt, die Zeilen in den Puffern A' und B' unterscheiden sich nicht nach der Zeilenadresse, sondern nach der Spaltenadresse. Die Zeilen des Arbeitsplatzrechners 16 werden dementsprechend verteilt, wie in Fig. 7b zu sehen ist.
Fig. 8 veranschaulicht die Organisation des Doppel- Vollbildpufferspeichers in dem Fall mit der hohen Auflösung. In Fig. 8 ist zu sehen, daß jeder der beiden Vollbildpufferspeicher (FBA 20 und FBB 22) Elemente der SVS-Doppelpuffer (A', B') mit 2K · 2K · 24 Bit enthält und daß der Bildpufferspeicher des WS 16 auch zwischen den beiden FBs aufgeteilt ist.
Für den Fall mit der hohen Auflösung ist die horizontale Pixelverteilung in Fig. 9 veranschaulicht, wobei alle geraden Pixel im FBA 20 und alle ungeraden Pixel im FBB 22 gespeichert werden. Diese Organisation führt dazu, daß das Ausgangssignal des seriellen Datenpfads 34 am Eingang des Bilddatenpfads 36 gleichmäßiger verteilt wird.
Fig. 10a zeigt zwei HDTV-Halbbilder mit der Abtastzeilennumerierung eines jeden HDTV-Halbbilds. Die Zeilenverteilung des HDTV-Bilds ist in Fig. 10b gezeigt. Sie ähnelt der Organisation des Vollbildpufferspeichers mit mittlerer Auflösung, die zuvor beschrieben wurde, aber da die Anzahl der sichtbaren HDTV- Zeilen gleich 1035 ist, werden die ersten 1024 Zeilen im Puffer. A' und der Rest im Puffer B' in der gezeigten Reihenfolge gespeichert.
Verschiedene FB-Speicherzyklen, einschließlich Lese- /Schreiboperationen des Arbeitsplatzrechners, Bildwiederholzyklen usw., werden von der FBA CNTR 40 und der FBB CNTR 42 eingeleitet. Die FB CNTRs liefern VRAM-Steuersignale, wie in Fig. 3 und in Fig. 6c zu sehen ist, und FB-Adressen (nicht gezeigt, aber allen VRAMs gemein). Jede Zeile der FBs (FBx0mi, FBx1mi; FBx2mi und FBx3mi) hat ein entsprechendes Zeilenadreßübernahme- (RAS-)Signal (RAS0 bis RAS3), während jede Spalte (FBxn0i; FBxnli, FBxn2i und FBxn3i) ein entsprechendes Spaltenadreßübernahme-(CAS-)Signal (CAS0 bis CAS3) hat. Es gibt vier Schreibfreigabe-(WE-)Signale WEWS, WER, WEG und WEB, eines für jeweils 8 Bit des 32-Bit-FB, die das Schreiben in einzelne Byte ermöglichen. Die seriellen Freigabesignale (SE < 0 : 3> ) geben die Nummer einer Zeile an, deren Bild wiederholt werden muß. Das heißt, die beiden niedrigstwertigen Bit der Bildwiederholadres se geben eines der SE-Signale frei. Die Signale SE < 0 : 3> steuern nur die FBxmn0-VRAMs, da nur eine Zeile dieser VRAMs für jede einzelne Bildzeile notwendig ist. Im Gegensatz dazu speichern die FBxmn1-VRAMs nicht nur das Rotbild, sondern auch das WS-Bild, das in zwei Speicherzeilen gespeichert wird. Deshalb werden für die FBxmn1-VRAMs von den ODER-Gattern OR1 und OR2 zwei zusätzliche serielle Freigabesignale SE4 und SE5 erzeugt. Diese Ausführungsformen der Erfindung sind nachstehend in bezug auf Fig. 12a ebenfalls ausführlicher beschrieben:

Arbeitsplatzrechner-Datenpfad 30, 32

Wie in Fig. 3 zu sehen ist, ermöglicht der Datenpfad vom WS 16 zum FB, daß Daten vom WSDP A 30 oder vom WSDP B 32 in die FBs geschrieben oder aus den FBs zurückgelesen werden. Die WSDP- Architektur ermöglicht einem 32-Bit-Wort eines Arbeitsplatzrechners die Darstellung verschiedener Operationen in Abhängigkeit von einem benutzerdefinierten MODUS. Beispielsweise kann ein Wort eines Arbeitsplatzrechners vier 8-Bit-Arbeitsplatzrechner-Farbindex- oder WID-Werte oder ein 24-Bit-Vollfarbpixel oder eine einzelne 8-Bit-Farbkomponente für jedes von vier aufeinanderfolgenden Pixeln darstellen. Dieser Grad an Flexibilität wird durch die Verwendung von vier WSDPs erreicht, wobei die Daten des WS 16 allen vier WSDPs gemein sind und wobei jede einen getrennten 32-Bit-Ausgang zum zugehörigen FB hat.
Eir. Bockdiagramm von einer der vier WSDP-Einheiten 30 oder 32 ist in Fig. 11 gezeigt. Die Eingabedaten des WS 16 sind unten als in vier Byte aufgeteilt gezeigt, während die vier FB- Ausgangsbyte oben gezeigt sind. Es gibt vier Teilbereiche mit zwei verschiedenen Arten, die mit DPBLK1 und DPBLK2 bezeichnet sind. DPBLK1 wird nur im äußersten linken Teilbereich verwendet. Die Teilbereiche in den anderen WSDP-Einheiten sind mit den Teilbereichen DPBLK1 und DPBLK2 funktional identisch, wobei der Block DPBLK1 für jede der drei anderen WSDP-Einheiten einen Bereich nach rechts verschiebt. Im WSDP 3 zum Beispiel ist DPBLK1 der äußerste rechte Teilbereich, der den WSDB(7 : 0) mit DQ3(7 : 0) verbindet, wobei sich DQ3 auf den äußersten rechten 32-Bit-FB-Datenbus bezieht. Die Ausgabepuffer (OB0 bis OB3) werden durch den BE-Decodierer 54 mittels einer Decodierung eines Speicheroperationscodes (MOP) von der zugehörigen SMA 44 oder SMB46 freigegeben, wenn der MOP als eine Arbeitsplatzrechner-Schreib-(MOPWSWT-)Operation decodiert wird.
Das Schreiben in den FB erfolgt entweder als Farbebene-(EBENE- Modus-)Schreiboperationen oder als Pixel-(PEL-Modus- )Schreiboperationen. Der Modus wird von einem EBENE-/PEL-Signal angegeben, das von der zugehörigen FBA CNTR 40 oder der FBB CNTR 42 erzeugt wird. Bei Schreiboperationen im EBENE-Modus, die vier 8-Bit-Elemente einer Gruppe einschließen (z. B. 4 Rot, 4 Grün, 4 WS-Farbindex usw.), steuert ein Byte des WSDP alle vier DQ-Byte am Ausgang des FB. In Fig. 11 durchläuft der WSDB (31 : 24) den DPBLK1, um DQ0(31 : 24) zu steuern. Er wird auch vom 2 : 1-Multiplexer MUX1 56 in jedem DPBLK-2-Block ausgewählt, um die drei Byte von DQ(23 : 0) zu steuern. Im WSDP(1) steuert WSDB(23 : 16) alle 32 Bit des FB-Datenpfads DQ1(31 : 0), und so weiter im WSDP(2) und WSDP(3). Die Schreibfreigabesignale (WER, WEG, WEB und WEWS) dienen zur Auswahl, welche Komponente des FB geschrieben wird. Um beispielsweise vier Rot-Pixel zu schreiben, werden die vier Rot-Werte auf dem WSDB(31 : 0) übergeben. Der WSDB(31 : 24) steuert DQ0(31 : 0), der WSDB(23 : 16) steuert DQ1(31 : 0), der WSDB(15 : 8) steuert DQ2(31 : 0), und der WSDB(7 : 0) steuert DQ3(31 : 0). Das Signal Schreibfreigabe Rot (WER) wird aktiviert, und die Rot-Komponenten werden jedem der vier FB-DQ- Busse zugeführt, so daß folglich vier 8-Bit-Rot-Komponenten mit einer 32-Bit-Schreiboperation des WS 16 in den FB geschrieben werden.
Schreiboperationen im Pixel-Modus funktionieren wie folgt. Alle vier WSDPs verbinden den 32-Bit-WSDB-Bus direkt mit ihren jeweiligen 32-Bit-FB-DQ-Datenbussen. Eine Spalte des FB wird geschrieben, indem das CAS-Signal dieser Spalte aktiviert wird. Folglich wird ein 24-Bit-Pixelwert (oder gegebenenfalls ein 32- Bit-Pixelwert) in einer 32-Bit-Schreiboperation des WS 16 in den FB geschrieben.
Lesezyklen des Arbeitsplatzrechners funktionieren ähnlich, wobei die geeignete Datensteuerung ermöglicht wird, indem die 8- Bit-Treiber der WSDP-Einheiten auf der Seite des WS 16 über die Byte-Freigäbesignale (BE0 : 3), die vom Decodierer BE DECODE 54 erzeugt werden, selektiv freigegeben werden.
Bei einer FB-Datenleseoperation im EBENE-Modus wird jede WSDP- Einheit freigegeben, um eines der vier WSDB-Byte zu steuern. WSDP(0) steuert WSDB(31 : 24), WSDP(1) steuert WSDB(23 : 15) usw. Die Auswahl der zu lesenden Komponente (R, G, WS usw.) wird von einem 4 : 1-Multiplexer (MUX) 58 getroffen. Die Steuersignale PSEL0 und PSEL1 des MUX 58 werden vom Decodierer BE DECODE 54 erzeugt, indem WSADDR decodiert wird. Um beispielsweise die Rot-Komponente zu lesen, wird PSEL (1 : 0) auf "01" gesetzt, und vier Rot-Pixelkomponenten auf DQx(23 : 16) (x = 0 bis 3) werden an den WSDB übertragen.
Bei Leseoperationen im Pixelmodus steuert nur eine der vier WSDP-Einheiten, je nach der Adresse des Pixels, das gerade gelesen wird, das WSDB. Wenn 32-Bit-Pixelwerte verwendet werden, werden alle 4 Byte gesteuert. Andernfalls, bei 24-Bit-Pixelwerten, wird nur WSDB(23 : 0) gesteuert.
Zwei weitere in den WSDP-Einheiten enthaltene Funktionen sind eine Ebenenmaske- und eine Blockschreiboperationsfunktion. Mit der Funktion Ebenenmaske können selektive Bit der 24-Bit-RGB- oder der 8-Bit-WS-Pixel durch eine herkömmliche Schreiboperation-pro-Bit-Funktion der VRAMs vor Schreiboperationen geschützt werden. Die Funktion Blockschreiboperation ermöglicht einen Leistungsgewinn, indem eine andere Funktion der VRAMs genutzt wird. Zunächst wird mit Hilfe eines Zyklus "Farbschreiboperation" eine statische Farbe in die VRAMs geladen. Dann wird ein 32-Bit-Wort vom WS 16 als Bitmaske neu interpretiert, wobei Pixel mit entsprechenden Einsen auf die gespeicherte Farbe gesetzt werden, während diejenigen mit Nullen nicht geschrieben werden. Diese Funktion ist besonders für Textoperationen nützlich, bei denen eine Binärschrift zur Bereitstellung der Maske direkt verwendet werden kann. Um diese Funktion nutzen zu können, werden die 32-Bit-Daten des Arbeitsplatzrechners mittels einer in den WSDP-Einheiten vorgesehenen Logik umgeordnet.

FBA CNTR 40 und FBB CNTR 42

Fig. 12a ist ein Blockdiagramm von einer der FB-Steuereinheiten FB CNTR 40 oder 42. Die FB CNTR liefert alle Adressen und die meisten Steuersignale an den zugehörigen FB. Die FB CNTR enthält: die Zähler 60 und 62, um rechteckige Bereiche des FB als Pixeldaten-Eingangssignale von der HSI 26, der HDTVI 28 oder der WS-Schnittstelle 38 automatisch zu adressieren; einen Bildwiederhol-(VREF-)Zähler 64; einen WS-Adressenumsetzer 66; eine Schreibfreigabe-(WE-)Erzeugungslogik 68; eine RAS- und CAS- Erzeugungslogik (70, 72), die Adressen-Multipliziereinrichtungen 74a, 74b, 74c und die A/B-Logik 76, um ankommende, doppelt gepufferte SVS-Daten mit dem Monitor 18 zu synchronisieren. Die FB CNTR enthält auch ein MODUS-Register 78, das die Art des vom WS 16 durchgeführten Zugriffs feststellt.
Wie nachstehend verdeutlicht werden wird, besteht eine Funktion der Erfindung im Laden der HPPI-Daten in die FBs. Diesbezüglich wird Bezug auf die gemeinsam übertragene US-Patentanmeldung 5 296 936 mit dem Titel "Communication Apparatus and Method for Transferring Image Data from a Source to One or More Receivers" von S. Choi u. a., eingereicht am 22. Juli 1991, genommen.
Bezug nehmend auf Fig. 12b, ist ein anschauliches Zeitdiagramm einer synchronen Übertragung von drei Datenübertragungsblöcken von einer Quelle (S) an ein Ziel (D) gemäß der HPPI-Spezifikation mit dem Titel "High-Performance Parallel Interface Mechanical, Electrical, and Signalling Protocol Specification (HPPI- PH)", vorgeschlagener Vorentwurf, American National Standard for Information Systems, 1. November 1989, X3T9/88-127, X3T9.3/88-032, REV 6.9, gezeigt.
Jedem Datenübertragungsblock ist ein Längen-/Longitudinalprüfwort (LLRC) zugeordnet, das während einer ersten Taktperiode im Anschluß an einen Datenübertragungsblock auf einem 32-Bit- Datenbus von der Quelle an das Ziel gesandt wird. Datenübertragungsblöckpakete werden von einem gültigen PAKET-Signal begrenzt. Das ÜBERTRAGUNGSBLOCK-Signal ist ein Begrenzer, der eine Gruppe von Worten auf dem HPPI-Datenbus als einen Übertragungsblock markiert. Das ÜBERTRAGUNGSBLOCK-Signal wird von der Quelle mit dem ersten Wort des Übertragungsblocks aktiviert und mit dem letzten Wort deaktiviert. Jeder Übertragungsblock kann zwischen einem und 256 32-Bit-Datenworte enthalten. Ein ANFORDERUNGS-Signal wird von der Quelle aktiviert, um dem Ziel mitzuteilen, daß eine Verbindung gewünscht wird. Das VERBINDUNGS-Signal wird vom Ziel als Antwort auf eine ANFORDERUNG aktiviert. Eine oder mehrere BEREIT-Meldungen werden nach einem Verbindungsaufbau, das heißt nach der Aktivierung des VERBINDUNGS-Signals, vom Ziel gesandt. Das Ziel sendet für jeden Übertragungsblock, den es von der Quelle anzunehmen bereit ist, eine Bereit-Meldung. Eine Vielzahl von BEREIT- Meldungen können vom Ziel an die Quelle gesandt werden, um die Anzahl der Übertragungsblöcke anzugeben, zu deren Empfang das Ziel bereit ist. Für jede empfangene BEREIT-Meldung darf die Quelle einen Übertragungsblock senden. Nicht gezeigt in Fig. 12b ist ein TAKT-Signal, das als ein symmetrisches Signal mit einer Dauer von 40 Nanosekunden (25 MHz) definiert ist und dazu dient, die Übertragung von Datenworten und der verschiedenen Steuersignale zeitlich synchron zu steuern.
Zusammenfassend kann gesagt werden, daß die HPPI-PH- Spezifikation eine Hierarchie für Datenübertragungen definiert, wobei eine Datenübertragung aus einem oder mehreren Datenpaketen besteht. Jedes Paket besteht aus einem oder mehreren Datenübertragungsblöcken. Die Übertragungsblöcke bestehen aus maximal 256 32-Bit-Datenworten, die mit 25 MHz getaktet sind. Die Fehlererkennung wird über ein Datenwort unter Verwendung der ungeraden Parität auf Byte-Basis durchgeführt. Die Fehlererkennung wird längs; entlang einer Bitspalte in dem Übertragungsblock, unter Verwendung der geraden Parität durchgeführt und dann an das Ende des Übertragungsblocks angefügt. Übertragungsblöcke werden nach der Fähigkeit eines Empfängers, einen vollständigen Übertragungsblock zu speichern oder anderweitig aufzunehmen, übertragen. Der Empfänger benachrichtigt den Sender über seine Fähigkeit zum Empfang eines Übertragungsblocks, indem er ein Bereit-Signal ausgibt. Die HPPI-PH-Spezifikation erlaubt dem HPPI-PH-Sender, 63 Bereit-Signale, die er von einem Empfänger erhalten hat, in eine Warteschlange zu stellen.
Fig. 12c veranschaulicht eine von dem erfindungsgemäßen System an dem HPPI-Datenformat von Fig. 12b vorgenommene Anpassung zur Durchführung von Bilddatenübertragungen. Ein Datenübertragungsblockpaket entspricht entweder einem vollständigen Bild oder einem rechteckigen Teilbereich davon, der als Fenster bezeichnet wird. Das Paket enthält zwei oder mehrere Übertragungsblöcke. Ein erster Übertragungsblock wird als der Kopfbereich- Übertragungsblock definiert und enthält generische HPPI- Einheiteninformationen, den HPPI-Kopfbereich, und auch Bilddateninformationen, die hier als Bildkopfbereich bezeichnet werden. Der Rest des Kopfbereich-Übertragungsblocks wird derzeit nicht verwendet.
Auf den Kopfbereich-Übertragungsblock folgen Bilddatenübertragungsblöcke, die Pixeldaten enthalten. Die Pixeldaten sind im Rasterformat aufgebaut, das heißt, das äußerste linke Pixel einer Abtastzeile, die ganz oben angezeigt wird, ist das erste Wort des ersten Datenübertragungsblocks. Diese Anordnung wird bis zum letzten Pixel der letzten Abtastzeile beibehalten. Der letzte Übertragungsblock wird bei Bedarf auf seine volle Größe aufgefüllt. Jedes Datenwort enthält 8 Bit Rot-, 8 Bit Grün- und 8 Bit Blau-(RGB-)Farbinformationen für ein bestimmtes Pixel. Die restlichen 8 Bit eines jeden 32-Bit-Datenwortes können auf mehrere Arten verwendet werden. Um die beiden Bilder linear zu mischen, können die zusätzlichen 8 Bit zur Übertragung von Schlüssel- oder Alphadaten verwendet werden, damit der Beitrag eines jeden Eingangsbilds zu einem resultierenden Ausgangsbild festgestellt werden kann. Eine andere Verwendung eines Teils der zusätzlichen 8 Bit eines jeden Datenwortes ist, jeder Farbe zwei zusätzliche Bit zuzuordnen, um 10 Bit an RGB-Daten anzugeben. Auch kann eine Reihe von Datenverdichtungsverfahren eingesetzt werden, wobei die zusätzlichen 8 Bit eines jeden Wortes dazu dienen, die effektive HPPI-Bildübertragungsbandbreite um ein Drittel zu erhöhen, wenn Bilder mit 24 Bit/Pixel verwendet werden.
Fig. 12d veranschaulicht den Aufbau des Bildkopfbereichs von Fig. 12c ausführlicher. Eine HPPI-Bitadresse, auf die ein bestimmter WS 16 antwortet, ist das erste Wort des Bildkopfbereichs. Da das Datenwort eine Breite von 32 Bit hat, können maximal 32 eindeutige Adressen angegeben werden. Auf das Wort mit der HPPI-Bitadresse folgt ein Steuer-/Statuswort, das zur Über tragung von bestimmten Bild-/Paketinformationen an den Arbeitsplatzrechner verwendet wird. Dazu gehören ein Bit zur Angabe, ob die Pixeldaten verdichtet (C) sind, ein Bit zur Angabe, ob das zugehörige Paket ein letztes Paket (L) eines bestimmten Vollbilds (EOF) ist, und ein Unterbrechungssignal (I), das die Funktion eines ABRUF-Signals hat. Die letzten beiden Worte des Bildkopfbereichs (X-DATEN und Y-DATEN) enthalten Größen- (Längen-) und Positions-(Versatz-)Informationen für die x- und y-Bildrichtungen. Wenn das Paket beispielsweise eine Gesamtanzeige an Pixeldaten überträgt, können bei einem Bildschirm mit einer Auflösung von 1024 · 1024 sowohl die x-Länge als auch die y-Länge gleich 1024 sein, und der Versatz ist bei beiden null. Wenn das Paket statt dessen Bilddaten in bezug auf ein Fenster innerhalb des Bildschirms überträgt, geben die x-Länge und die y-Länge die Größe des Fensters an, und die beiden Versatzwerte geben die Position der oberen, äußersten linken Ecke des Fensters bezogen auf einen Bildschirmbezugspunkt an.
Nochmals Bezug nehmend auf Fig. 12a, liefert der Horizontalzähler (HCNT) 60 die horizontale Komponente der FB-Adresse, während SVS- oder HDTV-Daten im FB gespeichert Werden. Der HCNT 60 wird über ein Horizontalsynchronisationskennzeichen-(HSTAG- )Signal von einem HPPI- oder HDTV-Kennzeichenbus mit einer horizontalen Anfangsadresse vom HOFF-Register 80 geladen. Das HSTAG steuert den Parallelfreigabe-(PE-)Eingang des HCNT 60 zu Beginn einer jeden neuen Abtastzeile von ankommenden HPPI- (oder HDTV-) Daten an. Während die Pixeldaten, welche die HSI 26 vom HPPI-Kanal empfängt, in den FB geschrieben werden, und wenn ein Abtastfreigabe-(SAMPLEN-)Signal aktiv ist, wird der HCNT 60 von einem 12,6-MHz-Taktsignal erhöht. Dieser Takt ist ein Vielfaches der HPPI-Taktperiode (40 ns) und steuert auch die zugehörige SMA 44 oder SMB 46 an, die das Laden des SVS- Bilds in den entsprechenden FB steuert. In dem Fall, daß ein HDTV-Bild geladen wird, beträgt der HCNT-Takt 60 ns, was ein Vielfaches von vier HDTV-Abtasttaktperioden ist. Das 60-ns- Taktsignal wird auch in die zugehörige SMA 44 oder SMB 46 eingegeben, um das Laden eines HDTV-Bildes in den entsprechenden FB zu steuern.
Das HOFF-Register 80 wird von einem Wert auf dem SVS-Datenbus (SVS (10 : 0)) mit einem Horizontalkopfbereichregistertakt (HHDRCK), der von einem Kopfbereichkennzeichen auf dem Kennzeichenbus abgeleitet wird, auf die X-Koordinate des linken Rands eines rechteckigen Anzeigebereichs gesetzt. Es sei erwähnt, daß der SVS-(10 : 0-)Bus mit dem WSDB-Bus gemultiplext wird. Folglich wird das HOFF-Register in dem Fall, daß ein HDTV-Bild geladen wird, statt dessen vom WS 16 geladen, da es im HDTV-Datenstrom keine entsprechenden Kopfbereichsdaten gibt.
Der Vertikalzähler (VCNT) 62 liefert die vertikale Komponente der FE-Adresse, wenn SVS- oder HDTV-Daten im FB gespeichert werden. Der VCNT 62 wird zu Beginn eines jeden HPPI- Bilddatenpakets mit einer vertikalen Anfangsadresse von einem VOFF-Register 82, wie von einem gültigen Vertikalsynchronisationskennzeichen-(VSTAG-)Signal auf dem SVS-Kennzeichenbus angegeben, geladen. Am Ende einer jeden Datenabtastzeile erhöht sich der VCNT 62 über HSTAG, wobei VSTAG inaktiv ist. Das VOFF- Register 82 wird zu Beginn eines jeden neuen HPPI-Pakets vom SVS-Datenbus SVS(10 : 0) über das Signal VHDRCK, das von dem Kopfbereichkennzeichen-Signal auf dem Kennzeichenbus abgeleitet wird, geladen. Wie im HDTV-Fall wird das VOFF-Register 82, genau wie das HOFF-Register 80, vom WS 16 geladen, da es im HDTV- Datenstrom keine entsprechenden Kopfbereichsdaten gibt.
Der Arbeitsplatzrechner-Adressenumsetzer 66 setzt Adressen, die vom Adreßbus des WS 16 kommen, in Abhängigkeit vom Zugriffsmodus und der Bildschirmauflösung sowohl in die geeigneten vertikalen und horizontalen FB-Adreßkomponenten WSRADDR (8 : 0) bezie hungsweise WSCADDR (8 : 0) als auch in die Arbeitsplatzrechner- RAS-Auswahl-(WSRS-) und Arbeitsplatzrechner-CAS-(WSCAS-)Signale um.
Die CAS-Erzeugungslogik 72 leitet vier CAS-Steuerbit CAS (3 : 0) ab, die festlegen, auf welche der vier Spalten der 4 · 4-FB- Struktur zugegriffen werden soll, was von der aktuellen Speicheroperation (MOP) abhängt, wie zuvor beschrieben wurde. Bei Zugriffen im EBENE-Modus sind alle vier WSCAS-Signale aktiv, so daß vier Pixel in einer Zeile gleichzeitig aktualisiert werden können. Bei Zugriffen im PEL-Modus ist in Abhängigkeit davon, auf welches RGB-Pixel gerade zugegriffen wird, nur ein WSCAS- Signal aktiv. Dadurch können sowohl horizontale FB-Zugriffe (z. B. vier 8-Bit-Pixel des WS 16) als auch tiefenweise FB- Zugriffe (z. B. ein 24-Bit- oder 32-Bit-RGB-Pixel) erfolgen. Bei allen anderen Operationen, wie beispielsweise Speicher- und Bildauffrischoperationen, werden alle vier Signale CAS0 bis CAS3 aktiviert.
Vor dem Beginn einer jeden Bildschirm-Abtastzeile wird an der VRAM-Matrix ein Anzeigeaktualisierungszyklus durchgeführt, um den Inhalt der nächsten Abtastzeile in die seriellen Schieberegister des VRAM zu übertragen. Der VREF-Zähler 64 erzeugt die Folge der zu übertragenden Zeilenadressen, wobei er fortlaufend von null für die erste Abtastzeile eines Vollbilds bis zur Anzahl der Abtastzeilen des Bildschirms zählt. Der VREF-Zähler 64 zählt das Horizontalsynchronisations-(HS-)Signal. Wenn die letzte Abtastzeile des Bildschirms angezeigt wird, setzt das Vertikalsynchronisations-(VS-)Signal den VREF-Zähler 64 auf null zurück. Sowohl das VS- als auch das HS-Signal werden vom SYNCGEN 24a erzeugt, wie nachstehend beschrieben wird. Die beiden niedrigstwertigen Bit < 1 : 0> des VREF-Zählers 64 werden an einen seriellen Freigabedecodierer (SE DECODE) 84 angelegt, um festzustellen, welches von vier seriellen Freigabesignalen (SE (3 : 0)) aktiviert werden soll, was davon abhängt, welche Zeile des FB der aktuellen Abtastzeile entspricht.
Das Zugriffsmodusregister 78 steuert den Zugriff des WS 16 auf den FB. Das Zugriffsmodusregister 78 wählt zwischen dem EBENE- und dem PEL-Modus und zwischen HDTV- und SVS-FB-Zugriffen aus. Die ausgewählte Zugriffsart beeinflußt sowohl die Adressen-, die CAS- und die Schreibfreigabe-Erzeugungslogik 68 als auch die Steuerlogik der WSDP-Einheiten (30, 32) für den externen Datenpfad, wie zuvor beschrieben wurde.
Der HMUX 74a legt die Spaltenadresse fest, die dem FB bei der fallenden Flanke von CAS in Abhängigkeit von der Speicheroperation (MOP) übergeben wird. Bei SVS- oder HDTV-Datenschreibzyklen ist dies das Ausgangssignal HADDR (8 : 0) des HCNT-Zählers 60. Bei Anzeigeaktualisierungszyklen wird eine konstante Nulladresse ausgewählt, da es allgemein üblich ist, die Parallel- Serien-Umsetzung von Pixeln für eine neue Abtastzeile beim äußersten linken Pixel (an der Spaltenadresse null) zu beginnen. Natürlich kann auf Wunsch ein anderer Anfangswert als null geliefert werden.
Der VMUX 74b legt die Zeilenadresse fest, die dem FB bei der fallenden Flanke von RAS in Abhängigkeit von der Speicheroperation (MOP) übergeben wird. Bei SVS- oder HDTV-Daten ist dies das Ausgangssignal des Vertikalzählers 62, VADDR (10 : 2). Bei Zugriffen durch den WS 16 wird die vertikale Komponente des Ausgangssignals der Adressenumsetzungslogik 66, WSRADDR (8 : 0), ausgewählt. Bei Anzeigeaktualisierungszyklen wird die Bildwiederholdadresse VREF (10 : 2) des VREF 64 ausgewählt.
Der Vollbildpufferspeicher-Adressenmultiplexer 74c stellt dem FB eine endgültige 9-Bit-Adresse FBADDR (8 : 0) bereit und steu ert die Zeilenadresse an, bis RAS aktiviert wird, woraufhin die Spaltenadresse angesteuert wird.
Die WE-Erzeugungslogik 68 leitet das Schreibfreigabe-(WE-) Signal von der zugehörigen SMA 44 oder SMB 46 auf der Grundlage des Ausgangssignals des Zugriffsmodusregisters 78 (MODE), der Speicheroperation (MOP) und der Adresse des WS 16 zum entsprechenden Teil des FB. Folglich werden vier Schreibfreigabesignale WER (für Schreibfreigabe Rot), WEG, WEB und WEWS (für Schreibfreigabe Arbeitsplatzrechner) erzeugt.
Die RAS-Erzeugungslogik 70 leitet das RAS-Signal von der zugehörigen SMA 44 oder SMB 46 auf der Grundlage der aktuellen Adreßinformationen und der gerade ausgeführten Speicheroperation (MOP) zum entsprechenden Teil des FB weiter. Die vier Bereiche entsprechen den vier Zeilen der FB-Organisation, von denen jede von RAS0, PAS1, RAS2 beziehungsweise RAS3 gesteuert wird.
Die FB CNTRs 40 und 42 enthalten auch eine Logik, um ankommende SVS-Daten mit dem Monitor 18 zu synchronisieren, so daß der Anzeigepuffer, in den gerade geschrieben wird, nicht auch der Anzeigepuffer ist, dessen Inhalt gerade an den Monitor 18b ausgegeben wird. Diese Doppelpufferungstechnik schließt Bewegungsartefakte, wie beispielsweise das "Zeilenausreißen", die andernfalls auftreten würden, aus. Diese Schaltung, die aus zwei Komplementflipflops 86a, 86b und der kombinatorischen Logik 88 besteht, deaktiviert die Abtastung (indem SAMPLEN inaktiv wird), sobald ein vollständiges SVS-Vollbild empfangen worden ist, was von VSTAG angegeben wird, bis das nächste VS-Intervall des Monitors 18 auftritt. Diese Arbeitsweise ist in dem Zeitdiagramm in Fig. 13 veranschaulicht. Wenn VS auftritt, gibt es einen Zeitpunkt an, zu dem von einem Puffer zum anderen geschaltet werden soll, um mit der Anzeige von Informationen zu beginnen, wobei der andere Puffer über die HPPI-Schnittstelle vermutlich gerade mit dem neuesten Vollbild an SVS-Daten gefüllt worden ist. Das Signal ABSMP legt fest, in welchen Puffer geschrieben wird, während das Bild im anderen Puffer aufgefrischt wird. Die Pufferabtastung wird beim Auftreten von VS wieder aufgenommen, indem SAMPLEN aktiv wird.
Die Festlegung, in welchen Puffer geschrieben wird, wird getroffen, indem das achte Bit der Pufferadresse über die A/B- Logik 76 selektiv invertiert wird. In der hochauflösenden Betriebsart legt das Bit 8 der Spaltenadresse fest, in welchen Puffer geschrieben wird, da die Puffer A' und B' in den VRAMs entlang der Spaltenadresse 256 (Fig. 7a und Fig. 7b) geteilt sind. In der Betriebsart mit der mittleren Auflösung und in der Betriebsart mit HDTV-Auflösung trifft das Zeilenadreßbit 8 diese Festlegung, da die beiden Puffer (A' und B') in diesem Fall durch die Zeilenadresse 256 geteilt sind (Fig. 5a und Fig. 5b).
Während WS-Bilder geladen werden; steuert der WS 16 auch, welcher Puffer aktualisiert und welcher angezeigt wird, indem er das Signal ABWS zwischen zwei Zuständen hin- und herschaltet.

SMA 44 und SMB 46

Wie zuvor erwähnt wurde, gibt es im HDMD 10 zwei Ablaufsteuereinheiten. Fig. 12e zeigt die beiden Ablaufsteuereinheiten und ihre jeweiligen Eingangs- und Ausgangssignale. Die SMA 44 steuert den FBA 20 über die FBA CNTR 40, und die SMB 46 steuert den FBB 22 über die FBB CNTR 42. Diese Ablaufsteuereinheiten treffen eine Prioritätsentscheidung zwischen mehreren Anforderungen für den Zugriff auf die FBs und führen den angeforderten Speicherzyklus aus, wobei sie alle notwendigen Steuersignale erzeugen. Die Anforderungen fallen unter drei Hauptkategorien: (a) Anzeigeaktualisierung/-wiederholung, (b) Abtastung und (c) Ar beitsplatzrechner. Weitere Eingangssignale liefern Informationen hinsichtlich des bestimmten angeforderten Zyklus', wie zum Beispiel Lese-/Schreibzyklus, Blockschreibzyklus, Farbschreibzyklus usw. Eine Anzeigeaktualisierungsanforderung hat die höchste Priorität, so daß beide Ablaufsteuereinheiten diese Anforderung ungeachtet dessen, welche Zyklen sie zu diesem Zeitpunkt gerade ausgeführt haben, vor dem Start der aktiven Abtastzeile bedienen.
Wenn der FBA 20 und der FBB 22 unterschiedliche Daten enthalten, der FBA 20 beispielsweise SVS-Daten enthält, während der FBB 22 HDTV-Daten enthält, arbeiten die SMA 44 und die SMB 46 unabhängig voneinander, so daß eine die SVS-Daten abtastet, während die andere die HDTV-Daten abtastet.
Wenn beide Vollbildpufferspeicher, der FBA 20 und der FBB 22, dieselben Daten enthalten, d. h. in der hochauflösenden Betriebsart, steuert die SMA 44 sowohl den FBA 20 als auch den FBB 22 über den Multiplexer 52 auf jeder der Ausgangssteuerleitungen und führt somit einen Steuermechanismus mit einem vereinheitlichten Vollbildpufferspeicher aus.
Sobald einer Anforderung stattgegeben wurde, beginnt die angeforderte Ablauffolge, und der 4-Bit-Speicheroperationscode (MOP) wird erzeugt, um dem HDMD 10 die Art des Zyklus', der gerade ausgeführt wird, mitzuteilen. Weitere Ausgangssignale schließen die Speichersteuersignale (RAS, WE, CAS usw.) und ein Zeitsteuersignal zur Synchronisation der Speicheroperationen ein.
Ein ERLEDIGT-Signal wird auch erzeugt, das gültig wird, um anzuzeigen, daß der aktuelle Zyklus abgeschlossen ist. Dieses Signal dient zur Erzeugung einer Antwort an den WS 16, so daß der Zyklus abgeschlossen werden kann. Sobald ein Zyklus abgeschlos sen ist, werden anstehende Anforderungen von den SMs in der Reihenfolge ihrer Priorität bedient.
Die folgenden Zyklen werden von den SMs ausgeführt und sind in der Reihenfolge ihrer Priorität aufgeführt:
1. Anzeigeaktualisierung/-wiederholung,
2. Arbeitsplatzrechner-Lesezyklus,
3. Arbeitsplatzrechner-Schreibzyklus;
4. Arbeitsplatzrechner-Blockschreibzyklus,
5. Arbeitsplatzrechner-Farbschreibzyklus und
6. Bildabtastzyklus
Es sei erwähnt, daß alle vier Arbeitsplatzrechner-Zyklen tatsächlich dieselbe Priorität haben, da es jeweils nur eine Anforderung des WS 16 geben kann. Die meisten Zyklen sind lineare Adreßfolgen mit Abweichungen bei der Flankensteuerung und der Auswahl der Schreibfreigabe, je nachdem, ob der bestimmte Zyklus ein Lese- oder ein Schreibzyklus ist. Die Abtastzyklen funktionieren anders, da sie die Vollbildpufferspeicher in einer Seitenmodus-Zugriffsart betreiben. Ein Test wird durchgeführt, um den Seitenmodus-Zyklus zu beenden, falls eine Anforderung höherer Priorität ansteht oder die Quellendaten fast vollständig sind (der HDTV- oder HSI-FIFO fast leer ist).

Serieller Datenpfad 34

Der serielle Datenpfad 34 stellt durch vier 40-Bit-Datenbusse eine Verbindung zwischen dem seriellen Datenausgang der FBs und dem Bilddatenpfad 36 her. Wie in Fig. 14 zu sehen ist, gibt es acht serielle Datenpfade, von denen vier den FBA 20 und vier den FBB 22 bedienen. Die RGB-Werte des FB werden direkt von den Einheiten des Bilddatenpfads 36 (VDP0, VDP1, VDP2 und VDP3) gesandt. Die 8-Bit-Farbindex-(CI-)Daten und eine 8-Bit- Fensterkennungs-(WID-)Nummer vom WS 16 werden mit drei 64K-x-8- Bit-RAMs (VLTR 90a, VLTG 90b und VLTB 90c) und einem 64K-x-2- Bit-RAM (KEYVLT 92) pro FB-Spalte verbunden, was 16 VLTs für einen FB ergibt. Diese RAMs haben die Funktion von Bildzuordnungstabellen (VLTs), um eine vollständige 256-x-24-Bit- Farbumsetzung der CI-Daten für jede der 256 WID-Nummern zu ermöglichen. Folglich wird jeder serielle 40-Bit-Datenpfad des FB in einen 50-Bit-Datenbus umgesetzt, der 24-Bit-FB-Farbdaten, 24-Bit-WS-Farbdaten und 2-Bit-Schlüsselsteuerdaten (KEY) bereitstellt, um Bildüberlagerungen festzulegen. Die Funktion des KEY-Werts wird nachstehend mit Bezug auf den Bilddatenpfad 36 beschrieben. Die VLTs 90 und 92 werden vom WS 16 über Arbeitsplatzrechner-Daten-(WSDB-) und -Adreß-(WSADDR-)Busse geladen, wobei in jedem seriellen Datenpfad zwei Multiplexer 94a und 94b verwendet werden.
Eine FB-Speicherplatine ist ebenfalls in Fig. 14 veranschaulicht, um die Verbindungen zwischen den VRAMs und dem seriellen Datenpfad 34 zu zeigen. Für jede Spalte des FB gibt es acht 2 : 1-Multiplexer 54, deren Ausgang den Rot-Teil der Pixeldaten bereitstellt. Die Verwendung der Multiplexer 54 wurde vorstehend mit Bezug auf Fig. 5a beschrieben.

Bilddatenpfad 36

Wie in Fig. 15 zu sehen ist, enthält der Bilddatenpfad drei getrennte Farbbild-Datenpfade, die aus 12 Bilddatenpfad-(VDP-) Einheiten 36a bestehen, welche als VDPR (0-3), VDPG (0-3) und VDPB (0-3) aufgebaut sind. Der Bilddatenpfad 36 verbindet die Ausgänge des seriellen Datenpfads 34 mit den Parallel-Serien- Umsetzern 24b der VIDB 24.
Jeder Farbbilddatenpfad enthält vier VDP-Einheiten 36a, die zwei Ausgangssignale des seriellen Datenpfads empfangen. Wie zuvor erklärt wurde, liefert jeder SDP 34 zwei Gruppen von 24- Bit-Ausgangssignalen. Eine Gruppe stellt das SVS-Bild, im Falle des FBA 20, oder das HDTV-Bild, im Falle des FBB 22, dar. Die andere Gruppe der 24-Bit-Ausgangssignale stellt die entsprechenden 24-Bit-Pixel des WS 16 dar, nachdem sie in den entsprechenden VLTs 90, 92, die einen Teil des seriellen Datenpfads 34 bilden, aufgesucht wurden. Jede Gruppe von Ausgangssignalen liefert auch den 2-Bit-Schlüssel, dessen Wert von WID und dem Farbindex abhängig ist. Die beiden 24-Bit-Werte werden der Farbe nach umgruppiert, so daß beispielsweise SVS-R0- und HDTV-R0- (Rot-)Komponenten zur Bildung des 16-Bit-Busses RA0 für die Spalte 0 des FBA 20 miteinander verknüpft werden. Es wird davon ausgegangen, daß der FBA 20 immer das SVS-Bild, das Vollbild im Fall der niedrigen Auflösung und die geraden Pixel im Fall der hohen Auflösung enthält. Ein ähnlicher 16-Bit-Bus RB0 wird für den FEB 22 gebildet, der HDTV-Bilder in einem System mit mittlerer Auflösung und zwei FBs oder ungerade Pixel eines SVS- Bildes in einer hochauflösenden Anwendung speichern kann. Es sei erwähnt, daß beide FBs in einer hochauflösenden Anwendung auch HDTV-Bilder halten können.
Jede VDP-Einheit 36a empfängt 16-Bit-RA-Daten und 16-Bit-RB- Daten zusammen mit ihren jeweiligen 2-Bit-KEY-Nummern und ermöglicht das Multiplexen von SVS-, HDTV- oder WS-Bildern in Abhängigkeit von der WID-Nummer und dem Farbindex. Zum Beispiel und Bezug nehmend auf Fig. 16, verwendet die VDPR-Einheit acht Gruppen zu je zwei Multiplexern MUX1 96a und MUX2 96b oder ein Paar für jedes Farbbit. Der MUX1 96a wird in der Betriebsart mit der mittleren Auflösung verwendet und erlaubt die Weiterleitung der SVS-, HDTV- oder WS-Farbe Rot zum Ausgang VDPRA, wenn KEYa gleich 01, 10 beziehungsweise 00 ist. In der Betriebsart mit der hohen Auflösung wird der HDTV-Pfad (KEY = 10) nicht verwendet. Der MUX 2 96b wird nur in der Betriebsart mit der hohen Auflösung verwendet und ermöglicht die Weiterleitung der HDTV-Farbe Rot (Daten des FBB 22) oder der WS-16-Farbe Rot zum Ausgang VDPRB, wenn KEY gleich 01 beziehungsweise 00 ist. In diesem Fall funktioniert der MUX1 96a bei Daten des FBA 20 genauso.
Tabelle 1 veranschaulicht eines von mehreren Beispielen für die Funktionsweise des Schaltmechanismus'. TABELLE 1
Für jede der 256 WID-Nummern kann das KEY-Ausgangssignal von KEYVLT 92 (Fig. 14) für jeden der CI-Werte anders geladen werden. Wie zu sehen ist, werden für einen bestimmen, in Tabelle 1 gezeigten Datenladevorgang bei allen Pixeln mit WID = 0 vom VDP 36 nur WS-Farben ausgegeben. Folglich wird die WS-Farbe auf dem Monitor 18 bei allen diesen Pixeln uneingeschränkt angezeigt. Bei Pixeln mit WID = 1 wird das SVS-Bild uneingeschränkt angezeigt, und bei Pixeln mit WID = 2 wird nur das HDTV-Bild angezeigt. Bei Pixeln mit WID = 3 sind alle WS-Pixel mit einem Farbindex CI = 1 transparent, wodurch das SVS-Bild angezeigt und eine Farbtastung mit Farben, die CI = 1 entsprechen, ermöglicht wird. Bei WID = 4 ist CI = 4 und ermöglicht eine Farbtastung zwischen WS- und HDTV-Bildern. Bei WID = 5 ist CI = 6 und zeigt das SVS-Bild an. CI = 7 zeigt das HDTV-Bild an. Alle anderen WS- Farben sind nicht transparent.
Der Schaltmechanismus ermöglicht eine flexible Steuerung über verschiedene Anwendungsfenster und kann zum Erzielen verschiedener Spezialeffekte durch das Mischen von Pixeln verwendet werden. Beispielsweise können willkürlich geformte Bereiche des SVS-Bilds willkürlich geformte Bereiche des HDTV-Bilds überlagern, während Grafiken des WS 16 über beiden Bildern gezeigt werden. Außerdem und gemäß einer Aufgabe der Erfindung werden die Bilddaten im Bildausgabepfad zwischen den FBs und dem Monitor 18 wie gewünscht verändert.

VIDB 24

Wie in Fig. 17 zu sehen ist, enthält die VTDB 24 drei DACs (24c1, 24c2, 24c3), von denen jeder einen 2 : 1-Multiplexer am Eingang hat. Es gibt auch drei Taktgeber 98a bis 98c, die einen 3 : 1-Multiplexer (MMUX1) 100 speisen. Ein Taktgeber 98a liefert ein 250-MHz-Signal zur Verwendung mit einem hochauflösenden Bildschirm, ein zweiter Taktgeber 98b liefert ein 220-MHz- Signal zur Verwendung mit einem Bildschirm mit mittlerer Auflösung, und der dritte Taktgeber liefert ein 148,5-MHz-Signal zur Verwendung mit einem HDTV-Bildschirm. Die VIDB 24 enthält auch einen MMUX2 102 und sechs Parallel-Serien-Umsetzer (24b1 bis 24b6).
Für jede Farbe werden die vier 32-Bit-Pixelausgänge VDPA und die vier 32-Bit-Pixelaüsgänge VDPB des Bilddatenpfads 36 mit dem entsprechenden Parallel-Serien-Umsetzer SERA und SERB verbunden. SERA und SERB setzen die parallelen Ausgangssignale A beziehungsweise B der VDP-Einheiten 36a mit der halben Bildtaktfrequenz parallel-seriell um. Jeder Parallel-Serien- Umsetzer 24b enthält vier 8-Bit-Schieberegister. Der Ausgang eines jeden Parallel-Serien-Umsetzerpaares wird mit einem entsprechender DAC 24c verbunden.
Auch Bezug nehmend auf Fig. 9, gibt SERA im Falle eines Ausgangssignals mit mittlerer Auflösung oder eines Ausgangssignals mit HDTV-Auflösung die Pixel 0, 1, 2, 3 sequentiell aus. Wenn SERB zur Speicherung eines HDTV-Bildes verwendet wird, gibt SERB bei einem Ausgangssignal mit mittlerer Auflösung oder einem Ausgangssignal mit HDTV-Auflösung die Pixel 0, 1, 2, 3 sequentiell aus. Im Falle eines hochauflösenden Ausgangssignals, wenn SERA und SERB zur Speicherung eines Bildes einer einzigen Quelle (z. B. eines Superrechnerbilds oder eines HDTV-Bilds) verwendet werden, gibt SERA die geraden Pixel 0, 2, 4, 6, 8 usw. sequentiell aus, und SERB gibt die ungeraden Pixel 1, 3, 5, 7, 9 usw. sequentiell aus.
Einer anderen Aufgabe der Erfindung entsprechend speist je nach der gewünschten Bildschirmauflösung einer der drei verfügbaren Taktgeber vom MMUX1 100 gesteuert die Bildtakteingänge des DAC 24c. Ein vom WS 16 programmiertes Modussignal (CLKMOD) legt fest, welches der drei Ausgangssignale des Taktgebers 98 an den Ausgang des MMUX1 100 weitergeleitet wird.
Jeder DAC 24c enthält einen Halbierzähler und einen Multiplexer. VCLK wird im DAC 24c1 durch zwei geteilt und als Takt für die Parallel-Serien-Umsetzer 24b1 bis 24b6 verwendet. Der Modusmultiplexer MMUX2 102 steuert, ob VCLK/2, eine logische 0 oder eine logische 1 die Steuerung des im DAC 24 befindlichen Multiplexers speist. In Abhängigkeit des Zustands eines anderen programmierbaren Modussignals CONFIGMOD werden nur die SERA- Ausgangssignale in analoge Ausgangssignale oder nur die SERB- Ausgangssignale umgesetzt.
Für eine hochauflösende Anzeige oder eine Stereobildanzeige wird das CONFIGMOD-Signal so gesetzt, daß VCLK/2 durch den MMUX2 102 geleitet wird. Der im DAC 24 befindliche Multiplexer schaltet somit die DAC-Eingangssignale bei jedem VCLK zwischen den Ausgängen von SERA und SERB um. Das heißt, diese Betriebsart ist gleichbedeutend mit dem parallelen Lesen von acht Pixeln und der Parallel-Serien-Umsetzung der Pixel mit VCLK.
Für eine Anzeige mittlerer Auflösung mit einem einzigen FB wählen die DACs 24 die Ausgänge SERA oder SERB, je nachdem, ob der, FBA 20 oder der FBB 22 verwendet wird. Im Falle von nur SVS- Bildern oder im Falle von nur HDTV-Bildern werden der FBA 20 beziehungsweise der FBB 22 ausgewählt. Dies sollte nicht mit der Ausgabeauflösung verwechselt werden, die in Abhängigkeit des Werts von CLKMOD eine mittlere Auflösung oder eine HDTV- Auflösung sein kann. Da die Parallel-Serien-Umsetzer 24b immer mit VCLK/2 getaktet werden, empfangen die DACs 24c neue Daten mit der halben Geschwindigkeit, d. h. 125 MHz, 110 MHz oder 74,25 MHz.
Die Ausgangssignale des DAC 24c werden an die Tiefpaßfilter (LPF) 104a, 104b und 104c angelegt. Diese Filter liefern ein analoges Bildsignal hoher Qualität.
Die Steuersignale CONFIGMOD und CLKMOD werden vom WS 16 in ein Modussteuerregister (nicht gezeigt) geschrieben. Folglich kann dieselbe Hardwarekonfiguration mit Software neu konfiguriert werden, um verschiedenen Bildquellen und Ausgabeauflösungen gerecht zu werden.

Synchronisationsgenerator 24a

Fig. 19 veranschaulicht den SYNCGEN 24a. Der SYNCGEN 24a wird je nach der erforderlichen Bildschirmauflösung vom WS 16 programmiert.
Der SYNCGEN 24a wird auf eine von vier Betriebsarten, die einer mittleren Auflösung, einer hohen Auflösung, HDTV und Stereo entsprechen, initialisiert. Da diese Betriebsarten ähnlich arbeiten, wird nachstehend der Fall mit der mittleren. Auflösung erörtert.
Das in Fig. 18 gezeigte Synchronisationssignal mittlerer Auflösung hat Horizontalsynchronisations-(HS-) und Austastperioden sowie Vertikalsynchronisations- (VS-) und Austastperioden. Während VS werden die HS-Impulse invertiert. Wie in Fig. 19 zu sehen ist, gibt es zwei Zähler, um diese Signale zu erzeugen, einen für die horizontale Anzeigerichtung (x-Zähler 106) und einen für die vertikale Anzeigerichtung (y-Zähler 108), sowie geeignete Decodierlogik. Das Takteingangssignal in den x-Zähler 106 ist ein Bruchteil des horizontalen Pixeltakts (bei der mittleren Auflösung ¼ der Pixeltaktfrequenz). Der x-Zähler 106 erzeugt ein 10-Bit-Signal, XCNT < 0 : 9> , das decodiert wird, um die Signale HBSTART (Start der horizontalen Austastung), HBEND (Ende der horizontalen Austastung), SCLKE (Ende der Freigabe des seriellen Takts), HSSTART (Start der horizontalen Sychronisation), HSEND (Ende der horizontalen Synchronisation) und VSERR (vertikales Zittern) zu erzeugen.
Ein Flipflop 110 wird zur Erzeugung von HBLANK (horizontale Austastung) von HBSTART und HBEND gesetzt und zurückgesetzt. Analog dazu wird ein Flipflop 112 zur Erzeugung des Signals HS von HSSTART und HSEND gesetzt und zurückgesetzt. Am Ende einer jeden horizontalen Abtastzeile setzt HBEND den x-Zähler 106 auf null zurück.
Ein Flipflop 114 wird zur Erzeugung eines Signals ENSCLK von HBSTART und SCLKE gesetzt und zurückgesetzt. Die steigende Flanke des seriellen Taktfreigabesignals ENSCLK legt fest, wann der FB das erste Pixel einer jeden horizontalen Zeile ausgibt. Da es zwischen der VIDB 24 und dem FB eine Durchflußverzögerung gibt, fällt ENSCLK früher ab als HBLANK. Deshalb wird SCLKE etwas vor HBEND decodiert.
Zusätzliche Logik erzeugt die gezahnten Impulse. Wenn VSYNC aktiviert wird, setzt es durch den Flipflop 116 ein Signal SERR, das an den MUX 118 angelegt wird, um VSERR anstelle von HSEND auszuwählen. Die Decodierung für VSERR erfolgt früher als HSSTART, wodurch der Betrieb des Flipflops 120 und das Muster von HSYNC (horizontales Synchronisationssignal) geändert werden. Dies erzeugt die drei gezahnten Impulse, die in Fig. 18 gezeigt sind.
HS taktet den y-Zähler 108 und die zugehörige Decodierlogik. Der y-Zähler 108 erzeugt ein 11-Bit-Signal, YCNT < 0 : 10> , das in die Signale VBSTART (Start der vertikalen Austastung), VBEND (Ende der vertikalen Austastung), VSSTART (Start der vertikalen Synchronisation) und VSEND (Ende der vertikalen Synchronisati on) decodiert wird. Diese Signale werden vom Flipflop 122 zur Bildung des Signals VBLANK (vertikale Austastung) und vom Flipflop 124 zur Bildung des Signals VSYNC (vertikale Synchronisation) verknüpft. Am Ende eines jeden Vollbilds (das heißt am Ende der vertikalen Austastung) setzt VBEND den y-Zähler 108 auf null zurück. Schließlich werden XCNT und YCNT als die Signale Bildwiederholungs-x-Adresse (VREFXAD) beziehungsweise Bildwiederholungs-y-Adresse (VREFYAD) ausgegeben.

HSI 26

Die HSI 26 bietet die folgenden Funktionen: Pufferung und Umformatierung der Hochgeschwindigkeitsdaten vom SVS 12 zum Monitor 18 des HDMD 10 und Pufferung und Umformatierung eines HDTV- Vollfarbbilds in Echtzeit zur Übertragung an einen externen Bildprozessor oder an eine externe Speichereinheit, wie beispielsweise das SVS 12.
Die vom SVS 12 übergebenen Bilder werden über die High Performance Parallel Interface (HPPI) zur HSI 26 übertragen. Die HSI 26 enthält einen Speicher und eine Schaltung, um diese Daten zur Übertragung an den HDMD 10 zu puffern und umzuformatieren. Fig. 20 veranschaulicht die Eingangs- und Ausgangssignale und die Funktionsblöcke des HPPI-Kanals der HSI 26. Zu den Komponenten des Datenpfads vom SVS 12 zum HDMD 10 gehören eine Paritäts-/LLRC-Prüfeinheit 126 und ein FIFO-Speicher 128 mit einem zugehörigen FIFO-Schreibsteuerungsblock 130.
Ankommende HPPI-Daten werden von der Paritäts-/LLRC-Prüfeinheit 126 zunächst auf byteweise und Längsparitätsfehler geprüft. Fehler werden dem WS 16 von einem Unterbrechungssignal INTR gemeldet und können mittels eines bidirektionalen Status- /Steuerungsanschlußkanals, der mit dem WSDB verbunden ist, um dem WS 16 den Lese-/Schreibzugriff darauf zu ermöglichen, weiter geklärt werden:
Parallel zur Paritäts-/LLRC-Fehlererkennung werden die Bilddaten formatiert und vom FIFO-Schreibsteuerungsbhock 130 in den FIFO 128 geschrieben.
Eine derzeitige Ausführung bietet genügend Speicherkapazität des FIFO 128, um vier Datenübertragungsblöcke (1024 Worte) zu speichern, daher werden vom FIFO-Schreibsteuerungsblock 130 zu Beginn einer Paketübertragung vier HPPI-BEREIT-Signale über die Bereit-Warteschlange 132 ausgegeben. Diese vier BEREIT-Signale werden vom HPPI-Sender des SVS 12 gepuffert. Während der Übertragung der Bilddaten hat der HPPI-Sender des SVS 12 typischerweise drei BEREIT-Signale in der Warteschlange, da die Geschwindigkeit, mit welcher der FIFO 128 vom FB des HDMD 10 gelesen wird, nominal größer als die Schreibgeschwindigkeit der HPPI ist. Dies ist jedoch nicht immer der Fall. Beispielsweise kann der lokale Host WS 16, der eine höhere Priorität hat, in großem Umfang auf den FB zugreifen. Der FIFO 128 wird somit mit einer niedrigeren Geschwindigkeit gelesen, und die BEREIT- Signale werden mit einer Geschwindigkeit erzeugt, die niedriger als die des ankommenden Datenübertragungsblocks ist. Ein anderes Beispiel ist, wenn ein komplettes Vollbild empfangen wird, bevor die Anzeige des aktuellen Vollbilds beendet ist. In diesem Fall wird das ankommende Datenpaket, das ein drittes Vollbild darstellt, erst vom FB des HDMD aus dem FIFO 128 gelesen, wenn die Anzeige des aktuellen Vollbilds abgeschlossen ist.
Die Bereit-Warteschlange 132 gibt auch das HPPI-VERBINDUNGS- Signal als Antwort auf eine ANFORDERUNG von dem angeschlossenen Sender aus.
Elf Bitzähler CNT1 134a und CNT2134b werden vom FIFO- Schreibsteuerungsblock 130 verwaltet, um ein letztes Pixel einer Abtastzeile und eine letzte Zeile in einem Vollbild des ankommenden Bildes kennzuzeichnen. Diese Kennzeichen werden mit den entsprechenden Pixeln direkt in den FIFO 128 geschrieben. Die Ausgangs-KENNZEICHEN-Bit bilden den vorstehend erwähnten KENNZEICHEN-Bus, der von der FBA CNTR 40 und der FBB CNTR 42 dazu verwendet wird, das Schalten des Anzeigepuffers mit dem Ende eines SVS-Vollbilds zu synchronisieren und den HADDR- Zähler 60 und den VADDR-Zähler 62 (Fig. 12) zurückzusetzen. Die Zähler 134a und 134b werden zu Beginn einer Paketübertragung vom SVS initialisiert, wie nachstehend beschrieben wird.
Wie vorstehend ausführlich erläutert wurde, ist das Datenformat für den HDMD 10 eine Erweiterung des HPPI-Datenformatprotokolls. Das HPPI-Protokoll gibt an, daß es einen aus sechs Worten bestehenden Kopfbereich, gefolgt von Daten, geben muß. Außerdem definiert das erfindungsgemäße System ein Paketformat so, daß vier Worte der Kopfbereichsdaten Informationen enthalten, die das ankommende Vollbild betreffen (Fig. 12d). Somit bilden diese vier Worte zusammen mit den vom HPPI-Protokoll definierten sechs Worten den geänderten HPPI-Kopfbereich.
Die HSI 26 enthält auch einen HPPI-Sender 136, der gemäß den ANSI-Spezifikationen X3T9.3/89-013 und X3T9 : 3/88-023 aufgebaut ist. Der HPPI-Sender 136 empfängt HDTV-AUSGABE-Daten von der HDTVI 28, wobei er ein nachstehend beschriebenes Datenformat verwendet. Der Sender 136 empfängt auch vertikale und horizontale HDTV-Synchronisationssignale (VS und HS), die zur Erzeugung der HPPI-Signale ANFORDERUNG, PAKET und ÜBERTRAGUNGSBLOCK verwendet werden. Der Taktgeber HPPIOUT CLKGEN 138 erzeugt den Takt HPP CLK, der dazu dient, abgetastete HDTV-Daten mit einem LLRC-Code durch Strobe-Impuls in den HPPI-Sender 136 einzutak ten und an den Empfänger der HDTV-Daten, wie beispielsweise das SVS 12, übertragen wird.

HDTVI 28

Die HDTVI 28, die in Fig. 21 zu sehen ist, ermöglicht die Digitalisierung eines 1125/60-Hz-HDTV-Vollfarb-Bewegtbilds in Echtzeit und puffert diese Daten zur Übertragung an den FB und die HSI 26. Die HDTV-Eingangssignale und das Zeitverhalten entsprechen beispielsweise dem SMPTE 240M High Definition Television Standard, sind aber nicht auf nur dieses eine bestimmte Format beschränkt.
Die HDTVI 28 enthält drei Rot-, Grün- und Blau-Abtastkanäle 140a, 140b beziehungsweise 140c. Der Rot-Kanal 140a ist in Fig. 21 ausführlich dargestellt. Das analoge Rot-Signal wird von einem Analog-Digital-Umsetzer ADC 142, der 8-Bit-Pixelwerte erzeugt, mit 74,25 MHz abgetastet. Das Ausgangssignal des ADC 142 wird in zwei Register R1 und R2 demultiplexiert, die auch die Ausgangssignale der Paritätsgeneratorblöcke 144a und 144b speichern. Die Register R3 und R4 akkumulieren vier aufeinanderfolgende Byte (32 Bit) und vier entsprechende Paritätsbit und laden diese Daten parallel in ein 512-Worte-x-36-Bit-FIFO 146.
Die Ausgangssignale der Rot-, Blau- und Grün-Kanäle 140a bis 140c werden mit Hilfe der Zähler CNT1 148a und CNT2 148b, eines Decodierers 150 und eines Multiplexers (MUX) 152 in 256 36-Bit- Wort-Übertragungsblöcken zusammengefaßt. Der CNT1 148a teilt den HPPI CLK durch 256, und der CNT2 148b teilt das Ausgangssignal des CNT1 durch drei. Die Ausgänge von drei Gattern des Decodierers DEC 150 stellen drei Folgen von 256 Impulsen bereit, die wiederum als Rot-, Grün- und Blau-Auslesesignale des FIFO 146 verwendet werden. Die Ausgangssignale des Zählers CNT2 148b steuern den MUX 152. Das HPPI-Taktsignal lädt Daten vom Ausgang des MUX 152 in das Ausgangsregister R 154. Der Ausgang des Registers R 154 stellt der HSI 26 256 Worte bereit, die 1024 8-Bit-Rot-Pixel darstellen, dann 256 Worte, die 1024 8- Bit-Grün-Pixel darstellen, und dann 256 Worte, die 1024 8-Bit- Blau-Pixel darstellen. Der HPPI-Sender 136 überträgt die digitalisierten HDTV-Bilddaten im RGB-Format an einen externen Bildprozessor oder eine externe Speichereinheit. Beispielsweise empfängt das SVS 12 1024 Pixel von einer aktiven Zeile abgetasteter HDTV-Daten als drei Übertragungsblöcke, wobei jeder Übertragungsblock 256 Worte hat.
Da die HDTV-Datenübertragungsgeschwindigkeit ungefähr 195 Mbyte/s beträgt, reicht eine 32-Bit-HPPI-Schnittstelle miteiner Übertragungsgeschwindigkeit von 100 Mbyte/s aus, um ungefähr die Hälfte der HDTV-Zeilen an den Empfänger zu übertragen. Dies reicht für Anwendungen, bei denen zwei Bilder, ein ursprüngliches HDTV-Bild und ein vom SVS verarbeitetes Bild, auf demselben Monitor 18 angezeigt werden, aus. Wenn jedoch das HDTV-Bild in voller Größe extern verarbeitet werden muß, wird ein 64-Bit-HPPI-Kanal mit einer Datenübertragungsgeschwindigkeit von 200 Mbyte/s verwendet. Dies erfordert die Zusammensetzung von 8-Pixel-Worten, indem anstelle der FIFOs 146 72 Bit breite FIFOs verwendet werden. In diesem Fall stellen drei 64- Bit-HPPI-Übertragungsblöcke eine einzige Zeile an HDTV-Daten dar, wobei die HDTV-Zeile als eine Zeile mit 2048 Pixel betrachtet wird, aber die letzten 128 Pixel der Zeile stellen nicht das Bild dar.
Ein zweiter Teil der HDTVI 28 enthält zwei FIFOs 156a und 156b, von denen jeder 512 Worte mal 24 Bit speichert. Die FIFOs 156a und 156b geben parallel zwei 24-Bit-HDTV-Pixel an den FB- Datenbus aus. Die Ausgangsregister R5 158a und R6 158b haben die Funktion einer Pipeline zwischen den FIFOs 156a beziehungsweise 156b und dem FB-Datenbus HDTVOUT.
Die Einsteuerung des Schreibtaktes der FIFOs 156a und 156b wird als Mechanismus zur Skalierung des HDTV-Bilds in Echtzeit verwendet. Ein Skalierungs-RAM 160 wird zu diesem Zweck verwendet. Bei diesem Verfahren bildet ein Paar schneller, statischer RAMs den Skalierungs-RAM 160 und erzeugt für jedes Pixel in einer Zeile und für jede Zeile in dem HDTV-Raster eine Bitmaske, um den Schreibtakt des FIFO 156 für ein bestimmtes Pixel freizugeben oder zu sperren. Wenn ein Pixel sowohl horizontal als auch vertikal freigegeben wird, wird es in den FIFO 156 geschrieben, andernfalls wird es verworfen. Ein HDTV-Bild kann auch von einem externen Prozessor skaliert und an den FB des HDMD zurückgesandt werden, damit es mit dem ursprünglichen Bild Verglichen werden kann. Derselbe Skalierungsmechanismus kann zur Skalierung der digitalisierten HDTV-Daten verwendet werden, die über die HSI 26 an einen externen Bildprozessor gesandt werden, obwohl die resultierende Bildverschlechterung für die weitere Verarbeitung eventuell zu beanstanden ist.
Fig. 21 zeigt auch eine PLL-Schaltung 162, die den 74,25-MHz- Abtasttakt auf das eintreffende HDTV-Synchronisationssignal und auch auf einen HDTV-SYNCGEN-Generator 164 synchronisiert. Der HDTV SYNCGEN 164 erzeugt Zeitsteuerimpulse für den Monitor 18 des HDMD 10, wenn er im HDTV-Modus arbeitet, und ist analog zum SYNCGEN 24a der VIDB 24 aufgebaut. Außerdem werden horizontale und vertikale Rasterinformationen in die FIFOs 156a und 156b als ein Paar Kennzeichenbit mit der Bezeichnung H und V geschrieben. Diese Bit werden vom WS 16 zur Decodierung von Zeilenende- und Vollbildende-Bedingungen für das HDTV-Raster verwendet, wenn das HDTV-Eingangssignal mit dem SVS-Eingangssignal gemischt wird. Folglich wird das Ausgangsbild mit dem eintreffenden Bild im Genlock-Betrieb in Gleichlauf gebracht, was notwendig ist, wenn der HDMD 10 zum Beispiel in einem HDTV- Rundfunk- oder Produktionsstudio verwendet wird.
Man sollte sich vor Augen führen, daß sich der Fachmann eine Reihe von Änderungen an der vorstehenden Lehre vorstellen kann. Beispielsweise kann ein anderes Hochgeschwindigkeits-Übertragungsbusprotokoll zur Anbindung an die HSI 26 ausgewählt werden, wobei an der Schaltung der HSI 26 und dem Aufbau und der Interpretation der empfangenen Bilddaten entsprechende Änderungen vorgenommen werden müssen. Auch ist das von der Erfindung gelehrte System beispielsweise nicht nur auf den Einsatz mit Bilddaten eines Superrechners und/oder Bilddaten, die von einem HDTV erzeugt wurden, beschränkt, da andere Quellen von Bilddaten und andere Ausführungsformen von Bilddatenprozessoren verwendet werden können. Auch kann jede Farbe der RGB-Bilddaten in einem anderen Format als acht Bit ausgedrückt werden.

Claims

1. Bildanzeigevorrichtung, die folgendes umfaßt:

ein Bildpuffermittel (10), das eine Vielzahl von adressierbaren Speicherplätzen zur Speicherung von Bildpixeldaten hat;

ein Mittel (24), das einen Eingang hat, der mit einem Ausgang des Bildpuffermittels (10) verbunden ist, um daraus gelesene Bildpixeldaten in elektrische Signale umzusetzen, um ein Bildanzeigemittel (18) zur Anzeige von Bildpixeln zu steuern, wobei das Umsetzungsmittel (24) ein Mittel (24a) enthält, das auf Signale anspricht, die von einem Bildanzeigesteuermittel erzeugt werden, um eines einer Vielzahl von unterschiedlichen Taktformaten für die elektrischen Signale zur Steuerung eines Bildanzeigemittels (18), das eine angegebene Bildschirmauflösung hat, zu erzeugen;

dadurch gekennzeichnet, daß

das Bildpuffermittel (10) unterteilt ist, damit es so konfiguriert werden kann, daß es eine Vielzahl von Bildpufferspeichern für eine Vielzahl von Echtzeitbildern darstellt, wobei entsprechend der Konfiguration auch der Adressenplatz und die Wortlänge wählbar sind,

Mittel (40, 42) auf Signale ansprechen, die von dem Bildanzeigesteuermittel erzeugt werden, um das Bildpuffermittel (10) entsprechend der angegebenen Bildschirmauflösung zu konfigurieren.

2. Bildanzeigevorrichtung nach Anspruch 1, wobei das Konfigurierungsmittel (40, 42) das Bildpuffermittel (10)

- als zwei 2048-Speicherplätze-x-1024-Speicherplätze-x- 24-Bit-Puffer und einen 2048-Speicherplätze-x-1024- Speicherplätze-x-16-Bit-Puffer;

- oder als zwei 2048-Speicherplätze-x-2048- Speicherplätze-x-24-Bit-Puffer und einen 2048- Speicherplätze-x-2048-Speicherplätze-x-16-Bit-Puffer;

- oder als vier 2048-Speicherplätze-x-1024- Speicherplätze-x-24-Bit-Puffer und zwei 2048- Speicherplätze-x-1024-Speicherplätze-x-16-Bit-Puffer konfiguriert, wobei die 24-Bit-Puffer vorzugsweise RGB-Pixeldaten speichern und die 16-Bit-Puffer jeweils einen Farbindex-(CI-)Wert und einen zugehörigen Fensterkennungs-(WID-)Wert speichern.

3. Bildanzeigevorrichtung nach Anspruch 1 oder 2, wobei das Umsetzungsmittel (24) ein Mittel enthält, um einen CI-Wert und einen zugehörigen WID-Wert, die aus dem Bildpuffermittel (10) gelesen werden, zu decodieren, um an einem Ausgang (34, 36) des Decodiermittels RGB-Pixeldaten bereitzustellen.

4. Bildanzeigevorrichtung nach einem der Ansprüche 1 bis 3, die folgendes umfaßt:

- ein erstes Schnittstellenmittel, das einen Eingang hat, um in einem ersten Format ausgedrückte Bildpixeldaten zu empfangen, und das einen Ausgang hat, der mit dem Bildpuffermittel (10) verbunden ist, um die empfangenen Bildpixeldaten in einem RGB-Format zu speichern;

- ein zweites Schnittstellenmittel, das einen Eingang hat, um in einem zweiten Format ausgedrückte Bildpixeldaten zu empfangen, und das einen Ausgang hat, der mit dem Bildpuffermittel (10) verbunden ist, um die empfangenen Bildpixeldaten in einem RGB-Format zu speichern; und

- ein drittes Schnittstellenmittel (36), das einen Eingang hat, der mit dem Bildanzeigesteuermittel verbunden ist, um in dem CI- und dem WID-Format ausgedrückte Bildpixeldaten zu empfangen, und das einen Ausgang hat, der mit dem Bildpuffermittel (10) verbunden ist, um die empfangenen Bildpixeldaten in dem CI- und dem WID-Format zu speichern.

5. Bildanzeigevorrichtung nach Anspruch 4, wobei das Decodiermittel des weiteren den CI-Wert und den zugehörigen WID-Wert decodiert, um ein Schlüsselsignal zu liefern, das für ein zugehöriges Bildpixel einen Beitrag der RGB-Daten von dem ersten Schnittstellenmittel, einen Beitrag der RGB-Daten von dem zweiten Schnittstellenmittel und einen Beitrag der RGB-Daten, die von dem Decodiermittel ausgegeben werden, angibt.

6. Bildanzeigevorrichtung nach einem der Ansprüche 3 bis 5, wobei das erste Schnittstellenmittel ein Mittel zum Anschluß an einen Datenübertragungsbus umfaßt, um die Bildpixeldaten von ihm zu empfangen, wobei der Datenübertragungsbus Bildpixeldaten in einer Rasterabtastreihenfolge an das erste Schnittstellenmittel überträgt.

7. Bildanzeigevorrichtung nach Anspruch 6, wobei der Datenübertragungsbus des weiteren Informationen an das erste Schnittstellenmittel überträgt, um Koordinaten einer Anfangsbildschirmposition der Bildpixeldaten anzugeben, und wobei das erste Schnittstellenmittel ein Mittel enthält, um das Bildpuffermittel (10) zu veranlassen, die Bildpixeldaten an einem adressierbaren Speicherplatz beginnend zu speichern, der den Informationen, welche die Koordinaten angeben, entspricht.

8. Bildanzeigevorrichtung nach einem der Ansprüche 5 bis 7, wobei das zweite Schnittstellenmittel ein Mittel zum Anschluß an eine Quelle eines hochauflösenden Fernseh- (HDTV-)Signals enthält, wobei das Anschlußmittel ein Mittel zur Umsetzung des HDTV-Signals in ein RGB-Signal enthält.

9. Bildanzeigevorrichtung nach einem der Ansprüche 1 bis 8 in Verbindung mit Anspruch 5, wobei das von dem dritten Schnittstellenmittel (36) gespeicherte Bildsignal Informationen enthält, um für jedes angezeigte Bildpixel einen Beitrag von dem Bildsignal anzugeben, das jeweils vom ersten Schnittstellenmittel, vom zweiten Schnittstellenmittel und vom dritten Schnittstellenmittel (36) empfangen wird, und wobei das Umsetzungsmittel (24) vorzugsweise ein Mittel zur Erzeugung einer Vielzahl von unterschiedlichen Taktformaten für die elektrischen Signale Umfaßt, um das Bildanzeigemittel (18), das verschiedene Bildschirmauflösungen hat, zu steuern.

10. Bildanzeigevorrichtung nach Anspruch 9, wobei das erste Schnittstellenmittel ein Mittel zum Anschluß an einen Datenübertragungsbus enthält, der vorzugsweise entsprechend einer elektrischen Spezifikation arbeitet, die als High Performance Parallel Interface (HPPI) bekannt ist, um das Bildsignal, das in deren erstem Format ausgedrückt ist, zu empfangen, und wobei der Datenübertragungsbus vorzugsweise Bildpixeldaten in einer Rasterabtastreihenfolge an das erste Schnittstellenmittel überträgt.

11. Bildanzeigevorrichtung nach Anspruch 10, wobei

- der Datenübertragungsbus des weiteren Informationen an das erste Schnittstellenmittel überträgt, um Koordinaten einer Anfangsbildschirmposition der Bildpixeldaten anzugeben,

- und das erste Schnittstellenmittel ein Mittel enthält, um das Bildpuffermittel (10) zu veranlassen, die Bildpixeldaten an einem adressierbaren Speicherplatz beginnend zu speichern, der den Informationen, welche die Koordinaten angeben, entspricht.

12. Bildanzeigevorrichtung nach einem der Ansprüche 9 bis 11, wobei das zweite Schnittstellenmittel ein Mittel zum Anschluß an eine Quelle eines hochauflösenden Fernseh- (HDTV-)Signals enthält, wobei das Anschlußmittel ein Mittel enthält, um das HDTV-Signal in ein digitales RGB- Signal umzusetzen, bevor das empfangene Bildsignal in dem Bildpuffermittel (10) gespeichert wird. Und wobei das Anschlußmittel vorzugsweise des weiteren ein Mittel zum Anschluß des umgesetzten HDTV-Signals an ein Mittel umfaßt, um das umgesetzte HDTV-Signal an einen Datenübertragungsbus zu übertragen.

13. Bildanzeigevorrichtung nach Anspruch 12, wobei das erste Schnittstellenmittel ein Mittel zum Anschluß an einen Datenübertragungsbus enthält, um das Bildsignal, das in des sen erstem Format ausgedrückt ist, zu empfangen, und wobei das übertragene, umgesetzte HDTV-Signal von einem Mittel empfangen wird, das sich außerhalb der Bildanzeigevorrichtung befindet, und anschließend von dem externen Mittel an das erste Schnittstellenmittel übertragen wird, um von ihm empfangen zu werden.

14. Bildanzeigevorrichtung nach einem der Ansprüche 9 bis 13, wobei das erste Format ein RGB-Format ist, wobei das zweite Schnittstellenmittel ein Mittel zum Anschluß an eine Quelle eines hochauflösenden Fernseh-(HDTV-)Signals enthält, und wobei das zweite Schnittstellenmittel ein Mittel enthält, um das HDTV-Signal in das erste Format umzusetzen, bevor das empfangene Bildsignal in dem Bildpuffermittel (10) gespeichert wird.

15. Bildanzeigevorrichtung nach einem der Ansprüche 9 bis 14, wobei das erste Format ein RGB-Format ist, wobei das dritte Format Informationen enthält, um einen Farbindex anzugeben, und wobei das Umsetzungsmittel (24) ein Mittel enthält, um den Farbindex in das erste Format umzusetzen.

16. Bildanzeigevorrichtung nach einem der Ansprüche 9 bis 15, wobei das erste Format ein RGB-Format ist, wobei das zweite Schnittstellenmittel ein Mittel enthält, um das empfangene Bildsignal in das RGB-Format umzusetzen, bevor das empfangene Bildsignal in dem Bildpuffermittel (10) gespeichert wird, wobei das dritte Format Informationen enthält, um einen Farbindex (CI) und eine Bildschirm-Fensterkennung (WID) eines Bildanzeigemittels (18) anzugeben, wobei das Bildpuffermittel (10) in ein erstes Puffermittel (10) unterteilt ist, um Pixeldaten, die zwei Farben des RGB- Formats angeben, zu speichern, und wobei das Bildpuffermittel (10) in ein zweites Puffermittel (10) unterteilt ist, um eine dritte Farbe des RGB-Formats und ferner die Informationen, die den Farbindex (CI) und die Fensterkennung (WID) angeben, zu speichern, und wobei das Umsetzungsmittel (24) vorzugsweise ein Mittel zur Decodierung eines aus dem zweiten Puffermittel (10) gelesenen CI-Werts und eines zugehörigen WID-Werts umfaßt, um an einem Ausgang des Decodiermittels RGB-Pixeldaten bereitzustellen.

17. Bildanzeigevorrichtung nach Anspruch 16, wobei das Decodiermittel des weiteren den CI-Wert und den zugehörigen WID-Wert decodiert, um ein Schlüsselsignal zu liefern, das für ein zugehöriges Bildpixel einen Beitrag der RGB-Daten von dem ersten Schnittstellenmittel, einen Beitrag der RGB-Daten von dem zweiten Schnittstellenmittel und einen Beitrag der RGB-Daten, die von dem Decodiermittel ausgegeben werden, angibt.

18. Bildanzeigevorrichtung nach einem der Ansprüche 9 bis 17, wobei das erste Format ein RGB-Format ist, wobei das zweite Schnittstellenmittel ein Mittel enthält, um das empfangene Bildsignal in das RGB-Format umzusetzen, bevor das empfangene Bildsignal in dem Bildpuffermittel (10) gespeichert wird, wobei das dritte Format Informationen enthält, um einen Farbindex (CI) und eine Bildschirm-Fensterkennung (WID) eines Bildanzeigemittels (18) anzugeben, und das des weiteren ein Mittel enthält, dessen Ausgänge mit dem Bildpuffermittel (10) verbunden sind, um das Bildpuffermittel (10) zu konfigurieren.

19. Bildanzeigevorrichtung nach einem der Ansprüche 1 bis 18, die ein Mittel enthält, um von einem Datenübertragungskanal Bildpixeldaten zu empfangen, und die des weiteren einen Eingang hat, der mit einem Ausgang des Empfangsmittels verbunden ist, und einen Ausgang, der mit dem Bildpuffer mittel (10) verbunden ist, um die Bildpixeldaten zur Speicherung in mindestens einem 24-Bit-Puffer bereitzustellen, wobei der Datenübertragungskanal des weiteren Informationen überträgt, um Koordinaten einer Anfangsbildschirmposition der Bildpixeldaten anzugeben, und die vorzugsweise ein Schnittstellenmittel umfaßt, das auf die Informationen, welche die Koordinaten angeben, anspricht, um das Bildpuffermittel (10) zu veranlassen, die Bildpixeldaten an einem adressierbaren Speicherplatz beginnend zu speichern, der den Informationen, welche die Koordinaten angeben, entspricht.

20. Bildanzeigevorrichtung nach Anspruch 19, die ein Mittel zum Anschluß an eine Quelle eines hochauflösenden Fernseh- (HDTV-)Signals enthält, wobei das Anschlußmittel ein Mittel zur Umsetzung des HDTV-Signals in Bildpixeldaten enthält, und die des weiteren ein Mittel enthält, das einen Eingang hat, der mit einem Ausgang des Anschlußmittels verbunden ist, und einen Ausgang, der mit dem Bildpuffermittel (10) verbunden ist) um die Bildpixeldaten zur Speicherung in mindestens einem der 24-Bit-Puffer bereitzustellen, und die vorzugsweise des weiteren ein Mittel zum Anschluß an das Bildanzeigesteuermittel umfaßt, um von dem Bildanzeigesteuermittel Informationen zu empfangen, um Koordinaten einer Anfangsbildschirmposition der Bildpixeldaten anzugeben, und die ein Schnittstellenmittel enthält, das auf die Informationen, welche die Koordinaten angeben, anspricht, um das Bildpuffermittel (10) zu veranlassen, die Bildpixeldaten an einem adressierbaren Speicherplatz beginnend zu speichern, der den Informationen, welche die Koordinaten angeben, entspricht.