DE69223193T2

DE69223193T2 - Feldeffekttransistor mit Submikronbreite-Gate

Info

Publication number: DE69223193T2
Application number: DE69223193T
Authority: DE
Inventors: Chang-Ming Hsieh; Louis Lu-Chen Hsu; Shantha Arakere Kumar; Zu-Jean Tien Zu-Jean Tien
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-03-25
Filing date: 1992-07-10
Publication date: 1998-05-20
Anticipated expiration: 2012-07-11
Also published as: EP0528742B1; EP0528742A1; US5202272A; DE69223193D1

Description

Die vorliegende Erfindung betrifft generell die Bildung von Merkmalen mit kleinen Dimensionen in Halbleiterstrukturen und im einzelnen die Bildung eines Feldeffekttransistors mit einer sehr schmalen, vertikalen Gate-Struktur.
Es ist allgemein bekannt, daß bei der Herstellung und Verwendung von Feldeffekttransistoren (FETs) durch kurze Kanallängen Bauelemente mit sehr hoher Leistung entstehen. In der Fertigung wird die herkömmliche Photolithographie eingesetzt, um FETs hoher Leistung mit Kanallängen im Submikronbereich, also im Bereich von 0,8 bis 1,0 µm, zu erzeugen.
Weiter ist bekannt, daß FETa mit Kanallängen im Bereich von 0,1 µm, wenn man sie bei sehr niedrigen Temperaturen einsetzt (etwa bei 77 Grad Kelvin oder weniger), sogar noch bessere Leistungen bringen. Da das Auflösungsvermögen der herkömmlichen Photolithographie jedoch momentan auf etwa 0,5 µm begrenzt ist, ist kein Verfahren für die zuverlässige Massenproduktion von Bauelementen, welche die gewünschte kürzere Kanallänge aufweisen, bekannt.
Durch die Lithographie mit Elektronenstrahl-Direktbelichtung können Merkmale in dem gewünschten Submikronbereich hergestellt werden. Dieses Verfahren ist jedoch langsam und für die Massenproduktion nicht einsetzbar. Auch mit der Röntgenstrahllithographie kann eine solch hohe Auflösung erreicht werden, jedoch ist dieses Verfahren kompliziert und teuer und momentan für die Massenproduktion nicht geeignet.
Ein anderes Verfahren zur Bildung von Submikronmerkmalen ist ein als "Seitenwand-Bildübertragung" bezeichneter Prozeß. In einem solchen Prozeß wird ein Submikron-Seitenwandelement als Maske verwendet, um durch Ätzen das Submikronmaß in die darunterliegenden Materialien zu übertragen. Als Beispiel sei hier U.S.-A- 4.502.914 an Trumpp et al. genannt (das an den Rechtsnachfolger der vorliegenden Erfindung übertragen wurde), in dem viele unterschiedliche Seitenwand-Bildübertragungsverfahren beschrieben werden, in denen Polymer-Materialien eingesetzt werden. Außerdem sei das japanische Kokai 63-307739 (von Fujitsu Ltd.) genannt, in dem ein ähnliches Verfahren beschrieben wird. Mit diesen Verfahren können Merkmale hergestellt werden, die noch kleiner sind, als bei der herkömmlichen Photolithographie. Nähern sich die Dimensionen der Merkmale jedoch einem Mikronbereich von 0,1, sind die Verfahrensschwankungen, inbesondere in Zusammenhang mit dem Ätzen, zu groß, um die für die Fertigung geforderte Einheitlichkeit und Reproduzierbarkeit zu erbringen.
Bei einem weiteren Verfahren zur Herstellung von FET-Bauelementen wird eine leitende Seitenwand als eigentliches FET- Gate eingesetzt. Siehe zum Beispiel das japanische Kokai 57-42151 (von Fujitsu K.K), bei dem als FET-Gate eine polykristalline Seitenwand eingesetzt wird. U.S. -A- 4.419.809 an Riseman et al. (das an den Rechtsnachfolger der vorliegenden Erfindung übertragen wurde) zeigt ein ähnliches Verfahren und umfaßt weiter die Verwendung zusätzlicher Seitenwände, die auf dem Seitenwand-Gate gebildet wurden, und die als aufeinanderfolgende Masken für Dotierungssubstanzimplantate dienen, welche die effektive Kanallänge des fertigen Bauelementes steuern. Siehe auch U.S.-A- 4.312.680 an Hsu, in dem die Gate-Seiüenwand durch seitliche Diffusion mit einemätzbegrenzungselement von einer Mesa/Source gebildet wird. Zum Belassen der Seitenwand wird dann ein selektives Ätzverfahren eingesetzt.
Ein Problem, das bei der Verwendung von "Seitenwand-Gates", wie sie in Fujitsu K.K., Hsu und Riseman et al. gezeigt werden, anzutreffen ist, entsteht dadurch, daß die Gates selbst asymmetrisch sind. Das heißt, Fujitsu K.K. und Riseman et al. beschreiben die Verwendung eines Seitenwand-Gate, das durch konforme Abscheidung einer dünnen leitenden Schicht und direktionales Ätzen gebildet wurde, wodurch die horizontalen Merkmale abgetragen und die vertikalen Seitenwände belassen werden. Hsu beschreibt das Dotieren der Seitenwand, gefolgt von einem selektiven Ätzen zur Belassung der Seitenwand. Die durch diese Verfahren gebildeten vertikalen Seitenwände weisen eine charakteristische "Schulter" beziehungsweise eine abgeschrägte obere Ecke auf, die durch den Ätzschritt unweigerlich entsteht. Diese asymmetrische Struktur des Gate macht eine Bildung symmetrischer Transistoren unmöglich und führt zu Bauelementen mit geringerer Leistung.
Ein weiteres Problem, das bei der Herstellung solcher Seiten wand-Gatestrukturen anzutreffen ist, liegt in der ungleichmäßigen Ätzung der an die Gates angrenzenden Oberflächen. Das heißt, nach dem zur Bildung der Seitenwand-Gates verwendeten Ätzschritt muß die Mesa oder die Form, auf der die Seitenwand gebildet wurde, abgetragen werden. In dem zur Entfernung der Mesa verwendeten Ätzschritt wird auch ein Teil der freihegenden Fläche abgetragen, die nicht von der Mesa abgedeckt wurde und an das Seitenwand-Gate angrenzt. Diese Unebenheit in den an das Gate angrenzenden Oberflächen führt zu einer asymmetrischen Struktur des Bauelements und damit zu einer nicht optimalen Leistung.
Den Erfindern der vorliegenden Erfindung ist kein Verfahren nach dem Stand der Technik bekannt, das in bezug auf die Zuverlässigkeit, die Kosten und die Reproduzierbarkeit für die Massenproduktion von Submikron-Kanal-FETs geeignet wäre.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Hochleistungs-FET mit einem tiefen Submikron-Gate und einer symmetrischen Struktur bereitzustellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung des oben beschriebenen FET bereitzustellen.
Eine weitere Aufgabe der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Submikron-Merkmals in einer Halbleiterstruktur.
Gemäß der vorliegenden Erfindung wird ein Verfahren zum Bilden einer Halbleiterstruktur gemäß Anspruch 1 bereitgestellt.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden ausführlichen Beschreibung der Erfindung in Verbindung mit den Figuren deutlich; es zeigt:
FIG. 1-9 einen Querschnitt aufeinanderfolgender Schritte bei der Herstellung eines FET, unter Anwendung eines Verfahrens gemäß der vorliegenden Erfindung;
FIG 10-13 einen Querschnitt aufeinanderfolgender alternativer Schritte für die FIGS. 4-7, gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung; und
FIG. 14 eine Draufsicht auf die in FIG. 9 gezeigte FET-Struktur, bei der die seitlichen Gate-Kanten entfernt wurden (wie nachfolgend beschrieben).
Bezugnehmend auf FIG.1; ein Substrat 20 vom Leitfähigkeitstyp P wird bereitgestellt, das über eine generell planare Oberfläche verfügt, einen Flächenwiderstand im Bereich von 1-2 Ohm-cm und eine Kristallorientierung von beispielsweise < 100> aufweist. Die obere Fläche des Substrats 20 wird vorzugsweise mit Bor-Ionen (nicht gezeigt) dotiert, die Dosierung liegt im Bereich von 2-5x10¹² Atomen/cm², zur Regelung der Schwellenspannung und zur Hemmung der Durchgreifspannung. Solche Borionen-Dotierungen werden vorzugsweise mit zwei Dotierungsenergien ausgeführt: 17 und 35 KeV.
In Fortsetzung der Beschreibung von FIG. 1; über der oberen Fläche des Substrats 20 wird durch ein thermisches Oxidationsverfahren eine Schicht 22 aus Siliziumdioxid bis zu einer Dicke im Bereich von 3-5 nm konform gebildet. Über der Oxidschicht 22 wird in einem herkömmlichen chemischen Aufdampfungsverfahren (CVD) eine Schicht 24 aus polykristallinem Silizium (Polysilizium) konform gebildet, bis zu einer Dicke von etwa 150 nm. Die Polysilizium-Schicht 24 wird mit einer Vor-Ort-Dotierung gebildet oder sie wird anschließend durch lonenimplantation bis zu einer Konzentration im Bereich von 1-5x10²&sup0; Atomen/cm³ dotiert. Eine Schicht 26 aus Siliziumnitrid wird durch ein herkömmliches PECVD-Verfahren konform über der Polysiliziumschicht 24 gebildet, bis zu einer Dicke von etwa 300 nm. Alternativ kann die Schicht 26 CVD-Oxid umfassen, beispielsweise Tetraethylorthosilikat (TEOS), mit derselben Dicke.
Bezugnehmend auf FIG. 2; in einem herkömmlichen photolithographischen Verfahren wird eine Strukturmaske 28 aus einem mehrschichtigen Photoresist gebildet. Die Maske 28 dient dann zur Bildung einer generell rechteckigen Mesa 30, welche nacheinander Schichten aus Oxid 22A, Polysilizium 24A und Nitrid 26A umfaßt. Im einzelnen wird die Maske 28 mit aufeinanderfolgenden anisotropischen, reaktiven Ionenätzverfahren (RIE) verwendet, unter Einsatz von CF&sub4;-Plasma zur Entfernung der nicht maskierten Teile der Nitridschicht 26, SF&sub6;/Cl&sub2;- Plasma zur Entfernung der nicht maskierten Teile der Polysiliziumschicht 24 und CF&sub4;/C&sub2;-Plasma zur Entfernung der nicht maskierten Teile der Oxidschicht 22. Die Mesa 30 hat im wesentlichen vertikale Seitenwände.
In Fortsetzung der Beschreibung von FIG. 2; die Maske 28 wird in der herkömmlichen Weise entfernt. Die Struktur wird unter Anwendung von BHF gereinigt und auf der freigelegten Fläche des Substrats 20 wird eine dünne Schicht eines Gate-Oxids 32 gebildet. Das Gate-Oxid 32 wird unter Anwendung eines herkömmlichen thermischen Oxidationsverfahrens bis zu einer Dicke im Bereich von 3-5 nm gebildet.
Bezugnehmend auf FIG. 3; eine Schicht 34 vom Typ N aus Polysilizium wird konform über der Struktur abgeschieden, unter Anwendung eines herkömmlichen CVD-Verfahrens und bis zu einer Dicke von etwa 150 nm. Die Polysiliziumschicht 34 kann vor Ort dotiert werden, oder sie kann anschließend durch Ionenimplantation dotiert werden, bis zu einer Dotierungsstoffkonzentration im Bereich von l-5x10²&sup0; Atomen/cm³.
Bezugnehmend auf FIG. 4; eine Schicht 36 aus Siliziumnitrid wird konform über der Struktur gebildet, unter Einsatz eines herkömmlichen PECVD-Verfahrens, bis zu einer Dicke von etwa 300 nm. Wie in FIG. 5 gezeigt wird, wird die Schicht 36 einem anisotropischen RIE-Verfahren unterzogen, unter Verwendung von CF&sub4;/O&sub2;-Plasma zur Entfernung horizontaler Abschnitte der Schicht und unter Belassung von Seitenwand-Distanzstücken 36A angrenzend an die vertikalen Wände der Polysiliziumschicht 34.
Bezugnehmend auf FIG. 6; die freigelegten Teile der Schicht 34, das heißt diejenigen Teile, die nicht durch das Distanzstück 36A markiert wurden, werden einem anisotropischen RIE-Verfahren mit SF&sub6;/Cl&sub2; unterzogen, wobei an der Oxidschicht 32 gestoppt wird, um die Schicht 34 selektiv zu ätzen und einen L-förmigen Wandbereich 34A zu belassen. Die Struktur wird dann einer Umgebung mit thermischer Oxidation ausgesetzt, so daß die Kappenbereiche 38 und 40 auf der oberen und der unteren freigelegten Fläche der Polysilizium- Wand 34A oxidiert werden. Diese Oxidkappen werden bis zu einer Dicke von etwa 100 nm gebildet. Die Schicht 32 schützt die Fläche des Substrats 20 gegen weitere Oxidation.
Gemäß einem Hauptmerkmal der vorliegenden Erfindung weisen das Distanzstück 36A und der Nitridschicht-Abschnitt 26A eine allgemein gleiche vertikale Dicke auf. Das untere L-förmige Bein der Polysilizium-Wand 34A hat generell die gleiche Dicke, wie der Abschnitt 24A der Polysiliziumschicht. Entsprechend hat das Gate-Oxid 32 generell die gleiche Dicke, wie der Oxidschicht-Abschnitt 22A. Da diese sich entsprechenden Schichten aus ähnlichem Material gleichzeitig geätzt werden, werden die darunterliegenden Flächen des Substrats 20, die an das anschließend gebildete FET-Gate angrenzen (wie im folgenden beschrieben wird), nicht überätzt, so daß sie nicht asymmetrisch sind. Diese Symmetrie oder an das Gate angrenzenden Oberflächen ist ein wichtiger Vorteil der vorliegenden Erfindung.
Im einzelnen wird der mehrschichtige Stapel, der aus dem Distanzstück 36A, dem unteren L-förmigen Bein der Seitenwand 34A und dem darunterliegenden Abschnitt der Oxidschicht 32 besteht, im wesentlichen mit denselben Ätzraten geätzt (wie nachfolgend beschrieben wird), wie die entsprechenden Schichten 26A, 24A und 32 (unter 24A). Das untere L-förmige Bein der Seitenwand 34A erstreckt sich seitlich etwa 300 nm (die Dicke des Distanzstücks 36A) von dem Teil, der zur Gatestruktur des FET wird, wodurch gewährleistet ist, daß die Topographie des Substrats 20 in dem aktiven Bereich des nachfolgend geformten FET symmetrisch flach sein wird.
Bezugnehmend auf FIG. 7; das Bauelement wird unter Verwendung von H&sub3;PO&sub4;-Säure bei 170 Grad Celsius einem Naßätzverfahren unterzogen, um gleichzeitig das Nitrid-Distanzstück 36A und den Nitridschicht-Abschnitt 26A von der Mesa 30 abzutragen.
Die Struktur wird dann unter Anwendung von SF&sub6;/Cl&sub2; einem anisotropischen RIE-Verfahren unterzogen, wobei die Oxidkappe 38 als Maske dient, um gleichzeitig das aus Polysilizium bestehende, untere L-förmige Bein der Wand 34A und den Polysiliziumschicht-Abschnitt 24A von der Mesa 30 zu entfernen. Anschließend werden in einem anisotropischen RIE-Verfahren unter Verwendung eines CF&sub4;-Plasmas die Kappen 38 und 40 gleichzeitig entfernt, außerdem der freiliegende Teil der Gate- Oxidschicht 32 (das heißt, der Teil, der nicht unter dem übrigen vertikalen Abschnitt der Wand 34A liegt) und der Oxidschicht-Abschnitt 22A.
Das Ergebnis dieses zuletzt beschriebenen Ätzverfahrens, wie in FIG. 8 zu sehen ist, ist das freistehende vertikale Gate 42, das von der oberen planaren Hauptfläche des Substrats 20 durch das verbleibende Gate-Oxid 32A getrennt ist. Es versteht sich, daß das Gate 42, weil die Mesa 30 (FIG. 2-6) ihrer Natur nach rechteckig ist, den Umriß eines Rechtecks beschreibt. (Siehe FIG. 14 unten).
Gemäß einem anderen Hauptmerkmal der vorliegenden Erfindung kann man sehen, daß beim Bilden einer vertikalen Gatestruktur 42 entsprechend der vorliegenden Erfindung diese an ihrer oberen Fläche rechtwinklig abgeschnitten ist. Das heißt, sie hat nicht die charakteristische Seitenwandschulter, die für den Stand der Technik beschrieben und weiter oben gezeigt und besprochen wurde. Dieses Merkmal trägt dazu bei, daß die vorliegende Erfindung mit dem wesentlichen Vorteil eines FET (wie nachfolgend beschrieben) eine sehr symmetrische Struktur hat. Durch diese symmetrische Struktur hat man ein äußerst leistungsfähiges Bauelement.
In Fortsetzung der Beschreibung von FIG. 8; die Oberfläche des Substrats 1 wird mit Sb-Ionen dotiert (schematisch durch die Pfeile 43 dargestellt), mit einer Leistung von etwa
10 KeV und einer Dosis von etwa 1-2x10 Atomen/cm N+-Source/Drain-Bereiche 44 (innerhalb der Seitenwand 42), 46 (links von der Seitenwand) und 47 (rechts von der Seitenwand) werden dadurch bis zu einer Spitzenkonzentration von etwa 1-5x10²&sup0; Atomen/cm³ gebildet. Diese erste Ionendotierung wird mit relativ schweren Ionen ausgeführt, um die effektive Kanallänge des herzustellenden FET zu definieren.
Bezugnehmend auf FIG. 9; auf den gegenüberliegenden Seiten des vertikalen Gate 42 (und des Gate-Oxids 32A) werden die isolierenden Seitenwände 50 und 52 gebildet. Die Seitenwände 50 und 52, die zum Beispiel Siliziumdioxid, Siliziumnitrid oder mehrere Schichten von diesen umfassen, werden durch das herkömmliche Verfahren der konformen Abscheidung, gefolgt von einem anisotropischen Ätzverfahren zur Entfernung der horizontalen Schichtabschnitte und zur Belassung der Seitenwand-Distanzstücke gebildet.
In Fortsetzung der Beschreibung von FIG. 9; eine zweite Ionendotierung wird zur Bildung der N+-Bereiche 54 (innerhalb der Seitenwand 50), 56 (links von der Seitenwand 52) und 58 (rechts von der Seitenwand 52) durchgeführt. Diese zweite Ionendotierung umfaßt Arsenionen 59, die mit einer Energie von etwa 20 KeV und einer Dosis von etwa 2-5x10¹&sup5; Atomen/cm² implantiert werden. Die Bereiche 54 und 56 weisen somit eine Spitzenkonzentration des Dotierungsstoffes von etwa 1-5x10²¹ Atomen/cm³ auf.
Das Bauelement wird einem herkömmlichen Wärmebehandlungsverfahren unterzogen. Anschließend wird es dann einem herkömmlichen Silizidverfahren unterzogen, um auf dem vertikalen Gate 42 den Silizidkontakt 60 zu bilden, und die Silizidkontakte 62, 64 und 66 über den dotierten Bereichen 54, 56 beziehungsweise 58.
Bezugnehmend außerdem auf FIG. 14; die parallelen seitlichen Kanten des vertikalen Gate 42 und die Seitenwände 50, 52 werden durch Ätzen entfernt, diese entfernten Bereiche sind als die gepunkteten Linien 42A, 50A beziehungsweise 52A dargestellt. Nachdem die seitlichen Kanten des Gate 42 entfernt sind, bleiben zwei Gatestrukturen, eine am weitesten links liegende Gatestruktur mit einer Silizidkappe 60 über einer Seitenwand 42 (in FIG. 14 nicht sichtbar) und den Seitenwänden 50B und 52B; und eine äußerst rechts liegende Gatestruktur mit einer Silizidkappe 60 über einer Seitenwand 42 (in FIG. 14 nicht sichtbar) und den Seitenwänden 50C und 52C. Somit wurden zwei FET-Bauelemente gebildet, die sich einen gemeinsamen Source/Drain-Bereich 54 teilen: ein erster FET mit einem Drain-Bereich 56 und dem äußerst links liegenden Gate 42 und einem Source-Bereich 54, sowie ein zweiter FET mit einem Source-Bereich 54, dem äußerst rechts liegenden Gate 52 und dem Drain-Bereich 58. Der Source-Kontakt 70, der Drain-Kontakt 72 und der Drain-kontakt 74 werden den Bereichen 54, 58 beziehungsweise 56 durch Strukturierung und Ätzung der darüberliegenden Oxidbereiche (nicht dargestellt) zur Verfügung gestellt und durch Abscheidung dieser Metallkontakte in der herkömmlichen Weise. Die leitende Kontaktfläche 75 und der Metallkontakt 76 werden in herkömmlicher Weise für die Herstellung eines elektrischen Kontaktes zu dem äußerst links liegenden Gate 42/dem Silizid 60 bereitgestellt. Entsprechend werden die Kontaktfläche 77 und der Metallkontakt 78 zur Herstellung eines elektrischen Kontaktes zu dem äußerst rechts liegenden Gate 42/dem Silizid 60 bereitgestellt.
Bezugnehmend auf FIG. 10-13; für die in den FIGUREN 4-7 gezeigten entsprechenden Verfahrensschritte sind alternative Niedertemperatur-Verfahrens schritte dargestellt. Einander entsprechende Merkmale sind mit dengleichen Bezugszahlen gekennzeichnet.
Bezugnehmend auf FIG. 10; eine Schicht 80 aus Polyimid wird über der Schicht 34 bis zu einer Spitzendicke von etwa 1,0 Mikrometer durch Schleuderbeschichtung abgeschieden und bei 400 Grad Celsius gebacken. Diese Struktur wird dann einem Rückätzverfahren unterzogen, unter Anwendung eines RIE-Ätzverfahrens, beispielsweise mit O&sub2;-Plasma, um die obere Fläche der Polysiliziumschicht 34 (über der Mesa 30) freizulegen, woraus sich die in FIG. 11 gezeigte Struktur ergibt.
Bezugnehmend auf FIG. 12; die freiliegende Fläche der Polysiliziumschicht 34 wird unter Anwendung desselben Verfahrens entfernt, wie es weiter oben für FIG. 6 beschrieben wurde. Im Gegensatz zu dem für FIG. 6 beschriebenen Oxidationsschritt werden die oberen Kanten der Wand 34A mit Wolfram (W) 82 beschichtet, unter Anwendung eines herkömmlichen selektiven W-Abscheidungsverfahrens. Ein solches Verfahren wird im typischen Fall bei einer Temperatur im Bereich von 300-400 Grad Celsius ausgeführt. Bezugnehmend auf FJG. 13; die übrigen freiliegenden Teile der Polyimidschicht 80 werden unter Anwendung eines O&sub2;-Asche-Verfahrens entfernt. Unter Verwendung einer Wolframkappe 82 als Maske wird der freiliegende Nitridschicht-Abschnitt 26A in einem RIE-Verfahren unter Einsatz von CF&sub4;-Plasma entfernt.
Um die in FIG. 8 gezeigte Struktur zu erreichen, dient die Wolframkappe 82 als Maske, während das freiliegende Polysihzium in den Schichten 24A und 34A (das heißt, den unmaskierten horizontalen Abschnitten dieser Schichten) entfernt wird, wie oben für FIG. 8 beschrieben wurde. Die Wolframkappe 82 dient wieder als Maske, um die freiliegenden horizontalen Abschnitte des Oxids in den Schichten 22A und 32 abzutragen, wie ebenfalls weiter oben für FIG. 8 beschrieben wurde. Schließlich wird die Wolframkappe 82 unter Anwendung eines Naßätzverfahrens mit NH&sub4;OH/H&sub2;O&sub2; entfernt. Die entstehende Struktur ist im wesentlichen identisch mit der in FIG. 8 gezeigten, die Weiterverarbeitung erfolgt ebenso wie in den für die FIGS. 8, 9 und 14 beschriebenen Schritten. (Die Wolframkappe 82 kann alternativ auch an ihrem Platz belassen werden, um den Widerstand der nachfolgend gebildeten Gatestruktur zu senken. Die Verarbeitung wird im übrigen genauso fortgesetzt, wie sie in den FIGS. 8, 9 und 14 beschrieben wurde.)
Die für die FIGUREN 4-7 beschriebenen Verfahrensschritte verlangen die Bildung der Oxidkappen 38 und 40, im typischen Fall mit einer Temperatur im Bereich von 750-900 Grad Celsius. Für die in diesem alternativen Ausführungsbeispiel der Erfindung beschriebenen Verfahrensschritte (also die Schritte 10-13) wird jedoch statt dessen die Wolframkappe 82 verwendet, die bei einer Temperatur von etwa 400 Grad Celsius gebildet wird. Mit diesen alternativen Schritten hat man daher den Vorteil, daß sie ein Verfahren mit einer relativ niedrigeren Temperatur bereitstellen.
Es wird also ein Verfahren bereitgestellt zur Bildung einer Halbleiterstruktur, die verwendet werden kann zur Bildung eines hochleistungsfähigen FET-Transistors mit einem tiefen Submikronbreite-Gate, wobei das Gate in einem unübertroffenen Verfahren zur Bildung einer tiefen Submikronbreite-Halbleiterstruktur gebildet wird. Dieses Verfahren zur Bildung des Submikron-Gates ergibt ein äußerst symmetrisches, vertikal ausgerichtetes Gate mit einer quadratischen oberen Fläche anstelle der charakteristischen asymmetrischen Seitenwand- Schulter nach dem bisherigen Stand der Technik. Außerdem wird dieses vertikale Gate im Submikron-Bereich so gebildet, daß eine Beschädigung der angrenzenden Substratoberflächen vermieden wird, wodurch planare Oberflächen für die aktiven Source- und Drain-Bereiche entstehen. Die vertikale Gate- Struktur wird in ihrer Dicke nur durch den Abscheidungsprozeß für die konforme Schicht begrenzt, der zur Bildung der Schicht 34 verwendet wird (siehe FIG. 3). Die entstehende FET-Struktur ist äußerst symmetrisch und leistungsfähig.
Die vorliegende Erfindung kann eingesetzt werden zur Bildung von Feldeffekttransistoren mit. hoher Leistung und insbesondere zur Bildung von Schaltungen mit Höchstintegration (VLSI), in denen solche Transistoren verwendet werden.

Claims

1. Eine Methode zum Bilden einer Halbleiterstruktur, folgende Schritte umfassend:

a) Bereitstellen eines Substrats (20) mit einer planaren Oberfläche;

b) Bilden einer Mesa (30), bestehend aus einer Unterschicht (24A) aus einem Polysilizium-Material und einer Oberschicht (26A) aus einem isolierenden Material, wobei die genannte Mesa zwei vertikale Wände über der genannten planaren Oberfläche hat und die genannten Materialien unterschiedliche Ätzraten aufweisen;

c) Bilden einer ersten konformen Materialschicht (34) aus einem Polysilizium-Material über der genannten Mesa und der genannten planaren Oberfläche, um auf jeder der genannten vertikalen Wände eine vertikale Seitenwand zu bilden;

d) Bilden einer zweiten konformen Schicht (36) aus einem Isoliermaterial auf der sich ergebenden Struktur;

e) anisotropes Ätzen der genannten zweiten konformen Schicht, bis die darunterliegende erste konforme Schicht freigelegt ist, unter Belassung von an die vertikalen Wände der ersten konformen Schicht angrenzenden Distanzstücken (36A);

f) Entfernen der horizontalen Bereiche der genannten ersten konformen Schicht, die freigelegt wurden;

g) Oxidieren oder Silizidieren der freigelegten Bereiche der genannten ersten konformen Schicht, um in-situ eine harte Maske (38), selektiv zumindest auf dem oberen Bereich der genannten vertikalen Seitenwände zu bilden; und

h) Verwenden der genannten harten Maske, um alle nicht abgedeckten Bereiche der sich ergebenden Struktur zu entfernen, so daß die genannten beiden. vertikalen Seitenwände der genannten ersten konformen Schicht stehenbleiben.

2. Eine Methode nach Anspruch 1, weiter folgenden Schritt umfassend:

1) Entfernen der genannten harten Maske (38).

3. Eine Methode nach Anspruch 1 oder 2, weiter folgenden Schritt umfassend:

j) Implantieren von Ionen zur Bildung von Zonen (44, 46...) des gewünschten Leitfähigkeitstyps in dem genannten Substrat, unter Verwendung der genannten Seitenwände als in-situ-Maske.

4. Eine Methode nach Anspruch 1, 2 oder 3, bei der die genannte Mesa weiter eine dünne Siliziumdioxid-Schicht (22) unter der genannten Unterschicht umfaßt,

5. Eine Methode nach Anspruch 1, bei der die Schritte d) und e) durch folgende Schritte ersetzt werden:

k) Abscheiden einer Schicht (80) eines planarisierenden Mediums auf der sich ergebenden Struktur zur Abdeckung der genannten Mesa; und

1) Wegätzen der Struktur zur Freilegung der genannten ersten konformen Schicht auf der Oberfläche der genannten Mesa.

6. Eine Methode nach Anspruch 5, bei der:

das genannte Isoliermaterial Siliziumnitrid umfaßt; und das genannte planarisierende Medium Polyimid umfaßt.