DE69226223T2 - Kontaktausrichtung für Festwertspeicher - Google Patents

Description

• Die vorliegende Erfindung betrifft generell integrierte Schaltungsbauelemente und insbesondere ein Verfahren zur Ausrichtung von Kontaktöffiiungen in löschbaren/programmierbaren Festspeicherbauelementen (ROMS).
• Diese Anmeldung beinhaltet einen Erfindungsgegenstand, der mit der ebenfalls anhängigen europäischen Patentanmeldung mit der Veröffentlichungsnummer EP-A- 528 691 geteilt wird, die am gleichen Tag wie diese Anmeldung eingereicht wurde und hiermit zum Zwecke der Bezugnahme in dieser Patentbeschreibung mit eingeschlossen sei.
• Weil die Strurur- und Bauelementgrößen bei integrierten Schaltungen immer kleiner werden, kommt der relativen Ausrichtung zwischen Verbindungsschichten eine wesentliche Bedeutung zu. Eine Fehlausrichtung kann die Funktionalität eines Bauelementes entscheidend beeinträchtigen. Eine Fehlausrichtung über gewisse minimale Toleranzen hlnaus kann ein Bauelement teilweise oder vollständig unbrauchbar machen.
• Um sicherzustellen, daß ein Kontakt zwischen Verbindungsschichten selbst dann geeignet ausgebildet wird, wenn eine geringe Fehlausrichtung während Maskierungsschritten auftritt, wird in einem Entwurf für gewöhnlich zusätzlicher Platz um Kontakte und andere leitfähige Struturen herum vorgesehen. Dieser zusätzliche, zurückbehaltene Platz ist unter der Bezeichnung Umrandung (endosure) bekannt. Umrandungsgrößen von bis zu einigen 10-tel Mikrometern sind für Strukturgrößen von 0,5 bis 1,0 um typisch.
• Die Notwendigkeit einer Umrandung steht nicht in Einklang mit der zunehmenden Verkleinerung von Bauelementen. Die Umrandung steht nicht mit der Funktionalität des Bauelements in Zusammenhang, sondern wird nur verwendet um sicherzustellen, daß Fehlausrichtungsfebler keine Probleme bei dem Bauelement verursachen. Beim Entwurf von Bauelementen mit minimalen Struktur- und Bauelementgrößen kann das Erfordernis einer minimalen Umrandung die gesamte Bauelementgröße erheblich beeinträchtigen.
• Selbstausrichtungsverfahren sind im Stand der Technik generell bekannt und man weiß, daß ihre Verwendung die notwendige Umrandung minimieren hilft. Die Verwendung von Selbstausrichtungsverfahren war jedoch aufgrund von augenblicklich verwendeten Bauelemententwürfen in gewisser Weise beschränkt. Es wäre wünschenswert, ein Verfahren zur Herstellung von IC-Bauelementen zu schaffen, das die Anzahl von seibstausgerichteten Herstellungsschritten erhöht, wodurch die für das Bauelement notwendige Umrandung reduziert wird.
• EPROMs mit hoher Dichte besitzen für regelmäßige Entwürfe bzw. Layouts, die vergleichsweise kleine Bauelementgrößen zulassen. Minimale Zellengrößen sind für den Entwurf von EPROMs mit hoher Dichte wichtig, beispielsweise für Bauelemente mit 1 MB oder mehr. Der durch die notwendige Umrandung verursachte Flächennachteil karin die Chipgesamtgröße betreffen, weil die einzelnen Zellengrößen so klein sind.
• Es wäre deshalb wünschenswert, einen Zellenentwurf und ein Herstellungsverfahren für EPROMs hoher Dichte zu schaffen, das so klein wie möglich ist. Wann immer möglich, umfaßt ein solches Herstellungsverfahren vorzugsweise selbstausgerichtete Strukturen, um die Gesamtfläche der Zelle zu minimieren. Für ein solches Verfahren ist es auch wünschenswert, daß es zu üblichen, augenblicklich verwendeten Prozeßabläufen kompatibel ist.
• Entwürfe für EPROMs hoher Dichte umfassen oftmals eine vergrabene (buried) Vss-Leitung. Diese Leitung wird als aktive Zone innerhalb des Substrats gebildet, so daß die Leitfähigkeit nicht so groß ist, wie es für eine Metalleitung der Fall ist. Mit abnehmenden Bauelementgrößen kann die Schrumpfiing der Breite der Vss-Leitung zu großen Widerständen fhhren, was die Leistungsfähigkeit des Bauelements nachteilig beeinflussen kann.
• Es ist deshalb außerdem wünschenswert, ein Bauelemententwurf- und Herstellungsverfahren zu schaffen, das für eine Vss-Leitung mit geringem elektrischen Widerstand sorgt. Für ein solches Verfahren ist es außerdem wünschenswert, daß es zum Entwurf von kleinen Bauelementgrößen auf einem Bauelement hoher Dichte paßt und kompatibel zu aktuellen Zellenentwurf- und Herstellungsverfahren ist.
• Die europäische Patentanmeldung mit der Veröffentlichungsnummer EP-A-0 436475 offenbart ein EPROM-Bauelement, bei dem sich durchgehende Feldisolationsstrkruren zwischen benachbarten Zellen längs von Feldzeilen über die gesamte Spaltenlänge des Feldes erstrecken. Die elektrische Verbindung zwischen den Source- bzw. Quellenanschlüssen der Zellen von jeder Zelle wird mittels einer Sourceleitung aus Metall erreicht, die zwischen zwei benachbarten Gate-Leitungen ausgebildet ist.
• Die europäische Patentanmeldung mit der Veröffentlichungsnummer EP-A-0 405850 offenbart ein Verfahren, bei dem ein Dielektrikum zwischen Metallschienen ausgebildet wird, indem zunächst passende Abstandsschichten und dann eine konforme Schicht ausgebildet wird.
• US-Patent Nr.5,336,628 und die europäische Patentanmeldung EP-A-0 369 842 offenbaren ein Verfahren, bei dem ein anisotropes Ätzverfahren ohne Verwendung von Masken isolierendes Material von Kontaktöffnungen entfernt, jedoch isolierendes Material auf den Seiten der leitfähigen Schichten belassen werden.
• Gemäß der vorliegenden Erfindung wird ein Verfahren zur Bildung von Signalleitun gen für eine nicht-flüchtige, integrierte Speicherbauelementschaltung geschaffen, das die folgenden Schritte umfaßt: Über einem Substrat (20) wird eine Anzahl von parallelen Steuergates (28) ausgebildet, wobei die Steuergates (28) jeweils eine Oberseite und Seitenwände besitzen, wobei ein Substratbereich, der kontinuierlich längs des Verlaufs der Steuergates verläuft, zwischen alternierenden bzw. abwechselnden Paaren von Steuergates bleibt; über dem Bauelement wird eine isolierende Schicht (40) ausgebildet, wobei die isolierende Schicht (40) über den Steuergates (28) eine erste Stärke und in Zwischenräumen zwischen den Steuergates (28) eine zweite Stärke aufweist, wobei die zweite Stärke geringer ist als die erste Stärke; die isolierende Schicht (40) wird anisotrop geätzt, um das Substrat (20) zwischen den Steuergates (28) freizulegen und auf den Oberseiten und den Seitenwänden der Steuergates (28) eine isolierende Schicht zurückzulassen; in das Substrat (20) werden zwischen die Steuergates (28) Dotier- bzw. Störstellenatome eingebracht, um aktive Zone bzw. Bereiche auszubilden; und zwischen den alternierenden Paaren von Steuergates (28) wird eine einzelne, leitfähige Signalleitung (46) in durchgehendem Kontakt mit dem Substrat (20) ausgebildet.
• Ein Entwurf- und Herstellungsverfahren für EPROMs und vergleichbare Bauelemente kann somit ein Verfahren zur teilweisen Selbstausrichtung von Bitleitungskontakten umfassen. Außerdem kann eine seibstausgerichtete, vergrabene Vss- Leitung geschaffen werden, die über ihre gesamte Länge in Kontakt mit dem Substrat steht. Dies sorgt für eine Vss-Leitung mit hoher Leitfähigkeit, was es erlaubt, die Abmessungen einer solchen Leitung zu verrmgem. Die Verwendung einer vergrabenen Vss-Kontaktleitung und eines teilweise selbstausgerichteten Bideitungskontaktes trägt zu einem Bauelemententwurf bei, der für eine vorgegebene Strukturgröße minimale Zellengrößen aufweist.
• Die neuartigen Merkmale, von denen angenommen wird, daß sie charakteristisch für diese Erfindung sind, werden in den beigeigten Patentanspuichen dargelegt. Die Erfindung ihrerseits sowie ein bevorzugtes Ausfungsbeispiel und weitere Gegenstände und deren Vorteile wird man jedoch am besten unter Bezugnahme auf die folgende ausführliche Beschreibung eines Ausführungsbeispiels und im Zusammenhang mit den beigefügten Zeichnungen verstehen, in denen:
• Figuren 1 und 2 ein erfindungsgemäßes Verfahren zur Ausbildung von seibstausgerichteten Kontakten bezüglich einer darunter befindlichen Schicht darstellt;
• Figuren 3 - 5 Querschnittsansichten sind, die ein bevorzugtes Verfahren zur Ausbildung von EPROM-Zellen gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung darstellen; und
• Figuren 8 - 10 Draufsichten eines Teilabschnitts eines EPROM-Speicherbauelements sind, das gemäß dem anhand der Figuren 3 - 7 beschriebenen Verfahren hergestellt ist.
• Die nachfolgend beschriebenen Verfahrensschritte und Strukturen bilden keinen vollständigen Verfahrensablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann gemeinsam mit augenblicklich im Stand der Technik verwendeten Herstellungsverfahren für integrierte Schaltungen ausgeführt werden, und nur so viel von den üblicherweise eingesetzten Verfahrensschritten ist beinhaltet, wie es für das Verständnis der vorliegenden Erfindung erforderlich ist. Die Figuren, die Querschnittsansichten von Teilen einer integrierten Schaltung während der Herstellung darstellen, sind nicht maßstabsgetreu gezeichnet, sondern wurden stattdessen so dargestellt, daß sie die wichtigen Merkmale der Erfindung widergeben.
• Die Figuren 1 und 2 stellen die Verwendung eines bevorzugten Verfahrens für selbstausrichtende Kontakte dar. Wie in den Figuren 1 und 2 gezeigt, ist die Verwendung für ein beliebiges IC-Halbleiterbauelement möglich. Die Figuren 3 - 10 werden den Einsatz des bevorzugten Verfahrens zur Herstellung von EPROMs mit hoher Dichte darstellen.
• Wie in Figur 1 gezeigt, werden tiefer liegende Strukturen auf einem IC-Bauelement generell mit dem Bezugszeichen 10 bezeichnet. Diese Strukturen können ein Substrat, Feldoxid-Bereiche und tiefer liegende Schichten zur Verbindung umfassen. Zur Beschreibung der vorliegenden Erfindung ist das genaue Wesen der tiefer liegenden Strukturen 10 nicht wichtig.
• Auf der tiefer liegenden Struktur 10 werden mehrere leitfähige Strukturen 12 ausgebildet. Die leitfähigen Strukturen 12 können beispielsweise aus polykristallinem Silizium bestehen, oder diese können aus polykristallinem Silizium bestehen, das in Silizium umgewandelt wurde, wie es aus dem Stand der Technik bekannt ist. Zwischen der leitfähigen Struktur 12 befinden sich Öffnungen 14. Die Öffnungen 14 sind vergleichsweise klein. Die genaue Größe der Öffnungen 14 hängt in gewisser Weise von den Verfahrensbedingungen ab, wie nachfolgend beschrieben werden wird, diese beträgt jedoch typischerweise weniger als etwa 1,2 i£m.
• Gemäß der vorliegenden Erfindung ist es wünschenswert, Kontakte zu den tiefer liegenden Strukturen 10 in beiden Öffnungen 14 auszubilden. Die Kontakte müssen mit den tiefer liegenden Strukturen 10 hergestellt werden und gleichzeitig von den leitfähigen Strukturen 12 isoliert sein.
• Eine Oxidschicht 16 wird über dem gesamten IC-Bauelement erzeugt. Die Schicht 16 wird so ausgebildet, daß diese auf der Oberseite der leitfähigen Strukturen 12 stärker ist als längs den Seitenwänden oder dem Boden der Öffnungen 14. Ein Oxid kann bis auf eine solche andere Stärke unter Verwendung einer Watkins-Johnson Model 998-Abscheidungsvorrichtung abgeschieden werden. Das Oxid wird unter Verwendung von chemischen Dampfabscheidungsverfahren (CVD) in etwa bei Atmosphärendruck abgeschieden. Dies führt zu einer Schicht, die bei Öffiiungsabmessungen von weniger als etwa 1,2 i£m auf den Seitenwänden und auf dem Boden der Öffnungen 14 weniger Oxid abscheidet. Typischerweise entspricht die Breite der vertikalen Abschnitte der Schicht 16 und des horizontalen Abschnittes auf dem Boden der Öffnungen 14 in etwa der halben Stärke der Schicht 16 über den leitfähigen Bereichen 12.
• Die Vorrichtung, wie beispielsweise die W-J 998, scheidet Oxid mit einer vergleichsweise hohen Rate in etwa bei normalem Atmosphärendruck ab. Dies resultiert in der Abscheidung einer Schicht, welche die oben beschriebenen Eigenschaften aufweist, wobei die abgeschiedene Oxidschicht längs der vertikalen Seitenwände und des Bodens der vergleichsweise kleinen Öffnungen dünner ist. Es scheint, daß das Gesamtvolumen des in den Öffnungen 14 abgeschiedenen Oxids in etwa gleich dem Volumen ist, das abgeschieden worden wäre, falls eine ebene, durchgehende Oberfläche zwischen den leitfähigen Schichten 12 existieren würde. Weil dieses Materialvolumen über eine größere Oberfläche verteilt wird, bildet dies entlang den Seiten und dem Boden der Öffnungen 14 eine dünnere Schicht aus.
• Die Oxidschicht 16 in Figur 2 wird ohne eine Maske anisotrop geätzt, um die Oxidbereiche 18 auszubilden, die die leitfähigen Strukturen 12 umgeben. Die Oxidschicht 16 wird vom Boden der Öffnungen 14 entfernt und verbleibt auf den Seitenwänden der Öffnungen 14. Weil die Schicht 16 über den leitfähigen Strukturen 12 stärker war, verbleibt auch ein Teil der Oxidbereiche 18 oberhalb von jeder der leitfähigen Strukturen 12. Die Stärke der Bereiche 18 auf beiden leitfähigen Strukturen 12 hängt von der ursprünglichen Stärke der Schicht 16 und von der Zeitdauer ab, während der das Bauelement einer anisotropen Ätzung unterzogen wurde. Eine vollständige Entfernung der Bereiche 18 oberhalb der leitfähigen Strukturen 12 wird durch Verwendung von Endpunkt-Detektionsverfahren, wie sie aus dem Stand der Technik bekahnt sind, verhihdert, die feststellen, wann die Schicht 16 vom Boden der Öffnungen 14 entfernt worden ist.
• Eine weitere leitfähige Verbindungsschicht (nicht gezeigt) kann nun über dem Bauelement ausgebildet werden. Man wird Kontakte durch die Öffnungen 14 mit dem tiefer liegenden Bereich 10 herstellen. Bezüglich der leitfähigen Strukturen 12 sind die Kontaktöffnungen selbstausgerichtet worden, sodaß kein Marklerungsschritt erforderlich ist, um diese auszubilden. Dies beseitigt die Notwendigkeit der Umrandung, die normalerweise bei jedem Maskierungsschritt benötigt wird, so daß das IC-Bauelement kleiner gemacht werden kann.
• Unter der Annahme, daß die leitfahigen Strukturen 12 vertikal aus der Zeichenebene der Figuren 1 und 2 hervorstehen, wird eine nächste leitfähige Schicht nur in der Richtung von links nach rechts seibstausgerichtet sein. Eine Maske muß weiterhin verwendet werden, um die Öffnungen in der Richtung senkrecht zur Zeichenebene festzulegen. Somit hat das beschriebene Verfahren zu einer Kontaktöffnung geführt, die in einer einzigen Richtung ausgerichtet worden ist, was hierin generell als halbselbstausgerichteter Kontakt bezeichnet wird. Falls die leitfähige Strktur 12 bemustert bzw. strukturiert wird, um so, wenn in Draufsicht betrachtet, eine quadratische Öffnung festzulegen, kann man eme Kontaktöffiiung herstellen, die vollständig selbstausgerichtet ist, weil diese auf allen Seiten durch die Oxidbereiche 18 von der umgebenden leitfahigen Strktur getrennt sein wird. Somit werden gewisse Bauelement-Entw;irfe die Herstellung eines vollständig selbstausgerichteten Kontaktes ermöglichen.
• Das vorstehend beschriebene Verfahren, das die Abscheidung von Oxid bis auf verschiedene Stärken verwendet, gefolgt von einem anisotropen Zurückätzen ohne Maske, kann in zahlreichen verschiedenen Arten von IC-Bauelementen verwendet werden. Es kahn beispielsweise in Speicherbauelementen, wie beispielsweise SRAMs, DRAMs und EPROMs und EEPROMs, verwendet werden. Das Verfahren kann auch für verschiedene Arten von programmierbaren Logikbauelementen verwendet werden und man wird es für verschiedene Arten von Bauelementen als nützlich ansehen, bei denen regelmäßige Felder (Arrays) aus wenig beabstandeten Signalleitungen erforderlich sind.
• In Figur 3 soll ein EPROM-Bauelement in einem Substrat 20 ausgebildet werden. Nach Bildung von Feldoxidbereichen (nicht gezeigt) wird eine erste Gate-Oxidschicht 22 über dem Bauelement ausgebildet, gefolgt von einer Gateschicht 24 ohne festes Bezugspotential aus polykristallinem Silizium. Wie aus dem Stand der Technik bekannt ist, wird das Gate bzw. Tor 24 ohne festes Bezugspotential (floatened) dann geätzt, um in einer Richtung parallele Signalleitungen zu erzeugen. In den Darstellungen der Figuren 3 - 7 ist diese Richtung so gewählt, daß sie von links nach rechts und parallel zur Zeichenebene von Figur 3 verläuft. Nach der Bemusterung des Gates 24 aus polykristallinem Silizium ohne festes Bezugspotential wird eine zweite Gate-Oxidschicht 26 über der Oberfläche des Bauelements erzeugt, vorzugsweise unter Verwendung eines thermischen Oxidationsschrittes. Dann wird eine zweite polykristalline Siliziumschicht 28 über dem Bauelement erzeugt. Die polykristalline Siliziumschicht 28 wird vorzugsweise in Silizium umgewandelt, wie aus dem Stand der Technik bekannt ist, um ihre Leitfähigkeit zu verbessern.
• In Figur 4 werden die beiden polykristallinen Siliziumschichten 28 und 24 und ihre entsprechenden Gate-Oxidschichten 26 und 22 unter Verwendung einer einzigen Maske geätzt, um Steuerleitungen zu erzeugen, die tiefer liegende Gatebereiche ohne festes Bezugspotential aufweisen. Diese zweite A tzmaske defmiert Zeilen, die unter rechten Winkeln zu der ersten Ätzung der ersten polykristallinen Siliziumschicht 24 orientiert sind. Dies führt zu Steuerleitungen 28, die sich längs des Speicherfeldes erstrecken, und zwar mit rechteckförmigen Gatebereichen 24 ohne festes Bezugspotential unter Abschnitten von jeder der Steuerleitungen 28. Wie in Figur 4 gezeigt, erzeugt der zweite Ätzschritt Steuerleitungen 28, die sich senkrecht zur Zeichenebene der Figur 4 erstrecken. Bis zu diesem Punkt erfolgte die Herstellung in herkömmlicher Weise.
• Nachdem die Steuergates 28 bemustert worden sind, wird ein leicht dotierter Drain- Einsatz (LDD) über dem Bauelement erzeugt, um innerhalb der Öffnungen 30, 32, 34 LDD-Bereiche 36 auszubilden; dann wird eine Schicht aus Oxid 38 über der Oberfläche des Bauelementes abgeschieden. Diese Schicht wird mit Hilfe des im Zusammenhang mit den Figuren 1 und 2 beschriebenen Verfahrens abgeschieden, so daß die Stärke der Schicht 38 über den Steuergates 28 in etwa dem Zweifachen der Schichtstärke detjenigen Abschnitte entspricht, die am Boden der Öffnungen 30, 32, 34 vorliegen.
• Die Oxidschicht 38 in Figur 5 wird ohne Maske anisotrop zurückgeätzt, um Oxidbereiche 40 auszubilden, die die Steuergates 28 und die Gates 24 ohne festes Bezugspotential umgeben. Wie zuvor beschrieben, verbleiben die Oxidbereiche 40 über den Steuergates 28, weil sie zu Beginn über solchen Schichten stärker waren. Vorzugsweise werden die peripheren Bereiche des Bauelementes während des anisotropen Ätzschrittes maskiert, so daß nur das Speicherfeld einer solchen Ätzung unterzogen wird. Das beschriebene Verfahren ist am Rand weniger nützlich, wo wenig beabstandete, regelmäßige Signalleitungen nicht so häufig sind wie in dem Feld.
• Nach Ausbildung der Oxidbereiche 40 wird ein Deckschichteinsatz hergestellt, um stark dotierte Bereiche 42 auszubilden. Über dem Bauelement wffd eine dünne Oxidschicht 43 ausgebildet und bemustert und geätzt, um die Öffnungen 30 und 34 freizulegen. Dünne Seitenwandbereiche werden in den Öffnungen 30 und 34 verbleiben. Die Schicht 43 wird vorzugsweise auf eine Stärke von etwa 800 Å geätzt und wird verwendet, um das Substrat in der Öffnung 32 während des folgenden Ätzschrittes des polykristallinen Siliziums zu schützen. Als nächstes wird eine Schicht aus polykristallinem Silizium 44 über dem Bauelement ausgebildet und vorzugsweise in Silizium umgewandelt, wie aus dem Stand der Technik bekannt ist.
• Die polykristalline Siliziumschicht 44 in Figur 6 wird bemustert, um Vss-Signalleitungen 46 vorzugeben. Die Vss-Signalleitungen werden in dem Bauelement in alternierenden Zeilen ausgebildet, von denen dargestellt ist, daß sie sich in den Öffnungen 30 und 34 befmden. Zwischen jedem Paar von Vss-Leitungen 46 verbleibt eine Öffnung 32, die später für einen Bitleitungskontakt verwendet werden wird. Die Vss-Leitungen erstrecken sich senkrecht zur Zeichenebene von Figur 6 bis zu den Rändern, so daß eine Ausrichtung nur m der Richtung von links nach rechts kritisch ist, wie in Figur 6 gezeigt. In dieser Richtung sind die Vss-Signalleitungen wegen der vorherigen Ausbildung der Oxidbereiche 40 selbstausgerichtet. Somit ist die zur Bemusterung der Vss-Leitungen 46 verwendete Maske nicht wesendich und ein gewisser Überlapp über benachbarte Steuergates 28 ist nicht schädlich. In der Tat kann man einen Überlapp als vorteilhaft ansehen, weil der Widerstand der Vss- Leitung 46 verkleinert wird, falls diese einen größeren Überlapp über bzw. mit den benachbarten Steuergates 28 aufweist, und zwar wegen der größeren Querschnittsfläche der Leitungen.
• Nachdem die Vss-Leitungen 46 bemustert worden sind, wird eine kurze Oxidätzung vorgenommen, um verbleibende Bereiche der Oxidschicht 43 von dem Bauelement zu beseitigen. Überreste der Schicht 43 werden unterhalb der Bereiche der polylrristallinen Siliziumbereiche 46 belassen. Jegliche Bereiche der Oxidbereiche 40, die entfernt werden können, stellen kein Problem dar, weil unmittelbar nach der Reinigungsätzung eine weitere Oxidschicht abgeschieden werden wird.
• Dann wird eine weitere Oxidschicht 48 über dem Bauelement unter Verwendung des anhand der Figuren 1 und 2 beschriebenen Verfahrens abgeschieden. Dies führt zu einer Stärke über dem Großteil des Bauelements, die dem Zweifachen der Stärke des Oxids am Boden der Öffnung 32 entspricht. Das Bauelement wird dann unter Verwendung einer Maske anisotrop geätzt, um die Oxidschicht 48 vom Boden der Öffnung 32 zu entfernen. Die Größe und Positionierung der Maske ist nicht wesentlich, weil die Öffnung 32 in einer Richtung selbstausgerichtet ist und in der anderen Richtung benachbart zu Feldoxidbereichen liegt, wie anhand von Figur 10 beschrieben werden wird. Wie zuvor beschrieben, wird es bevorzugt, auch die periphere Schaltung während des anisotropen Ätzschrittes zu maskieren.
• Die Oxidbereiche 50 in Figur 7 bleiben nach dem gerade beschriebenen anisotropen Ätzschritt bestehen. Dieses Oxid 50 dient dazu, die Vss-Leitungen 46 von der nächsten leitfähigen Schicht 52 zu trennen, die eine polykristalline Siliziumschicht ist, die abgeschieden wird, um Bitleitungen für das Feld auszubilden. Die polykristalline Siliziumschicht 52 wird vorzugsweise dotiert und in Silizium umgewandelt, wie aus dem Stand der Technik bekannt ist, um ihre Leitfähigkeit zu verbessern. Falls gewünscht, kann die Bitleitung 50 aus einem Metall, wie beispielsweise Aluminium, gebildet werden oder aus einer Metallegierung Die Bitleitung 52 wird dann bemustert und geätzt, wie aus dem Stand der Technik bekannt ist; eine weitere Verarbeitung auf dem Bauelement erfolgt von diesem Punkt an in herkömmlicher Art und Weise.
• Die Figuren 8 - 10 zeigen eine Draufsicht eines Teilabschnittes eines EPROM- Bauelements, das gemaß den in den Figuren 3-7 beschriebenen Verfahren aufgebaut ist. In jeder der Figuren 8 - 10 zeigt die Sclmittlinie A-A die Richtung und Position der Querschnittsansichten aus den Figuren 3 - 7.
• Wie in Figur 8 gezeigt, werden zunächst die Feldoxidbereiche 54 auf dem Substrat ausgebildet. Steuergates 56 werden angeordnet. Zwischen jedem Paar von benachbarten Feldoxidbereichen 54 geben Spalten 58 die Stellen der Gates ohne festes Bezugspotential an. Die Gates ohne festes Bezugspotential werden unter Verwendung von bereits aus dem Stand der Technik bekannten Verfahren erzeugt und angeordnet.
• Die Vss-Leitungen 60 in Figur 9 werden wie dargestellt ausgebildet. Diese erstrecken sich über die benachbarten Steuergates 56 und bilden über ihrer gesamten Länge mit dem tiefer liegenden Substrat einen Kontakt aus. Weil die Vss-Leitungen 60 vorzugsweise in Silizium umgewandelt werden, weisen diese eine vergleichsweise hohe Leitfähigkeit auf. Dies erlaubt es, die Breite der Vss-Leitung 60 zu minimieren und dennoch die erforderliche Leitfähigkeit für einen ordnungsgemäßen Betrieb des Bauelementes sicherzustellen. Weil sich die Vss-Leitungen auch weiter nach links und rechts erstrecken, wie in Figur 9 gezeigt, ist die Ausrichtung nur nach oben und nach unten kritisch, wie in Figur 9 gezeigt. Wie zuvor beschrieben, sind die Vss- Leitungen in solch einer Richtung völlig selbstausgerichtet, so daß man die länglichen Vss-Leitungen als vollständig selbstausgerichtet betrachten kann.
• Die Bitleitungen 62 in Figur 10 wurden erzeugt und bemustert, wie es in Figur 7 beschrieben wurde. Bideitungskontakte 64 werden an der gezeigten Stelle ausgebildet und stellen einen Kontakt zu tiefer liegenden, stark dotierten Bereichen des Substrates her. Weil die Bitleitungskontakte 64 auf der linken und rechten Seite von Feldoxidbereichen 54 umgeben sind, ist eine Ausrichtung nach links und rechts hin nicht kritisch. In der kritischen Ausrichtungsrichtung, entlang der Bitleitung 62, sind die Kontakte 64 selbstausgerichtet, wie zuvor beschrieben. Somit ist die Ausrichtung des Bitleitungskontakts 64 nicht kritisch und man braucht keine unnötige Umrandung hinzuzufügen, welche die Größe der EPROM-Speicherzellen vergrößert.
• Jeder der Bitleitungskontakte 64 ist auf zwei Seiten von den Steuergates 56 umgeben, was es diesen erlaubt, längs der Richtung der Bitleitung 62 selbstausgerichtet zu sein. In der orthogonalen Richtung befindet sich jeder Bitleitungskontakt 64 in Nachbarschaft zu einem Feldoxidbereich 54. Obwohl es das zuvor beschriebene Verfahren nicht erfordert, ist es möglich, die Feldoxidbereiche 54 mit einer vergleichsweise steilen Stufe an ihren Kanten bzw. Rändern auszubilden. Dies sorgt für ein ausreichend steiles Merkmal, um in Figur 10 das Auftreten einer Selbstausrichtung in der Richtung von links nach rechts zu erlauben. Falls die Feldoxidbereiche auf diese Art und Weise ausgebildet werden, sind die Bitleitungskontakte 64 tatsächlich vollständig selbstausgerichtet. Mit dieser Modifikation sind sowohl die Vss-Leitungen 60 als auch die Bitleitungskontakte 64 vollständig selbstausgerichtet. Dies bedeutet, daß die Umrandungsanforderungen für das gesamte Bauelement minimiert worden sind, weil weder für die Vss-Leitung 60 noch für die Bitleitungen 64 eine Umrandung notwendig ist.
• Die in Silizium umgewandelten Vss-Leitungen 60 berühren das Substrat über ihre gesamte Länge. Diese stellen vergrabene Vss-Leitungen dar, was eine Verbesserung im Vergleich zur Verwendung von aktiven Zonen bzw. Bereichen des Substrats für die Vss-Leitungen darstellt. In früheren Entwürfen, die nur den aktiven Bereich des Substrats für die Vss-Leitung verwendeten, mußte eine Metalleitung oder eine Leitung aus in Silizium umgewandeltem polykristallinem Silizium in Abständen mit dem Substrat verbunden werden, um den gesamten Widerstand der Vss-Leitung davor zu bewahren, zu groß zu werden. Mit dem beschriebenen Entwurfs- und Herstellungsverfahren wird die Vss-Leitung in dem Substrat längs ihrer gesamten Länge mit einer in Silizium umgewandelten Vss-Leitung verbunden, wodurch die Leitfähigkeit der Leitung erheblich verbessert wird. Im Ergebnis ist es nicht notwendig, die Vss-Leitung in dem Substrat zu verbinden, wie dies bei Verfahren im Stand der Technik erfolgt.
• Die Erzeugung des EPROMs, wie vorstehend beschrieben, verwendet ein bevorzugtes Verfahren zum Aufbringen einer Oxidschicht, die eine andere Stärke aufweist, um eine Oxidrestschicht auf der Oberseite von leitfahigen Strukturen zurücktulassen, während diese vom Boden der Durchkontaktierung bzw. des Durchgangsloches entfernt wird. Wenn es gewünscht wird, können übliche Verfahren verwendet werden, bei denen über jeder der Schichten aus polykristallinem Silizium vor deren Bemusterung eine Oxidschicht ausgebildet wird. Diesem Schritt würde sich die Abscheidung einer weiteren Oxidschicht anschließen, gefolgt von einem anisotropen Rückätzen, um entlang den leitfähigen Strukturen Seitenwandbereiche auszubilden. Dieses Verfahren aus dem Stand der Technik könnte dazu verwendet werden, um eine Strktur auszubilden, die vergleichbar zu der in den Figuren 7 und 10 Gezeigten ist, jedoch ohne die Notwendigkeit, eine Oxidabscheidung mit einer anderen Stärke einzusetzen, wie anhand der Figuren 1 und 2 beschrieben wurde. Das beschriebene Verfahren wird jedoch bevorzugt, weil die Verwendung von bekannten Verfahren, wie gerade beschrieben, die Bemusterung und Ätzung einer kombinierten polykristallinen Siliziumschicht und einer Oxidschicht bedingt, was schwieriger als die Ätzung emer einzelnen Schicht aus polykristallinem Silizium ist, insbesondere bei sehr kleinen Strukturgrößen.
• Der Fachmann auf diesem Gebiet wird erkennen, daß die beschriebene Erfindung bei anderen Bauelementen als EPROMs eingesetzt werden kann. Beispielsweise weisen EEPROMs eine Struktur auf, die nahezu identisch zu der gerade beschriebenen Struktur ist, und die beschriebenen Verfahren können auch für EEPROMs eingesetzt werden. Einige Entwürfe für ROMS sind auch sehr ähnlich zu dem beschriebenen Entwurf und können Nutzen aus dem beschriebenen Verfahren ziehen. Ähnliche Bauelemente, die ähnliche Entwürfe verwenden, können hergestellt werden, um so Nutzen aus dem beschriebenen Verfahren zu ziehen.

Claims (8)

1. Verfahren zur Bildung von Signalleitungen für ein nichtflüchtiges integriertes Speicherschaltungsbauelement, die Schritte umfassend:

über einem Substrat (20) wird eine Anzahl von parallelen Steuergates (28) ausgebildet, wobei die Steuergates (28) jeweils eine Oberseite und Seitenwände besitzen und ein Substratbereich längs des Verlaufs der Steuergates, zwischen alternierenden bzw. abwechselnden Paaren von Steuergates, kontinuierlich bleibt;

über dem Bauelement wird eine isolierende Schicht (40) ausgebildet, wobei die isolierende Schicht (40) über den Steuergates (28) eine erste Stärke und in Zwischenräumen zwischen den Steuergates (28) eine zweite Stärke aufweist, wobei die zweite Stärke kleiner ist als die erste Stärke;

die isolierende Schicht (40) wird anisotrop geätzt, um das Substrat (20) zwischen den Steuergates (28) freizulegen, was auf den Oberseiten und den Seitenwänden der Steuergates (28) eine isolierende Schicht zurücklaßt;

Dotieratome bzw. Störstellen werden zwischen den Steuergates (28) in das Substrat (20) eingebracht, um aktive Zonen bzw. Bereiche auszubilden; und

zwischen den alternierenden Paaren von Steuergates (28) wird eine einzelne leitfähige Signalleitung (46) in kontinuierlichem Kontakt mit dem Substrat (20) ausgebildet.

2. Verfahren nach Anspruch 1, bei dem die isolierende Schicht (40) Oxid umfaßt, das außer in den Zwischenräumen zwischen den Steuergates (28) mit einer konstanten Tiefe/Flächeneinheit abgeschieden wird, wobei das Volumen des abgeschiedenen Oxids in etwa das gleiche Volumen ist, das über einer Steuergatefläche mit der gleichen Größe wie die Zwischenräume abgeschieden würde.

3. Verfahren nach Anspruch 2, bei dem das Oxid in etwa bei Atmosphärendruck und mit einer vergleichsweise hohen Abscheidungsrate abgeschieden wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die zweite Stärke in etwa der Hälfte der ersten Stärke entspricht.

5. Verfahren nach einem der Ansprüche 1 bis 4, mit den weiteren Schritten: nach Ausbildung der leitfähigen Signalleitungen (46) wird über dem gesamten Bauelement eine zweite isolierende Schicht (48) ausgebildet; zu aktiven Substratbereichen zwischen Steuergatepaaren (28), die zwischen sich keine leitfähigen Signalleitungen (46) aufweisen, werden Öffnungen durch die zweite isolierende Schicht hindurch ausgebildet; und in einer Richtung senkrecht zu den Steuergates (28) werden Bitleitungen (52) ausgebildet und es wird über die Öffnungen in der zweiten isolierenden Schicht (48) ein Kontakt zum Substrat hergestellt.

6. Verfahren nach Anspruch 5, bei dem der Schritt zur Ausbildung des zweiten Isolators (48) die Schritte umfaßt:

die zweite isolierende Schicht (48) wird über dem Bauelement ausgebildet, wobei die zweite isolierende Schicht (48) in Zwischenräumen zwischen den Steuergates (28) eine erste Stärke und an allen anderen Stellen auf dem Bauelement eme zweite Stärke aufweist, wobei die erste Stärke kleiner ist als die zweite Stärke; und

die zweite isolierende Schicht (48) wird anisotrop geätzt, um diese aus den Zwischenräumen zwischen den Steuergates zu entfernen und an allen anderen Stellen auf dem Bauelement eine isolierende Schicht zu belassen.

7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die leitfähigen Signalleitungen (46) polykristallines Silizium umfassen.

8. Verfahren nach einem der vorhergehenden Ansprüche, das den weiteren Schritt umfaßt, daß die leitfähbigen Signalleitungen (46) in Silizium umgewandelt werden, um deren Leitfähigkeit zu erhöhen.