DE69132757T2

DE69132757T2 - Vorrichtung zu Parallelserien und zur Serienparallelwandlung von Daten und dadurch entstandenes serielles digitales Nachrichtenübertragungssystem

Info

Publication number: DE69132757T2
Application number: DE69132757T
Authority: DE
Inventors: Roland Marbot
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1990-07-11
Filing date: 1991-07-10
Publication date: 2002-08-08
Anticipated expiration: 2011-07-11
Also published as: FR2664765A1; CA2046241C; JP3130344B2; US5414830A; JPH04270515A; EP0466592A1; EP0466592B1; DE69132757D1; FR2664765B1; CA2046241A1

Description

Die Erfindung bezieht sich auf eine Vorrichtung zum Serialisieren und eine Vorrichtung zum Deserialisieren von Daten und auf das daraus resultierende digitale serielle Datenübertragungssystem.
Die Erfindung ist allgemein auf jede Serialisierung und Deserialisierung von Daten anwendbar und für jedes digitale serielle Datenübertragungssystem geeignet. Sie ist insbesondere in Systemen mit einer hohen seriellen Übertragungsgeschwindigkeit von beispielsweise über 1 Gbps (1 Gigabit pro Sekunde) vorteilhaft. Die Systeme, die aus der Erfindung den größten Nutzen ziehen, sind vor allem die Netz-Übertragungssysteme wie beispielsweise die lokalen Netze oder die Netze für das Digitalfernsehen und insbesondere für die Bildtelephonie. Die als Beispiel dienende Anwendung betrifft die Prozessorennetze in Datenverarbeitungssystemen. Das Ziel dieser Anwendung ist die Verbindung von Prozessoren mit Speichern, anderen Prozessoren oder mit externen oder internen peripheren Einheiten.
Ein bisher gewöhnlich angewandtes Serialisierungsverfahren besteht darin, ein Schieberegister mit N Bits parallel zu laden und seriell zu entladen. Umgekehrt besteht die Deserialisierung darin, ein analoges Register seriell zu laden und parallel zu entladen. Ein anderes Verfahren besteht darin, das Schieberegister beim Senden durch einen Multiplexer und beim Empfangen durch einen Demultiplexer zu ersetzen. Der Multiplexer und der Demultiplexer werden jeweils von einem Zähler gesteuert, wie dies im Dokument EP-A-0 313 875 beschrieben ist. Beide Verfahren verwenden zur Takterzeugung eine herkömmliche Phasenverriegelungseinrichtung, die gewöhnlich als PLL (Phase Locked Loop) bezeichnet wird. Das Taktsignal steuert das Serialisieren und das Deserialisieren bei einer Frequenz, die der doppelten maximalen Frequenz des Datensignals entspricht. Die Verdoppelung ist erforderlich, um den Zähler oder die Zellen des Schieberegisters mit einer vorgegebenen steigenden oder fallenden Flanke des Taktsignals zu steuern. Beispielsweise erfordert das Entladen mit 1 Gbps einen Takt von 1 GHz, wohingegen der Datenzug 500 MHz nicht übersteigt. Dieses Beispiel veranschaulicht die Begrenzung der maximalen Geschwindigkeit der seriellen Übertragung von Bits wegen der zu hohen Taktfrequenz. Zum anderen ist mit dieser Taktfrequenz für serielle Bits eine N oder 2N mal langsamere Taktfrequenz für Worte zu vereinbaren. Diese zwei Takte müssen zur Sicherstellung der Übertragung und der korrekten Wiedergewinnung der Bits synchronisiert werden. In der Praxis ist der Synchronismus bei Frequenzen, die so hoch wie jene des Bittaktgebers sind, nur schwer in zuverlässiger Weise zu erreichen. Die Forderung, eine Frequenz zu verwenden, die doppelt so hoch wie jene der seriellen Übertragung von Bits ist, führt zu dem Nachteil, daß die Bitrate begrenzt wird und auf hochwertige Vorrichtungen zurückgegriffen werden muß, um den Synchronismus des Bittaktes mit dem Worttakt sicherzustellen.
Das Dokument EP-A-0 220 802 beschreibt einen Serien-Parallel-Umsetzer, der einen Takt mit einer Frequenz verwendet, die kleiner als die Bitrate ist. Der Umsetzer führt eine Deserialisierung von Worten aus N seriellen Bits aus und enthält einen Generator für N Taktsignale mit Periode T, die sukzessive um einen vorgegebenen Wert, der der Halbperiode eines Bits entspricht, zueinander versetzt sind, und eine Steuerschaltung, die mit dem Ausgang des Generators verbunden ist, um die parallele Ausgabe jedes Wortes zu steuern. Jedoch können die sukzessiven Verzögerungen dieser Signale, wenn die Steuerschaltung aus N Flipflops besteht, die N Taktsignale empfangen, nicht gleich T/N, sondern abwechselnd eine Verzögerung 0 und eine Verzögerung T/N sein. Zum anderen führt die Lehre dieses Deserialisierers offenbar nicht zu einem entsprechenden Serialisierer, der in diesem Dokument nicht beschrieben ist.
Zum anderen werden die serialisierten Bits in einem digitalen Datenübertragungssystem zur Bildung des Übertragungssignals codiert. Die Codierung entspricht gewöhnlich jener, die mit der Abkürzung NRZ (Non Retour à Zero) bezeichnet wird, oder deren Variante NRZI (Non Retour à Zero Inverse), nach der sich jede logische "1" durch eine Flanke des codierten Signals äußert und jede logische "0" den Pegel des codierten Signals aufrechterhält. Die Codierung der einzelnen Bits wird gewöhnlich durch eine Codierstufe ausgeführt, die ein Register enthält, das durch das Taktsignal des Senders gesteuert wird. In einem selbsttaktenden System enthält das Übertragungssignal die Takt- und Wortsynchronisationsinformationen. Diese Informationen werden in einem synchronen System getrennt übertragen. Im Empfänger wird das empfangene Übertragungssignal zur Decodierung aufbereitet und anschließend unter der Steuerung des in einem synchronen System empfangenen Taktsignals deserialisiert. In einem selbsttaktenden System wird das Taktsignal aus dem Übertragungssignal wiedergewonnen. Die Decodierung erfolgt durch N Register, die das Übertragungssignal empfangen und durch das Taktsignal gesteuert werden. In diesen Systemen kommen zum Serialisierer die Codierungsregister hinzu, während zum Deserialisierer die Decodierungsregister hinzukommen. Die daraus resultierenden integrierten elektrischen Schaltungen sind somit komplex und platzraubend.
Die Erfindung beseitigt auch diesen Nachteil, indem sie an die Codierungsregister die Aufgabe von Serialisierungsregistern überträgt und an die Decodierungsregister die Aufgabe von Deserialisierungsregistern überträgt. Diese Möglichkeit bietet den Vorteil einer wesentlichen Vereinfachung der Schaltungen und einer höheren Integration der Schaltungen.
Eine erfindungsgemäße Vorrichtung zum Serialisieren von Worten aus N Bits ist durch den Anspruch 1 definiert.
Wenn zur Serialisierung eine Codierung; hinzukommen muß, setzt sich die Steuerschaltung vorteilhaft aus N Registern, die für die Codierung von N Bits verwendet werden, zusammen.
Unmittelbar daraus folgend ist eine Vorrichtung zum Deserialisieren von Worten aus N Bits durch den Anspruch 7 definiert.
Wenn zur Deserialisierung eine Decodierung hinzukommen muß, entsprechen die N Register vorteilhaft den Decodierungsregistern für das serielle Übertragungssignal.
Die Erfindung bezieht sich außerdem auf ein digitales Datenübertragungssystem, wie es durch den Anspruch 12 definiert ist.
Die Eigenschaften und Vorteile der Erfindung gehen deutlich aus der folgenden Beschreibung hervor, die anhand eines Beispiels und mit Bezug auf die beigefügten Zeichnungen gegeben wird.

In den Zeichnungen:

- zeigt Fig. 1 in übersichtlicher Form ein erfindungsgemäßes selbsttaktendes digitales Datenübertragungssystem;
- zeigen die Fig. 2A und 2B schematisch die Struktur eines erfindungsgemäßen Serialisierer-Codierers, der im Sender des in Fig. 1 gezeigten Übertragungssystem enthalten ist;
- zeigt Fig. 3 die Wellenformen der Hilfstaktsignale, die durch die in Fig. 2A gezeigte Schaltung geliefert werden, und veranschaulicht die Arbeitsweise der in Fig. 2B gezeigten Schaltung;
- zeigen die Fig. 4A und 4B die allgemeine Struktur eines Wortes des Datensignals bzw. eines Wortes des Übertragungssignals, während die Fig. 4C, 4D zum einen und 4E, 4F zum anderen zwei numerische Beispiele zeigen, die sich auf jeweilige Worte beziehen;
- zeigt Fig. 5 schematisch den Schaltplan der Taktwiedergewinnungseinrichtung, die im Empfänger des in Fig. 1 gezeigten Übertragungssystems enthalten ist;
- zeigt Fig. 6 schematisch den Schaltplan des erfindungsgemäßen Deserialisierer-Decodierers und des Ausgangspuffers, die im Empfänger des in Fig. 1 gezeigten Übertragungssystem enthalten sind;
- gibt Fig. 7 die Fig. 4B und 4F wieder und zeigt schematisch die Arbeitsweise des in Fig. 6 gezeigten Deserialisierer-Decodierers; und
- zeigt Figur B einen Zeitablaufplan der Hilfstaktsignale, die an den Deserialisierer-Decodierer und an den Ausgangspuffer, die in Fig. 6 gezeigt sind, angelegt werden, um deren Arbeitsweise zu veranschaulichen.
Fig. 1 zeigt den Übersichtsschaltplan eines erfindungsgemäßen selbsttaktenden digitalen Übertragungssystems 10. Das System 10 enthält eine Übertragungsleitung 11, einen Sender 12 und einen Empfänger 13. Der Sender 12 enthält: eine Eingangsklemme 12a, die die parallelen Daten eines Eingangssignals Din empfängt, eine Takteingangsklemme 12c, die ein Taktsignal CL empfängt, eine Eingangsklemme 12c, die ein RZ-Signal RS (RZ = Return to Zero = Rückkehr auf 0) empfängt, und eine Ausgangsklemme 12d, die mit der Leitung 11 verbunden ist; einen Eingangspuffer 14, der das Eingangssignal Din empfängt und durch das Taktsignal CL gesteuert wird, um ein paralleles Datensignal DS zu liefern; einen Serialisierer-Codierer 15, der das Taktsignal CL, das parallele Datensignal DS und das RZ-Signal RS empfängt und ein serielles Übertragungssignal liefert; und einen Ausgangsverstärker 16, der das Übertragungssignal TS an die Ausgangsklemme 12d des Senders 12 anlegt. Der Empfänger 13 enthält: eine Eingangsklemme 13a, die mit der Leitung 11 verbunden ist, um das Übertragungssignal TS zu empfangen, und eine Ausgangsklemme 13b, die die parallelen Daten des Ausgangssignals Dout liefert; einen Eingangsverstärker 17, der mit der Eingangsklemme 13a verbunden ist und das von der Leitung 11 empfangene Übertragungssignal TS aufbereitet; eine Taktwiedergewinnungseinrichtung 18, die das Übertragungssignal TS des Verstärkers 17 empfängt, um die Hilfstaktsignale CL0-CL9 zu rekonstruieren; einen Deserialisierer-Decodierer 19, der das Übertragungssignal TS und die Hilfstaktsignale CL0-CL9 empfängt und ein Signal mit parallelen, rekonstruierten Daten RD erzeugt; und einen Ausgangspuffer 20, der das Signal mit parallelen, rekonstruierten Daten RD und bestimmte der Hilfstaktsignale CL0-CL9 empfängt und an der Ausgangsklemme 13b des Empfängers 13 das Datenausgangssignal Dout liefert.
Im System 10 ist das Eingangssignal Din ein Byte von Datenbits, denen ein Paritätsbit zugeordnet ist. Diese Gruppe aus neun Bits des Eingangssignals bildet ein Eingangsdatenwort. Der Eingangspuffer 14 ist ein herkömmliches Element und beispielsweise aus neun, auf eine Flanke reagierenden Registern zusammengesetzt ist, die die neun parallelen Bits des Wortes des Eingangssignals Din empfangen und durch das Taktsignal CL gesteuert werden. Die Verstärker 16 und 17 können ebenfalls herkömmliche Elemente sein.
Die Fig. 2A und 2B zeigen schematisch den Schaltplan des Serialisierer- Codierers 15. Der Serialisierer-Codierer 15 weist in Fig. 2A einen Eingang 15a, der das Taktsignal CL empfängt, und in Fig. 2B einen Eingang 15b, der das RZ- Signal RS empfängt, einen Eingang 15c, der das Eingangsdatensignal DS empfängt, und einen Ausgang 15d, der das Übertragungssignal TS liefert, auf. Er setzt sich aus einem Hilfstaktgenerator 21, der mit dem Eingang 15a des Serialisierer-Codierers 15 verbunden ist und in Fig. 2A gezeigt ist, einem Pufferblock 22, einem Synchronisationsgenerator 23 und einem Serialisierer- Codierer-Block 24, die in Fig. 2B gezeigt sind, zusammen.
Der in Fig. 2A gezeigte Hilfstaktgenerator 21 bildet eine Phasenverriegelungsschaltung, wie sie etwa in der französischen Patentanmeldung Nr. 90 01366 vom 6. Februar 1990 der Anmelderin beschrieben ist. Der Generator 21 enthält: die Eingangsklemme 15a; einen Phasenkomparator 25 mit einer ersten Eingangsklemme 25a, die mit der Eingangsklemme 15a, einer zweiten Eingangsklemme 25b und zwei Ausgangsklemmen 25c, 25d verbunden ist; einen Aufwärts-/Abwärtszähler 26 mit zwei Eingangsklemmen 26a, 26b, die mit den Ausgangsklemmen 52c bzw. 25d des Phasenkomparators 25 verbunden sind, und einer Ausgangsklemme 26c; eine Phasenverzögerungsschaltung 27, die aus zehn Verzögerungselementen 270-279 zusammengesetzt ist, die zwischen den zwei Eingangsklemmen 25a und 25b des Phasenkomparators in Reihe geschaltet sind und jeweils mit einer Steuerklemme versehen sind, die mit der Ausgangsklemme 26c des Aufwärts-/Abwärtszählers 26 verbunden ist; und einen Ausgang 28, der einen Taktbus bildet, der mit den jeweiligen Ausgangsklemmen der Verzögerungselemente 270-279 verbunden ist.
Der Phasenkomparator 25 setzt sich aus zwei Registern 29 und 30 zusammen, die auf ansteigende Flanken reagieren. Der Dateneingang des Registers 29 ist mit der Eingangsklemme 25a verbunden, während der Takteingang dieses Registers mit der Eingangsklemme 25b verbunden ist und der Ausgang dieses Registers mit der Ausgangsklemme 25c verbunden ist. Ähnlich ist der Dateneingang des Registers 30 mit der Eingangsklemme 25b verbunden, während der Takteingang dieses Registers mit der Eingangsklemme 25a verbunden ist und der Ausgang dieses Registers mit der Ausgangsklemme 25d verbunden ist.
Fig. 3 zeigt die Wellenformen bezogen auf die Zeitachse t der zehn Eingangssignale CL0-CL9 der jeweiligen Verzögerungselemente 270-279 der Phasenverzögerungsschaltung 27. Die Signale 270-279 werden an den Taktbus 28 angelegt. Das Signal CL0 entspricht dem Taktsignal CL. Das gezeigte Taktsignal CL0 ist ein Rechtecksignal mit Periode T. Das Ausgangssignal des letzten Verzögerungselementes 279 bildet ein Rückkopplungssignal FB, das an die Rückkopplungsklemme 25b des Phasenkomparators 25 angelegt wird. Der Komparator 25 vergleicht folglich die Phase des Rückkopplungssignals FB mit jener des Taktsignals CL = CL0. Die zwei Ausgangsklemmen 25c und 25d des Phasenkomparators 25 liefern ein Inkrementierungssignal INC bzw. ein Dekrementierungssignal DEC. Als Antwort liefert der Aufwärts-/Abwärtszähler 12 das Steuersignal CTL, das an die jeweiligen Steuerklemmen der zehn Verzögerungselemente 270-279 angelegt wird. Jedes Verzögerungselement setzt sich in herkömmlicher Weise aus einer vorgegebenen Anzahl von elementaren Verzögerungsstufen zusammen. Das Übertragungssignal CTL repräsentiert einen numerischen Wert, der an jedes Verzögerungselement angelegt wird, um dadurch die Verzögerungsdauer zu verändern. Der mögliche Änderungsbereich der Verzögerungsdauer eines Verzögerungselementes im Verlauf einer Periode T des Taktsignals CL entspricht dem vorgegebenen Anteil 1/P des maximalen Änderungsbereichs der Dauer eines Verzögerungselementes. Mit anderen Worten, es muß eine ganze Zahl P von Perioden T vorliegen, um innerhalb der Extremwerte des maximalen Änderungsbereichs der Verzögerung eines Elementes zu bleiben.
Im Betrieb wird das Taktsignal CL durch die zehn Verzögerungselemente 270-279 sukzessive verzögert. Die durch die Elemente 270-279 hervorgerufenen zehn sukzessiven Verzögerungen sind gleich und zerlegen im Prinzip die Periode T des Taktsignals CL. Wenn dies in der Praxis genau zutrifft, besitzen die Signale CL und FB, die in den Phasenkomparator 25 eingehen und an die Register 29 und 30 angelegt werden, die gleiche Phase und die gleiche Frequenz. Die Signale DEC und INC, die von den Registern 29 und 30 geliefert werden, besitzen folglich den gleichen logischen Wert. Der Aufwärts-/Abwärtszähler 26 wird somit nicht aktiviert und läßt das Steuersignal CTL unverändert. Die zehn Taktsignale CL0- CL9 sind untereinander um einen selben Wert T/10 korrekt phasenverschoben. In der Praxis wird ein Toleranzbereich m der Phasenverschiebung zwischen dem Taktsignal CL und dem Rückkopplungssignal FB festgelegt. Eine Phasenverschiebung innerhalb des Bereichs m läßt die Signale DEC und INC unverändert und ist folglich keiner zu korrigierenden Phasenverschiebung gleichzusetzen. Der Bereich m kann beispielsweise durch die Zeiten zur Belegung der Register 29 und 30 und/oder durch die relativen Verzögerungen zwischen den Eingangsdatensignalen und dem Eingangstaktsignal jedes Registers bestimmt sein. Die Breite des Bereichs m bestimnnt die Genauigkeit des durch den Komparator 25 ausgeführten Phasenvergleichs. Sie liegt üblicherweise in der Größenordnung von 50 ps für eine Periode T = 5 ns des Taktsignals CL.
Wenn das Rückkopplungssignal FB in bezug auf das Taktsignal CL in der Phase voreilt, besitzt das Dekrementierungssignal DEC den logischen Wert 0, während das Inkrementierungssignal den Wert 1 besitzt. Der Aufwärts- /Abwärtszähler 26 wird folglich inkrementiert, damit das Steuersignal CTL, den von den Elementen 270-279 hervorgerufenen Verzögerungsdauern entsprechend, anwächst. Wenn umgekehrt das Rückkopplungssignal FB in bezug auf das Eingangssignal CL nacheilt, besitzt das Inkrementierungssignal INC den Wert 0, während das Dekrementierungssignal DEC den Wert 1 besitzt. Der Aufwärts- /Abwärtszähler 26 wird dekrementiert, damit das Steuersignal CTL, den von den Elementen 270-279 hervorgerufenen Verzögerungsdauern entsprechend, abnimmt. Folglich wird eine Phasenverschiebung außerhalb des Toleranzbereichs m bezüglich aller Verzögerungselemente 270-279 korrigiert, um die gewünschten Phasenverschiebungen wiederherzustellen.
Die in der Phasenverriegelungsschaltung verwendete numerische Phasensteuerung, die der Hilfstaktgenerator 21 darstellt, bietet einen großen Vorteil. Wenn das Taktsignal CL unterbrochen wird, wird das Rückkopplungssignal FB prinzipiell ebenfalls unterbrochen. Die Register 29 und 30 des Phasenkomparators 25 empfangen an ihrem Takteingang kein Signal mehr und behalten somit jeweils den letzten Zustand der Übertragung bei. Ebenso behält der Aufwärts-/Abwärtszähler 26 seinen letzten Zustand und folglich den Zustand der Verzögerungselement 270-279 bei. Mit anderen Worten, der Aufwärts-/Abwärtszähler 26 behält den letzten Zustand der Übertragung bei. Daraus folgt, daß das Wiederauftreten der ersten Flanke des Eingangssignals CL unmittelbar die korrekten Ausgangssignale CL0-CL9 erzeugt, wenn sich die Frequenz des Taktsignals CL nicht verändert hat. Andernfalls werden die Verzögerungen durch den Aufwärts-/Abwärtszähler 26 ab dem zweiten Zyklus des Taktsignals CL in der Hinsicht geregelt, daß die gewünschten Ausgangssignale CL0-CL9 erzeugt werden. Folglich kann die Dauer zur Herstellung des korrekten Betriebs des Generators 21 null oder ungünstigstenfalls gleich der obenerwähnten Anzahl P von Perioden T des Taktsignals, um innerhalb der Extremwerte des Änderungsbereichs der Dauer jedes Verzögerungselementes zu bleiben, sein. Folglich erfolgt das Ingangsetzen des Generators 21 oder das Wecken einer Übertragungsleitung sehrkurz.
Ein zweiter Vorteil beruht auf dem breiten Betriebsfrequenzband des Hilfstaktgenerators 21. Die Breite des Bandes hängt im wesentlichen vom Bereich der veränderlichen Verzögerungen aller Verzögerungselemente 270-279 ab, wie sich später herausstellen wird.
Als weiteren Vorteil besitzen das Taktsignal Cl und das Rückkopplungssignal FB, die durch den Phasenkomparator 25 verglichen werden, prinzipiell die gleiche Frequenz. Die Struktur des Komparators 25 kann, wie die gezeigte, sehr einfach sein. Zudem kann sich der Komparator einer großen Arbeitsfrequenzbandbreite anpassen. Zusammenfassend, der Hilfstaktgenerator 21 löst alle Probleme, die die Verwendung einer herkömmlichen PLL mit sich bringt. Ein weiterer, durch den Generator 21 gebotener Vorteil beruht auf seiner Anpassung an verschiedene Formen des Taktsignals CL. Im gezeigten Beispiel kann das zyklische Verhältnis des Taktsignals beliebig sein.
In Fig. 2B ist der Pufferblock 22 des Serialisierer-Codierers 15 mit der Eingangsklemme 15b, die das RZ-Signal RS empfängt, der Eingangsklemme 15c, die das parallele Eingangssignal DS empfängt, und mit dem Taktbus 28 des in Fig. 2A gezeigten Generators 21 verbunden. Als Beispiel zeigt Fig. 4A die Struktur eines Wortes des Eingangsdatensignals DS, das an die Klemme 15c des Serialisierer-Codierers 15 angelegt wird. Das Wort setzt sich aus acht Datenbits D0-D7 und einem Paritätsbit PA, das zwischen den mittleren Datenbits D3 und D4 angeordnet ist, zusammen. Der Pufferblock 22 setzt sich aus zehn Registern 31, die auf die abfallenden Flanken reagieren, und aus fünf Pegelregistern 32 zusammen, wovon jedes einen Dateneingang, einen Takteingang und einen Ausgang aufweist. Der Takteingang beider Register 31 und 32 empfängt vom Taktbus 28 des Hilfstaktgenerators 21 das Taktsignal CL5. Die Dateneingänge der zehn Register 31 empfangen das RZ-Signal RS, die vier ersten Datenbits D0-D3, das Paritätsbit PA bzw. die vier letzen Datenbits D4-D7 des Eingangssignals DS. Die Ausgänge der Register 31, die sich auf das Paritätsbit PA und auf die vier letzten Datenbits D4-D7 beziehen, werden an die entsprechenden Signaleingänge der Pegelregister 32 angelegt.
Der Synchronisationsgenerator 23 enthält zwei NAND-Gatter 33, 34 mit zwei Eingängen und acht NAND-Gatter 35 mit zwei Eingängen. Die ersten Eingänge der Gatter 33, 34 und 35 sind mit dem Ausgang des Registers 31 verbunden, das sich auf das RZ-Signal RS bezieht. Der Generator 23 enthält ferner ein auf eine abfallende Flanke reagierendes Register 36, dessen Takteingang vom Taktbus 28 das Taktsignal CL0 empfängt, dessen Dateneingang mit dem Ausgang des NAND-Gatters 33 verbunden ist und dessen Ausgangssignal an den zweiten Eingang des NAND-Gatters 33 angelegt wird.
Der Serialisierer-Codierer-Block 24 enthält neun Exklusiv-ODER-Gatter mit zwei Eingängen 37, deren erste Eingänge mit den entsprechenden Ausgängen der vier Register 31, die sich auf die vier ersten Datenbits D0-D3 beziehen, sowie mit den entsprechenden Ausgängen der fünf Register 32 verbunden sind. Die Ausgänge der Gatter 37, die sich auf die Datenbits D0-D7 beziehen, sind mit den entsprechenden zweiten Eingängen der UND-Gatter 35 verbunden, während der Ausgang des Gatters 37, der sich auf das Paritätsbit bezieht, mit dem zweiten Eingang des NAND-Gatters 34 verbunden ist. Der Serialisierer-Codierer-Block 24 enthält ein auf eine abfallende Flanke reagierendes Paritätsregister 38, dessen Dateneingang mit dem Ausgang des NAND-Gatters 34 verbunden ist, und acht auf eine abfallende Flanke reagierende Datenregister 39, deren jeweilige Dateneingänge mit den Ausgängen der UND-Gatter 35 verbunden sind. Das Paritätsregister 38 wird durch das Taktsignal CL5 gesteuert, während die acht Datenregister 39 durch die Taktsignale CL1-CL9 des Busses 28 gesteuert werden. Die jeweiligen Ausgänge der Register 38 und 39 werden an die entsprechenden zweiten Eingänge der Exklusiv-ODER-Gatter 37 angelegt. Der Serialisierer- Codierer-Block enthält außerdem eine Addierlogik 40, die aus einem Baum mit vier Stufen aus Exklusiv-ODER-Gattern 41 mit zwei Eingängen besteht. Die zwei Eingänge des ersten Gatters 41 der ersten Stufe empfangen die jeweiligen Ausgangssignale des Synchronisationsregisters 36 und des Registers 39 für den Datenwert D3. Das zweite Gatter 41 der ersten Stufe empfängt die jeweiligen Ausgangssignale des Paritätsregisters 38 und des Registers 39 für den Datenwert D0. Die ersten Eingänge der sechs anderen Gatter 41 der ersten Stufe sind mit den Ausgängen für die Datenwerte D1, D2, D4, D5, D6 und D7 verbunden, während ihre zweiten Eingänge an Masse gelegt sind. Die jeweiligen Ausgänge der Gatter 41 der ersten Stufe, die sich auf das Synchronisationsbit und auf die Datenbits D0- D2 beziehen, zum einen und jene, die sich auf die Datenbits D7, D6, D5 und D4 beziehen, zum anderen speisen die zwei Eingänge der vier Gatter 41 der zweiten Stufe des Addierers 40. Die Ausgänge des ersten und des dritten Gatters 41 der zweiten Stufe und jene der zwei anderen Gatter 41 speisen die zwei Gatter 41 der dritten Stufe, die ihrerseits das Gatter 41 der letzten Stufe speisen. Der Ausgang dieses Gatters liefert an der Ausgangsklemme 15d des Serialisierer-Codierers 15 das Übertragungssignal TS.
Nun wird mit Bezug auf die Fig. 2B, 3 und 4A-4F die Arbeitsweise des Serialisierer-Codierers 15 beschrieben. Vor der Initialisierung des Systems 10 besitzt das an den Eingang 15b angelegte RZ-Signal RS den logischen Zustand 0, so daß sämtliche Ausgänge der Gatter 33, 34 und 35 nicht aktiviert sind. Sie werden bei der Initialisierung durch die Anhebung des RZ-Signals RS auf den logischen Pegel 1 aktiviert. Es sei angenommen, daß das Taktsignal CL an den Eingang 15a angelegt ist und daß der Taktbus 28 die in Fig. 3 gezeigten Hilfstaktsignale CL0-CL9 liefert. Die Register 31 werden zum Zeitpunkt t = 0 durch die abfallenden Flanke des zum Taktsignal CL0 gegenphasigen Taktsignals CL5 gesteuert. Das RZ-Signal RS und die neun Bits des in Fig. 4A gezeigten Eingangsdatensignals DS werden in die jeweiligen Register 31 eingegeben. Im Generator für die Synchronisationssignale 23 wird der logische Zustand 1 des Ausgangs des Gatters 33 im Register 36, das durch die abfallende Flanke des Taktsignals CL0 gesteuert wird, gespeichert. Unter der Voraussetzung, daß die Arbeitsweise des Systems durch den logischen Zustand 1 des Signals RS bestimmt wird, wechselt das Gatter 36 seinen Zustand mit jeder abfallenden Flanke des Taktsignals CL0.
Die in den jeweiligen Registern 31 gespeicherten Datenbits D0-D3 werden zu den entsprechenden Gattern 37 übertragen. Jedes Gatter 37 bildet mit dem Register 39 eine elementare NRZI-Codierungsstufe. Wie ersichtlich ist, ist das Gatter 35 lediglich ein Element zur Aktivierung der Funktion der Stufe. Wenn das Datenbit D0 beispielsweise den logischen Zustand 0 besitzt, ändert die abfallende Flanke des Taktsignals CL1 den logischen Zustand des Ausgangs des Registers 39. Wenn umgekehrt D0 den logischen Zustand 0 besitzt, bleibt der logische Zustand des Ausgangssignals des Registers 39 durch den Durchgang der abfallenden Flanke des Taktsignals CL1 unverändert. Fig. 3 zeigt die Folge der Codierungen der Datenbits D0-D3, die ihrer Serialisierung im Takt R von T/10 entsprechen.
Indessen geht aus Fig. 3 hervor, daß die Codierung des Paritätsbit PA zum Zeitpunkt t = T, zu dem den Registern 31 befohlen wird, die Bits des nachfolgenden Wortes des Eingangsdatensignals DS zu speichern, erfolgt. Die Register 32 verhindern den Verlust des Paritätsbits und der Datenbits des ersten Wortes. Folglich wird die Serialisierung mit der Codierung des durch das NAND- Gatter 34 invertierten Bits, um ein Bit für ungerade Parität OP zu bilden, und danach mit der Codierung der Datenbits D4-D7 fortgesetzt. Die Codierung und die Serialisierung der Synchronisations- und Datenbits des nachfolgenden, zum Zeitpunkt t = 3T/2 aufgezeichneten Wortes erfolgt in der soeben beschriebenen Weise.
Die von den Codierungsstufen sukzessive gelieferten Signale werden im Addierer 40 summiert, um das serielle Übertragungssignal TS zu bilden und an den Ausgang 15d des Serialisierer-Codierers 15 anzulegen. Der Addierer 40 bildet mit der Phasenverriegelungsschaltung des Hilfstaktgenerators 21 einen Frequenzvervielfacher mit einem Faktor, der gleich der Anzahl von Verschiebungen des Taktsignals CL innerhalb einer Periode, zehn im gezeigten Beispiel, ist. Eine genauere Beschreibung eines solchen Frequenzvervielfachers findet sich in der obenerwähnten französischen Patentanmeldung der Anmelderin.
Die Erfindung profitiert von der Ausführung der Addierlogik 40 als integrierte Schaltungen. Wegen der Einheitlichkeit der Kennlinien der Transistoren in der gleichen integrierten Schaltung können die Laufzeiten zwischen den Ausgängen der Taktsignale CL0-CL9 und dem Ausgang 15d des Addierers gleichgemacht werden. Dies stellt die Bildung einer vervielfachten Frequenz hoher Qualität sicher.
Der soeben beschriebene Frequenzvervielfacher profitiert von den Vorteilen sowohl der Phasenverriegelungsschaltung 21 als auch der Addierlogik. Es seien insbesondere die Einfachheit, die Zuverlässigkeit und die Anpassung an ein breites Arbeitsfrequenzband erwähnt. Beispielsweise ist es mit einem Taktsignal CL mit einer Periode T, die zwischen 5 und 10 ns liegt, und der Verzögerungsschaltung 27 mit zehn Verzögerungselementen, wovon jedes eine Verzögerung hervorrufen kann, die zwischen 500 und 1000 ps liegt, möglich, am Ausgang 15d des Serialisierer-Codierers 15 eine Übertragungsgeschwindigkeit zu erzielen, die zwischen 1 und 2 Gbps liegt.
Fig. 4B zeigt die Struktur eines Wortes des seriellen Übertragungssignals TS. Jedes Wort des Signals TS enthält das Datenwort des Signals DS, dem das Synchronisationsbit SYNC vorausgeht, das stets gleich 1 ist. Fig. 4C gibt ein veranschaulichendes Beispiel eines Wortes des Datensignals DS, in dem die Anzahl von Datenbits mit dem logischen Wert 1 geradzahlig ist und das Bit für ungerade Parität OP somit den logischen Wert 1 hat. Dieses Wort erzeugt die Wellenform des Übertragungssignals TS, die in Fig. 4D im Zusammenhang mit Fig. 4B gezeigt ist. Es sei angemerkt, daß sich das Synchronisationsbit SYNC durch eine ansteigende Flanke äußert, die eine Synchronisationsflanke SE im Übertragungssignal TS bildet. Fig. 4E zeigt den Fall eines Wortes des Eingangsdatensignals DS, in dem das Bit für ungerade Parität OP den logischen Wert 0 hat, der einer ungeraden Anzahl von Datenbits mit dem logischen Wert 1 entspricht. Aus Fig. 4F geht im Zusammenhang mit Fig. 4B hervor, daß sich das Synchronisationsbit SYNC wiederum durch eine ansteigende Flanke äußert, die die Synchronisationsflanke SE im Übertragungssignal TS bildet. Zusammenfassend, die Addition eines Synchronisationsbits mit dem logischen Wert 1 zu jedem Datenwort, das ein Bit für ungerade Parität OP enthält, äußert sich durch eine selbe Synchronisationsflanke SE im Übertragungssignal TS, im gezeigten Ausführungsbeispiel durch eine ansteigende Flanke.
Zusammenfassend, die soeben beschriebene erfindungsgemäße Vorrichtung zum Serialisieren von Worten aus zehn Bits weist die folgenden Merkmale und Vorteile auf. Sie wird durch ein Taktsignal CL mit Periode T, die zehn mal kürzer als die Übertragungsperiode R der Bits des Wortes ist, gesteuert. Anhand dieses Taktsignals werden die zehn Hilfstaktsignale CL0-CL9 erzeugt, die die gleiche Periode T wie das Taktsignal CL besitzen und sukzessive um die Periode T/10 verzögert sind. Die zehn Hilfstaktsignale CL0-CL9 steuern die sukzessive Ausgabe der jeweiligen zehn Bits jedes Wortes. Mit anderen Worten, jedes Bit wird im Takt des entsprechenden Hilfstaktsignals ausgegeben. Die Vereinigung der ausgegebenen Bits jedes Wortes erfolgt im Takt R von T/10 und bildet somit das Ausgangssignal des Serialisierers. Ein erfindungsgemäßer Serialisierer bietet den großen Vorteil, daß er nur die Signale mit einer niedrigen Frequenz und mit dem gleichen Wert verarbeitet. Das Ausgangssignal mit hoher Übertragungsgeschwindigkeit bildet sich lediglich am Ausgang des Serialisierers. Es ist somit für die Erzeugung von Signalen mit sehr hoher Übertragungsgeschwindigkeit gut geeignet. Zudem ist die Verwirklichung des erfindungsgemäßen Serialisierers vereinfacht. Die Erfindung zieht ebenfalls sinnvoll Nutzen aus der Ausführung des Serialisierers als integrierte Schaltungen. Wegen der Einheitlichkeit der Kennlinien der Transistoren in der gleichen integrierten Schaltung können im Generator für die Hilfstaktsignale in einfacher Weise gleiche Verzögerungen erzielt werden und die Laufzeiten im Gatterbaum, der die Addierlogik 40 bildet, gleichgemacht werden.
Die Steuerung der Ausgabe der Bits durch die Hilfstaktsignale CL0-CL9 erfolgt in einfacher Weise durch die zehn Register 36, 38 und 39. Wie gezeigt können diese zehn Register vorteilhaft zur Codierung der Bits dienen. Um eine NRZI-Codierungsstufe zu bilden, reicht es aus, jedem Register ein Exklusiv- ODER-Gatter 37 hinzuzufügen.
Die Ausführung eines erfindungsgemäßen Serialisierers kann sich von der gezeigten unterscheiden. Insbesondere läßt die vorhergehende Beschreibung seine Anpassung an die Serialisierung einer beliebigen Anzahl N von Bits in einem Wort erkennen. Es reicht aus, N sukzessive um den Wert T/N verzögerte Hilfstaktsignale mit Periode T zu erzeugen und diese an N entsprechende Register anzulegen.
Im Empfänger 13 des erfindungsgemäßen Systems 10 wird das über den Eingang 13a empfangene Übertragungssignal TS aufbereitet, im Verstärker 17 verstärkt und anschließend an die Taktwiedergewinnungseinrichtung 18 und an den Deserialisierer-Decodierer 19 angelegt.
Fig. 5 zeigt schematisch den Schaltplan der Taktwiedergewinnungseinrichtung 18. Sie weist einen Eingang 18a für das Übertragungssignal TS und einen Ausgangsbus 18b mit zehn, aus dem Übertragungssignal wiedergewonnenen Hilfstaktsignalen CL0-CL9 auf. Sie enthält eine Taktwiedergewinnungsschaltung 42, eine Taktsynchronisierungsschaltung 43 und eine Freigabeschaltung 44.
Die Taktwiedergewinnungsschaltung 42 enthält ein auf eine ansteigende Flanke reagierendes Eingangsregister 45, eine Phasenverriegelungsschaltung 46, die dem mit Bezug auf Fig. 2A beschriebenen Hilfstaktgenerator 21 gleicht, und eine Addierlogik 47. Das Eingangsregister 45 empfängt an seinem Takteingang das Übertragungssignal TS. Sein Ausgang ist mit dem Eingang der Phasenverrieglungsschaltung 46, die aus den zehn Verzögerungselementen 480-489 in Reihe gebildet ist, einem Phasenkomparator 49, einem Aufwärts- /Abwärtszähler 50, deren Struktur mit jener der Schaltung 21 übereinstimmt, und mit einem NICHT-Glied 51 verbunden. Die zehn Eingangssignale der Verzögerungselemente 480-489 bilden Zwischentaktsignale CK0-CK9, während das vom letzten Verzögerungselement 489 stammende Rückkopplungssignal FB an den Rückkopplungseingang des Phasenkomparators 49 angelegt wird. Der andere Eingang des Phasenkomparators 49 empfängt über das NICHT-Glied 51 das Ausgangssignal des Registers 45. Die Verzögerungselemente 480-489 werden durch das Ausgangssignal des Aufwärts-/Abwärtszählers 50 in Abhängigkeit von den vom Phasenkomparator 49 gelieferten Inkrementierungs- und Dekrementierungssignalen gesteuert. Im folgenden wird ersichtlich, daß die Zwischentaktsignale CK0-CK9 eine Frequenz besitzen, die der halben Frequenz der Taktsignale CL0-CL9 entspricht. Die Addierlogik 47 bildet mit der Phasenverriegelungsschaltung 46 einen Frequenzvervielfacher um das Zweifache, um über den Ausgangsbus 18b der Taktwiedergewinnungseinrichtung 18 die Taktsignale CL0-CL9 zu liefern. Der Addierer 47 enthält fünf Exklusiv-ODER- Gatter 52 mit zwei Eingängen und fünf NICHT-Glieder 53. Die jeweils ersten Eingänge der Gatter 52 empfangen die Zwischentaktsignale CK0-CK9, während ihre jeweils zweiten Eingänge die übrigen Signale CK5-CK9 empfangen und ihre jeweiligen Ausgänge die Taktsignale CL0-CL4 liefern. Diese fünf Taktsignale werden durch die fünf entsprechenden NICHT-Glieder 53 invertiert, um die fünf übrigen Taktsignale CL5-CL9 zu liefern.
Die Taktsynchronisierungsschaltung 43 enthält ein erstes Verzögerungselement 54, das das Ausgangssignal des Eingangsregisters 45, das dem Zwischentaktsignal CK0 entspricht, empfängt und den Eingang des NICHT- Gliedes 51 und den Eingang der Phasenverriegelungsschaltung 46 versorgt, ein zweites Verzögerungselement 55, das das Zwischentaktsignal CK0 empfängt, und ein drittes Verzögerungselement 56. Diese drei Verzögerungselemente besitzen eine Struktur, die jener der Verzögerungselemente 480-489 gleicht. Ihre Verzögerung wird durch das Ausgangssignal eines Aufwärts-/Abwärtszählers 57 in Antwort auf die von einem Phasenkomparator 58 gelieferten Inkrementierungs- und Dekrementierungssignale gesteuert. Der Komparator 58 empfängt das Taktsignal CL5 und das Ausgangssignal des dritten Verzögerungselementes 56 als Rückkopplungssignal. Das zweite Verzögerungselement 55 empfängt das Taktsignal CL0 und liefert ein Ausgangssignal an den Eingang einer ersten Verzögerungsstufe 59, die mit einer zweiter, völlig gleichen Verzögerungsstufe 60, die das Eingangssignal für das dritte Verzögerungselement 56 liefert, in Reihe geschaltet ist. Jede Verzögerungsstufe 59, 60 setzt sich aus einem auf eine ansteigende Flanke reagierenden Register 61, einem auf eine abfallende Flanke reagierenden Register 62, einem NICHT-Glied 63 und einem Exklusiv-ODER- Ausgangsgatter 64 mit zwei Eingängen zusammen. Das Ausgangssignal des Verzögerungselementes 55 wird an die jeweiligen Takteingänge der Register 61 und 62 angelegt. Der Ausgang des Registers 62 ist mit dem Dateneingang des Registers 61 verbunden, dessen Ausgang über das NICHT-Glied 63 mit dem Dateneingang des Registers 62 verbunden ist. Die jeweiligen Ausgangssignale der Register 61 und 62 werden an die zwei Eingänge des Gatters 64 angelegt.
Die Freigabeschaltung 44 gibt das Eingangsregister 45 der Taktwiedergewinnungsschaltung frei. Sie wird durch das Zwischentaktsignal CK4 gesteuert und liefert das Datensignal des Eingangsregisters 45. Sie enthält eine den Stufen 59 und 60 ähnliche Verzögerungsstufe 65, ein Exklusiv-ODER-Gatter 66, ein Verzögerungselement 67 und ein NICHT-Glied 68. In der Stufe 65 empfangen die jeweiligen Takteingänge der Register 61 und 62 das Zwischentaktsignal CK4, während das Ausgangsgatter 64 ein Signal liefert, das an einen Eingang des Gatters 66 angelegt wird. Der andere Eingang dieses Gatters ist an Masse gelegt, während sein Ausgang das Eingangssignal für das Verzögerungselement 67 liefert. Das Verzögerungselement 67 gleicht den anderen und wird durch das Ausgangssignal des Aufwärts-/Abwärtszählers 57 der Taktsynchronisierungsschaltung 43 gesteuert, um über das NICHT-Glied 68 das Datensignal des Eingangsregisters 45 zu liefern.
Nun wird mit Bezug auf Fig. 6 der Deserialisierer-Decodierer 19 beschrieben. Er besitzt einen Eingang 19a, der das Übertragungssignal TS des Verstärkers 17 empfängt, einen Takteingang 19b, der mit dem von der Taktwiedergewinnungseinrichtung 18 kommenden Taktbus 18b verbunden ist, und einen Ausgangsbus 19c, der das Signal mit den wiedergewonnen Daten RD liefert. Der Deserialisierer-Decodierer 19 enthält: eine Abtastschaltung, die aus neun, auf eine ansteigende Flanke reagierenden Registern 69 zusammengesetzt ist, die durch die neun, vom Bus 18b abgegriffenen Taktsignale CL0-CL7 und CL9 gesteuert werden und alle das Übertragungssignal TS empfangen; und eine aus acht Exklusiv-ODER-Gattern 70 mit zwei Eingängen und zwei NICHT- Gliedern 71, 72 zusammengesetzte Ausgangsschaltung. Die zwei Eingänge jedes Gatters 70 empfangen das betreffende Ausgangssignal des Registers 69 bzw. das vorhergehende Ausgangssignal des Registers 69. So empfängt beispielsweise das in der Figur oben angeordnete Gatter 70 die Ausgangssignale der Register 69, die durch die Taktsignale CL0 und C19 gesteuert werden, während das zweite Gatter 70 jene der Register 69, die durch die Taktsignale CL1 und CL0 gesteuert werden, empfängt, ..., und das achte Gatter 70 jene der Register 69, die durch die Taktsignale CL7 und CL6 gesteuert werden., empfängt. Der Ausgang des vierten Gatters 70 ist mit dem NICHT-Glied 71 verbunden, während jener des Registers 69, das durch das Taktsignal CL9 gesteuert wird, mit dem NICHT-Glied 72 verbunden ist. Die jeweiligen Ausgänge des ersten Gatters bis zum letzen Gatter 70 liefern die Datenbits D1, D2, D3, D4, OP, D4, D5, D6, D7, während der Ausgang des NICHT-Gliedes 72 das Datenbit D0 liefert. Das Bit für ungerade Parität OP wird zur Bildung des Paritätsbits PA invertiert. Die Datenbits und das Paritätsbit werden auf den Ausgangsbus 19c gelegt.
Fig. 6 zeigt außerdem schematisch den Schaltplan des in Fig. 1 gezeigten Ausgangspuffers 20. Ein Signaleingang des Ausgangspuffers 20 ist mit dem Bus 19c, zwei Takteingängen 20a und 20b, die die Taktsignale CL2 bzw. CL6 empfangen, und einem Ausgangsbus 20c, der das Ausgangssignal Dout des Empfängers 13 des erfindungsgemäßen Systems 10 liefert, verbunden. Der Puffer 20 enthält vier Pegelregister 73 und neun auf eine abfallende Flanke reagierende Ausgangsregister 74. Die Pegelregister 73 werden durch das Taktsignal CL2 gesteuert, wobei ihre Dateneingänge die Bits D1-D3 und D0 vom Eingangsbus 19c empfangen. Die Ausgangsregister 74 werden durch das Taktsignal CL6 gesteuert. Die Dateneingänge von vier Registern 74 sind mit den entsprechenden Ausgängen von vier Pegelregistern 73 verbunden. Die Eingänge der anderen Register 74 empfangen das Paritätsbit PB bzw. die Datenbits D4-D7 vom Bus 19c. Die jeweiligen Ausgänge aller Register 74 liefern in der in Fig. 4A angegebenen Reihenfolge die Datenbits D0-D7 und das Paritätsbit PA, um ein Ausgangssignal Dout nachzubilden, das mit dem Eingangssignal D5 des Senders 12 übereinstimmt.
Fig. 7 greift das Beispiel von Fig. 4E in bezug auf die Zeitachse t und zur einfacheren Lektüre Fig. 4B nochmals auf und zeigt schematisch die Arbeitsweise der in Fig. 5 gezeigten Taktwiedergewinnungseinrichtung 18. In der Wiedergewinnungseinrichtung 18 wird das Signal TS an den Takteingang des auf eine ansteigende Flanke reagierenden Registers 45 angelegt. Es sei angenommen, daß dieses Register durch die Freigabeschaltung 44 freigegeben ist, um beim Übergang zum Zeitpunkt t = 0 von einer Synchronisationsflanke SE gesteuert zu werden. Unmittelbar nach dem Zeitpunkt t = 0 wird das Register 45 durch die Freigabeschaltung 44 so gesteuert, daß es auf die Flanken, die den nachfolgenden Daten- und Paritätsbits entsprechen, und auf die nachfolgende Synchronisationsflanke SE zum Zeitpunkt t = T nicht reagiert. Die Frequenz des durch das Taktsignal gebildeten und durch das Register 45 erfaßten Synchronisationsflanken SE beträgt somit 1/2T. Mit anderen Worten, das Register 45 liefert ein Zwischentaktsignal CR10 mit einer Frequenz, die der halben Frequenz des gesendeten Taktsignals CL0 entspricht, In der Phasenverriegelungsschaltung 46 erzeugen die zehn Verzögerungselemente 480-489 sukzessive zehn gleiche Verzögerungen, die die Halbperiode T des Taktsignals CK0 unterteilen und die zehn Zvrischentaktsignale CK0-CK9 und das Rückkopplungssignal FB liefern. Wegen der Periode 2T des Signals CK0 ist dieses in Gegenphase zum Rückkopplungssignal FB und durchläuft demzufolge das NICHT-Glied 51, damit die beiden Signale an den betreffenden Eingängen des Komparators 49 gleichphasig sind. Aus demselben Grund bildet die Addierlogik 47 mit der Schaltung 46 einen Frequenzvervielfacher um das Zweifache, um, wie beim Senden sukzessive und einheitlich gegeneinander verzögert, zehn Taktsignale CL0-CL9 zu liefern. Im gezeigten Beispiel unterliegt die vom Register 54 erfaßte Synchronisationsflanke SE einer ersten Verzögerung θ1, wenn es dieses Register durchläuft, und einer zweiten Verzögerung θ2 im Verzögerungselement 54, um eine Flanke des Zwischentaktsignals CK0 zu bilden. Diese letzte Flanke unterliegt im Gatter 52 einer dritten Verzögerung θ3, um zu einer Flanke des Hilfstaktsignals CL0 zu werden.
Aus den Fig. 4D, 4F und 7 geht hervor, daß die letzte im Signal TS mögliche ansteigende Flanke dem Datenbit D6 zum Zeitpunkt t = 8T/10 entspricht. Nach diesem Zeitpunkt kann die Freigabeschaltung 44 den Signaleingang des Registers 45 zur Erfassung der nachfolgenden ansteigenden Synchronisationsflanke zum Zeitpunkt t = T freigeben. Im gezeigten Beispiel erfolgt die Freigabe des Registers 45 zum Zeitpunkt 9T/10 = 9 W der ausgehend vom Zeitpunkt t = 0 durch Akkumulierung der nachfolgenden Verzögerungen der Synchronisationsflanke SE bestimmt wird. Diese Flanke unterliegt zuerst den Verzögerungen θ1 und θ2, um eine Flanke des Signals CK0 zu bilden. Wenn die Dauer der Verzögerung eines jeden Elements 480-489 mit θ4 bezeichnet wird, beträgt die Verzögerung des Signals CL4 in bezug auf das Signal CL0 4θ4. Das Signal CK4 wird als Eingangssignal der Freigabeschaltung 44 gewählt. In der Schaltung 44 durchläuft das Signal CK4 in der Verzögerungsstufe 65 das Register 61 oder das Register 62, je nachdem, ob seine Flanke eine aufsteigende oder eine abfallende ist, und das Gatter 64 und anschließend das Exklusiv-ODER-Gatter 66, das Verzögerungselement 67 und das NICHT-Glied 68. In der Praxis wird angenommen, daß sämtliche Register gleiche Verzögerungen A 1 aufweisen und alle Exklusiv-ODER-Gatter gleiche Verzögerungen A3 aufweisen und daß die Verzögerungen für die Verzögerungselemente 54 und 67 gleich sind. Die ausgehend vom Register 45 kumulierten Verzögerungen ergeben 9T/10. Mit anderen Worten, θ1 + θ2 + 4 θ4 + θ1 + 2 θ3 + θ2 = 2 θ1 + 2 θ2 θ2 = 2 θ3 + 4 θ4 = 9T/10. An dieser Stelle der Beschreibung sind alle Verzögerungen in dieser Formel bekannt, mit Ausnahme von θ2, die nun aus der Beschreibung der Arbeitsweise der Taktsynchronisierungsschaltung 43 der Taktwiedergewinnungseinrichtung 18 hervorgehen wird.
Die Schaltung 43 synchronisiert anhand der durch das Register 45 erfaßten Synchronisationsflanke 45 die Phase der Taktsignale CL0-CL9 auf die Mitte der Breite der jeweiligen Bits des Übertragungssignals TS. Die ein Bit repräsentierende Mitte der Breite R/2 (0, 5T/10) des Signals entspricht in der Praxis dem maximalen Stabilitätsbereich des Signals und optimiert somit die Bestimmung des logischen Wertes jedes Bits. In dem in Fig. 7 gezeigten Beispiel wird das Signal CL0 auf 2,5R = 2,5T/10 synchronisiert, so daß θ1 + θ2 + θ3 = 2,5T/10. Die durch das Element 54 hervorgerufene Verzögerung ist somit θ2 = 2,5T/10 - θ1 - θ3. Die Phasensynchronisation des Taktsignals CL0 erfolgt durch den Phasenkomparator 58, der die Phase des Taktsignals CL5 mit jener des gegenphasigen Taktsignals CL0 vergleicht, das im Verzögerungselement 55, in den Verzögerungsstufen 59 und 60 und im Verzögerungselement 56 sukzessive verzögert wird. Die Gesamtverzögerung beträgt somit θ2 + θ1 + θ3 + θ1 + θ3 + θ2 = 2 (θ1 + θ2 + θ3) und muß die Gleichung: 2 (θ1 + θ2 + θ3) = 5T/10 erfüllen. Um diese Gleichung zu erfüllen, regelt der Aufwärts-/Abwärtszähler 57 die Dauer θ2 in den Elementen 54, 55, 56 und 67. Die Phase der Taktsignale CL0-CL9 wird somit auf die jeweiligen Verzögerungen 2,5R-11,5R geregelt, die in bezug auf eine Synchronisationsflanke SE bestimmt werden, derart, daß jedes Taktsignal dem maximalen Stabilitätsbereich des das betreffende Bit repräsentierenden Signals entspricht. Außerdem regelt die Taktsynchronisierungsschaltung 45 die Verzögerung von 9R des Freigabesignals des Registers 45 in bezug auf jede von diesem Register erfaßte Synchronisationsflanke.
Die Fig. 7 und 8 zeigen die Arbeitsweise des in Fig. 6 gezeigten Deserialisierer-Decodierers 19. Fig. 8 zeigt die wiedergewonnenen zehn Taktsignale CL0-CL9 in bezug auf die in Fig. 7 angegebene Zeitachse und die Wiedergewinnung der jeweiligen Datenbits in Entsprechung der ansteigenden Flanken der Taktsignale. Im Deserialisierer-Decodierer 19 ist das Taktsignal CL8 nicht verwendbar, da es das Synchronisationsbit SYNC wiedergewinnt, das stets gleich 1 ist und in dem nachzubildenden Datensignal überflüssig ist. Aus den Fig. 6, 7 und 8 geht hervor, daß die Taktsignale CL0-CL7 und CL9 die Datenbits D1-D3, das Bit für ungerade Parität OP und die Datenbits D4-D7 und D0 wiedergewinnen. Wenn das Taktsignal CL9 für das vorhergehende Wort, das in den Fig. 7 und 8 gestrichelt gezeichnet ist, einen logischen Wert 0 abtastet, entspricht dieser Wert einer Flanke, die einem Datenbit D0 mit dem logischen Wert 1 gleichkommt. Das NICHT-Glied 72 reicht somit zur Bestimmung des Wertes des Bits D0 aus. Die anderen Bits lassen sich folglich durch die Exklusiv- ODER-Gatter 70 bestimmen, die auf das Vorhandensein einer von den entsprechenden Registern 69 abgetasteten Flanke reagieren. Das so wiedergewonnene Bit für ungerade Parität OP wird in 71 invertiert, um das Paritätssignal 71 zu rekonstruieren. Unter der Vorraussetzung, daß das Bit D0 durch das Taktsignal CL9 des vorhergehenden Wortes bestimmt ist, sind alle Bits des Datensignals RD wieder zu ordnen, um ein Datensignal zu bilden, das mit dem gesendeten Datensignal übereinstimmt.
Das erneute Ordnen der Bits des rekonstruierten Signals RD erfolgt in dem in Fig. 6 gezeigten Ausgangspuffer 20 in der in Fig. 8 gezeigten Weise. Das erneute Ordnen beginnt mit der Einwirkung des Taktsignals CL2 auf die Register 73. Wenn die Datenbits D0-D3 den Deserialisierer-Decodierer 19 verlassen, besitzt das Signal CL2 den logischen Zustand 0 und sperrt die Pegelregister 73. Zum Zeitpunkt t = 4,5T/10 nimmt das Taktsignal CL2 den logischen Zustand 1 an und befiehlt die Speicherung der Datenbits D0-D3 in den Registern 73. Während dieser Zeit werden die Bits PA und D4-D7 ausgegeben. Unter diesen Bedingungen sind sämtliche Bits D0-D3, PA., D4-D7 des gleichen Wortes an den betreffenden Eingängen der Register 74 vorhanden. Zum Zeitpunkt t = T + 3,5 T/10 speichern die Register 74 dieses Wort. Es sei angemerkt, daß die nachfolgenden Datenbits bereits abgetastet wurden, jedoch am Eingang des Ausgangspuffers 20 auf das nachfolgende Taktsignal CL2 warten, um eingegeben zu werden.
Zusammenfassend, der soeben beschriebene erfindungsgemäße Deserialisierer weist die folgenden Merkmale und Vorteile auf Zehn Hilfstaktsignale CL0-CL9 mit Periode T werden durch sukzessive Verzögerungen um den Wert T/10 erzeugt. Im gezeigten Übertragungssystem 10 bildet die Taktwiedergewinnungseinrichtung 42 vorteilhaft den Generator der Taktsignale CL0-CL9. Diese Taktsignale steuern die parallele Ausgabe der jeweiligen Bits eines Wortes. Der Deserialisierer weist somit dieselben Vorteile auf wie der Serialisierer. Insbesondere ist die parallele Ausgabe der Bits durch die Register, die durch die betreffenden Hilfstaktsignale CL0-CL9 gesteuert werden, einfach gestaltet. Wie gezeigt können diese Register zudem vorteilhaft Decodierungsregister bilden. Normalerweise müssen die zehn Bits deserialisiert werden. Jedoch ist im gezeigten Beispiel das Synchronisationsbit SYNC stets gleich 1 und dient nicht zur Rekonstruktion der Daten. Folglich werden neun Register verwendet.
Das beschriebene und gezeigte Ausführungsbeispiel kann zahlreichen Varianten unterzogen werden. Insbesondere wird deutlich, daß sich der erfindungsgemäße Deserialisierer, ähnlich wie beim Serialisierer, ohne weiteres an die Deserialisierung einer beliebigen Anzahl N von Bits in einem Wort anpassen läßt. Ferner kann unter den N Bits eines Wortes lediglich ein Teil für die Rekonstruktion von Daten nützlich sein. Folglich muß der Deserialisierer lediglich die Anzahl von Registern enthalten, die der Anzahl der in jedem Wort nützlichen Bits entspricht.

Claims

1. Vorrichtung (15) zum Serialisieren von Wörtern aus N parallelen Bits (D0-D9, OP), mit einem Generator (21) zum gleichzeitigen Erzeugen von N Taktsignalen (CL0-CL9) mit Periode T, die sukzessive um einen Wert T/N zueinander versetzt sind, einer Steuerschaltung (36, 38, 39), die die N Taktsignale empfängt und auf die Bits jedes der Wörter reagiert, um in einem Takt, der der Verschiebung der N Taktsignale entspricht, N Ausgangsbits zu erzeugen, und Mitteln (40) zum seriellen Anordnen der N Ausgangsbits, die von jedem der Wörter stammen, in der Weise, daß ein Signal aus seriellen Bits gebildet wird.

2. Vorrichtung nach Anspruch 1, in der die Steuerschaltung eine Anzahl N von Registern (38, 39) enthält, die die N parallelen Bits und die N Taktsignale empfangen.

3. Vorrichtung nach Anspruch 2, in der die N obengenannten Register die Codierungsregister der jeweiligen parallelen N Bits bilden.

4. Vorrichtung nach Anspruch 3, in der ein Signaleingang jedes Registers mit dem Ausgang eines Exklusiv-ODER-Gatters (37) verbunden ist, das an einem Eingang eines der N parallelen Bits empfängt und mit einem anderen Eingang an den Ausgang des Registers angeschlossen ist.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, in der die Steuerschaltung einen Pufferblock (22) zur Speicherung der N parallelen Bits enthält.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, in der die Mittel (40) zum seriellen Anordnen der N Ausgangsbits einen Baum aus Exklusiv-ODER-Gattern (41) umfassen.

7. Vorrichtung (19) zum Deserialisieren von Wörtern aus N seriellen Bits (D0-D9, OP), mit einem Generator (42) für N Taktsignale (CL0-CL9) mit Periode T, die sukzessive um einen vorgegebenen Wert zueinander versetzt sind, und einer Steuerschaltung (69), die an den Ausgang des Generators angeschlossen ist, um die parallele Ausgabe jedes Wortes zu steuern, dadurch gekennzeichnet, daß der vorgegebene Wert T/N ist und die Steuerschaltung wenigstens auf eine gegebene Anzahl n der N Taktsignale reagiert, um die parallele Ausgabe der Anzahl n entsprechender Bits jedes der Wörter zu steuern.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuerschaltung Register in der Anzahl n umfaßt, die die n jeweiligen Bits jedes Wortes empfangen und durch die n jeweiligen Taktsignale gesteuert werden.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Register Decodierungsregister für die jeweiligen Bits bilden.

10. Vorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Steuerschaltung Exklusiv-ODER-Gatter (70) enthält, wovon jedes mit einem Eingang an den Ausgang eines Registers angeschlossen ist und mit einem anderen Eingang an den Ausgang eines vorhergehenden Registers angeschlossen ist.

11. Vorrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß sie Mittel (20) umfaßt, die die Anzahl n von Ausgangsbits in der gleichen Reihenfolge wie jene, die ausgegeben worden ist, parallel anordnen.

12. System (10) zur digitalen Übertragung von Daten, mit einem Sender (12), der ein Taktsignal (CL) mit Periode T und ein paralleles Eingangssignal (DS) verwendet und eine Serialisierungsvorrichtung (15) sowie einen Codierer zum Übertragen eines seriellen Datensignals (TS) mit einer Übertragungsperiode R enthält, und einem Empfänger (13), der das serielle Datensignal (TS) empfängt und eine Taktwiedergewinnungseinrichtung (18), die das Taktsignals anhand des seriellen Datensignals wiedergewinnt, eine Deserialisierungsvorrichtung (19) sowie einen Decodierer, der ein paralleles Ausgangssignal (Dout) liefert, enthält, dadurch gekennzeichnet, daß die Periode T des Taktsignals ein Vielfaches N der Wiederholungsperiode R der Bits des seriellen Datensignals ist und daß die Serialisierungsvorrichtung und die Deserialisierungsvorrichtung jene sind, die jeweils oben definiert worden sind.

13. System nach Anspruch 12, dadurch gekennzeichnet, daß die Taktwiedergewinnungseinrichtung den Taktsignalgenerator für die Deserialisierungsvorrichtung bildet.