DE3854292T2 - Decoder. - Google Patents

Description

• Die Erfindung betrifft einen Decodierer und insbesondere einen Decodierer des Typs, der unter anderem Codes hoher Rate decodiert, die durch Löschen von Codebits an bestimmten Positionen einer zeitlichen Folge von Zeichen eines Faltungscodes niedriger Rate durch Maximum-Likelihood-Decodierung oder Decodierung nach dem Prinzip der maximalen Wahrscheinlichkeit erzeugt werden.
• In der Kommunikationstechnik steht ein Fehlerkorrektursystem, das die Kombination aus Faltungscodierung und Maximumlikelihood-Decodierung darstellt, zur Verfügung, um Übertragungsfehler, die auf einem digitalen Übertragungsweg auftreten, zu korrigieren und dadurch die Übertragungsgualität zu verbessern. Die Fehlerkorrekturfähigkeit eines solchen Systems wächst mit der Verringerung der Codierrate (Erhöhung der Redundanz) und mit der Erhöhung der Codegrenzlänge. Eine Verringerung der Codierrate führt zu einer Erhöhung der Zahl der Codesymbolbits. Andererseits wird die Hardware eines Viterbi-Decodierers oder eines ähnlichen mit Maximum-Likelihood-Decodierung arbeitenden Decodierers in dem Maß exponentiell vergrößert, wie die Zahl der Codesymbolbits und die Grenzlänge größer werden, wie allgemein bekannt ist. Bei einem Funkübertragungsweg, dessen verfügbares Frequenzband streng begrenzt ist, ist es vorzuziehen, die Codierrate zu erhöhen, um dadurch die Redundanz auf dem Übertragungsweg so weit wie möglich zu verringern, und dennoch ein Fehlerkorrektursystem mit einer hohen Fehlerkorrekturfähigkeit einzusetzen, um eine effiziente Ausnutzung des Freguenzbands zu fördern. Jedoch ist für Codierraten größer als 3:4 ein Viterbi-Decodierer nicht praktikabel.
• Angesichts des oben Dargelegten ist ein Fehlerkorrektursystem vorgeschlagen worden, das einen Codierer und einen Decodierer verwendet, die für niedrige Codierraten geeignet sind und jeweils einen verhältnismäßig kleinen Hardwareumfang zusammen mit einigen einfachen zusätzlichen peripheren Schaltungen aufweisen, wie beispielsweise in GB-A-2095517 offengelegt. Mit solchen Schaltungen überträgt dieses System Codes nach Erhöhung ihrer Codierrate über einen Übertragungsweg, so daß Codesymbole einer entsprechend hohen Rate verwendet werden können. Das Hardware-Größenverhältnis des Codierers und des Decodierers kann 1:2 betragen, während die Codierrate auf dem übertragungsweg immerhin 7:8 sein kann. Ein solches System erreicht eine hinreichend große Fehlerkorrekturfähigkeit. Außerdem können der Codierer und der Decodierer so aufgebaut sein, daß sie ein Löschmuster bzw. -schema veränderlich machen. Das veränderliche Löschmuster ermöglicht ein Fehlerkorrektursystem, das Codierraten von z.B. 1:2, 3:4 und 7:8 aufweist.
• "Sixth International Conference on Digital Satellite Communications", Phoenix, USA, 19. bis 23. September 1983, Seiten XII-24 bis XII-31, IEEE, New York, USA, Y. YASUDA et. al., "Development of variable-rate Viterbi decoder and its performance characteristics" offenbart einen Viterbi-Decodierer auf der Grundlage des Konzepts der markierten Faltungscodierung und mit Erkennung des nichtsynchronisierten Zustands mittels Überwachung der Bitfehlerrate (BER). JP-A-60-177 732 offenbart ein Fehlererkennungssystem mit einem Viterbi-Decodierer mit einer Exklusiv-ODER-Schaltung, die als Korrelator verwendet wird.
• Ein Problem mit dem herkömmlichen Decodierer eines Fehlerkorrektursystems der beschriebenen Art ist folgendes. Der decodierer führt die Codesynchronisierung für das Einfügen von Füllbits und die Frequenzteilungs-Phasensynchronisierung für die Seriell-Parallel-Umsetzung von Empfangsdaten, in die Füllbits eingefügt werden, unabhängig voneinander und auf der Grundlage von Versuch und Irrtum durch. Daher ist die insgesamt erforderliche Höchstzahl von Versuchen für Codesynchronisierung und Frequenzteilungs-Phasensynchronisierung zusammen das Produkt aus der erforderlichen Höchstzahl der einzelnen Synchronisierungsvorgänge, was zu einer übermäßig langen Synchronisierungs-Fangzeit führt.
• Es ist daher eine Aufgabe der Erfindung, einen Decoder bereitzustellen, der die Synchronisierungs-Fangzeit verringert. Diese Aufgabe wird mit den Merkmalen des Patentanspruchs gelöst.
• Der beschriebene Decodierer decodiert mittels Maximum- Likelihood-Decodierung Codes hoher Rate, die durch Löschen von Codebits an bestimmten Positionen einer zeitlichen Folge von zeichen eines Faltungscodes niedriger Rate erzeugt werden.
• Die oben dargelegten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden durch die folgende ausführliche Beschreibung anhand der beigefügten Zeichnungen deutlicher. Dabei zeigen:
• Fig. 1 ein schematisches Blockschaltbild, das ein Beispiel eines Codierers eines Fehlerkorrektursystems darstellt, auf das die Erfindung anwendbar ist;
• Fig. 2A ein Löschmuster für eine Codierrate von 3:4;
• Fig. 2B ein Löschmuster für eine Codierrate von 7:8;
• Fig. 3 ein Blockschaltbild, das einen erfindungsgemäßen Decodierer schematisch darstellt;
• Fig. 4 ein schematisches Blockschaltbild, das einen speziellen Aufbau eines Füllbit-Einfügers darstellt, der im Decodierer von Fig. 3 enthalten ist; und
• Fig. 5 ein Zeitdiagramm, das dem Verständnis der Arbeitsweise des in Fig. 3 dargestellten Decodierers dient.
• Um die Erfindung besser zu verstehen, wird kurz auf das herkömmliche Fehlerkorrektursystem, das, wie oben erwähnt, in GB-A-2 095 517 offenbart wurde, und ebenso auf einen Codierer und einen Decodierer desselben Bezug genommen.
• Fig. 1 zeigt einen Codierer, der in der oben angeführten Patentanmeldung enthalten ist. Der Codierer besteht grundsätzlich aus einer Codierschaltung 10 und einer Bit- Löschschaltung 12. Die Codierschaltung 10 wendet eine Faltungscodierung, deren Codierrate 1:2 und deren Grenzlänge 7 ist, auf eine Bitfolge B1 an, die eine zeitliche Folge von zu übertragenden Datenbits ist. Bei diesem Vorgang erzeugt die Schaltung 10 zwei Codebits, die ein Codesymbol in paralleler Form und in Form von Bitfolgen P1 und Q1 bilden. Die Bit- Löschschaltung 12 löscht die Codebits, die durch ein Löschmuster bzw. -schema gekennzeichnet werden, aus den Bitfolgen P1 und Q1, führt eine Geschwindigkeitskonvertierung aus und gibt dann eine zeitliche Folge von Codesymbolen der Rate 3:4 oder 7:8 in Form von Bitfolgen P2 und Q2 aus. Löschmuster für die Codierraten 3:4 und 7:8 sind in Fig. 2A bzw. 2B dargestellt.
• Was die Codierrate von 3:4 betrifft, so werden sechs Codebits (drei Codesymbole), die in drei aufeinanderfolgenden Blöcken oder Zeitschlitzen der Bitfolgen P1 und Q1 angeordnet sind, so ausgedrückt, wie auf der linken Seite von Fig. 2A dargestellt, und die Bits an den Positionen dieser Blöcke, die mit Kreisen markiert sind, sollen ein Löschmuster bilden. Die Bit-Löschschaltung 12 löscht die eingekreisten Codebits Q12 und P13 in den Bitfolgen P1 und Q1 und ordnet dann die verbleibenden vier Codebits neu an, wie auf der rechten Seite von Fig. 2A dargestellt, und gibt sie dann nach Ausführung einer Geschwindigkeitskonvertierung aus. Weil die verbleibenden vier Codebits drei Datenbits zugeordnet sind, ist die Codierrate 3:4. Was die Codierrate von 7:8 betrifft, so werden, wie in Fig. 2B dargestellt, sechs mit Kreisen markierte Codebits aus vierzehn Codebits gelöscht, die in sieben aufeinanderfolgenden Zeitschlitzen der Bitfolgen P1 und Q1 angeordnet sind, und die verbleibenden acht Codebits werden neu angeordnet, um Codesymbole zu erzeugen, deren Codierrate 7:8 beträgt. Wie in Fig. 2A und 2B dargestellt, werden die Codebits der Bitfolge P1 im Ergebnis der Umordnung manchmal sogar in die Bitfolge Q2 eingesetzt. Angesichts dessen löscht die Bit-Löschschaltung 12 diese Bits nach der Umsetzung der Bitfolgen P1 und Q1 in eine serielle Folge und wandelt dann die verbleibenden Bits in parallele Bitfolgen P2 und Q2.
• Der Decodierer führt den folgenden Vorgang zum Decodieren einer zeitlichen Folge von Empfangsdaten aus, die den entsprechenden Codebits der Bitfolgen P2 und Q2, die über einen Übertragungsweg gesendet werden, zugeordnet sind. Zuerst werden den gelöschten Codebits zugeordnete Füllbits in die Empfangsdatenfolgen eingefügt, um Datenfolgen zu erzeugen, die den ursprünglichen Bitfolgen P1 bzw. Q1 entsprechen. Dieser Arbeitsschritt ist die Umkehrung des Schritts, den die Bit- Löschschaltung 12 ausführt. Genauer gesagt, müssen die Empfangsdaten aus dem gleichen Grund wie für die Bit-Löschschaltung 12 vorher in serielle Daten umgesetzt werden. Einfügemuster zum Einfügen von Füllbits entsprechen den Löschmustern 1:1. Da die korrekte Phase eines Einfügemusters für eine Empfangsdatenfolge zum Zeitpunkt des Einfügens der Bits nicht bekannt ist, ist es jedoch erforderlich, auf der Grundlage von Versuch und Irrtum die richtige Phase herauszufinden. Genauer gesagt, existieren in einer Datenfolge mit darin eingefügten Füllbits sechs verschiedene Einfügemuster bzw. vierzehn verschiedene Einfügemuster für die Codierraten von 3:4 bzw. 7:8. Demzufolge ist die Phasensynchronisierung (nachstehend als Codesynchronisierung bezeichnet) nicht zu erreichen, ohne einen Versuch bis zu sechsmal für die 3:4-Codierrate und bis zu vierzehnmal für die 7:8-Codierrate zu wiederholen. Die Datenfolge mit Füllbits wird in parallele Folgen umgesetzt. Während eine solche 1:2-Umsetzung der Bitfolge zwei verschiedene Arten von Phasenmehrdeutigkeit einschließt, die infolge der Frequenzteilung auftreten, wendet der herkömmliche Decodierer das Prinzip von Versuch und Irrtum sogar auf die Frequenzteilungs-Phasensynchronisierung an, die geeignet ist, solche Mehrdeutigkeit zu beseitigen.
• Die zwei den Bitfolgen P1 und Q1 einzeln zugeordneten datenfolgen werden in einer Decodierschaltung einer Viterbi- Decodierung unterzogen. Die Decodierschaltung ist identisch mit einer gewöhnlichen Viterbi-Decodierschaltung, die der Codierschaltung 10 zugeordnet ist, mit der Ausnahme, daß den Füllbits ein vorbestimmter Wahrscheinlichkeitswert zugewiesen wird. In dem Fall, daß Füllbits in die Empfangsdatenfolge eingefügt werden, werden Taktsignale erzeugt, die bestimmte Positionen kennzeichnen, wo Füllbits eingefügt werden sollen, damit die Decodierschaltung die Füllbits aus den eingegebenen Datenfolgen heraus identifizieren kann.
• Die Versuche zur Codesynchronisierung und Frequenzteilungs-Phasensynchronisierung werden folgendermaßen ausgeführt.
• Die von der Decodierschaltung ausgegebenen Bitfolgen werden von einer Codierschaltung codiert, die in bezug auf den Aufbau identisch mit der oben erläuterten Codierschaltung 10 ist. Dann werden die von der Codierschaltung ausgegebenen Bitfolgen auf Bitebene mit denjenigen Bits verglichen, die für die unbedingte Entscheidung über die in die Decodierschaltung eingegebenen Daten repräsentativ sind, ausgenommen die Füllbits. Solange sowohl die Codesynchronisierung als auch die Freguenzteilungs-Phasensynchronisierung richtig sind, ist das Ergebnis des Bitvergleichs "Übereinstimmung", und die Häufigkeit der "Nichtübereinstimmung" ist demzufolge äußerst niedrig Wenn jedoch mindestens eine der zwei verschiedenen Arten der Synchronisierung unrichtig ist, ist die Häufigkeit der Nichtübereinstimmung äußerst groß. Sobald die Häufigkeit der Nichtübereinstimmung einen bestimmten Schwellwert überschreitet, wird der Versuch für jede der zwei Arten der Synchronisierung wiederholt. Die Codesynchronisierung und die Frequenzteilungs-Phasensynchronisierung werden nach im Höchstfall zwölf aufeinanderfolgenden Versuchen für die 3:4-Codierrate (6 x 2 = 12) und nach im Höchstfall achtundzwanzig aufeinanderfolgenden Versuchen für die 7:8-Codierrate (14 x 2 = 28) hergestellt.
• Das Intervall zwischen dem Zeitpunkt, wo die Daten in die Decodierschaltung eingegeben und von ihr decodiert werden, und dem Zeitpunkt, wenn die decodierten Daten von der Codierschaltung codiert und ausgegeben werden, ist die Ursache für eine Verzögerung um etwa sechzig Bit für die 3:4-Codierrate und einer Verzögerung um etwa 120 Bit für die 7:8-Codierrate. Es ist daher erforderlich, daß die unbedingte Entscheidung über die einzelnen Daten in den Datenfolgen, die an die Decodierschaltung übergeben werden, vor dem Bit-für-Bit- Vergleich um die oben erwähnte Anzahl von Bits verzögert wird. Dies wird durch eine Verzögerungsschaltung mit der gleichen Anzahl von Flip-Flops wie die Verzögerungsbits verwirklicht. Um einen Bitvergleich mit den Füllbits auszuschließen, müssen die in die verzögerte unbedingte Entscheidung einbezogenen Füllbits identifiziert werden. Für eine solche Identifizierung von Füllbits verwendet der herkömmliche Decodierer eine Verzögerungsschaltung, die in der gleichen Weise wie die für die unbedingte Entscheidung geeignete Verzögerungsschaltung aufgebaut ist, um die Taktsignale, die zum Zeitpunkt des Einfügens der Füllbits erzeugt wurden, zu verzögern, wodurch die Füllbits aus der unbedingten Entscheidung, die durch die verzögerten Taktsignale verzögert wurde, herausgefunden werden.
• Wie oben dargelegt, ist das herkömmliche Fehlerkorrektursystem imstande, Daten nach ihrer Umsetzung in die 3: 4- oder 7:8-Codierrate unter Verwendung z.B. einer 1: 2-Codierschaltung und einer Decodierschaltung zusammen mit einiger einfacher zusätzlicher peripherer Beschaltung auf dem Übertragungsweg zu übertragen. Es wurde nachgewiesen, daß ein solches System eine ausreichende Fehlerkorrekturfähigkeit erreicht. Außerdem können der Codierer und der Decodierer so aufgebaut sein, daß sie veränderliche Löschmuster erzeugen. Das würde ein Fehlerkorrektursystem veränderlicher Rate mit Codierraten von 1:2, 3:4 und 7:8 ermöglichen. Diese Art von Fehlerkorrektursystem hat jedoch den Nachteil, daß die Synchronisierungs- Fangzeit aufgrund der feststehenden Anzahl von Versuchen zur Synchronisierung übermäßig lang ist, wie oben dargelegt.
• Gemäß Fig. 3 wird ein erfindungsgemäßer Decodierer dargestellt und insgesamt mit 20 bezeichnet. In dieser Ausführungsform decodiert der Decodierer 20 Datenfolgen DP1 und DQ1, bei denen es sich um die zeitliche Folge der Empfangsdaten einer 3-Bit-bedingten Entscheidung ("soft decision") handelt, die wiederum jeweils den Bitfolgen P2 und Q2 entsprechen, die der Codierer von Fig. 1 als zeitliche Folge von Codesymbolen der Rate 3:4 erzeugt, wobei er eine Bitfolge B2 ausgibt, die die zeitliche Folge der decodierten Datenbits darstellt. Wie dargestellt, weist der Decodierer 20 einen Parallel-Seriell- (PS-)Umsetzer 22 auf, um die 3-Bit-parallelen Datenfolgen DP1 und DQ1 in eine 3-Bit-parallele Datenfolge D1 umzusetzen und dabei ein Taktsteuersignal CL1 zu erzeugen, das den Takt der Datenfolge D1 darstellt. Ein Füllbit-Einfüger 24 ist vorhanden, der auf die Datenfolge D1 und das Taktsteuersignal CL1 ebenso wie auf ein Steuersignal CT anspricht, um eine Datenfolge D2 und Taktsignale T1 und T2 auszugeben. Einem Seriell- Parallel-(SP-)Umsetzer 26 werden die Datenfolge D2 und die Taktsignale T1 und T2 zugeführt, und dieser wiederum erzeugt Datenfolgen DP2 und DQ2 sowie Taktsignale TP und TQ. Eine Viterbi-Decodierschaltung 28 gibt als Antwort auf die Datenfolgen DP2 und DQ2 sowie auf die Taktsignale TP und TQ eine Bitfolge B2 aus. Eine Codierschaltung 30 gibt eine Bitfolge P3 als Antwort auf die Bitfolge B2 aus. Das höchstwertige Bit aller Daten der Datenfolge DP2 wird an eine Verzögerungsschaltung 32 übergeben. Ein Exklusiv-ODER-(EX-OR-)Gatter 34 stellt eine Exklusiv-ODER-Verknüpfung aus einer ausgegebenen Bitfolge der Verzögerungsschaltung 32 und der Bitfolge P3 her. Das Taktsignal TP wird ebenfalls an eine Verzögerungsschaltung 36 angelegt. Einem Fehlerzähler 38 werden die Ausgangssignale der Verzögerungsschaltung 36 und des Exklusiv-ODER-Gatters zugeführt. Außerdem ist ein Controller 40 vorhanden, um das Steuersignal CT als Antwort auf ein Ausgangssignal des Fehlerzählers 38 auszugeben.
• Fig. 4 stellt einen bestimmten Aufbau des Füllbit-Einfügers 24 dar. Wie dargestellt, weist der Füllbit-Einfüger 24 einen 1:4-Frequenzteiler 240 zum Teilen des Taktsteuersignals CL1 durch "4" und einen 1:6-Frequenzteiler 242 zum Teilen des taktsteuersignals CL2 durch "6" auf. Der Füllbit-Einfüger 24 weist außerdem auf: einen Phasenregelkreis (PLL) 244 zum Ausgeben des Taktsteuersignals CL2 als Antwort auf ein Ausgangssignal des 1:4- und des 1:6-Frequenzteilers 240 bzw. 242; einen Modulo-6-Hexalzähler 246, dessen Anfangswert durch das steuersignal CT gesteuert wird, zum Zählen des Taktsteuersignals CL2; und einen ROM 248, aus dem die Taktsignale T2 und T3 ausgegeben werden, während der Zähler 246 die Adressen festlegt. Der Füllbit-Einfüger 24 weist ferner auf: ein Flip- Flop 250, dem das mit dem Taktsteuersignal CL2 getaktete Taktsignal T3 zugeführt wird, um das Taktsignal T1 zu erzeugen; ein ODER-Gatter 252 zur ODER-Verknüpfung des Taktsteuersignals CL2 und des Taktsignals T3, um ein Taktsteuersignal CL3 zu erzeugen; und einen Durchlaufspeicher (FIFO) 254, der die Datenfolge D1 unter Verwendung des Taktsteuersignals CL1 als Schreibtakt schreibt und die Datenfolge D2 unter Verwendung des Taktsteuersignals CL3 als Lesetakt ausgibt.
• In Fig. 5 ist ein Zeitdiagramm dargestellt, das dem Verständnis der Arbeitsweise des Decodierers 20 dient. Empfangsdaten DP11 und DQ11 bzw. Empfangsdaten DPl2 und DQl3, die jeweils den Codebits P11 und P12 bzw. den Codebits Q11 und Q13 der in Fig. 2A dargestellten Bitfolgen P2 und Q2 zugeordnet sind, werden vom PS-Umsetzer 22 in eine serielle Folge umgesetzt. Anschließend werden die Daten DP11, DQ11, DP12 und DQ13 in dieser Reihenfolge nacheinander in den FIFO-Speicher 254 des Füllbit-Einfügers 24 geschrieben.
• Der PLL 244 arbeitet mit dem 1:4- und dem 1: 6-Frequenzteiler 240 bzw. 242 zusammen, um das Taktsteuersignal CL2 zu erzeugen, das mit dem Taktsteuersignal CL1 synchron ist und eine Periode t&sub2; aufweist, die zwei Drittel der Periode t&sub1; des Taktsteuersignals CL1 beträgt. Der ROM 248 erzeugt die Taktsignale T2 und T3 in den Intervallen 6t&sub2;, wie in Fig. 5 dargestellt. Das Taktsteuersignal CL3 weist eine inhärente Wellenform auf, wie in Fig. 5 dargestellt, und daher ist die Anzahl der Empfangsdaten, die während des Zeitabschnitts 6t&sub2; aus dem FIFO-Speicher 254 ausgegeben werden, die gleiche wie die Anzahl der Empfangsdaten, die während dieses Zeitabschnitts (6t&sub2; = 4t&sub1;) in den FIFO-Speicher 254 geschrieben werden. Die taktsignale T2 und T3 gemäß Fig. 5 treten unter der Bedingung auf, daß die Anfangsphase des Zählers 246 korrekt ist. In diesem Fall werden die Empfangsdaten DP11, DQ11 und DP12 nacheinander mit den Intervallen 6t&sub2; ausgegeben, und dann werden die Empfangsdaten DQ13 mit dem Intervall 3t&sub2; ausgegeben. Das heißt, daß das Ausgeben der Empfangsdaten DP12 eine Zeitdauer 3t&sub2; aufweist. Berücksichtigt man jedoch, daß die Empfangsdaten DP12, ein Füllbit QD und ein Füllbit PD, die jeweils eine Dauer von t&sub2; aufweisen, nacheinander während der Zeit 3t&sub2; auftreten (wie es bei der Datenfolge D2 von Fig. 5 der Fall ist), ist die Situation die gleiche, als würden die Füllbits QD und PD zwischen die Empfangsdaten DP12 und DQ13 eingefügt. Weil das Taktsignal T1 gegenüber dem Taktsignal T3 um t&sub2; verzögert ist, kennzeichnet eine (logische) EINS des Taktsteuersignals T1 eine Position, an der die Füllbits QD und PD eingefügt worden sind.
• Der SP-Umsetzer 26 setzt die serielle Datenfolge D2 in parallele Folgen um, in denen diejenigen Daten, die sich an der Position befinden, wo das Taktsignal T2 eine EINS ist, in der Datenfolge DP2 und die unmittelbar darauf folgenden Daten im selben Zeitschlitz der Datenfolge DQ2 angeordnet werden. Vergleicht man Fig. 5 und Fig. 2A, so wird klar, daß die Datenfolgen DP2 und DQ2 jeweils den Bitfolgen P1 bzw. Q1 entsprechen. Daher ist das Taktsignal T2 mit dem Ende jedes Codesymbols verbunden, das eine Codierrate von 1:2 aufweist. Das Taktsignal T1 wird einer Seriell-Parallel-Umsetzung in genau der gleichen Weise wie die Datenfolge D2 unterzogen, um zu Taktsignalen TP bzw. TQ zu werden. Daraus folgt, daß die position, an der die Taktsignale TP und TQ jeweils zu einer EINS werden, eine Position kennzeichnet, an der die Füllbits PD und QD eingefügt worden sind. Unter Verwendung der Taktsignale TP und TQ identifiziert die Viterbi-Decodierschaltung 28 die Füllbits aus den Datenfolgen DP2 und DQ2, weist dann den identifizierten Füllbits einen vorbestimmten Wahrscheinlichkeitswert zu, um die Datenfolgen DP2 und DQ2 auf der Grundlage der maximalen Wahrscheinlichkeit zu decodieren, und gibt dann die decodierten Datenbits in Form einer Bitfolge B2 aus. Die Viterbi-Decodierschaltung 28 kann im Aufbau mit einer herkömmlichen Viterbi-Decodierschaltung identisch sein, die der Codierschaltung 10 entspricht, mit der Ausnahme, daß Füllbits ein vorbestimmter Wahrscheinlichkeitswert zugewiesen wird.
• Die Codierschaltung 30 spielt genau die gleiche Rolle wie die Codierschaltung 10 von Fig. 1, d.h. sie gibt durch Codierung der Bitfolge B2 Bitfolgen P3 und Q3 (nicht dargestellt) aus. Hier wird die Bitfolge Q3 nicht benutzt. Die höchstwertigen Bits der Datenfolge DP2 (die eine unbedingte Entscheidung darstellen) werden durch die Verzögerungsschaltung 32 um einen Betrag, der derjenigen Bitverzögerung zugeordnet ist, die der Viterbi-Decodierschaltung 28 und der Codierschaltung 30 zugeschrieben werden kann, einzeln verzögert und dann durch das Exklusiv-ODER-Gatter 34 bitweise mit der Bitfolge P3 verglichen. Das Exklusiv-ODER-Gatter 34 erzeugt eine EINS nur dann, wenn das Ergebnis des Vergleichs "Nichtübereinstimmung" ist. Die Verzögerungsschaltung 36 verzögert das Taktsignal TP, so daß eine EINS auftritt, wenn die Verzögerungsschaltung 32 ein Füllbit ausgibt. Der Fehlerzähler 38 zählt, wie oft das Exklusiv-ODER-Gatter 34 eine EINS erzeugt. Dieser Zähler 38 wird in vorbestimmten Intervallen zurückgesetzt und hört auf zu zählen, wenn von der Verzögerungsschaltung 36 eine EINS an ihn angelegt wird. Daher gibt ein unverzögertes Zählen des Zählers 38 an, wie oft im Bitvergleich der unbedingten Entscheidung der Datenfolge DP2 und der Bitfolge P3, den Bitvergleich der Füllbits ausgenommen, eine Nichtübereinstimmung aufgetreten ist. Wenn der Fehlerzähler 38 über einen vorbestimmten Wert hinaus inkrementiert wird, d.h. wenn die Häufigkeit der Nichtübereinstimmung einen vorbestimmten Wert überschreitet, veranlaßt der Controller 40 den Zähler 246 des Füllbit-Einfügers 24 mit dem Steuersignal CT, sein Ausgangssignal um "1" zu verschieben.
• Es wird angenommen, daß der tatsächliche Anfangswert des Zählers 246 z.B. um "1" größer als der erwartete Anfangswert war. Dann ist die Wellenform des Taktsignals T3 (und die des Taktsignals T2) gegenüber jener gemäß Fig. 5 um die Zeit t&sub2; verschoben, mit dem Ergebnis, daß Füllbits zwischen die Empfangsdaten DQ11 und DP12 in der Datenfolge D2 eingefügt werden. Wenn, wie dargelegt, Füllbits an einer unerwarteten position eingefügt werden, entsprechen die Datenfolgen DP2 und DQ2 nicht mehr den Bitfolgen P1 und Q1. Unter dieser Bedingung erzeugt die Viterbi-Decodierschaltung 28 häufig Decodierfehler in der Bitfolge B2, und daher wird die Häufigkeit der Nichtübereinstimmung im Bitvergleich durch das Exklusiv-ODER 34 erhöht. Dadurch wird bewirkt, daß der Ausgabewert des Zählers um "1" verschoben wird, um so die Phase des Taktsignals T3 um einen Betrag zu verschieben, der der Zeitperiode t&sub2; zugeordnet ist. Weil das Taktsignal T3 ein sich wiederholendes Signal mit einer Periode von 6t&sub2; ist, ermöglicht die sechsmalige Verschiebung der Phase um einen Betrag, der der Zeitperiode t&sub2; zugeordnet ist, die Phase über alle möglichen Phasen bis zum Original wiederherzustellen. Eine solche Folge von Phasen schließt eine korrekte Phase ein, so daß die Codesynchronisierung durch im Höchstfall sechsmalige Wiederholung des Versuchs der Verschiebung des Ausgangssignals des Zählers 246 um "1" ohne Fehler erreicht werden kann. Das für die Bestimmung der Frequenzteilungsphase des SP-Umsetzers 26 ausgelegte Taktsignal T2 wird durch das Ausgangssignal des Zählers 246 zusammen mit dem Taktsignal T3 aus dem ROM 248 ausgegeben und ist mit dem Taktsignal T3 synchron. Wenn im Füllbit-Einfüger 24 eine fehlerfreie Codesynchronisierung hergestellt ist, wird die Frequenzteilungs-Phasensynchronisierung somit im SP-Umsetzer 26 automatisch korrekt.
• Wie oben beschrieben, benötigt die Verzögerungsschaltung 32 etwa sechzig Flip-Flops, und der herkömmliche Decodierer weist eine Verzögerungsschaltung auf, die der Verzögerungsschaltung 36 entspricht und in der gleichen Weise aufgebaut ist wie die Verzögerungsschaltung 32. Wenn jedoch das Taktsignal TP, das von der Verzögerungsschaltung 36 ausgegeben wird und ein sich wiederholendes Signal darstellt, dessen Wiederholungsperiode gleich drei Zeitschlitzen der Datenfolge DP2 ist, wirklich ausgegeben wird oder wenn das Taktsignal TP durch zwei Flip-Flops um einen oder zwei Zeitschlitze der Datenfolge DP2 verzögert wird, wird genau eines dieser Ausgangssignale eine EINS, wenn die Verzögerungsschaltung 32 ein Füllbit ausgibt. Somit wird die Verzögerungsschaltung 36 durch zwei oder weniger (einschließlich null) Flip-Flops gebildet. die durch eine so geringe Zahl von Flip-Flops verwirklichte Verzögerungsschaltung 36 trägt stark zur Vereinfachung des oben mit Bezug auf Fig. 3 beschriebenen Aufbaus bei.
• Die erfindungsgemäße Ausführungsform wurde mit Bezug auf eine zeitliche Folge von Codesymbolen der Rate 3:4 dargestellt und beschrieben, die aus einer zeitlichen Folge von Codesymbolen von Faltungscodes abgeleitet sind, deren Codierrate 1:2 beträgt.
• Man beachte, daß der PS-Umsetzer 22 weggelassen werden kann, wenn Empfangsdaten von einem Übertragungsweg seriell eingegeben werden.
• Im Fall der 7:8-Codierrate werden der 1: 4-Frequenzteiler 240, der 1:6-Frequenzteiler 242 und der Zähler 246 durch einen 1:8-Frequenzteiler, einen 1:14-Frequenzteiler bzw. einen Modulo-14-Quatdezimalzähler ersetzt, und der ROM 246 wird durch einen ROM ersetzt, der dem Löschmuster gemäß Fig. 28 zugeordnet ist. In einem solchen Fall kann die Verzögerungsschaltung 36 durch sechs oder weniger Flip-Flops verwirklicht werden.
• In der Zusammenfassung wird erkennbar, daß die Erfindung einen Decodierer bereitstellt, in dem eine von einem Füllbit-Einfüger seriell ausgegebene Datenfolge durch einen Seriell-Parallel-Umsetzer umgesetzt wird, dessen Frequenzteilungsphase durch ein zweites Taktsignal bestimmt wird, das von dem Füllbit-Einfüger synchron mit einer Füllbit-Einfügephase ausgegeben wird. Daher wird die Frequenzteilungs-Phasensynchronisierung automatisch erreicht, wenn die Codesynchronisierung hergestellt ist. Dadurch ist ein wiederholter Versuch der frequenzteilungs-Phasensynchronisierung allein nicht mehr erforderlich, und somit verringert sich die Synchronisierungsfangzeit.

Claims (1)

1. Decodierer mit:

a) einer Füllbit-Einfügeeinrichtung (24), in die Empfangsdaten (D1) seriell eingegeben werden, die eine einzeln auf zweite Codesymbole (P2, Q2) bezogene zeitliche Folge bilden, wobei die zeitliche Folge von zweiten Codesymbolen erzeugt wird, indem eine zeitliche Folge von Übertragungsdatenbits (B1) durch Faltungscodierung in eine zeitliche Folge von ersten Codesymbolen (P1, Q1) umgesetzt wird (10) und dann in einer Gruppe von ersten und zweiten Codebits (P11 ... Q13, P11 ... Q17), die eine vorbestimmte aufeinanderfolgende Anzahl von ersten Codesymbolen bilden, diejenigen der ersten und zweiten Codebits (P13, Q12; P15, P17, Q12, Q13, Q14, Q16), die an von einem Löschmuster vorbestimmten Positionen angeordnet sind, gelöscht werden (12), wobei die Füllbit-Einfügeeinrichtung (24) phasengleich mit dem Löschmuster auf Grundlage von Versuch und Irrtum beliebige Füllbits an jenen Positionen einfügt, wo die ersten Codebits gelöscht worden sind, und eine zeitliche Folge von zweiten Daten (D2), in der die Füllbits eingefügt worden sind, zusammen mit einem ersten die Positionen der Füllbits kennzeichnenden Taktsignal (T1) und einem zweiten Taktsignal (T2) ausgibt;

a1) einer Seriell-Parallel-Umsetzeinrichtung (26) zum Anwenden einer Seriell-Parallel-Umsetzung auf die zeitliche Folge von zweiten Daten (D2), in die die Füllbits eingefügt worden sind, und auf das erste Taktsignal (T1);

b) einer Maximum-Likelihood-Decodiereinrichtung (28) zum Identifizieren der Füllbits aus der zeitlichen Folge von parallelen Daten (DP2, DQ2) durch Verwenden dritter Taktsignale (TP, TQ), nachfolgendem Decodieren der zeitlichen Folge von parallelen Daten auf der Grundlage der maximalen Wahrscheinlichkeit durch Zuweisen eines vorbestimmten maximalen Wahrscheinlichkeitswerts an die identifizierten Füllbits und nachfolgendem Ausgeben decodierter Datenbits (B2); und dadurch gekennzeichnet, daß

c) das zweite Taktsignal (T2) mit einem Ende jedes der Codesymbole in der zeitlichen Folge der zweiten Daten synchronisiert wird, die den ersten Codesymbolen zugeordnet sind, und die Seriell-Parallel-Umsetzereinrichtung ferner das erste Taktsignal durch Synchronisieren mit dem zweiten Taktsignal und Verwenden desselben umgesetzt und eine zeitliche Folge von auf die zeitliche Folge der ersten Codesymbole (P1, Q1) bezogenen parallelen Daten (DP2, DQ2) und dritte Taktsignale (TP, TQ) erzeugt, die parallel sind und Positionen der Füllbits in der zeitlichen Folge von parallelen Daten anzeigen;

d) einer Codiereinrichtung (30) zum Erzeugen codierter Bits durch Codieren einer zeitlichen Folge der decodierten Datenbits (B2) aus der Maximum-Likelihood-Decodiereinrichtung (28) durch Faltungsdecodierung, um codierte Bits (P3) zu erzeugen;

e) einer ersten Verzögerungseinrichtung (32) zum Verzögern der höchstwertigen Bits der zeitlichen Folge der parallelen Daten (DP2) um einen Betrag, der einer Bitverzögerung entspricht, die durch die Maximum-Likelihood-Decodiereinrichtung (28) und die Codiereinrichtung (30) verursacht wird;

f) einer Exklusiv-ODER-Einrichtung (34) zum bitweisen Vergleichen der verzögerten höchstwertigen Bits und der codierten Bits (P3) und zum Erzeugen eines logischen Ausgangssignals, wenn die erste Verzögerungseinrichtung (32) ein Füllbit ausgibt;

g) einer zweiten Verzögerungseinrichtung (36) mit dem gleichen Betrag der Verzögerung wie die erste Verzögerungseinrichtung (32) zum Verzögern des dritten Taktsignals (TP);

h) einer Fehlerzähleinrichtung (38) zum Zählen einer Anzahl von Ereignissen, wenn die Exklusiv-ODER-Einrichtung (34) das logische Ausgangssignal erzeugt, und zum Beenden des Zählens, während ein logisches Ausgangssignal der zweiten Verzögerungseinrichtung (36) an die Fehlerzähleinrichtung (38) angelegt wird; und

i) einer Steuereinrichtung (40) zum Erzeugen eines Steuersignals (CT), wenn das Zählergebnis der Fehlerzähleinrichtung (38) einen vorbestimmten Wert überschreitet, wobei das Steuersignal (CT) die Füllbit-Einfügeeinrichtung (24) veranlaßt, die Füllbits in einer anderen Phase einzufügen, die mit dem Löschmuster synchron ist.