DE69125875T2

DE69125875T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE69125875T2
Application number: DE69125875T
Authority: DE
Inventors: Masashi Wada
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-23
Filing date: 1991-02-22
Publication date: 1997-09-25
Anticipated expiration: 2011-02-23
Also published as: EP0443610A3; US5262985A; JP2504599B2; EP0443610B1; KR940005899B1; JPH03245566A; KR920000137A; EP0443610A2; DE69125875D1

Description

Diese Erfindung betrifft nichtflüchtige Halbleiterspeichervorrichtungen, und spezieller eine nichtflüchtige Halbleiter-Flash-Speichervorrichtung, die mit einer 5-V-Spannungsversorgung arbeitet.
Neuere Entwicklungen in der Halbleitertechnologie ermöglichen neue Produkte auf anderen Gebieten als den Halbleitergebieten und helfen, herkömmliche Produkte deutlich leichter und kleiner zu machen, was zu weitreichenden Änderungen des täglichen Lebens führt. Vor allem hat die Halbleiterspeichertechnologie, die in enger Beziehung zur modernen Gesellschaft steht, beträchtliche Fortschritte gemacht. Halbleiterspeicher werden grob in flüchtige Speicher klassifiziert, etwa DRAMs, deren gespeicherte Daten verlorengehen, wenn die Spannung abgeschaltet ist, und in nichtflüchtige Speicher, deren gehaltene Daten nicht verlorengehen, selbst wenn die Spannung verschwindet.
Nichtflüchtige Speicher, die als Nur-Lesespeicher breite Verwendung finden, sind dadurch gekennzeichnet, daß sie die Information selbst dann zurückhalten, wenn die Spannung verschwindet. Sie können in Masken-ROMs (Nur-Lesespeicher) unterteilt werden, in welche Information während der Herstellung der Elemente eingeschrieben wird, PROMs (programmierbare ROMs), in welche die Benutzer selbst Daten einschreiben können, UV-EPROMs (ultraviolett löschbare, programmierbare ROMs), die erlauben, daß die Information mittels ultravioletter Strahlung gelöscht wird, und neu in sie eingeschrieben wird, und EEPROMs (elektrisch löschbare, programmiere ROMs), die das elektrische Löschen von Daten ermöglichen. Obwohl EEPROMs die benutzerfreundlichsten ROMs sind, sind bei diesen viele technische Probleme zu überwinden, etwa Schwierigkeiten bei sehr hoher Integration. Gegenwärtig begrenzt dieses Anwendungen von EEPROMs im Vergleich mit anderen Speichertypen.
Heutzutage ziehen Halbleiter-Flash-Speicher, die für sehr hohe Integration konstruiert sind, Aufmerksamkeit auf sich und haben die intensive Entwicklung in vielen Firmen der Welt angeregt. Beispielsweise haben zwei US-Firmen, Intel und Seeq auf der 1989 ISSCC (International Solid State Circuit Conference) 1 Megabit-Flash-Speicher angekündigt und sie bereits auf den Markt gebracht.
Wie in Fig. 1 gezeigt, sind Speicherzellen, die herkömmliche Halbleiter-Flash-Speicher bilden, MOS-Feldeffekttransistoren mit einer Zweischichtgatestruktur eines schwimmenden Gates 102 und eines Steuergates 103, die beide oberhalb eines Halbleitersubstrats 101 gebildet sind. Das Einschreiben von Information kann elektrisch durch Injizieren von heißen Trägern in das schwimmende Gate 102 erreicht werden, die in der Umgebung eines Drains 104 erzeugt werden. Heiße Träger können durch Anlegen einer hohen Spannung an den Drain 104 und das Steuergate 103, und Verbinden einer Source 105 mit Masse erzeugt werden, um die durch den Kanal fließenden Elektronen mittels eines hohen elektrischen Feldes zu beschleunigen, das nahe dem Drain 104 erzeugt wird. Um die Information zu löschen, wird eine hohe Spannung an die Source 105 angelegt, und das Steuergate wird mit Masse verbunden, so daß ein hohes elektrisches Feld an den dünnen Siliziumoxidfilm 106 zwischen der Source 105 und dem schwimmenden Gate 102 angelegt wird, wodurch ermöglicht wird, daß ein Tunnelstrom durch den Siliziumoxidfilm 106 fließt. Die Speicherzelle der Fig. 1 ist durch ihre sehr einfache Struktur und ihre Eignung zur Miniaturisierung aufgrund der selbst ausrichtenden Bildung des schwimmenden Gates 102, des Steuergates 103, des Drains 104 und der Source 105 gekennzeichnet.
Bei der Struktur der Fig. 1 bewirkt jedoch die Anlegung einer hohen Spannung an die Source 105 zum Löschen ein Phänomen, das als Band-zu-Band-Tunneln bekannt ist, das an der Oberfläche der Source 105 unterhalb des schwimmenden Gates 102 stattfindet. Als Ergebnis werden in der Verarmungsschicht der Source 105 Träger erzeugt und von einem hohen elektrischen Feld beschleunigt. Die beschleunigten Träger bewirken ionisierende Kollisionen, die wiederum noch mehr Träger erzeugen, was in einem sehr starken Stromfluß zwischen der Source 105 und dem Substrat 101 resultiert. Das heißt, der Substratstrom ist im Vergleich mit dem durch den Siliziumoxidfilm 106 fließenden Tunnelstrom beträchtlich groß. Somit erfordert die Zuführung einer hohen Löschspannung VPP (z.B. 12,5 V) von einem auf dem Chip gebildeten Hochspannungsgeneratorschaltkreis, daß der Schaltkreis eine hohe Leistungsfähigkeit hat, was den Chip sehr groß macht. Andererseits verstößt die externe Zufuhr der hohen Löschspannung VPP gegen das Konzept, einen Flash-EEPROM mit einer einzelnen Spannungsversorgung (5 V) zu betreiben.
Um die obigen Probleme zu vermeiden, wurde in Verfahren vorgeschlagen, in welchem ein Zellengebiet in einer P-Wanne 202 gebildet wird, die in einem n-Typ-Halbleitersubstrat 201 gebildet ist, wie in Fig. 2 gezeigt, und in der Veröffentlichung IBM Technical Disclosure Bulletin, Band 27, Nr. 6, November 1984, Seiten 3302-3307, offenbart ist, mit dem Titel "Densely Arranged EEPROM having Low-Voltage Tunnel Write". Mit dieser Anordnung wird das Löschen von Information durch Anlegen einer hohen Spannung VPP an das n-Typ- Siliziumsubstrat 201, die p-Wanne 202, Source 203 und Drain 204, Verbinden des Steuergates 205 mit Masse, und Erlauben, daß ein Tunnelstrom durch den dünnen Gateoxidfilm 206 fließt, durchgeführt. Weil in diesem Fall keine hohe Spannung über die Source 203 und die p-Wanne 202 angelegt wird, ergibt sich eine Verringerung des Substratstroms, der durch das zuvor erwähnte Band-zu-Band-Tunneln bewirkt wird, was ermöglicht, daß der Flash-EEPROM mit einer einzelnen Spannungsversorgung arbeitet.
Für EEPROMs, die aus Speicherzellen mit der in Fig. 2 gezeigten Struktur gebildet sind, erfordert jedoch das Neuschreiben von Daten in Blöcken anstelle einer Gesamtlöschung, daß für jeden Block eine Wanne vorgesehen ist. Dieses macht isolierende Gebiete zwischen Wannen erforderlich, was die Chipgröße wesentlich vergrößert, wenn die Anzahl von Blockunterteilungen sehr groß ist, was sie für praktische Verwendungen ungeeignet macht.
Um die oben erwähnten Probleme zu überwinden, ist es eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung vorzusehen, die die Erzeugung eines Substratstroms aufgrund von Band-zu-Band-Tunneln unterdrückt und den Betrieb aus einer einzelnen Spannungsversorgung erlaubt.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung vorzusehen, die das Löschen von Information in Blöcken erlaubt.
Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung vorzusehen, die die Chipgröße selbst dann minimiert, wenn die Anzahl von Blöcken groß ist.
Um die obigen Aufgaben zu lösen, umfaßt eine nichtflüchtige Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung: ein Speicherzellenfeld, welches im wesentlichen aus einer Sammlung von Blöcken besteht, die jeweils Speicherzellen enthalten, die die Source oder den Drain teilen, die von einem ersten Leitfähigkeitstyp sind; ein erstes Gebiet eines zweiten Leitfähigkeitstyps, in dessen Oberflächengebiet das Speicherzellenfeld gebildet ist, oder in dessen Oberflächengebiet eine oder mehrere der Blöcke gebildet sind; und einen Steuerschaltkreis, der in dem Löschmodus die von einer Vielzahl von zu löschen Speicherzellen geteilte Source oder Drain in einem Block auf ein erstes elektrisches Potential und das erste Gebiet auf ein zweites elektrisches Potential höher als das elektrische GND-Potential und niedriger als das erste elektrische Potential setzt, und gleichzeitig die von einer Vielzahl von nicht zu löschenden Speicherzellen geteilte Source oder Drain in anderen Blöcken auf ein drittes elektrisches Potential gleich oder höher als das zweite elektrische Potential und niedriger als das erste elektrische Potential setzt.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1 und 2 sind Querschnitte herkömmlicher, nichtflüchtiger Halbleiterspeichervorrichtungen;
Fig. 3 ist ein Querschnitt, der die Struktur einer nichtflüchtigen Halbleiterspeichervorrichtung als ein Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 4 ist eine Aufsicht einer nichtflüchtigen 16 Megabit Speichervorrichtung als ein anderes Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 5 ist ein Querschnitt entlang der Linie I-I' in Fig. 4;
Fig. 6A bis 6C sind Querschnitte, welche das Verfahren zum Herstellen der nichtflüchtigen Halbleiterspeichervorrichtung der Fig. 5 darstellen;
Fig. 7 bis 12 sind Querschnitte für nichtflüchtige Halbleiterspeichervorrichtungen als noch andere Ausführungsbeispiele der vorliegenden Erfindung;
Fig. 13 ist eine Aufsicht einer nichtflüchtigen 16 Megabit Halbleiterspeichervorrichtung als ein weiteres Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 14 ist ein Querschnitt entlang der Linie II-II' in Fig. 13;
Fig. 15A bis 15C sind Querschnitte, welche das Verfahren zum Herstellen der nichtflüchtigen Speichervorrichtung der Fig. 14 zeigen; und
Fig. 16 bis 20 sind Querschnitte für nichtflüchtige Halbleiterspeichervorrichtungen als noch weitere Ausführungsbeispiele der vorliegenden Erfindung.
Ausführungsbeispiele der vorliegenden Erfindung werden detailliert unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Fig. 3 zeigt eine Grundstruktur einer nichtflüchtigen Halbleiterspeichervorrichtung als ein Ausführungsbeispiel der vorliegenden Erfindung.
In einem n-Typ-Siliziumsubstrat 301 wird eine p-Typ-Wanne 302 gebildet. In der p-Typ-Wanne 302 ist eine Vielzahl von Speicherzellen in einer Matrix angeordnet, wobei jede Speicherzelle aus einem Steuergate 303, einer Source 304, einem Drain 305 und einem schwimmenden Gate 306 gebildet ist. Die Speicherzellen, die zusammen ein Speicherzellenfeld bilden, sind in zwei oder mehr funktionelle Blöcke unterteilt. Beispielsweise ist das gesamte Speicherzellenfeld in n-Blöcke 313-1 bis 313-n unterteilt, vorausgesetzt, daß zwei Zeilen von Speicherzellen, die die Source 304 teilen, in einen Block gruppiert sind.
Um die gespeicherte Information in Blöcken in den individuellen Speicherzellen zu löschen, steuert ein Steuerschaltkreis 312 die Anlegung von elektrischem Potential an das n-Typ-Siliziumsubstrat 301, die p-Typ-Wanne 302, das Steuergate 303 und die Source 304 in der im folgenden beschriebenen Weise.
Sowohl das elektrische Potential Vsub des Siliziumsubstrats 301 als auch das Potential VW der p-Wanne 302 werden auf beispielsweise ein externes Spannungsversorgungspotential VCC (z.B. 5 V) gesetzt, und das Potential G1-Gn von Steuergates 303 für alle Speicherzellen wird beispielsweise auf das Massepotential VSS gesetzt. Das Potential VS1-Sn der Source 304 für den Block, der zu löschende Speicherzellen enthält, wird auf eine hohe Spannung VPP (z.B. 12,5 V) > VCC gesetzt. Diese hohe Spannung VPP wird von einem Hochspannungsgeneratorschaltkreis 314 in Fig. 4 erzeugt, der auf dem Substrat 301 gebildet ist, der das externe Potential VCC vergrößert. Deshalb arbeitet der Chip von außen gesehen lediglich mit einem 5-V-Spannungsversorgungspotential VCC. Zusätzlich wird nur eine Spannung von VPP - VCC 7,5 V über die Source 304 und die p-Typ-Wanne 302 gelegt, so daß ein Substratstrom aufgrund von Band-zu-Band-Tunneln im Vergleich mit der direkten Anlegung von VPP im Stand der Technik reduziert wird. Das Potential VS1-Sn der Source 304 für Blöcke einschließlich nicht zu löschender Speicherzellen wird auf ein Potential in dem Bereich von VW ≤ VS1-SnS < VPP gesetzt, beispielsweise auf das externe Spannungsversorgungspotential VCC. Obwohl das externe Spannungsversorgungspotential VCC auch an die Source 304 der nicht zu löschenden Speicherzellen angelegt wird, ist es zu niedrig, um die gespeicherte Information zu löschen, was fehlerhafte Vorgänge verhindert.
Im Schreibmodus wird das Potential Vsub des Siliziumsubstrats 301 und das Potential VW der p-Typ-Wanne 302 beispielsweise auf das Massepotential VSS gesetzt. Das Potential VD des Drains 305 der Speicherzelle, in welche Information eingeschrieben wird, und das Potential VG1-G2 des Steuergates 303 wird auf ein hohes Potential VPP gesetzt. Dieses bewirkt, daß heiße Träger, die in der Nähe des Drains 305 erzeugt werden, in das schwimmende Gate 306 injiziert werden, um die Information einzuschreiben.
Fig. 4 und 5 zeigen eine nichtflüchtige Halbleiterspeichervorrichtung mit einer Speicherkapazität von beispielsweise 16 Megabit als ein weiteres Ausführungsbeispiel der vorliegenden Erfindung. Fig. 4 ist eine schematische Aufsicht für einen gesamten nichtflüchtigen Speichervorrichtungschip, und Fig. 5 ist ein Querschnitt entlang der Linie I-I' in Fig. 4. Ziffer 311 bezeichnet ein Speicherzellenfeld, 312 einen Steuerschaltkreis, 313-1 bis 313-n Blöcke, und 314 einen Hochspannungsgeneratorschaltkreis.
In einem n-Typ-Siliziumsubstrat 400 ist eine p-Typ-Wanne 401 gebildet. In dem Oberflächengebiet der p-Typ-Wanne 401 ist eine Vielzahl von Speicherzellen gebildet, von denen jede aus einem schwimmenden Gate 406, einer Source 412, einem Drain 413 und einem Steuergate 409 gebildet ist. Sie bilden ein Speicherzellenfeld 311. Das Speicherzellenfeld 311 ist in funktionelle Blöcke 313-1 bis 313-n unterteilt. Eine Vielzahl von p-Typ-Wannen 401 sind gebildet, und jede p-Typ-Wanne kann zwei oder mehr Blöcke 313-1 bis 313-n enthalten. Jeder der Blöcke 313-1 bis 313-n kann mit einer p-Typ-Wanne 401 versehen sein. Um das n-Typ-Siliziumsubstrat 400 herum sind der Steuerschaltkreis 312 und der Hochspannungsgeneratorschaltkreis 314 gebildet. Der Steuerschaltkreis 312 und der Hochspannungsgeneratorschaltkreis 314 sind aus Transistoren gebildet, die hauptsächlich aus einem Gate 411, Sources 414 und 416 und Drains 415 und 417 gebildet sind. Das Potential der p-Typ-Wanne 402 in dem Steuerschaltkreis 312 bleibt auf der Steuerspannung VSS selbst im Schreib-, Lese- oder Löschmodus, was einen stabilen Betrieb des Steuerschaltkreises 312 sicherstellt.
In der nichtflüchtigen 16 Megabit Speichervorrichtung besteht das Speicherzellenfeld 311 aus 4096 x 4096 Speicherzellen. Wenn beispielsweise zwei Zeilen von Speicherzellen (8192 Bits), die die Source teilen, in einen Block gruppiert werden, können alle Speicherzellen in 2048 Blöcke 313-1 bis 313-2048 unterteilt werden.
Mit dieser Konfiguration arbeitet der Steuerschaltkreis 312 beim Löschen der Information aus der Speicherzelle so, daß eine Hochspannung nicht über die p-Typ-Wanne 401 und die Source der zu löschenden Speicherzelle angelegt werden muß. Dieses reduziert den durch Band-zu-Band-Tunneln bewirkten Substratstrom und erlaubt, daß der Speicher lediglich mit dem externen 5-V-Spannungsversorgungspotential betrieben wird. Die Unterteilung des Speicherzellenfeldes 311 in Blöcke 313-1 bis 313-n ermöglicht das Löschen von Information in Blöcken. Außerdem minimiert die Bildung vieler Speicherzellenblöcke 313-1 bis 313-n in der p-Typ-Wanne 401 die Chipgröße.
Fig. 6A bis 6C zeigen das Verfahren zum Herstellen der nichtflüchtigen Speichervorrichtung der Fig. 5.
Wie in Fig. 6A gezeigt, sind in einem n-Typ-Siliziumsubstrat 400 eine p-Typ-Wanne 401 für das Speicherzellengebiet und eine p-Typ-Wanne 402 für das Peripherieschaltkreisgebiet gebildet. In der p-Typ-Wanne 402 des Peripherieschaltkreisgebietes ist eine n-Typ-Wanne 403 gebildet. Über der gesamten Oberfläche des Substrats wird ein erster Siliziumoxidfilm 404 bis zu einer Dicke von nahezu 100 Å aufgewachsen. Danach wird über der gesamten resultierenden Oberfläche eine erste polykristalline Siliziumschicht 405 (Polysilizium) aufgebracht. Wie in Fig. 6B gezeigt, wird eine Stukturierung auf der ersten Polysiliziumschicht 405 mittels einer bekannten Fotolithografietechnik durchgeführt, um den ersten Siliziumoxidfilm 404 und die erste Polysiliziumschicht 405 in dem Gebiet zu belassen, wo ein schwimmendes Gate 406 herzustellen ist. Über der ersten Polysiliziumschicht 405 wird ein Verbundfilm 407 aus Siliziumoxid und Siliziumnitridfilmen als Zwischenschicht-Isolierfilm gebildet. Nachdem der Verbundfilm 407, der in dem Peripherieschaltkreisgebiet gebildet ist, entfernt ist, wird ein zweiter Siliziumoxidfilm 408 gebildet, der ein Gateisolierfilm für Transistoren in dem Peripherieschaltkreis wird. Über der resultierenden Oberfläche wird eine zweite Polysiliziumschicht 409 aufgebracht. Danach wird unter Verwendung bekannter Fotolithografie eine Strukturierung an dem Speicherzellenabschnitt durchgeführt, um eine Zweischichtgatestruktur in einer selbstausrichtenden Weise zu bilden. In dem Peripherieschaltkreis wird eine Strukturierung des zweiten Polysiliziums 409 erzielt, um das Gate 411 eines Transistors zu bilden. Dann wird ein n&spplus;-Gebiet, in welchem die Source 412 und der Drain 413 einer Speicherzelle gebildet werden soll, durch Implantieren beispielsweise von Arsenionen (As) in die p-Typ-Wanne gebildet, wie in Fig. 6C gezeigt ist.
Um die Übergangsdurchbruchspannung der Source 412 zu vergrößern, werden Phosphorionen (P) lediglich in die Source 412 implantiert. In dem Peripherieschaltkreisgebiet werden eine Source 414 und ein Drain 415 eines n-Kanal-Transistors durch Ionenimplantation von Arsen gebildet. Eine Source 416 und ein Drain 417 eines p-Kanal-Transistors werden durch Ionenimplantation von Bor (B) gebildet. Danach wird ein Passivierungsfilm 418 aufgebracht, Kontaktlöcher 419 geöffnet, Aluminiumverbindungen 420 gebildet, und ein Passivierungsfilm 421 aufgebracht, um die Herstellung des Halbleiterspeichers zu beenden.
Fig. 7 und 8 zeigen Modifikationen für die Halbleiterspeichervorrichtung der Fig. 5.
In einer Halbleiterspeichervorrichtung der Fig. 7 sind p-Typ-Wannen 502 und 505 in einem n-Typ-Siliziumsubstrat 501 gebildet. Die p-Typ-Wanne 505 in dem Peripherieschaltkreisgebiet 503 ist nur auf der Seite des n-Kanal-Transistors 504 gebildet. Ein p-Kanal-Transistor 506 ist in dem Oberflächengebiet des n-Typ-Siliziumsubstrats 501 gebildet, jedoch nicht in dem Wannengebiet. In dieser Modifikation macht die Verwendung von Wannen lediglich eines Typs in dem Siliziumsubstrat 501 den Prozeß einfacher.
In einer Halbleiterspeichervorrichtung der Fig. 8 ist eine Epitaxialschicht 602 auf einem n-Typ-Siliziumsubstrat 601 gebildet. In der p-Typ-Epitaxialschicht 602 sind n-Typ- Verunreinigungsschichten 603 gebildet, welche sich von dem Oberflächengebiet der Epitaxialschicht 602 zum Substrat 601 erstrecken. Die p-Typ-Epitaxialschicht 602 wird von der Verunreinigungsschicht 603 unterteilt, um eine Vielzahl von p-Typ-Wannen 604 zu bilden. In jeder p-Wanne 604 sind einer oder mehrere Speicherzellenblöcke (z.B. Blöcke 605-k bis 605-(k+1)) gebildet. Alle Speicherzellenblöcke 605-k bis 605-(k+1) können in einer einzelnen p-Typ-Wanne 604 gebildet sein.
Fig. 9 bis 12 zeigen nichtflüchtige Halbleiterspeichervorrichtungen als andere Ausführungsbeispiele der vorliegenden Erfindung.
In einer nichtflüchtigen Speichervorrichtung der Fig. 9 sind eine p-Typ-Wanne 702 für das Speicherzellengebiet und eine p- Typ-Wanne 703 für das Peripherieschaltkreisgebiet in einem n- Typ-Siliziumsubstrat 701 gebildet. In der p-Typ-Wanne 702 ist eine Vielzahl von Speicherzellen gebildet. Jede Speicherzelle ist gebildet aus: einem dünnen Oxidfilm 704; einem auf dem Oxidfilm 704 gebildeten, schwimmenden Gate 705; einem auf dem schwimmenden Gate 705 gebildeten Verbundfilm 706 aus einem Siliziumoxidfilm und einem Siliziumnitridfilm; einem auf dem Verbundfilm 706 gebildeten Steuergate 707; einem auf den Seitenwänden des schwimmenden Gates 705 und des Steuergates 707 gebildeten Siliziumoxidfilm 708; und einem Auswahlgate 710, das auf dem Siliziumoxidfilm 709 gebildet ist. In der Figur bezeichnet Ziffer 712 ein Gate in dem Peripherieschaltkreisgebiet; 713 eine n-Wanne, die in der p-Wanne 703 des Peripherieschaltkreisgebietes gebildet ist; 714 die Source einer Speicherzelle; und 715 und 716 sind der Drain und die Source eines Transistors in dem Peripherieschaltkreisgebiet.
Um in dieser Anordnung die Information in Blöcken aus den Speicherzellen zu löschen, werden das Potential Vsub des Siliziumsubstrats 701, das Potential VW der p-Wanne 702, das Potential VG1-Gn des Steuergates 707 und das Potential des Drains 711 in einer im folgenden beschriebenen Weise gesteuert.
Das Potential Vsub des Siliziumsubstrats 701 und das Potential VW der p-Wanne 702 werden beispielsweise auf das externe Spannungsversorgungspotential VCC gesetzt, während die Potentiale VG1-Gn der Steuergates 303 und der Auswahlgates 710 aller Speicherzellen beispielsweise auf das Massepotential VSS gesetzt werden. Das Potential VD des Drains 711 für den zu löschende Speicherzellen enthaltenden Block wird auf eine hohe Spannung VPP > VCC gesetzt. Diese hohe Spannung VPP wird erhalten durch Anheben des externen Spannungsversorgungspotentials VCC mit dem Hochspannungsgeneratorschaltkreis 214, der auf dem Substrat 301 gebildet ist. Dieses läßt den Chip, von außen gesehen, lediglich mit dem 5-V-Spannungsversorgungspotential VCC arbeiten. Weil eine Spannung VPP - VCC über den Drain 711 und die p-Wanne 702 angelegt wird, wird ein Substratstrom aufgrund von Band-zu-Band-Tunneln im Vergleich mit einer herkömmlichen Vorrichtung, wo VPP direkt angelegt wird, verringert. Das Potential VD der Drains 711 von nicht zu löschenden Speicherzellen wird auf einen Wert in dem Bereich von VW ≤ VD < VPP gesetzt, beispielsweise auf das externe Spannungsversorgungspotential VCC. Obwohl das externe Spannungsversorgungspotential VCC an die Drains 711 der nicht zu löschen Speicherzellen angelegt wird, ist die Größe des Potentials zu niedrig, die Information zu löschen, womit fehlerhafte Vorgänge verhindert werden.
Um die Information einzuschreiben, wird das Potential Vsub des Siliziumsubstrats 701 und das Potential VW der p-Wanne 702 auf das Massepotential VSS gesetzt. Zusätzlich wird die externe Versorgungsspannung VCC an die Drains 711 von Speicherzellen angelegt, in welche die Information eingeschrieben wird; eine Spannung (bis zu 2 V) beinahe gleich dem Schwellwert wird an das Auswahlgate 710 angelegt; und eine hohe Spannung VPP wird an das Steuergate 707 angelegt. Dann wird ein Schreibvorgang durch Injizieren von heißen Elektronen, die in der Umgebung des Substrats zwischen dem Auswahlgate 710 und der schwimmenden Gateelektrode 705 erzeugt werden, in die schwimmende Gateelektrode 705 abgeschlossen. Das Potential der p-Wanne 703 in dem Peripherieschaltkreisgebiet wird konstant auf dem Massepotential VSS gehalten.
In der nichtflüchtigen Speichervorrichtung der Fig. 10 sind eine p-Typ-Wanne 802, das Speicherzellengebiet und eine p- Typ-Wanne 809 für das Peripherieschaltkreisgebiet in einem n- Typ-Siliziumsubstrat 801 gebildet. Eine in der p-Typ-Wanne 802 gebildete Speicherzelle besteht aus einem dünnen Oxidfilm 803, einem auf dem Oxidfilm 803 gebildeten, schwimmenden Gate 804, einem auf dem schwimmenden Gate 804 gebildeten Verbundfilm 805, der aus einem Siliziumoxidfilm und einem Siliziumnitridfilm gebildet ist, und einem Steuergate 806, das auf dem Verbundfilm 805 gebildet ist. Das Steuergate 806 erstreckt sich über ein Kanalgebiet 807, das nicht mit der schwimmenden Gateelektrode 804 bedeckt ist.
In Fig. 10 bezeichnet Ziffer 810 ein Gate in dem Peripherieschaltkreisgebiet, 811 eine in der p-Wanne in dem Peripherieschaltkreisgebiet gebildete n-Wanne, 808 den Drain einer Speicherzelle, 812 die Source der Speicherzelle, und 813 und 814 die Source oder den Drain eines Transistors in dem Peripherieschaltkreis.
Um mit dieser Vorrichtung die Information in Blöcken aus den Speicherzellen zu löschen, wird das Potential Vsub des Siliziumsubstrats 801, das Potential VW der p-Wanne 802, die Potentiale VG1-Gn des Steuergates 806 und das Potential VD des Drain 808 in derselben Weise gesteuert wie in dem Ausführungsbeispiel der Fig. 9.
In einer nichtflüchtigen Speichervorrichtung der Fig. 11 sind eine p-Wanne 902 für das Speicherzellengebiet und eine p- Wanne 908 für das Peripherieschaltkreisgebiet in einem n-Typ- Siliziumsubstrat 901 gebildet. Eine in der p-Wanne 902 gebildete Speicherzelle besteht aus einem dünnen Oxidfilm 903, einem auf dem Oxidfilm 903 gebildeten, schwimmenden Gate 904, einem auf dem schwimmenden Gate 904 gebildeten Verbundfilm 905 aus einem Siliziumoxidfilm und einem Siliziumnitridfilm, und einem Steuergate 906, das auf dem Verbundfilm 905 gebildet ist. Eine Vielzahl von Speicherzellen mit derselben Struktur sind in Reihe geschaltet, um eine NAND-Zellenanordnung zu bilden.
In Fig. 11 bezeichnet Ziffer 909 ein Gate in dem Peripherieschaltkreisgebiet, 910 eine in der p-Wanne in dem Peripherieschaltkreisgebiet gebildete n-Wanne, 907 die Source der Speicherzelle, 911 den Drain einer Speicherzelle, und 912 und 913 die Source oder Drain eines Transistors in dem Peripherieschaltkreis.
Um mit dieser Vorrichtung die Information in Blöcken aus den Speicherzellen zu löschen, wird das Potential Vsub des Siliziumsubstrats 901, das Potential VW der p-Wanne 902, die Potentiale VG1-Gn des Steuergates 906 und das Potential VD des Drains 911 in derselben Weise gesteuert wie mit dem Ausführungsbeispiel der Fig. 9.
In einer nichtflüchtigen Speichervorrichtung der Fig. 12 sind eine Vielzahl von p-Wannen 1002a, 1002b, ... für das Speicherzellengebiet in einem n-Typ-Siliziumsubstrat 1001 gebildet. In jeder p-Wanne 1002a sind mehrere Speicherzellenblöcke 1003-1 und 1003-2 gebildet.
Um mit dieser Vorrichtung die Information in Blöcken aus den Speicherzellen zu löschen, wird das Potential Vsub des Siliziumsubstrats 1001, das Potential VW der p-Wanne 1002, die Potentiale VG1-Gn des Steuergates 1006 und das Potential VS der Sources 1004a und 1004b in einer im folgenden beschriebenen Weise gesteuert.
Das Potential Vsub des Siliziumsubstrats 1001 wird beispielsweise auf das externe Spannungsversorgungspotential VCC gesetzt. Das Potential VW der p-Wanne 1002a, welche zu löschende Blöcke enthält, wird beispielsweise auf das externe Spannungsversorgungspotential VCC gesetzt. Die Potentiale VG1-Gn der Steuergates 1006 für alle Speicherzellen in der p- Wanne 1002a werden auf das Massepotential VSS gesetzt. Das Potential VS der Sources 1004a des die zu löschenden Speicherzellen enthaltenden Blockes 1003-1 wird auf eine hohe Spannung VPP gesetzt. Das hohe Potential VPP wird durch Erzeugung von dem externen Spannungsversorgungspotential VCC mit einem internen Hochspannungsgeneratorschaltkreis erhalten, der auf dem Substrat 1001 gebildet ist. Das Potential VSO der Sources 1004b des nicht zu löschende Speicherzellen enthaltenden Blockes 1003-2 wird beispielsweise auf das externe Spannungsversorgungspotential VCC gesetzt. Das Potential VW der p-Wanne 1002b, die nur nicht zu löschende Blöcke enthält, wird beispielsweise auf das Massepotential VSS gesetzt. Dieses verhindert, daß die p- Wanne 1002b von der p-Wanne 1002a, in welcher andere Blöcke 1003-1 und 1003-2 zu löschende Speicherzellen enthalten, beeinflußt wird, was einen stabilen Betrieb des Speichers sicherstellt.
Im Schreibmodus werden die Potentiale des Siliziumsubstrats 1001 und der p-Wannen 1002a, 1002b auf das Massepotential VSS gesetzt, während die Drains 1005 und Steuergates 1006 von Speicherzellen, in welche die Information einzuschreiben ist, auf eine hohe Spannung VPP gesetzt werden.
Mit dem oben beschriebenen Ausführungsbeispiel wird die Erzeugung eines Substratstroms aufgrund von Band-zu-Band- Tunneln unterdrückt, was den Betrieb nur mit einer externen 5-V-Spannungsversorgung erlaubt. Dieses macht es möglich, eine nichtflüchtige Speichervorrichtung vorzusehen, die sehr einfach zu benutzen ist. Die Bildung von einem oder mehreren Speicherzellenblöcken oder allen Speicherzellenblöcken in einer Wanne minimiert die Chipgröße.
Fig. 13 und 14 zeigen eine nichtflüchtige Halbleiterspeichervorrichtung als noch ein weiteres Ausführungsbeispiel der vorliegenden Erfindung. Fig. 13 ist eine schematische Aufsicht des gesamten Chips einer nichtflüchtigen Halbleiterspeichervorrichtung, und Fig. 14 ist ein Querschnitt entlang der Linie II-II' in Fig. 13. Ziffer 1124 ist ein Speicherzellenfeld, 1125 ein Steuerschaltkreis, 1126-1 bis 1126-n Blöcke, und 1127 ein Hochspannungsgeneratorschaltkreis.
In einem n-Typ-Siliziumsubstrat 1100 sind eine Vielzahl von p-Wannen 1103 für das Speicherzellengebiet und eine p-Wanne 1104 für das Peripherieschaltkreisgebiet gebildet. Die p- Wannen 1103 sind voneinander mittels isolierender Rillen 1101 separiert. Die p-Wanne 1104 ist von den p-Wannen 1103 mittels der isolierenden Rillen 1101 separiert. Jede p-Wanne 1103 in dem Speicherzellengebiet schließt einen der Speicherzellenblöcke 1126-1 bis 1126-n ein, während sie zwei oder mehrere Speicherzellenblöcke oder alle Blöcke 1126-1 bis 1126-n einschließen kann. In der p-Wanne 1104 in dem Peripherieschaltkreisgebiet sind ein Steuerschaltkreis 1125 und ein Hochspannungsgeneratorschaltkreis 1127 gebildet, von denen jeder aus einem Transistor gebildet ist, der hauptsächlich aus einem Gate 1113, einer Source 1116 oder oder 1118 und einem Drain 1117 oder 1119 besteht.
In dieser nichtflüchtigen Speichervorrichtung ist das Speicherzellenfeld 1124 aus 4096 x 4096 Speicherzellen gebildet. Wenn zwei Zeilen von Speicherzellen (8192 Bits), die eine Source teilen, in einem Block gruppiert werden, können alle Speicherzellen in Blöcke 1126-1 bis 1126-2048 unterteilt werden.
Um die gespeicherte Information in Blöcken aus den Speicherzellen zu löschen, werden die an das n-Typ- Siliziumsubstrat 1100, die p-Wanne 1103, das Steuergate 1128 und die Source 1114 angelegten Potentiale von dem Steuerschaltkreis 1125 in einer im folgenden beschriebenen Weise gesteuert.
Das Siliziumsubstrat 1100 wird beispielsweise auf die externe Versorgungsspannung VCC gesetzt (z.B. 5 V). Eine p-Wanne, die einen Block einschließlich zu löschender Speicherzellen enthält, wird beispielsweise auf die externe Versorgungsspannung VCC gesetzt, während eine p-Wanne 1103, die einen Block einschließlich nicht zu löschender Speicherzellen enthält, beispielsweise auf das Massepotential VSS gesetzt wird. Die Steuergates 1128 aller Speicherzellen werden beispielsweise auf das Massepotential VSS gesetzt. Die Source 1114 des Blockes in der p-Wanne 1103, die auf die externe Versorgungsspannung VCC gesetzt ist, wird auf eine hohe Spannung VPP gesetzt. Die hohe Spannung VPP wird erhalten durch Erzeugung von der externen Versorgungsspannung VCC mit dem auf demselben Substrat gebildeten Hochspannungsgeneratorschaltkreis 1127, so daß der Chip, von außen gesehen, scheinbar lediglich auf einem 5-V- Spannungsversorgungspotential arbeitet.
In dem Schreibmodus werden das Siliziumsubstrat 1100 und die p-Wanne 1103 beispielsweise auf das Massepotential VSS gesetzt. Der Drain 1115 und das Steuergate 1128 einer Speicherzelle, in welche die Information eingeschrieben wird, werden auf eine hohe Spannung VPP gesetzt.
Weil das Potential der p-Wanne 1104 in dem Peripherieschaltkreis 1125 immer auf dem Massepotential VSS gehalten wird, stellt dieses einen stabilen Betrieb in den Schreib-, Lösch- und Lesemodi sicher.
Mit dieser Anordnung legt die Löschung von Information aus den Speicherzellen keine hohe Spannung über die Source 1114 der zu löschenden Speicherzelle und die p-Wanne 1103, die den Block einschließlich der zu löschenden Speicherzelle enthält. Dieses erlaubt eine Reduzierung des Substratstroms aufgrund von Band-zu-Band-Tunneln, was es möglich macht, lediglich mit einer externen 5-V-Spannungsversorgung zu arbeiten. In dem Speicherabschnitt enthält jede elektrisch voneinander mittels Rillen 1101 separierte p-Wanne 1103 lediglich einen Block. Dieses macht es möglich, das Potential der p-Wanne 1103, die einen Block einschließlich nicht zu löschender Speicherzellen enthält, unabhängig von dem Potential der p-Wanne 1103, die einen Block einschließlich zu löschender Speicherzellen enthält, einzustellen. Diese unabhängige Potentialeinstellung stellt einen stabilen Betrieb sicher. Die Trennung von p- Wannen 1103 mittels Rillen 1101 minimiert die Chipgröße, selbst wenn viele Blöcke vorhanden sind.
Die Fig. 15A bis 15C zeigen ein Herstellungsverfahren für die nichtflüchtige Speichervorrichtung der Fig. 14.
Wie in Fig. 15A gezeigt, wird eine Strukturierung an einem n-Typ-Siliziumsubstrat 1100 unter Verwendung einer bekannten Fotolithografietechnik durchgeführt, um isolierende Rillen 1101 zu bilden. In jeder Rille 1101 wird mittels eines chemischen Dampfaufwachsungsverfahrens abgeschiedenes Polysilizium 1102 eingebettet. Danach wird eine p-Typ- Verunreinigung in das Substrat 1100 ionenimplantiert, um eine Vielzahl von p-Wannen 1103 für das Speicherzellengebiet und eine p-Wanne 1104 für das Peripherieschaltkreisgebiet zu bilden. In der p-Wanne 1104 in dem Peripherieschaltkreisgebiet wird eine n-Wanne 1105 gebildet. Über die gesamte Oberfläche wird ein erster Siliziumoxidfilm 1106 auf eine Dicke von ungefähr 100 Å aufgewachsen. Dann wird eine erste Polysiliziumschicht 1107 abgeschieden, die wiederum der Strukturierung mittels einer bekannten Fotolithografietechnik unterzogen wird, wie in Fig. 15B gezeigt ist. Als Ergebnis bleiben der erste Siliziumoxidfilm 1106 und die erste Polysiliziumschicht 1107 in dem Gebiet, das ein schwimmendes Gate werden soll. Auf der ersten Polysiliziumschicht 1107 wird ein Verbundfilm 1109 eines Siliziumoxidfilms und Siliziumnitridfilms als Zwischenschichtisolierfilm gebildet. Nachdem der in dem peripheren Schaltkreisgebiet gebildete Verbundfilm 1109 entfernt ist, wird ein zweiter Siliziumoxidfilm 1110 aufgewachsen, um einen Gateisolierfilm für die Transistoren in dem peripheren Schaltkreis zu bilden. Über der Oberfläche wird eine zweite Polysiliziumschicht 1111 aufgebracht. Danach wird die Strukturierung des Speicherabschnittes unter Verwendung einer bekannten Fotolithografietechnik erzielt, um eine Zweischichtgatestruktur in einer selbstausrichtenden Weise zu bilden. In dem peripheren Schaltkreisgebiet wird eine Strukturierung an dem zweiten Polysilizium 1111 durchgeführt, um Transistorgates 1113 zu bilden. Dann, wie in 15C gezeigt, wird ein n&spplus;-Typ-Gebiet, das eine Source 1114 und ein Drain 1115 werden soll, beispielsweise durch Ionenimplantation von Arsen (As) gebildet. Um die Übergangsdurchbruchspannung der Source 1114 zu verbessern, wird Phosphor (P) nur in die Source 1114 ionenimplantiert. In dem peripheren Schaltkreisgebiet wird die Source 1116 und der Drain 1117 eines n-Kanal-Transistors durch Ionenimplantation von Arsen gebildet, während die Source 1118 und der Drain 1119 eines p-Kanal-Transistors durch Ionenimplantieren von Bor (B) gebildet wird. Danach wird die Oxidierung, die Abscheidung eines Passivierungsfilms 1120, das Öffnen eines Kontaktloches 1121, die Bildung von Aluminium zwischen Verbindungen (1122), und das Aufbringen eines Schutzfilms 1123 durchgeführt, um die Halbleiterspeichervorrichtung zu vervollständigen.
Während in dem in den Fig. 13 und 14 gezeigten Ausführungsbeispiel die p-Wanne 1103 durch Injizieren von Ionen in das n-Typ-Siliziumsubstrat 1100 gebildet wird, kann das gleiche Ergebnis durch Aufwachsen einer p-Typ- Epitaxialschicht 1301 auf dem n-Typ-Siliziumsubstrat 1300 und Separieren der p-Wannen 1304 mit Rillen 1303 erhalten werden, wie in Fig. 16 gezeigt ist. Ziffer 1304 bezeichnet eine gemeinsame Source, 1306 einen Drain, 1307 ein schwimmendes Gate, 1308 einen Verbundfilm und 1309 ein Steuergate.
Fig. 17 bis 20 zeigen nichtflüchtige Halbleiterspeichervorrichtungen bezüglich noch eines weiteren Ausführungsbeispiels der vorliegenden Erfindung.
Das Ausführungsbeispiel der Fig. 17 ist eine Modifikation desjenigen in Fig. 14, worin die Speicherzellen dieselben wie die in Fig. 9 sind. Ziffer 1400 bezeichnet ein n-Typ- Siliziumsubstrat, 1401 Elementisolationsrillen, 1402 Polysilizium, 1403 p-Wannen für das Speicherzellengebiet, 1404 eine p-Wanne für das Peripherieschaltkreisgebiet, 1405 eine n-Wanne, 1406 einen dünnen Oxidfilm, 1407 ein schwimmendes Gate, 1408 einen Verbundfilm, 1409 ein Steuergate, 1410 und 1411 Siliziumoxidfilme, und 1412 ein Auswahlgate.
Das Ausführungsbeispiel in Fig. 18 ist eine Modifikation desjenigen in Fig. 14, worin die Speicherzellen dieselben sind wie die in Fig. 10. Ziffer 1500 bezeichnet ein n-Typ- Siliziumsubstrat, 1501 Elementisolationsrillen, 1502 Polysilizium, 1503 p-Wannen für das Speicherzellengebiet, 1504 eine p-Wanne für das Peripherieschaltkreisgebiet, 1505 eine n-Wanne, 1506 einen dünnen Oxidfilm, 1507 ein schwimmendes Gate, 1508 einen Verbundfilm, 1509 ein Steuergate, 1510 ein Kanalgebiet, 1511 ein Gate in dem Peripherieschaltkreisgebiet, 1512 den Drain einer Speicherzelle, 1513 und 1514 die Source oder den Drain eines Transistors in dem peripheren Schaltkreis, und 1515 die Source der Speicherzelle.
Das Ausführungsbeispiel der Fig. 19 ist eine Modifikation desjenigen in Fig. 14, worin die Speicherzellen dieselben sind wie diejenigen in Fig. 11. Ziffer 1600 bezeichnet ein n- Typ-Siliziumsubstrat, 1601 Elementisolationsrillen, 1602 Polysilizium, 1603 p-Wannen für das Speicherzellengebiet, 1604 eine p-Wanne für das Peripherieschaltkreisgebiet, 1605 eine n-Wanne, 1606 einen dünnen Oxidfilm, 1607 ein schwimmendes Gate, 1608 einen Verbundfilm, 1609 ein Steuergate, 1610 ein Gate in dem peripheren Schaltkreisgebiet, 1611 und 1612 die Source oder den Drain eines Transistors in dem peripheren Schaltkreis, 1613 die Source der Speicherzelle, und 1614 den Drain der Speicherzelle.
In dem Ausführungsbeispiel der Fig. 20 sind Speicherzellen in einer p-Wanne 1702 gebildet, die in einem n-Typ- Siliziumsubstrat 1701 gebildet ist. Mehrere Speicherzellenblöcke 1705-1 und 1705-2 sind in einer p-Wanne 1702 gebildet. Jede p-Wanne 1702 ist elektrisch voneinander mittels Rillen 1304 separiert, die in der Oberfläche des Siliziumsubstrats 1701 gebildet sind. In jeder Rille 1704 ist Polysilizium 1703 eingebettet, das mittels des chemischen Dampfaufwachsungsverfahrens abgeschieden wird.
Um die Information aus den Speicherzellen zu löschen, werden das Siliziumsubstrat 1701 und die p-Wanne 1702 beispielsweise auf das externe Spannungsversorgungspotential VCC gesetzt, während das Steuergate einer jeden Speicherzelle beispielsweise auf das Massepotential VSS gesetzt wird. Die Sources 1706 der Speicherzellen in dem Block 1705-1, der zu löschende Speicherzellen enthält, werden auf eine hohe Spannung VPP gesetzt, die von dem internen Hochspannungsgeneratorschaltkreis erzeugt wird, während die Sources 1706 der Speicherzellen in dem Block 1705-2, der nicht zu löschende Speicherzellen enthält, beispielsweise auf die externe Versorgungsspannung VCC gesetzt werden. Weil die hohe Spannung VPP durch Anheben des externen Spannungsversorgungspotentials VCC mit dem auf demselben Substrat gebildeten Hochspannungsgeneratorschaltkreis erhalten wird, ermöglicht dieses, daß der Speicher aus lediglich einer externen 5-V-Spannungsversorgung arbeitet. Zusätzlich wird die p-Wanne 1702, die nur Blöcke einschließlich nicht zu löschender Speicherzellen enthält, beispielsweise auf das Massepotential VSS gesetzt, was verhindert, daß sie von anderen p-Wannen 1702 beeinflußt wird.
Im Schreibmodus werden das Siliziumsubstrat 1701 und die p- Wanne 1702 beispielsweise auf das Massepotential VSS gesetzt, während der Drain und das Steuergate einer Speicherzelle, in welche die Information geschrieben wird, auf eine hohe Spannung VPP gesetzt werden.
Während in den soweit beschriebenen Ausführungsbeispielen n- Kanal-Speicherzellen verwendet werden, können auch p-Kanal- Speicherzellen verwendet werden.
Die hierin beschriebenen, bevorzugten Ausführungsbeispiele dienen der Erläuterung und stellen keine Einschränkung dar, wobei der Umfang der Erfindung durch die beigefügten Ansprüche angezeigt wird, und alle Variationen, die unter die Bedeutung der Ansprüche fallen, von diesen umfaßt werden sollen.
Bezugsziffern in den Ansprüchen dienen dem besseren Verständnis und begrenzen nicht den Umfang.

Claims

1. Nicht flüchtige Halbleiterspeichervorrichtung, gekennzeichnet durch:

ein Speicherzellenfeld (311), das im wesentlichen aus einer Sammlung von Blöcken besteht, die jeweils Speicherzellen enthalten, welche die Source oder den Drain teilen, welche von einem ersten Leitfähigkeitstyp sind;

ein erstes Gebiet (202; 401; 502; 604; 702; 802; 902; 1002a, 1002b; 1103; 1304; 1403; 1503; 1603; 1702) von einem zweiten Leitfähigkeitstyp, in dessen Oberflächengebiet das Speicherzellenfeld gebildet ist, oder in dessen Oberflächengebiet einer oder mehrerer der Blöcke gebildet sind; und

einen Steuerschaltkreis (312), der in dem Löschmodus der die von einer Vielzahl von zu löschenden Speicherzellen geteilte Source oder Drain in einem Block auf ein erstes Potential setzt, und das erste Gebiet auf ein zweites Potential höher als das GND-Potential und niedriger als das erste Potential, und gleichzeitig die von einer Vielzahl von nicht zu löschenden Speicherzellen geteilte Source oder Drain in anderen Blöcken auf ein drittes Potential gleich oder höher als das zweite Potential und niedriger als das erste Potential setzt.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerschaltkreis die von einer Vielzahl von zu löschenden Speicherzellen in einem Block geteilte Source oder Drain auf das von dem Hochspannungsgeneratorschaltkreis erzeugte Potential setzt, der in demselben Substrat gebildet ist, das das Speicherzellenfeld enthält.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerschaltkreis das erste Gebiet auf das Spannungsversorgungspotential setzt, das von außerhalb des Substrats angelegt wird, in welchem das Speicherzellenfeld gebildet ist.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerschaltkreis die von einer Vielzahl von nicht zu löschenden Speicherzellen in einem Block geteilte Source oder Drain auf das von außerhalb des Substrats, in welchem das Speicherzellenfeld gebildet ist, gelieferte Spannungsversorgungspotential setzt.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Gebiet eine in dem Substrat gebildete Wanne ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Gebiet aus Epitaxialschichten gebildet ist, die auf dem Substrat gebildet sind und voneinander mittels Rillen getrennt sind.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen im wesentlichen aus einem ersten Isolierfilm (404) besteht, der auf dem Substrat gebildet ist, einem auf dem ersten Isolierfilm gebildeten, schwimmenden Gate (406; 1307), einem zweiten Isolierfilm (407; 1308), der auf dem schwimmenden Gate gebildet ist, und einem Steuergate (409; 1309), das auf dem zweiten Isolierfilm gebildet ist.

8. Nichtflüchtige Halbleiterspeichrvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen im wesentlichen aus einem ersten, auf dem Substrat gebildeten Isolierfilm (704; 1406) besteht, einem auf dem ersten Isolierfilm gebildeten, schwimmenden Gate (705; 1404), einem auf dem schwimmenden Gate gebildeten, zweiten Isolierfilm (706, 1408), und einem auf dem zweiten Isolierfilm gebildeten Steuergate (707; 1409), und einem Auswahlgate (710; 1412), das oberhalb der Seitenwände des schwimmenden Gates und des Steuergates über einen dritten Isolierfilm (708; 1410) und oberhalb des Substrats über einen vierten Isolierfilm (709; 1411) gebildet ist.

9. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen im wesentlichen aus einem ersten, auf dem Substrat gebildeten Isolierfilm (803; 1506) besteht, einem auf dem ersten Isolierfilm gebildeten, schwimmenden Gate (804; 1507), einem auf dem schwimmenden Gate gebildeten, zweiten Isolierfilm (805; 1508), und einem auf einem Abschnitt des Isolierfilms, der nicht mit dem schwimmenden Gate bedeckt ist, und auf dem zweiten Isolierfilm gebildeten Steuergate (806; 1509).

10. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen im wesentlichen aus Speicherelementen besteht, von denen jedes aus einem ersten, auf dem Substrat gebildeten Isolierfilm (903, 1606) gebildet ist, einem auf dem ersten Isolierfilm gebildeten, schwimmenden Gate (904; 1607), einem auf dem schwimmenden Gate gebildeten, zweiten Isolierfilm (905; 1608), und einem auf dem zweiten Isolierfilm gebildeten Steuergate (906; 1609), die in Reihe geschaltet sind.