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Diese Erfindung bezieht sich auf einen
Stromabtastverstärker für einen Speicher und insbesondere auf einen
dynamischen Verstärker zur Verwendung in einem statischen
Speicher mit wahlfreiem Zugriff und niedriegem Energiebedarf
(SRAM).
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Halbleiterspeicher beinhalten im allgemeinen eine
orthogonale Anordnung von Speicherzellen zum Speichern binärer
Daten in der Form von Einsen und Nullen. In RAMs beinhaltet
gewöhnlich jede Speicherzelle zwei Transistoren, die als
kreuzgekoppelte Flip-Flops angeordnet sind, welche mit
einem Paar von Bitleitungen und einer Wortleitung gekoppelt
sind. Die Anordnung beinhaltet typischerweise Spalten von
Bitleitungen und Zeilen von Wortleitungen. Gewöhnlich sind
die Bitleitungen in Paaren gruppiert. Eine Speicherzelle
ist an jeder Kreuzung eines Bitleitungspaares und einer
Wortleitung angeordnet. Ein Paar von Bitleitungen kann
selektiv mit Datenleitungen unter der Steuerung einer aus
einer Anzahl von Spaltenwählleitungen, welche von einem
Spaltenadressdekoder abstammen, gekoppelt werden. Jede der
Wortleitungen, die von einem Zeilenadressdekoder abstammen,
kann selektiv die Speicherzellen in dieser Zeile mit ihren
entsprechenden Bitleitungen durch Einschalten von
Zugriffstransistoren in der Speicherzelle koppeln. Eingangsadressen
werden durch die Spaltenadressdekoder und
Zeilenadressdekoder dekodiert, um eine bestimmte Speicherzelle, z.B. die
Speicherzelle, die an der Kreuzung der ausgewählten
Bitleitungen und Wortleitungen angeordnet sind, mit den
Datenleitungen zu koppeln. Auf diese Weise können in den
Speicherzellen gespeicherte binäre Daten auf die Bitleitungen und
dann auf die Datenleitungen für eine eventuelle Übertragung
auf eine Speicherausgangsvorrichtung übertragen werden. Auf
die gleiche allgemeine Weise werden Daten in die
Speicherzellen geschrieben.
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Zwischen den Datenleitungen und der
Speicherausgangsvorrichtung ist ein Abtastschaltkreis erforderlich, oder ein
sogenannter Abtastverstärker (Sense Amplifier). Gewöhnliche
Abtastverstarker für SRAMs tasteten eine Spannungsdifferenz
zwischen den Bitleitungen ab. Die Spannungsdifferenz,
welche sich zwischen den Bitleitungen aufgebaut hat, ist
typischerweise in der Größenordnung von 5% bis 10% der
Bauelementeversorgungsspannung. Daher liegt für eine 5
Voltversorgung die Bitleitungsspannungsdifferenz im Bereich von 0,25
bis 0,5 Volt.
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Bestehende statische Spannungsabtastverstärker tasten die
Bitleitungsspannungsdifferenz kontinuierlich ab und
erzeugen als Ausgangsignal eine verstärkte Version dieser
Differenz. Die Verstärkung dieses Verstärkers muß hoch sein.
Bislang weist der Verstärker verschiedene gewöhnliche
Differenzverstärkerstufen auf, wobei das Ausgangsignal des einen
den Eingang des nächsten versorgt, um eine genügend hohe
Verstärkung zu erreichen, um so die
Speicherausgangsvorrichtung zu treiben. Diese Art von Abtastschaltkreis leidet
unter verschiedenen Nachteilen. Das Erfordernis für
verschiedene Verstärkungsstufeneinrichtungen, so daß der
Schaltkreis eine große Menge der Chipfläche beansprucht und
ebenso einen hohen Leistungsverbrauch hat. Zusätzlich
müssen genaue Referenzspannungen für jede Verstärkungsstufe
vorgesehen werden.
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Es gibt auch dynamische Spannungsabtastverstärker, die
durch Aufnehmen eines "Schnappschusses" der
Spannungsdifferenz
zu einem bestimmten Moment arbeiten. Dieser Moment
wird durch einen Abtasttakt φ zu einem Zeitpunkt bestimmt,
bei dem sich eine genügende abzutastende Spannungsdifferenz
zuverlässig über den Datenleitungen aufgebaut hat.
Derartige Verstärker sind kleiner und vebrauchen weniger
Leistung als statische Abtastverstärker, sie sind aber immer
noch beim Abtastvorgang der Spannungsdifferenz zuverlässig.
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Ein Problem beim Abtasten der Spannungsdifferenz zwischen
den Bitleitungen ist, daß die Bitleitungen und
Datenleitungen kapazitiv belastet sind. Demgemäß bringt die Erzeugung
der erforderlichen Spannungsdifferenz eine Zeitverzögerung
mit sich. Die durch die Kapazität bedingte Zeitverzögerung
erhöht notwendigerweise die Zeit, die erforderliche ist, um
die Daten aus einer Speicherzelle zu lesen.
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Weitere Nachteile bei der Verwendung von Abtasttechniken,
die von der Spannungsdifferenz zwischen den Bitleitungen
abhängen, sind die Schwierigkeit zum Erreichen der optimalen
Signalverstärkung der Abtastverstärker und zum Verschieben
des Gleichtaktspannungspegels auf den Bitleitungen bevor
das Differenzsignal als Speicherausgangsignal verwendet
werden kann. Diese beiden Probleme sind durch die Tatsache
bedingt, daß die Bitleitungen über einer Spannung von
ungefähr gleich 807. der Bauelementeversorgungsspannung gehalten
werden müssen, um die Speicherzellenstabilität zu erhalten.
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Es wurde der Versuch unternommen, das Problem des Messens
der Bitleitungsspannungsdifferenzen in RAMs zu lösen. In
dieser Hinsicht wird Bezug auf das US Patent Nr. 4,766,333
genommen, welches einen statischen Abtastverstärker
beschreibt, der, anstelle des Abtastens der
Spannungsdifferenzen auf den Bitleitungen, die Differenz zwischen jeweiligen
Strömen abtastet, die entlang der Bitleitungen geführt
werden.
Zwei Stromquellen sind jeweils mit den Bitleitungen
verbunden und führen jeweils Ströme Icm zu. Wird auf eine
Zelle zugegriffen, so nimmt sie einen Treiberstrom Icell
auf, wobei dessen Richtung von dem in der Zelle gehaltenen
Datum abhängt. Daraufhin erscheint eine Stromdifferenz über
den Datenleitungen.
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Dieser Verstärker besitzt den Vorteil, daß er nicht zu
warten braucht, bis sich die Bitleitungsspannungsdifferenzen
aufgebaut haben. Er ist daher schneller als der oben
erwähnte statische Spannungsabtastverstärker. Dennoch teilt
er die anderen Nachteile eines statischen
Spannungsabtastverstärkers, nämlich daß er groß ist und Leistung
verbraucht.
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Aufgabe der Erfindung ist es, einen Abtastverstärker für
ein RAM vorzusehen, welcher die oben dargelegten Nachteile
des Standes der Technik verhindert oder zumindest
vermindert.
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Gemäß der vorliegenden Erfindung ist ein dynamischer
Abtastverstärker zum Parallelschalten von Datenleitungen eines
Speichers vorgesehen, um die Unterschiede der Stromsignale,
die jeweils von den Datemleitungen geführt werden,
abzutasten, wobei der Verstärker erste und zweite
Eingangselemente, wobei jedes Eingangselement einen Steuerknoten und
erste und zweite Verbindungsknoten hat, zwischen denen ein
steuerbarer Pfad liegt, wobei die Eingangselemente mittels
Verbindung der Steuerknoten der einen, um ein Signal auf
dem steuerbaren Pfad der anderen zu erhalten, und umgekehrt
kreuzgekoppelt sind, wobei der erste Verbindungsknoten
eines jeden Eingangselements so verbunden ist, daß er einen
jeweiligen der Datenleitungsströme empfängt, erste und
zweite Lasten, die jeweilig mit den zweiten
Verbindungsknoten
der ersten und zweiten Eingangselemente verbunden sind
und über denen sich jeweilige Ausgangsp&nnungen entwickeln,
und ein Schaltelement aufweist, welches zwischen den
Steuerknoten der Eingangselemente liegt und welches in einem
ersten Zustand, um den Verstärker in einem
Gleichgewichtszustand zu halten, in welchem die Ausgangspannungen im
wesentlichen gleich sind, und in einem zweiten Zustand betreibbar
ist, um die Eingangselemente zur Ansteuerung der
Ausgangspannungen freizugeben, so daß der Verstärker in einen von
zwei logischen Zuständen abhängig von den
Datenleitungströmen einrastet.
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Vorzugsweise sind die Eingangselemente
Feldeffekttransistoren (FETS), wodurch das Gate des Transistors der
Steuerknoten und der Drain/Source-Kanal der steuerbare Pfad ist.
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Vorzugsweise sind die Lasten jeweilige FETS, deren
Drain/Source-Kanäle mit den Drain/Source-Kanalen der ersten und
zweiten Eingangselemente verbunden sind. Die Lasten können
durch Verbindung deren Gates mit den Gates der ersten und
zweiten Eingangs-FETS kreuzgekoppelt sein.
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Vorzugsweise hat das Schaltelement einen Steuerknoten, der
derart angeordnet ist, daß er ein Schaltsignal empfängt und
ein steuerbarer Pfad zwischen den Steuerknoten der
Eingangselemente verschaltet ist. In der bevorzugten
Ausführungsform ist das Schaltelement ein FET Transistor, dessen Gate
der Steuerknoten ist und dessen Drain/Source-Kanal der
steuerbare Pfad ist.
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Vorzugsweise ist das Schaltsignal ein Systemtakt.
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Zum besseren Verständnis der Erfindung und um zu zeigen,
wie dieselbe umgesetzt werden kann, wird nun mittels eines
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Beispiels Bezug auf die begleitenden Zeichnungen genommen,
bei denen:
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Figur 1 ein Diagramm eines grundsätzlichen Speicherlayouts
ist;
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Figur 2 einen Teil einer Speicheranordnung zeigt;
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Figur 3 eine Zelle einer Speicheranordnung zeigt;
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Figur 4 ein Blockdiagramm eines grundsätzlichen Stromabtast-
Systems ist;
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Figur 5 ein Schaltbild eines "dynamischen«
Stromabtastverstärkers ist, der das Prinzip der Erfindung darstellt;
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Figur 6 ein Schaltbilt eines "dynamischen"
Stromabtastverstärkers gemäß einer Ausführungsform der vorliegenden
Erfindung ist; und
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Figur 7 ein Graph des Drain/Source-Stroms gegen die
Drain/Source-Spannung für den Eingangstransistor des Verstärkers
ist.
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Als Hintergrund wird Bezug auf die Zeichnungen 1 bis 3 der
vorgliegenden Beschreibung genommen. Figur 1 zeigt eine
typische Speichervorrichtung zur Verwendung mit einem
Spannungsabtastverstärker. Dieser weist drei Hauptbestandteile
auf: Adressdekoderschaltkreis 2, Speicherzellenanordnung 4
und Datenabtastschaltkreis 6. Ein Segment einer
Speicherzellenanordnung ist in Figur 2 gezeigt. Eine Vielzahl von
Speicherzellen 8 ist in Zeilen und Spalten angeordnet, wobei
alle Zellen in einer einzelnen Spalte sich ein Paar von
Bitleitungen BL, teilen. Jedes Paar von Bitleitungen ist
mit einem jeweiligen Spaltenmultiplexer 12 verbunden,
welcher wiederum mit Ausgangsdatenleitungen 14 verschaltet
ist. Alle Zellen in einer Zeile sind mit einer gemeinsamen
Wortleitung 10 verbunden. Der interne Aufbau einer Zelle
ist in Figur 3 gezeigt. Die Zelle, auf die zugegriffen
wird, wird durch die Wortleitungssignale und durch den
Spaltenmultiplexer bestimmt. Wenn das Potentiel einer
Wortleitung 10 ansteigt, schalten sich die Zugriffstransistoren
16, 18 einer Zelle ein und erzeugen einen Entladungspfad
von einer der Bitleitungen BL oder abhängig vom Zustand
der Zelle. Dies erhöht eine Potentialdifferenz ΔV zwischen
den Bitleitungen BL, , wo ΔV=V&sub1;-V&sub2;, und über den
Spaltenmultiplexer, auf den Datenleitungen.
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Die Funktion des Datenabtastschaltkreises 6 ist, die
Potentialdifferenz ΔV abzutasten, insbesondere ob sie positiv
oder negativ ist, wobei der binäre Zustand der zugeriffenen
Zelle bestimmt wird. Die vorliegende Erfindung erreicht
dies aufgrund des Stromabtastprinzips (besser als die
Spannung).
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Figur 4 stellt das idealisierte Prinzip der Stromabtastiing
dar. Zwei Stromquellen 46, 48 sind jeweils mit
Versorgungsströmen 1cm über die Bitleitungen BL, verbunden. Wenn
auf die Zelle 8 zugegriffen wird, so wird ein Strom Icell
benötigt, so daß die Ströme, die auf den Datenleitungen 14
(Icm) Icm-Icell) auftreten, durch den Wert Icell und in
einem Sinn, der von dem in der Zelle gespeicherten Datum
abhängt, verschieden sind. Das Bezugszeichen 50 bezeichnet
einen Stromabtastverstärker. Die Differenz der
Datenleitungsströme festigt sich selbst in dem Stromabtastverstärker 50
als eine Fehlanpassung in den Impedanzen auf den
Bitleitungen. Ein Verstärker mit diesem Prinzip, welcher als ein
statischer Abtastverstärker arbeitet, ist in dem oben
erwähnten
zitierten US Patent Nr. 4,766,333 beschrieben worden.
Die vorliegende Erfindung verwendet das Stromabtastprinzip
bei dynamischer Abtastung, wie nachfolgend mit Bezug auf
Figur 5 erläutert wird.
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Wie zuvor beschrieben, festigt sich eine zugegriffene
Speicherzelle im Stromabtastverstärker 50 als Fehlanpassung in
den Impedanzen, die durch Z&sub1;, Z&sub2; in Figur 5 wiedergegeben
sind.
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Der Abtastverstärker weist zwei p-Kanal Transistoren 52, 54
auf, wobei das Gate des einen mit dem Drain des anderen
verbunden ist, so daß sie kreuzgekoppelt sind. Die Sourcen
der Transistoren 52, 54 sind derart verbunden, daß sie
jeweils einen entlang der Datenleitungen 14, DL,
fließenden Strom empfangen. Ein Schaltelement, in Form eines
dritten n-Kanal Transistors 56, ist mit seinem
Drain/Source-Kanal zwischen den Gates der Transistoren 52, 54 verschaltet
und mit seinem eigenen Gate verbunden, um ein Taktsignal φ
zu empfangen. Lasten sind jeweils an die Drains der
Transistoren 52, 54 angeschlossen, wobei sich Ausgangspannungen
Vo, Vo des Verstärkers über diesen Lasten an Ausgangsknoten
N aufbauen. In der in Figur 6 gezeigten bevorzugten
Ausführiingsform sind die Lasten n-Kanal Transistoren 58, 60,
deren Gates jeweils mit den Gates der Eingangstransistoren
52, 54 verbunden sind.
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Wenn das Taktsignal Δ "High" ist, sind die Gatespannungen
der zwei p-Kanal Transistoren 52, 54 und die der
Lasttransistoren 58, 60 derart, daß diese Transistoren in Sättigung
vorgespannt sind und die Ausgangspannungen Vo, gleich
(oder nahezu gleich) gehalten werden, trotz der
Stromdifferenz auf den Datenleitungen DL, . Es werden nun die
Ströme 11, 12 jeweils auf den Datenleitungen Dl,
betrachtet,
wobei I&sub2; > I&sub1;. Das heißt, daß I&sub2; den Icm und I&sub1;
den Icm-Icell repräsentiert. Die Lasttransistoren sind
jeweils vorgespannt, um einen Drainstrom I&sub3; passieren zu
lassen, wobei I&sub2; > I&sub3; > I&sub1;. Ist der Transistor 56
eingeschaltet, so kann der Differenzstrom I&sub2;-I&sub3; vom Drain des
Transistors 54 über den Transistor 56 und zum Drain des
Transistors 58 fließen, um den Strom I&sub1; vom Transistor 52 zu
unterstützen. Die Ausgangspannungen Vo, sind folglich
durch die Vds/Vg Charakteristik für die Lasttransistoren
bestimmt. Wenn der Systemtakt auf "Low" geht und der
Transistor 56 eingeschaltet wird, treibt die Differenz der
Ströme die Ausgangspannungen Vo, in entgegengesetzte
Richtungen, um so eine Ausgangspannungsdifferenz zu
erzeugen. Das heißt, es gibt keinen ausgleichenden Strompfad
mehr, so daß die Stromdifferenz I&sub2;-I&sub3; am Ausgangknoten
bewirkt, daß der Knoten aufgeladen wird (aufgrund der Wirkung
der parasitären Kapazität am Knoten ) und folglich Vo
ansteigt. Gleichzeitig wird der Ausgangsknoten durch den
Differenzstrom I&sub3;-I&sub1; entladen, wodurch Vo vermindert wird.
Wird mehr Spannung am Knoten N über der Last 60 aufgebaut,
so reduziert sich die Gate-Sourcespannung des Transistors
52, wodurch folglich der durch den Transistor 52 geleitete
Strom reduziert wird und der Knoten N immer noch entladen
wird. Die umgekehrte Entladung des Knoten N resultiert in
einer größeren Gate-Sourcespannung für den Transistor 54
und folglich einem größeren Drainstrom. Die
Geschwindigkeit, mit der die Ausgangspannungen in entgegengesetzte
Richtungen getrieben werden wird folglich durch
Riickkopplung zwischen den zwei Transistoren 52, 54 erhöht, welche
durch deren Kreuzkopplung und ebenso durch die
Kreuzkopplung der Lasttransistoren 58, 60 entsteht. Die
Ausgangspannungen erreichen schnell einen Pegel nahe den normalen
CMOS-Logikpegeln von jeweils 5V und 0V, so daß keine
weitere Zwischenspeicherung oder ein Verstärkungsschaltkreis
erforderlich ist. Die Daten sind folglich in einer
passenden Form zur Verwendung für einen geeigneten "Back End"-
Schaltkreis.
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Die Schaltung aus Figur 5 hat den Vorteil gegenüber einem
Spannungsabtastschaltkreis, daß sie in ihrem Betrieb
schnel-1er ist, da sie nicht von einem Spannungsdifferenzaufbau
zwischen den Bitleitungen BL, abhängig ist, der für die
Abtastung genügend hoch ist, z.B. ein Minimum von 300mV
hat.
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Ein weiterer Vorteil des oben beschriebenen
Abtastverstärkers gegenüber herkömmlichen Designs ist, daß die Schaltung
"selbst-vorspannend" ist, z.B keine Referenzspannungspegel
benötigt, um eine optimale Leistung vom Verstärker zu
erhalten, und das Design auch große Abweichungen in den
Gleichtakteingangspegeln toleriert. Diese letztere Toleranz ist
wichtig beim Sicherstellen der optimalen Leistung nach den
Speicherschreibzyklen, verlassenen Lesezyklen oder während
Stromversorgungsleitungsstörungen, bei der präzise
Gleichtaktspannungspegel nicht immer garantiert werden. Die
Schaltung toleriert auf einfache Weise die
Gleichtaktspannungsabweichungen im 3V bis 5V-Bereich (
Transistorschwellenspannungen Vtn, Vtp von ungefähr 0,7V, -0,7V angenommen).
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In Speichern, bei denen Referenzspannungen erzeugt werden
müssen, um den Abtastverstärker in seinem empfindlichsten
Bereich vorzuspannen, können Versorgungsspannungsrauschen
und herabgesetzte Bitleitungspegel nachteilig auf den
Abtaststörabstand einwirken.
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Der Abtastverstärker ist jeweils mittels gepaarter
Transistoren für die Eingangstransistoren und Lasttransistoren
aufgebaut. Gepaarte Transistoren sind diejenigen, welche
unt den gleichen Bedingungen für Gate-Sourcespannung (Vgs),
Drain-Sourcespannung (Vds) und Substratspannung
(Vsubstrate) identische Drain/Sourceströme haben.
Herstellungstechniken können zu Unterschieden von bis zu 107 in den
Drainströmen von zwei nominal gepaarten Transistoren
führen, aber diese bleiben für viele Anwendungen als gepaarte
Transistoren akzeptabel.
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Dennoch resultieren Herstellungstechniken nicht immer in
perfekt gepaarten Trabnsistoren, oder auch in Transistoren,
die innerhalb 10% gepaart sind. Es ist ein wesentlicher
Vorteil der vorliegenden Schaltung, daß sie auf ein hohes Maß
an Fehlanpassung bei ihren jeweiligen Eingangstransistoren
und Lasttransistoren unempfindlich ist. Figur 7 zeigt die
Charakteristika von zwei Eingangstransistoren 52, 54, wobei
der Abtastverstärker während eines typischen Zugriffs im
Gleichgewicht ist. Beide Transistoren sind in Sättigung und
in diesem Zustand ist das Verhältnis zwischen Ids und Vgs
bestimmt durch Ids = β/2 (Vgs-Vt)², wobei β der
Gegenwirkleitwertfaktor ist. Aus dem Graphen kann man sehen, daß
eine Differenz Idiff von 33% beim Strom Icm erreicht wird.
Bevor eine unzuverlässige Abtastung auftritt, würde eine)
Bauelementeoffset von ungefähr 30% im Drain-Sourcestrom Ids
benötigt.
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Ein Offset von 30% wäre ebenfalls bei dem Lasttransistor
notwendig, wobei diese Transistoren ebenso gepaart und in
Sättigung vorgespannt sind.
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Es ist verständlich, daß dieser Abtastverstärker mit
gepaarten Transistoren den Kriterien für zuverlässige
Abtstung leicht genügt.
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Es ist zu bemerken, daß diese zuverlässige Abtastung mit
einer sehr niegrigen Spannungsdifferenz auf den Bitleitungen
erreicht werden kann, z.B. im in Bezug auf Figur 6
erläutertem Beispiel, wo dies 200mV sein würde. Dort, wo die
Transistoren enger gepaart sind, können auch niedrigere
Differenzspannungen abgetastet werden.
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Um eine optimale Leistung bei diesem Abtastverstärker zu
erreichen, ist es für p-Bauelemente wünschenswert groß in
Bezug auf n-Bauelemente zu sein, z.B. haben p-Bauelemente im
Gleichgewicht eine kleine absolute Ve(Vgs-Vt), und daher
eine hohe Differenzstromverstärkung für kleine Änderungen in
Vgs. Eine Erhöhung der p-Bauelementetransistorgröße
vermindert die Bitleitungsdifferenzspannung aber erhöht den
abgetasteten Differenzstrom.
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Vorteile gegenüber der statischen Stromabtastanordnung der
US 4,766,333 weisen die Tatsache auf, daß die vorliegende
Schaltung weniger Platz auf dem Chip beansprucht, weniger
Komponenten verwendet und weniger Leistung verbraucht. Des
weiteren sind annähernd CMOS Logikpegel als ein direktes
Ausgangsignal vorgesehen: es muß kein analoger Pegel in
einen digitalen Pegel umgewandelt werden, wie es in der US
4,766,333 erforderlich ist, um nachfolgend geschaltete
Logikschaltkreise zu treiben.