DE68928483T2 - Energieversorgungskontakt für integrierte Schaltungen - Google Patents

Description

Hintergrund der Erfindung 1. Erfindungsgebiet
• Die vorliegende Erfindung betrifft ein verbessertes Verfahren zur Bereitstellung eines Kontaktes zur elektrischen Stromversorgung einer integrierten Schaltung.
2. Stand der Technik
• Zur Bereitstellung eines Kontakts für die elektrische Stromversorgung einer integrierten Schaltung (z.B. VDD oder VSS) wird ein Stromversorgungsleter um die "Vorderseite" des Chips herum geführt, d.h. um die Seite herum, auf der die Feldeffektbauelemente ausgebildet sind. Der Stromversorgungsleiter verbindet die Bauelemente mit einer Bondkontaktstelle, von der aus ein Leitungsdraht zu einem Gehäuseanschluß der integrierten Schaltung führt, der mit einer externen Stromversorgung verbunden ist. Für jede Versorgungsspannung wird mindestens ein Stromversorgungsleiter bzw. "Bus" bereitgestellt. Zur Minimierung der Induktivität und des Widerstands werden üblicherweise mehrere Bondkontaktstellen bereitgestellt, um einen gegebenen Bus mit den Stromversorgungsanschlüssen des Gehäuses zu verbinden. Zum Beispiel müssen bei einer gängigen Mikroprozessorentwurfsart von insgesamt 130 Bondkontaktstellen 15 VSS-Bondkontaktstellen bereitgestellt werden. In vielen Fällen haben die Chips der integrierten Schaltungen nunmehr die "Bondkontaktstellengrenze" erreicht, wobei die Peripherie des Chips die maximal mögliche Anzahl von Bondkontaktstellen trägt. Damit verringert die große Anzahl von Bondkontaktstellen für die Stromversorgung die Anzahl der für andere Zwecke, wie zum Beispiel für Signal- Ein- und Ausgänge, verfügbaren Bondkontaktstellen.
• Bei schnellen integrierten Schaltungen sind die durch das Ein- oder Ausschalten von Ausgangspuffern erzeugten elektrischen Störsignale ein zusätzliches Problem. Solche Schalt-Störspannungen werden teilweise durch die rasche Änderung des Stromflusses durch die Stromversorgungsleiter verursacht, die aufgrund des ohmschen Spannungsabfalls über den Widerstand des Leiters und der durch die Induktivität des Leiters erzeugten Induktionsspannung zu dem Auftreten von Schalt-Störspannungen führt. Solche Störspannungen können die anderen internen Signale in der integrierten Schaltung oder die Ausgangssignale aus anderen Ausgangspuffern stören. Insbesondere verursacht die Änderung des Stroms durch den Masse- Stromversorgungsleiter (VSS-Stromversorgungsleiter), daß Störsignale durch "Massespringen" erzeugt werden, wobei das interne Massepotential bezüglich der externen Masse springt. Es ist bekannt, daß Störsignale durch Massespringen zu einem wesentlichen Teil durch das Schalten der Ausgangspuffer verursacht wird, da diese vorübergehend einen relativ großen Strom ziehen, um die Kapazität der externen Ausgangsleitung auf zuladen, mit der sie verbunden sind. In manchen Fällen wird als Versuch, die in einem Bereich erzeugten Störsignale von der Beeinträchtigung von Bauelementen in einem anderen Bereich zu isolieren, ein Bus in zwei oder mehr Teile aufgeteilt, die mit verschiedenen Bereichen der integrierten Schaltung verbunden sind.
• Oft wird die Leitung durch ein stark dotiertes (d.h. einen geringen spezifischen Widerstand aufweisendes) Substrat verwendet, um den Kontakt mit einer Stromversorgung herzustellen. Wie in dem U.S.-Patent 4 631 570 besprochen wird, kann bipolaren Bauelementen durch einen metallischen Kontakt auf der Rückseite eines Chips einer integrierten Schaltung eine positive Versorgungsspannung (VCC) zugeführt werden. Dadurch kann ein verdeckter Kollektorbereich kontaktiert werden, der in einer Epitaxialschicht auf dem Substrat ausgebildet ist. Der hohe spezifische Widerstand der Epitaxialschicht verhindert jedoch, daß die Versorgungsspannung (VCC) den Bauelementen zugeführt wird, die sich auf der oberen Oberfläche (Vorderseite) des Chips befinden. Zum Beispiel benötigt ein Widerstand einen separaten Oberflächenkontakt mit dieser. Dies erklärt die Tatsache, daß es Entwickler in der Technik integrierter Schaltungen bisher nicht als praktikabel angesehen haben, von der Rückseite des Chips her durch eine Epitaxialschicht hindurch einen Kontakt zur Stromversorgung herzustellen. Der Grund dafür ist der wesentlich höhere (typischerweise um mehr als eine Größenordnung höhere) spezifische Widerstand der Epitaxialschicht verglichen mit dem Substrat. Außerdem wird die Rückseite eines Chips einer integrierten Schaltung oft metallisiert, um eine Kühlfläche bereitzustellen. Für integrierte CMOS- Schaltungen, die auf einem p&spplus;-Substrat ausgebildet sind, wird die Metallschicht typischerweise mit Masse (VSS) verbunden, um eine Vorspannung zu erzeugen, die dabei hilft, den Latch-up-Effekt zu reduzieren. Es ist jedoch nicht beabsichtigt, durch diesen Kontakt einen wesentlichen Strom (d.h. Kanalstrom) fließen zu lassen.
• Integrierte CMOS-Schaltungen werden häufig auf Halbleitersubstraten ausgebildet, die eine Epitaxialschicht aufweisen. In den meisten Fällen werden die p- und die n-Kanal-Bauelemente in dotierten "Wannenbereichen" ausgebildet, die sich in der Epitaxialschicht befinden. Die Epitaxialschicht wird durch Ablagerung auf eine einkristalline Halbleiterscheibe ausgebildet und wird normalerweise wesentlich schwächer dotiert als die Scheibe, wobei die Wannen eine Dotierungsstärke aufweisen, die zwischen der Dotierungsstärke der Scheibe und der Dotierungsstärke der Epitaxialschicht liegt. Deshalb weist die Epitaxialschicht einen viel größeren spezifischen Widerstand auf als die Scheibe. Dies hat Entwickler in der CMOS-Technik dazu geführt, sehr darauf zu achten, daß auf der Vorderseite des Chips eine ausreichende Anzahl von Stromversorgungsbondkontaktstellen bereitgestellt wird, um sicherzustellen, daß das oben erwähnte "Massespringen" die Leistungsfähigkeit der Schaltung nicht begrenzt. In der Praxis wird die Anzahl von VSS- und VDD- Stromversorgungsbondierungsdrähten (und damit Bondkontaktstellen) auf der Grundlage einer Berechnung der maximalen Induktivität gewählt, die für ein annehmbares Massespringverhalten tolerierbar ist.
Zusammenfassung der Erfindung
• Es wurde ein Verfahren erfunden, um einer integrierten Schaltung mit Feldeffektbauelementen, die in einer Wanne ausgebildet sind, die sich in einer schwach dotierten, auf einem stärker dotierten Substrat befindlichen Epitaxialschicht befindet, eine Versorgungsspannung zuzuführen. Eine leitende Schicht (z.B. eine Metallschicht) auf der Rückseite eines Substrats einer integrierten Schaltung wird mit einem Stromversorgungsanschluß verbunden. Im Betrieb wird den Source-Elektroden von Feldeffektbauelementen durch das Substrat hindurch Strom aus der Stromversorgung bereitgestellt. Die Epitaxialschicht weist typischerweise einen spezifischen Widerstand auf, der mindestens 100 mal größer als der des Substrats ist. Überraschenderweise sind weniger Stromversorgungsbondkontaktstellen erforderlich als bei Entwurfsverfahren des Stands der Technik. Die Bondkontaktstellen können für eine gegebene Versorgungsspannung in manchen Fällen sogar eliminiert werden.
Kurze Beschreibung der Zeichnungen
• FIG. 1 zeigt einen Querschnitt einer integrierten CMOS-Schaltung mit einem Source-Bereich, der durch das erfindungsgemäße Verfahren kontaktiert wird.
• FIG. 2 zeigt Stromversorgungsbusse und externe Stromversorgungsverbindungen zu einem Chip einer integrierten Schaltung, der das erfindungsgemäße Verfahren einsetzt.
Ausführliche Beschreibung
• Die vorliegende ausführliche Beschreibung betrifft integrierte CMOS-Schaltungen mit einer Versorgungsspannung, die zu Feldeffektbauelementen geleitet wird, die in einer Wanne ausgebildet sind, die in einer relativ schwach dotierten Epitaxialschicht liegt, die auf einem stärker dotierten Substrat ausgebildet ist. Überraschenderweise wurde festgestellt, daß die Leitung durch das schwach dotierte (d.h. einen höheren spezifischen Widerstand aufweisende) Substrat ausreichen kann, um den Kanalstrom für den Betrieb des Bauelements bereitzustellen. Dies trifft sogar dann zu, wenn die Dotierungsstärke der Epitaxialschicht mehr als zwei Größenordnungen schwächer als das Substrat ist, so daß der spezifische Widerstand der Epitaxialschicht mehr als 100 mal größer als das Substrat ist. In der Tat wurde festgestellt, daß ein erfolgreicher Betrieb sogar mit einer Epitaxialschicht mit einem mehr als 1000 mal größeren spezifischen Widerstand als das Substrat (z.B. mit einer mehr als 1000 mal schwächeren Dotierungsstärke) erzielt werden kann. Außerdem wurde überraschenderweise festgestellt, daß die Latch-up- Unterdrückung einer integrierten CMOS-Schaltung durch das vorliegende Verfahren nicht beeinträchtigt wird, obwohl vertikal durch das Substrat hindurch große Ströme fließen. Zusätzlich werden das Stromversorgungsspringen und damit die Störungen typischerweise verringert, was auf eine verringerte Leitungsinduktivität zurückzuführen ist.
• In FIG. 1 ist eine beispielhafte Ausführungsform des vorliegenden Verfahrens mit einer integrierten CMOS-Schaltung gezeigt. Ein Siliziumsubstrat 101 weist eine metallische Schicht 100 auf, die die "Rückseite" des Substrats bedeckt und durch einen Gehäuseanschluß mit der negativen Versorgungsspannung (VSS) verbunden ist. Auf der "Vorderseite" des Substrats ist eine Epitaxialschicht 113 ausgebildet; die Dotierungsstärke der Epitaxialschicht ist wesentlich schwächer als die des Substrats, was zu einem wesentlich höheren spezifischen Widerstand führt. Feldeffektbauelemente sind in "Wannen" ausgebildet, bei denen es sich um dotierte Bereiche in der Epitaxialschicht handelt. Insbesondere sind die p-Kanal-Feldeffekttransistoren in der n-Wanne 102 und die n-Kanal-Feldeffekttransistoren in der p-Wanne 103 ausgebildet. Ein Verfahren zur Erzeugung von p- und n-Wannen wird in dem U.S.-Patent 4 554 726 angegeben, obwohl in der Technik viele andere Verfahren bekannt sind. Die dargestellte Konfiguration implementiert einen CMOS-Inverter, wobei der Drain- Anschluß 111 des n-Kanal-Transistors durch den Leiter 115 mit dem Drain-Anschluß 110 des p-Kanal-Transistors verbunden ist. Es können jedoch auch andere CMOS- Logikschaltungen das vorliegende Verfahren vorteilhaft einsetzen.
• Der Source-Bereich 104 der n-Kanal-Bauelemente ist mittels eines Leiters 112, der einen "Wannenanschluß" bildet, mit einem stark dotierten Wannenkontaktbereich 105 verbunden. Die Verwendung eines Wannenanschlusses, um die Wanne auf einem gewünschten Potential zu halten und damit eine konstante Substratvorspannung bereitzustellen, ist an und für sich in der Technik bekannt. Diese Verwendung erforderte jedoch praktisch keine Gleichstromleitung, und der stark dotierte Kontaktbereich wird daher oft mit minimalen Abmessungen ausgeführt, um Platz zu sparen. Zur Implementierung der vorliegenden Erfindung für den n-Kanal-Transistor ist es erwünscht, den stark dotierten Wannenkontaktbereich 105 verglichen mit der Praxis des Stands der Technik groß auszuführen. Es wird empfohlen, daß die Breite und die Länge des Bereichs 105 ungefähr gleich der des darüberliegenden Busses gewählt wird (falls dieser vorliegt). Der Kanalstrom zu dem Inverter (Iinv) wird dann durch das Kontaktfenster 106 hindurch mit minimalem Spannungsabfall zu der p- Wanne geleitet. Der Leiter 112 kann aus einem geeigneten Material bestehen, so daß er zwischen dem Source-Anschluß 104 und dem stark dotierten Kontaktbereich 105 einen ohmschen Kontakt mit niedrigem Widerstand bereitstellt. Typischerweise besteht der Leiter aus einem Metall (z.B. Aluminium), das sich durch Kontaktfenster in einem darüberliegenden Dielektrikum hindurch erstreckt, um diese Bereiche zu kontaktieren, und kann einen Teil des Stromversorgungsbusses (z.B. des VSS-Busses) bilden. Es ist jedoch auch möglich, ein Metallsilizid einzusetzen, um diesen Wannenanschlußleiter zu bilden. Das Silizid kann während des "Salizid"-Prozesses gebildet werden, der die Silizidschicht auf dem Gate-, dem Source- und dem Drain-Anschluß bildet. In diesem Fall befindet sich das Silizid unter der dielektrischen Schicht, und die Kontaktfenster können, wenn außerdem keine zusätzliche Leitung mittels des herkömmlichen Stromversorgungsbusses erwünscht ist, ganz weggelassen werden.
• Die anderen in dem beispielhaften Inverter enthaltenen Bereiche von FIG. 1 sind die Gate- Elektroden 117 und 118 für das n- bzw. das p-Kanal- Bauelement. Der Source-Anschluß 116 des p-Kanal- Bauelements ist mit dem VDD-Bus 108 verbunden, der mittels eines herkömmlichen Wannenanschlußfensters 114 mit dem n&spplus;-Wannenkontaktbereich 109 verbunden ist.
• Bei dem vorliegenden Verfahren bleibt der Dotierungstyp typischerweise von dem Wannenkontaktßbereich (und damit der Wanne) bis in die Epitaxialschicht und das Substrat hinein gleich, d.h. die Dotierung ist in dem beispielhaften Fall kontinuierlich vom p-Typ, wobei keine in Sperrichtung vorgespannte pn-Übergänge vorliegen, die die Leitung des Stroms aus der Stromversorgung stören könnten. Daher kann der Strom von dem Source-Anschluß des n- Kanal-Transistors in der p-Wanne (mittels des durch den Wannenanschlußleiter bereitgestellten ohmschen Kontakts) zu dem p-Wannen-Kontaktbereich und sowohl durch die Epitaxialschicht als auch durch das Substrat hindurch zu dem VSS-Kontakt auf der Rückseite des Chips fließen. Es ist zu beachten, daß, wenn ein n-Substrat mit einer darauf befindlichen n-Epitaxialschicht verwendet werden würde, ein passend groß bemessener n- Wannenkontaktbereich verwendet werden könnte, um die Leitung zu der positiven Versorgungsspannung (VDD) für die p-Kanal-Bauelemente bereitzustellen. Der Erfolg des vorliegenden Verfahrens scheint gegen die Erwartung von Fachleuten auf diesem Gebiet zu einem wesentlichen Teil darauf zurückzuführen zu sein, daß sich die Wanne, die stärker dotiert ist als die Epitaxialschicht, bis nahe an die Schnittstelle 107 zwischen der Epitaxialschicht und dem Substrat heran erstreckt, d.h. der Abstand d in FIG. 1 ist klein und beträgt in gängigen CMOS-Prozessen typischerweise weniger als 15 Mikrometer, und in zukünftigen Prozessen weniger als 5 Mikrometer. Daher verhindert der hohe spezifische Widerstand der Epitaxialschicht nicht, daß ein ausreichender Strom fließt, der in den meisten Fällen einen ordnungsgemäßen Betrieb der Bauelemente gestattet. Tatsächlich kann in zukünftigen Generationen von Prozessen der Abstand d sogar gegen Null gehen, wobei sich die Wannen bis zu der Schnittstelle herab erstrecken.
BEISPIELKALKULATION
• Der Widerstand eines Querschnitts-Kristallkörpers aus Silizium in der p-Wanne wurde für zwei CMOS- Technologien abgeschätzt, die eine nominale Linienbreite von 0,9 Mikrometer bzw. 1,25 Mikrometer aufweisen (und hier auch als die "0,9-Mikron- Technologie" und die "1,25-Mikron-Technologie" bezeichnet werden). Der Kristallkörper hatte eine Länge von 100 Mikrometern und eine Breite von 100 Mikrometern (von der Vorderseite (Oberseite) des Silizium-Chips aus gesehen) und erstreckte sich von dem Vorderseiten- zu dem Rückseitenkontakt. Von dem p&spplus;-Wannenkontaktbereich wurde angenommen, daß er die gesamte obere Oberfläche bedeckt. Für die 0,9-Mikron-Technologie lag die Dotierungsstärke des p&spplus;-Substrats in der Größenordnung von 1x10¹&sup9; pro cm³, während sie in der p- Epitaxialschicht in der Größenordnung von 1x10¹&sup5; pro cm³ lag. Die Dicke der Epitaxialschicht betrug für die 0,9- Mikron-Technologie vor der Wannendiffusion 7 Mikrometer. Nach der Wannendiffusion betrug die Dicke der schwach dotierten Epitaxialschicht unter der Wanne etwa 1 Mikrometer. Für die 1,25-Mikron-Technologie betrug die Dotierungsstärke des p&spplus;-Substrats 1x10¹&sup9; pro cm³, während sie in der p-Epitaxialschicht 5x10¹&sup4; pro cm³ betrug. Die Dicke der Epitaxialschicht betrug für die 1,25-Mikron-Technologie 16 Mikrometer, und nach der Wannendiffusion betrug die Dicke unter der Wanne 10 Mikrometer. Es ist zu beachten, daß für beide Technologien die Dotierungsstärke der Epitaxialschicht mehr als 1000 mal weniger als die Dotierungsstärke des Substrats betrug, so daß der spezifische Widerstand der Epitaxialschicht mehr als 1000 mal größer als der spezifische Widerstand des Substrats war. Die Ergebnisse sind in der nachfolgenden Tabelle aufgelistet: TABELLE WIDERSTAND DER SCHICHTEN
• Im Fall der 0,9-Mikron-Technologie beträgt der Widerstand zwischen dem metallischen VSS-Bus und dem p&spplus;- Wannenkontaktbereich im ungünstigsten Fall 10 Ohm pro Kontakt. Somit beträgt, wenn die Wannenanschlußkontakte jewiels alle 20 Mikrometer plaziert werden, der gesamte Kontaktwiderstand 0,4 Ohm, was vernachlässigbar ist.
• Der Gesamtwiderstand zwischen dem VSS-Bus und dem Metall-Substratkontakt kann nun berechnet werden: Wenn sich ein zusammenhängender, 100 Mikrometer breiter VSS-Bus um die Umrandung eines Chips mit Abmessungen von 1 cm mal 1 cm legt, dann beträgt der Gesamt- Flächeninhalt des Busses 4x10&sup6; Mikrometer². Da der Widerstand eines 100 Mikrometer mal 100 Mikrometer großen Kristallkörpers 31 Ohm beträgt (Tabelle), beträgt der Widerstand für den obigen Fall 31/400 = 0,0775 Ohm. Zur Berechnung des Spitzen-Spannungsabfalls aufgrund dieses Widerstands nimmt man an, daß der Dauerstrom IDD des Chips 200 Milliampere beträgt. Der gesamte IR-Spannungsabfall zwischen dem oberen VSS-Bus und dem Metall-Substratkontakt beträgt dann 0,2 x 0,0775 = 0,0155 Volt (15,5 Millivolt). In einem beispielhaften Fall von 32 Ausgangspuffern, die jeweils 20 Milliampere entnehmen, tritt dann ein zusätzlicher Spannungsabfall von 49,6 Millivolt auf. Der gesamte Spannungsabfall beträgt dann bei Stromspitzen 65,1 Millivolt, was niedrig genug für die Ermöglichung eines normalen Betriebs des Chips ist. In dem typischen Fall der Anschaltung mit TTL-Pegeln beträgt die maximale tolerierbare Spannung-Störspitze etwa 400 Millivolt.
• Das vorliegende Verfahren ermöglicht somit eine Verringerung der Anzahl von Bondkontaktstellen, die für Stromversorgungsleiter reserviert sind. Zum Beispiel können (wie in FIG. 2 gezeigt ist) eventuell nur die mit VDD verbundenen Bondkontaktstellen (z.B 31-33) auf der Vorderseite (in der Ansicht auf der Oberseite) erforderlich sein. Diese werden typischerweise mit dem "E/A-Rahmen-VDD-Bus" 34 verbunden, der seinerseits typischerweise durch einen "inneren Bus" 35 mit den inneren Teilen der Schaltung verbunden ist, wobei vielfältige andere Konfigurationen möglich sind. Andererseits können in der beispielhaften Ausführungsform eventuell keine VSS-Bondkontaktstellen mit dem "E/A-Rahmen-VSS-Bus" 36 verbunden sein, der typischerweise durch den inneren Bus 37 mit dem Schaltungsinneren verbunden ist. Es ist jedoch zu beachten, daß das vorliegende Verfahren nicht unbedingt zu einer vollständigen Eliminierung von Bondkontaktstellen für die gegebene Versorgungsspannung führt. Zum Beispiel kann der VSS-Bus in zwei (oder mehr) Teile aufgeteilt sein, wobei eine oder mehrere Bondkontaktstellen mit den Teilen verbunden sind, die zusätzliche Stromkapazität erfordern. In einer typischen Ausführungsform kann der E/A-Rahmen-Bus immer noch mit Bondkontaktstellen verbunden sein, wobei die inneren Busteile dann nicht (über den Leiter 38) mit dem E/A-Rahmen-Bus verbunden sind, sondern sich gemäß der vorliegenden Erfindung auf die Substratleitung verlassen. Es ist jedoch zu beachten, daß sogar wenn ein gegebener Bus mit einer Stromversorgungsbondkontaktstelle verbunden ist, das vorliegende Verfahren dennoch eine Verringerung der Anzahl der erforderlichen Bondkontaktstellen ermöglichen kann, während man sich dagegen in der gängigen Praxis ausschließlich auf die Stromleitung durch die Bondkontaktstellen verläßt. Es wird erwartet, daß in einem typischen Fall die Anzahl der erforderlichen Bondkontaktstellen für eine gegebene Versorgungsspannung, die die Substratleitung benutzt, weniger als die Hälfte der bei Entwurfsverfahren des Stands der Technik erforderlichen Anzahl sein wird.
• Ein 32-Bit-Mikroprozessor, der in der oben erwähnten 1,25-Mikrometer-CMOS-Technologie implementiert ist, wurde geprüft, um die Wirksamkeit des vorliegenden Verfahrens zu bestimmen. Es wurden alle Drähte zu den VSS-Bondkontaktstellen eliminiert, und man verließ sich auf die erfindungsgemäße Substratleitung, um den gesamten Chip-Schaltkreisen VSS zuzuführen. Obwohl der Chip ungefähr 200.000 Transistoren einsetzte, wurde bis zu mehreren Megahertz ein normaler Betrieb erzielt. Eine Computersimulation der Störspannungen durch Massespringen zeigte eine wesentliche Verringerung der Störsignale durch die Verwendung des erfindungsgemäßen Verfahrens.
• In dem hier beschriebenen beispielhaften Fall wird eine integrierte CMOS-Schaltung unter Verwendung des Doppelwannenprozesses gebildet. Andere Verfahren sind bekannt, darunter Einzelwannenverfahren (oder Einzel-"Mulden"-Verfahren) und können ebenfalls mit der vorliegenden Erfindung eingesetzt werden. Zum Beispiel ist in manchen Fällen nur die n-Wanne vorhanden, wobei die p-Kanal-Bauelemente in dieser ausgebildet sind und die n-Kanal-Bauelemente in dem umgebenden Teil der p- Epitaxialschicht ausgebildet sind. In diesem Fall kann die VSS-Stromversorgungsverbindung immer noch durch das p&spplus;-Substrat bereitgestellt werden, indem in der Epitaxialschicht ein stark dotierter p&spplus;-Kontaktbereich bereitgestellt wird und dieser mit den Source- Anschlüssen der n-Kanal-Bauelemente verbunden wird. Es ist zu beachten, daß die Epitaxialschicht für den Fall der Einzelwannen typischerweise stärker dotiert wird als für den Fall der Doppelwannen, aber immer noch viel schwächer als das Substrat. Bei den meisten Fällen, die das vorliegende Verfahren einsetzen, liegt die Dotierungsstärke der Epitaxialschicht im Bereich von 1x10¹&sup4; pro cm³ bis 1x10¹&sup7; pro cm³, während die des Substrats typischerweise mindestens 5x10¹&sup8; pro cm³ beträgt (im Fall des Doppelwannenprozesses weist die Epitaxialschicht typischerweise eine Dotierungsstärke von weniger als 1x10¹&sup6; pro cm³ auf.
• Obwohl die leitende Schicht auf der Rückseite der integrierten Schaltung typischerweise aus einem Metall besteht, sind auch andere Materialien möglich (z.B. Silizide). Das vorliegende Verfahren bietet auch Vorteile bezüglich des Elektrowanderungswiderstands der Stromversorgungsleiter, d.h. die Leiter können kleiner ausgeführt werden als in der Praxis des Stands der Technik, da ein Teil des Stroms gemäß dem erfindungsgemäßen Verfahren durch das Substrat geleitet werden kann.

Claims (10)

1. Integrierte Schaltung mit:

einem Halbleitersubstrat (101) mit einem gegebenen Leitfähigkeitstyp und relativ niedrigem spezifischen Widerstand;

einer Epitaxialschicht (113), die auf der Vorderseite des besagten Substrats ausgebildet ist und einen spezifischen Widerstand aufweist, der mindestens 100 mal größer ist als der spezifische Widerstand des besagten Substrats;

mindestens einem Wannenbereich (103) mit dem besagten gegebenen Leitfähigkeitstyp, der in der besagten Epitaxialschicht ausgebildet ist und sich bis auf einen Abstand (d) zu dem besagten Substrat erstreckt, wobei der Abstand (d) weniger als 15 Mikrometer beträgt;

mindestens einem stark dotierten Kontaktbereich (106) mit dem besagten gegebenen Leitfähigkeitstyp, der in dem besagten Wannenbereich ausgebildet ist;

und Feldeffekttransistoren mit Source-Bereichen (104) des entgegenge-setzten Leitfähigkeitstyps, die in dem besagten Wannenbereich ausgebildet sind und mit dem besagten stark dotierten Kontaktbereich verbunden sind;

und weiterhin mit einer leitenden Schicht (100), die auf der Hinterseite des besagten Substrats ausgebildet ist, mit Mitteln zum Verbinden der besagten leitenden Schicht mit einer Versorgungsspannung (VSS),

wobei die besagte integrierte Schaltung auf der Vorderseite des besagten Substrats eine gegebene Anzahl von Versorgungsspannungsbondkontaktstellen (31...33) zur Verbindung mit externen Gehääseanschlüssen aufweist, wobei die Funktion der besagten integrierten Schaltung eine Anzahl von Versorgungsbondkontaktstellen erfordert, die größer ist als die besagte gegebene Anzahl, jedoch für den Stromfluß durch die besagte leitende Schicht und das besagte Substrat hindurch zu den besagten Source-Bereichen.

2. Integrierte Schaltung nach Anspruch 1, wobei mindestens manchen der besagten Transistoren allein durch den besagten Stromfluß durch die besagte leitende Schicht und das besagte Substrat im Betrieb Sourcestrom zugeführt wird.

3. Integrierte Schaltung nach Anspruch 1, wobei der Abstand (d) von dem Boden des besagten Wannenbereichs zu der Schnittstelle zwischen der besagten Epitaxialschicht und dem besagten Substrat weniger als 5 Mikrometer beträgt.

4. Integrierte Schaltung nach Anspruch 1, wobei der spezifische Widerstand der besagten Epitaxialschicht größer als 1000 mal der spezifische Widerstand des Grundmaterials des besagten Substrats ist.

5. Integrierte Schaltung nach Anspruch 1, wobei die Dicke der besagten Epitaxialschicht nicht mehr als 10 Mikrometer beträgt.

6. Integrierte Schaltung nach Anspruch 1, wobei die Dicke der besagten Epitaxialschicht weniger als 5 Mikrometer beträgt.

7. Integrierte Schaltung nach Anspruch 1, wobei der besagte Leitfähigkeitstyp der p-Typ ist und die besagte Versorgungsspannung eine negative Spannung ist (VSS).

8. Integrierte Schaltung nach Anspruch 7, die auf der Vorderseite des besagten Substrats keine Bondkontaktstellen für negative Versorgungsspannungen aufweist.

9. Integrierte Schaltung nach Anspruch 1, wobei der besagte Leitfähigkeitstyp der n-Typ ist und die besagte Versorgungsspannung eine positive Spannung ist (VDD).

10. Integrierte Schaltung nach Anspruch 9, die auf der Vorderseite des besagten Substrats keine Bondkontaktstellen für positive Versorgungsspannungen aufweist.