DE68922444T2

DE68922444T2 - Hauptübertragungsstelle mit Informationsverarbeitung.

Info

Publication number: DE68922444T2
Application number: DE68922444T
Authority: DE
Inventors: Gordon Taylor Davis; Lung Michael George Ho; Baiju Dhirajlal Mandalia; Rolan Jose Millas; Oscar Emilio Ortega; Rafael Jose Picon; Loran Ray Queen; Richard Houston Robinson; William Robert Robinson; Leo Alvin Sharp; Den Berg Jan Wouter Van
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-08-02
Filing date: 1989-07-14
Publication date: 1996-02-15
Anticipated expiration: 2009-07-15
Also published as: EP0353890B1; DE68922444D1; EP0353890A3; US4991169A; EP0353890A2; JPH088611B2; JPH02216960A

Description

Die vorliegende Erfindung bezieht sich auf die Bereitstellung von Informations-Telekommunikationsdiensten zwischen einer Informationsverarbeitungs-Hauptstelle und dem Benutzer über die öffentlichen Telekommunikations- und Fernsprechwählnetze.
Digitalsignalprozessoren werden zur Verknüpfung von Multiplex-Kommunikationssystemen verwendet, die mit unterschiedlichen Parametern arbeiten. In der U.S. Patentschrift 4,013,842 wird eine Anordnung dieses Typs beschrieben, in der die Verarbeitung digitaler Signale zur Ausführung digitaler Filterfunktionen zwischen den Kanälen und Zeitteilungs- und Frequenzteilungssystemen verwendet wird, wodurch das Umwandeln der Signale der beiden Systeme in Sprach-Signale nicht mehr erforderlich ist
Es wurde auch erwogen, solche Prozessoren zwischen einzelnen Kommunikationsleitungen und Datenverarbeitungszentralen zu verwenden, um Sprach- und Datensignale aus dem Sprachfrequenzbereich in verarbeitbare Formen zu transformieren, wobei sich eine Reduzierung der Schaltungsgröße und der Kosten ergeben würde.
Nach dem bisherigen Stand der Technik scheint jedoch das hier angesprochene Problem unbeachtet geblieben zu sein, nämlich die Notwendigkeit, Informations-Kommunikationsdienste über das öffentliche Telefonnetz entfernten Benutzern bereitzustellen, die über diverse analoge und digitale Signalgabeeinrichtungen verfügen, ohne daß festgeschaltete Leitungen und Geräte zur Abstimmung von Signalen, die vom Informationsbereitsteller gesendet und empfangen werden, auf die Signalgabe-Eigenschaften der Benutzergeräte bereitgestellt werden müssen, und ohne daß einzelne Benutzer-Signale von der Analogform in die Digitalform umgewandelt werden müssen.
EP-A-O 265272 beschreibt ein Direktsynthesesystem zur Verbindung zwischen einer Telefonvermittlungsstelle und einer Datenverarbeitungs-Hauptstelle. Die Direktsynthese-Einrichtung wandelt die modulierten digitalen Daten von der Telefonvermittlungs-Einrichtung direkt in ein nicht moduliertes digitales Format um, das von der Datenverarbeitungs-Hauptstelle gelesen werden kann, und umgekehrt, wobei getrennte digitale/Modemeinrichtungen durch eine einzige volldigitale Einrichtung ersetzt werden.
Was von den Fachleuten offensichtlich nicht erkannt oder gesehen wurde, ist, daß Geräte bzw. Kommunikationsleitungen nicht ausschließlich dafür eingesetzt werden müssen, die jeweiligen Signalgabe-Eigenschaften der Benutzer-Geräte aufeinander abzustimmen, sondern daß man den gleichen Effekt auch mit einer volldigitalen Einrichtung erreichen kann, die zeitlich variabel zugewiesen wird, um Modem-Umwandlungen verschiedener Formen jeweils bei Bedarf abzuwickeln.
Im einzelnen sieht es so aus, daß gegenwärtig die Benutzer der öffentlichen Kommunikationsnetze über diverse Endgeräte- Einrichtungen für die Übertragung und den Empfang verschiedener Datenformen. (alphanumerische Daten, Bilddaten, Sprachdaten, etc.) in verschiedenen Signalformen (zum Beispiel Sprache in Analogform, Sprach und/oder Modem-Daten in digitaler Log PCM-Form, Daten in Analogform für die Modulation sinusförmiger Trägerschwingungen, wie sie von der Beil 212A Data- Set-Ausrüstung übertragen werden, Daten in verschiedenen Signalformen, die einem Protokollstandard, wie zum Beispiel x.21, x.25, v.24, etc.) zugeordnet sind, verfügen Die Bereitsteller von Informationsdiensten (zum Beispiel Suchdatenbanken) stellen die Verbindung zum Teilnehmer entweder über festgeschaltete Übertragungsleitungen und dedizierte Einrichtungen her, die dem am Benutzer-Endgerät vorhandenen Einrichtungstyp zugeordnet sind, oder durch allgemeine Einrichtungen und variabel zugeordnete Übertragungsleitungen, wobei von einem Zwischenträger spezielle Signalform-Umwandlungen ausgeführt werden.
Für die Informationsbereitsteller ist keine dieser Methoden besonders effizient. Festgeschaltete Leitungen und spezielle Endgeräte-Einrichtungen zur Abstimmung auf die Benutzereinrichtung und/oder die spezielle Abwicklung der Umwandlung durch einen Träger sind kostenintensiv, die Kosten müssen also an den Benutzer weitergegeben werden, wodurch die Informationsdienste weniger attraktiv und marktgängig werden, als es sonst der Fall wäre. Die Kapazität der festgeschalteten Leitungen und Einrichtungen wird nicht immer voll ausgenutzt, das heißt, sie sind ineffizient. Darüberhinaus ist es schwierig, solche Anordnungen an neue Service-Formen anzupassen, zum Beispiel die integrierte Verarbeitung von Sprachspeicherdiensten und Daten, oder die integrierte Verarbeitung von Video-Konferenzdiensten und Daten, etc.
Das Wissen um den Wert und die Notwendigkeit, sich an eine solch vielfältige Nutzung der digitalen Abnehmerleitungen anpassen zu können, hat uns bewogen, ein Anpaßsystem und eine Methode zu erfinden, welche die vorliegende Erfindung darstellen. Dieses System kann nicht nur volldigitale Signalform-Umwandlungen verschiedener Typen bereitstellen (und zwar über nicht festgeschaltete Digitalverarbeitungs-Leitungen), sondern es kann auch die integrierte volldigitale Verarbeitung von Sprache und Daten unterstützen und weitere Verarbeitungsmöglichkeiten für Daten bereitstellen, und zwar mit zusätzlicher Kostenersparnis.
Die vorliegende Erfindung stellt somit ein Server-System bereit, zur Bereitstellung von Informations-Telekommunikationsdiensten zwischen einer Informationsabwicklungs-Hauptstelle und mehreren Benutzer-Endeinrichtungen, die über eine Fernleitung über Teile des öffentlichen Telefon-Wählnetzes mit dieser Hauptstelle verbunden sind, das folgendes umfaßt:
Mindestens eine im Zeitmultiplex-Verfahren arbeitende digitale Trägerabnehmerleitung, die die Hauptstelle mit dem öffentlichen Telefonnetz verbindet, wobei die Abnehmerleitung digitale Signale in Log-PCM-Form überträgt, und
ein volldigitales Signalverarbeitungsmittel, welches die Hauptstelle mit der Abnehmerleitung koppelt, und Mittel zum Signalaustausch mit Zeitkanälen auf der Abnehmerleitung in digitaler Form umfaßt, Mittel zum Signalaustausch mit der Hauptstelle in digitaler Form, die den Informationsverarbeitungs-Anforderungen der Hauptstelle zugeordnet sind, und Mittel zur digitalen Umwandlung von Signalen zwischen der mit der Abnehmerleitung ausgetauschten Form und der der Informations-Hauptstelle zugeordneten Form;
und dadurch gekennzeichnet, daß das System unterschiedlich ausgestatteten Benutzer-Endeinrichtungen Informations -Telekommunikationsdienste bereitstellen kann, die digitale Signale in entsprechend unterschiedlichen Formaten übertragen und empfangen, wobei die Mittel zur digitalen Umwandlung von Signalen Mittel zur Umwandlung zwischen den genannten unterschiedlichen Formaten und der digitalen Form enthalten, die der Informations-Hauptstelle zugeordnet ist.
Das digitale Datenverarbeitungssystem stellt Informations- Telekommunikationsdienste für mehrere unterschiedlich ausgestattete Benutzer-Endeinrichtungen über hochschnelle digitale Trägereinrichtungen im öffentlichen Fernmeldenetz bereit, und für die Durchführung von volldigitalen Realzeitumwandlungen von Signalen für Kanäle des digitalen Trägers, so daß Daten in einer Form übertragen und empfangen werden, die den Benutzer-Endeinrichtungen zugeordnet sind, wobei gleichzeitig dieselbe Information intern in einer Form aufrechterhalten wird, die für eine effiziente Prozeßabwicklung am besten geeignet ist.
Das System stellt eine Verbindung zu den Benutzern oder Kunden über variabel zuweisbare Zeitteilungskanäle eines digitalen Trägersystems her - zum Beispiel das US-System T-1 oder vergleichbare europäische Einrichtungen, die nach den von der CEPT (Conference of European Postal and Telecommunications Administrators) festgelegten Normen arbeiten - und paßt sich an eine große Vielfalt von Benutzer-Endeinrichtungen mit den dazugehörigen volldigitalen Umwandlungen an. Neben der Kostenersparnis durch die Vermeidung festgeschalteter Leitungen erlaubt die Erfindung eine gemischte Verarbeitung von Datenund Sprachdiensten (zum Beispiel Sprachspeicherung und -weiterleitung) und ermöglicht außerdem eine Erweiterung für weitere Dienste, ohne Veränderung ihrer Grundstruktur.
Eine Form, die nachfolgend beschrieben wird, umfaßt Paare von digitalen Signalprozessoren (DSP), die einem Host-Prozessor als Server dienen. Die DSP bilden die Schnittstelle zwischen dem Host und den digitalen Trägerkanälen und führen die oben genannten volldigitalen Umwandlungen aus. Der Host stellt die grundlegenden Informationsverarbeitungsdienste bereit, die der Benutzer benötigt. Neben den Modem-Umwandlungen können die DSP auch an andere Verarbeitungsdienste angepaßt werden, um die Verarbeitungslast im Host zu senken, und dadurch einen effizienteren Betrieb beider Subsysteme zu ermöglichen. Bezogen auf das Trägersystem empfangen und übertragen die DSP Signale in digitaler Form, die direkt an die Benutzer-Einrichtung angepaßt sind (so daß die Signale nach der Umwandlung zwischen der digitalen und der analogen Form direkt von den Benutzer-Endgeräten gesendet bzw. empfangen können). Bezogen auf den Host übertragen und empfangen die DSP Signale in einer Form, die an die Verarbeitungsanforderungen des Host angepaßt sind. So können zum Beispiel ankommende Signale, die alphanumerische Daten darstellen, von einem Benutzer, der ein Beil 212A Data-Set verwendet (solche Signale stellen digitalisierte Abtastwerte einer modulierten Bezugsschwingung dar), in Log-PCM-Form empfangen, und in Code-Bytes umgewandelt werden, welche die Zeichensymbole direkt darstellen. Ein weiteres Beispiel sind ankommende Signale, die quantisierte Sprachsignal-Abtastwerte in Log-PCM-Form darstellen, die in den Linear Predictive Code (LPC) umgewandelt werden könnten, und dann für eine Kompaktspeicherung im Host geeignet sind (zum Beispiel bei Sprachspeicher-Anwendungen).
Die beschriebenen DSP verfügen über Signalprozessoren mit Dual-Pipeline, von denen einer eine Schnittstelle zum Host- System und der andere eine Schnittstelle zur Abnehmerleitung des digitalen Trägers bildet; beide kooperieren, um digitale Signalumwandlungsfunktionen auszuführen.
Diese Signalprozessoren sind durch das Laden verschiedener vom Host-Subsystem bereitgestellter Mikroprogramme adaptierbar, um die verschiedenen digitalen Modem-Umwandlungen auszuführen, die zur Anpassung an die verschiedenen Benutzer-Endeinrichtungen an der Schnittstelle der Abnehmerleitung benötigt werden, sowie auch zur Durchführung anderer Signalform- Umwandlungen und für die "Mehrwert"-Verarbeitung bezüglich der Host-Schnittstelle, die dem Host-System Informationen in einer Form bereitstellen, die für die direkte Weiterverarbeitung durch dieses System besser geeignet ist, und dem Host gleichzeitig die entsprechenden Verarbeitungsoperationen abnimmt.
Beispiele von in den DSP ausführbaren "Mehrwert"-Funktionen sind: Decodieren der Steuerinformation, die von den Steuersignal-Unterkanälen des Trägersystems empfangen werden, Erkennen bestimmter Töne in den Sprachkanälen, Synthese von Tönen und Einfügen dieser Töne in Sprachkanäle, etc.
Die dualen Signalprozessoren nutzen den Speicher, der logisch als Umlaufpuffer konfiguriert ist, und besondere Vorteile im Hinblick auf die Abwicklung der obengenannten Formumwandlungen bietet, gemeinsam. Solche Umlaufpuffer können unterschiedliche Längen aufweisen, die jeweils an die Bedürfnisse der ihnen zugeordneten Umwandlungsprozesse angepaßt sind, und der einem Trägerkanal momentan zugeordnete Puffer kann so adaptiert werden, daß er sowohl Modem- als auch digitale Filterumwandlungsprozesse für diesen Kanal unterstützt.
Wie beschrieben, ist der gemeinsam genutzte Speicher in separat zugreifbare Befehlsspeicher- und Datenspeicherabschnitte aufgeteilt, Teile des Datenspeicherabschnittes sind logisch als Umlaufpuffer konfiguriert.
Die Informationen werden zwischen den Signalprozessoren, dem digitalen Träger und den Host-Schnittstellen ohne formale Unterbrechungen der Signalprozessoren ausgetauscht.
Die vorliegende Erfindung soll weiter anhand eines Beispiels unter Bezugnahme auf ein Ausführungsbeispiel der Erfindung und auf diesem gegenübergestellten Anordnungen nach dem bisherigen Stand der Technik beschrieben werden, wie in den beiliegenden Zeichungen erläutert wird; es zeigt:
Fig. 1 Anordnungen nach dem bisherigen Stand der Technik zur Übertragung von Informationen zwischen Verarbeitungs-Hauptstellen und unterschiedlich ausgestatteten entfernten Benutzern;
Fig. 2 eine schematische Erläuterung einer Anordnung gemäß der vorliegenden Erfindung zur Informationsübertragung zwischen einer Verarbeitungs-Hauptstelle und unterschiedlich ausgestatteten entfernten Benutzern über einen hochschnellen digitalen Träger (T-1) und das öffentliche Fernsprech-Wählnetz, ohne daß an der Hauptstelle Leitungen oder Schaltungen für die unterschiedlichen Benutzer festgeschaltet sind;
Fig. 3 eine schematische Erläuterung der allgemeinen Organisation von gegenwärtig geplanten DSP-Systemen;
Fig. 4 eine Erläuterung eines Details der Speicherorganisation des DSP-Systems der Fig. 3;
Fig. 5 eine Erläuterung der zeitlichen Steuerung der Speicherzugriffe durch die beiden Verarbeitungsabschnitte des DSP-Systems;
Fig. 6 die Pipeline-Organisation jedes Verarbeitungsabschnittes eines DSP-Systems;
Fig. 7 den Rahmen- und Superrahmen-Zeitablauf des digitalen Trägersystems T-1, an welches die DSP anschließt;
Fig. 8 eine schematische Darstellung der Aufteilung der einzelnen Funktionen innerhalb des vorliegenden Systems;
Fig. 9 eine schematische Erläuterung der logischen Organisationsmerkmale des vorliegenden DSP-Systems;
Fig. 10 die in Fig. 9 allgemein bezeichneten Zeitgeber-Signale;
Fig. 11 eine Erläuterung, wie DSP-Operationen in Relation zu den T-1-Kanalperioden zeitlich gesteuert werden;
Fig. 12 eine Erläuterung der Kapazitäten und Inhalte der Befehlsspeicher- und Datenspeicherabschnitte des vorliegenden DSP-Systems;
Fig. 13 eine Erläuterung, wie das vorliegende System initialisiert wird;
Die Figuren 14A, 14B und 14C eine Erläuterung, wie der Austausch von Signalen zwischen Teilen des vorliegenden Systems abgewickelt wird. Fig. 14A erläutert, wie Signale zwischen den DSP-Prozessoren und dem Host ausgetauscht werden, Fig. 14B zeigt, wie die beiden Prozessoren der DSP Signale austauschen. Fig. 14C zeigt, wie Signale zwischen den DSP und der T-1-Schnittstelle ausgetauscht werden;
Fig. 15 eine Erläuterung, wie das vorliegende System Modem- Umwandlungen ausführt; um digitale Daten zwischen dem vom System T-1 geforderten Log-PCM-Format (digitalisierte Abtastwerte von analogen Modern-Signalen) und der direkten darstellenden Form, die vom Host-System am effektivsten verarbeitet werden kann (in dem die Ziffern Zeichen- oder Symbolintelligenz direkt darstellen) zu transformieren;
Fig. 16 eine Erläuterung, wie das vorliegende System uncodierte Bilddaten zwischen Träger- und Host-Prozessorsystemen abwickeln würde;
Fig. 17 eine Erläuterung, wie das vorliegende System Sprachsignale zwischen Träger- und Host-Systemen abwickeln würde; und
Fig. 18 eine ausführliche Erläuterung der logischen Organisation des Datenspeicherabschnittes des vorliegenden Systems, die zeigt, wie jedem T-1-Kanal ein Platz in einem FIFO-Umlauf-Puffer mit ausgewählter Kapazität zugeordnet wird, zugeschnitten auf den Informationstyp, der momentan über den betreffenden Kanal abgewickelt wird.
Es wird auf EP-A-O 249 720 hingewiesen, in dem bestimmte Aspekte eines digitalen Signalverarbeitungssystems beschrieben werden, die zur Implementierung der vorliegenden Erfindung verwendet werden können, während in EP-A-O 198 216 Details beschrieben werden, die zu der Pipeline-Organisation der Befehlsausführung gehören In der Patentanmeldung mit der Seriennummer (BC9-84-019) wird ein Entzerrer-Schema beschrieben, das sich besonders für die Anwendung in Modem-Empfängerabschnitten der beschriebenen Anordnung eignet.
Bezugnehmend auf Fig. 1; Telekommunikations-Anordnungen nach dem bisherigen Stand der Technik zur Übertragung digitaler Informationen zwischen den Benutzer-Datenendeinrichtungen 1 und einem entfernten Informationsverarbeitungszentrum 2 über ein T-1-Subsystem 3.1 eines öffentlichen Telefonnetzes 3 erfordern normalerweise eine dedizierte Ausrüstung 4-6 pro Leitung für die maximale Anzahl von Benutzer-Kanälen, die bedient werden sollen. Die Schaltungen 4-6 - jeweils mit den Multiplex-Demultiplex-Schaltungen 4, den Analog-Digital-Umwandlungsschaltungen 5 und den Modemschaltungen 6 - übertragen digitale Signale zwischen den Eingangs-Ausgangskanälen der Verarbeitungshauptstelle 2 und den Zeitteilungskanälen des T-1-Trägersystems 3.1. Die von den öffentlichen Wählnetzen 3 empfangenen Benutzer-Signale werden in den Schaltungen 4 zerlegt, von den Schaltungen 5 aus der übertragenen digitalen Form in die analoge Form umgewandelt und anschließend wieder von den Modem-Schaltungen 6 in die verarbeitbare digitale Form umgewandelt (der Unterschied zwischen der übertragenen Digitalform und der verarbeitbaren Digitalform soll später erläutert werden). In umgekehrter Richtung werden vom Host 2 empfangene Signale in den Schaltungen 6 von der verarbeiteten Digitalform in die Analogform umgewandelt, anschließend in den Schaltungen 5 von der Analogform in die übertragbare Digitalform umgewandelt und schließlich in den Schaltungen 4 für die T-1-Übertragung im Multiplex-Verfahren auf einem Leitungssystem zusammengefaßt.
Signale in übertragbarer Form sind Signale, die durch das Netz 3 entweder analog oder digital transparent abgewickelt werden können. Datensignale des Typs, der von Bell System 212A Dataset Equipment empfangen und übertragen werden kann - das heißt, sinusförmige oder andere analoge Signale, die von digitalen Signalen oder diskreten PCM-Digital-Abtastwerten solcher sinusförmiger Signale moduliert werden - sind Beispiele für Signale in dieser Form. Signale in verarbeitbarer Digitalform sind Signale, die Daten in direkterer Form darstellen (d.h. die digitalen Daten, die ursprünglich zur Modulation der sinusförrnigen Signale verwendet wurden; zum Beispiel Daten, die diskrete alphanumerische Zeichen darstellen).
So könnten in der dargestellten Konfiguration bis zu 24 dedizierte Schaltungspfade 4-6 benötigt werden, da ein T-1-System bis zu 24 Zeitteilungs-Kommunikationskanäle aufrechterhalten kann.
Fig. 1 zeigt außerdem einzelne analoge Schaltungspfade 3.2 zwischen dem Netz 3 und der Hauptstelle 2, sowie diskrete Sprachsignalpfade 3.3 und dedizierte Analog-Digital-Umwandlungsschaltungen 10 zwischen dem öffentlichen Netz und den getrennten Einrichtungen 7 zur Speicherung von Sprachmeldungen in komprimierter digitaler Form für die Benutzer-Telefone 1. 3.
Wie in Fig. 2 gezeigt, verwendet die effizientere vorliegende Anordnung ein einziges digitales Signalverarbeitungssystem 14 (nachfolgend DSP genannt) zwischen einer Verarbeitungs-Hauptstelle 17 und einer T-1-Abnehmerleitung 16, um alle Benutzerleitungen, die in den Figs 1 und 2 jeweils bei 15 dargestellt sind, effektiv zu bedienen. Obwohl die Abnehmerleitung 16 hier als T-1 bezeichnet und beschrieben wird, wird im Laufe der Beschreibung klar, daß mit dieser Erfindung auch andere digitale Trägersysteme bedient werden könnten, auch solche, die von Netzbetreibern außerhalb der Vereinigten Staaten verwendet werden So können DSP 14 und der Host 17 zusammen dieselben Dienste bereitstellen, die von der Gesamtheit der Ausrüstung 2, 4-7 und 10 in Fig. 1 bereitgestellt werden, sowie auch die Kommunikationsfunktionen der festgeschalteten Leitungen 3.2 und 3.3 in Fig. 1, und zwar mit geringerem Kostenaufwand etc. Die Bereitstellung der DSP 14 für diesen Zweck, sowie auch die Details ihrer Organisation und die Arbeitsweise bilden den Inhalt der vorliegenden Erfindung und sollen nachfolgend ausführlicher beschrieben werden,
Die Figs. 3-6 erläutern die allgemeine Organisation des vorliegenden DSP-Systems. Wie Fig. 3 zeigt, umfaßt dieses System zwei Verarbeitungselernente 20 und 21 (auch als Prozessoren P1 und P2 bezeichnet), die über einen Bus 23 und die Multiplex- Schaltungen 24 mit dem Speicher 22 gekoppelt sind. Auf den Speicher 22 kann das Host-System auch direkt über den Bus 25 zugreifen. Die Prozessoren 20 und 21 und die Multiplex-Schaltungen 24 werden über die Zeitgeber-Schaltungen 26 gesteuert, damit die Prozessoren auf den Speicher zeitlich überlappend zugreifen, wenn der Host-Prozessor nicht auf den Speicher zugreift. Diese Vorgänge werden in EP-A-0 249 720 ausführlicher beschrieben. Greift der Host-Prozessor auf den Speicher zu, werden die DSP-Prozessoren daran gehindert, auf den Speicher zuzugreifen, können jedoch andere Operationen weiterhin ausführen (zum Beispiel Datenmanipulationen). Wie der Speicherzugriff der Prozessoren 20 und 21 und des Eost-Systems mit dem Rahmentakt des T-1-Netzes koordiniert werden, soll nachfolgend ausführlicher besprochen werden.
Die Prozessoren 20 und 21 sind über Eingangs-Ausgangsadapter 27, 28 mit dem Host-System und den T-1-Abnehmerleitungen verknüpft. In dem bevorzugten Ausführungsbeispiel bilden nur ein DSP-Prozessor und sein Adapter eine Schnittstelle zum Host-System (P1 und Adapter 27 in Fig. 3) und nur der andere DSP-Prozessor und sein Adapter (DSP2 und Adapter 28) bilden eine Schnittstelle zu den T-1-Abnehmerleitungen. Wenn der Host nicht auf den Speicher zugreift, können P1 und P2 zeitlich überlappend zyklisch auf den Speicher zugreifen. Dieser Vorgang wird in Real zeit mit den Signalaktivitäten auf den T1-Leitungen über eine Koppelung zwischen den Zeitgeberschaltungen 26 und diesen Leitungen koordiniert.
Wie in Fig, 4 gezeigt, ist der Speicher 22 in die zwei Abschnitte 40 und 41 unterteilt, auf die getrennt zugegriffen werden kann; der Abschnitt 40 (I-RAM) speichert Befehle und der Abschnitt 41 (D-RAM) speichert Daten, die entsprechend der Befehle abgearbeitet werden. Wie Fig. 5 zeigt, sind Zugriffe von P1 und P2 auf die Abschnitte 40 und 41 und die zugehörigen Operationen dieser Prozessoren in bezug auf Befehle und Daten zeitlich gestaffelt. Wenn also ein Prozessor einen Befehl vom I-RAM abruft, beginnt der andere mit der Decodierung eines bereits vorher abgerufenen Befehls, wenn ein Prozessor Daten vom D-RAM abruft, bearbeitet der andere bereits vorher geholte Daten usw.
Jeder Prozessor 20, 21 hat die in Fig. 6 vorgeschlagene Pipeline-Organisation; die kaskadierten Stufen 50, 51 beziehungsweise 52 steuern das Holen, Decodieren und Ausführen der im Speicherabschnitt 40 gespeicherten Befehle. Die Ablaufsteuerung 53 steuert den Ablauf der von Stufe 50 geholten Befehle entsprechend den im jeweiligen Prozessor geforderten Operationen, die sich entweder auf seine externe Schnittstelle (auf T-1 oder auf den Host) oder auf den anderen Prozessor beziehen. Solche Operationen, die später noch ausführlicher erörtert werden sollen, beinhalten im allgemeinen folgende Schritte: 1) Trennung von auf spezifischen T-1-Subkanälen übermittelten Steuerinformationen von anderen Informationen, die zum und vom Benutzer übertragen werden; 2) Übertragen solcher Informationen zwischen den T-1-Kanälen und den Umlaufpuffer-Abschnitten des Datenspeichers 41, wie später noch erörtert werden soll; und 3) Verarbeiten der anderen Informationen in den Umlaufpuffern, um zwischen PCM-Abtastwert-Formen, wie sie vom T-1-System gefordert werden, und "direkt darstellenden" Formen, wie sie für die Verwendung im Host-System geeignet sind, umzuwandeln. Im Register 54 werden Befehle, die sich auf dem Durchgang zwischen den Stufen 50 und 51 befinden, zwischengespeichert, das Register 55 dient zur Zwischenspeicherung der decodierten Steuersignale für Stufe 52. Die Stufe 52 hat einen Adreßbusanschluß, 56, um Adressen zum Datenspeicher 41 zu übertragen, und Datenbus-Anschlüsse 57, um Daten mit dem Speicher 41 auszutauschen.
Aspekte des T-1-Systemtakts, die für das Verständnis der nachfolgend beschriebenen DSP-Operationen relevant sind, werden in Fig. 7 dargestellt. Eine Reihe von 24 aufeinanderfolgenden Zeitkanälen, getrennt durch die Begrenzungsbit-Signale Y, bildet einen Rahmen, eine Reihe von 12 aufeinanderfolgenden Rahmen bildet einen Superrahmen, in einer Weise, wie sie allgemein in der Telekommunikations-Industrie bekannt ist (Referenz: "High Capacity Digital Service - Channel Interface Specification", American Telephone and Telegraph company, Publikation 62411, veröffentlicht im September 1983). Ähnliche Zeittakt-Überlegungen gelten für die bereits früher erwähnten CEPT-Normen für Digitalsignalverbindungen, (Referenz: "CCITT Recommendations for TDM Carriers": G703, G704, G733 and 6734, veröffentlicht in "CCITT Redbooks", 1985).
Jeder Kanal hat 8 Bitschlitze. Der 5. Rahmen eines Superrahmens 60 wird als typischer Rahmen gezeigt, 61, der 12. Kanal dieses Rahmens wird als typischer Kanal dargestellt, 62. Wie die letzten beiden Reihen bei 60 zeigen, variiert das Begrenzungsbit Y von Rahmen zu Rahmen in charakteristischen S- und T-Bitmustern. Diese Muster dienen bei Empfang und Übertragung der Synchronisation zum Träger hin. Das 8. Bit in jedem Kanal (Bit "X") ist im Kontext variabel; es wird, außer im 6. und 12. Rahmen jedes Superrahmens, als das wertniedrigste von 8 Datenbits in den jeweiligen Kanälen, und im 6. und 12. Rahmen als "A"- und "B"-Signalgabebit, welches die Rufverbindungs-Steuerfunktionen definiert (zum Beispiel "eingehängt", "ausgehängt", etc.) interpretiert.
Da die T-1-Datenrate 1,544 Megabits pro Sekunde beträgt, beträgt die Nennperiode eines Rahmenkanals 5,18 Mikrosekunden. Wie später noch zu sehen sein wird, handelt es sich hier um Größenordnungen, die länger sind als die Verarbeitungsdauer des DSP-Systems. Somit können in jeder T-1-Kanalperiode viele Systemoperationen ausgeführt werden.
Fig. 8 zeigt die Aufteilung der einzelnen Funktionen zwischen DSP1, DSP2 und ihren jeweiligen Host- und Netzschnittstellen. Wie bei 80 und 81 angedeutet wird, initialisiert die Host- Schnittstelle den I-RAM und den D-RAM, anschließend führen die DSP-Prozessoren ein internes Diagnoseprogramm aus und warten dann im Leerlauf auf ein Host-Signal, um ihre Arbeit im Netz aufzunehmen. In Zusammenarbeit mit DSP2 entnehmen die dedizierten Schaltungen 82, 83 aus den ankommenden Signalen an der Schnittstelle T-1 Bittakt- und Rahmentaktinformationen. Während der Verarbeitung dieser Informationen bestimmen die dedizierten Schaltungen 84 die Netzkonfiguration (zum Beispiel das Hin- und Herschalten der T-1-Nutzung zwischen dem Zeitteilungs-Multiplex auf 24 Kanälen und einem einzigen großen Informationsübertragungskanal) und ordnen den bei 85 angedeuteten Pufferplatz für Empfang und Übertragung zu.
Nachdem die Initialisierung abgeschlossen und das Netz konfiguriert ist, leitet DSP2 Operationen ein, um die Rahmen/Superrahmen-Synchronisation einzurichten und fährt danach mit dem Empfang und der Verarbeitung von aus dem Netz kommenden Signalen fort. Die Verarbeitung solcher Signale umfaßt deren Umwandlung aus der Form, in der sie empfangen werden, nämlich als digitale Darstellungen abgetasteter Analog-Wellenformen, in direkte digitale Darstellungen von zu verarbeitenden Informationen (zum Beispiel alphanumerische Zeichen). Diese Funktionen werden bei 86 angedeutet.
Gleichzeitig reagiert DSP1 auf die von den dedizierten Host- Schnittstellen-Schaltungen 87 präsentierten Unterbrechungen, um die Umwandlungsverarbeitung von abgehenden Informationssignalen einzuleiten, die bei 88 angedeutet wird.
Fig. 9 zeigt den logischen Äufbau des vorliegenden Systems. Die Verarbeitungselemente 20 und 21 und das Zeittakt-Netz 26 sind mit denselben Nummern dargestellt, wie in Fig. 3, und die Speicherelemente 40 und 41 sind mit denselben Nummern dargestellt, wie in Fig. 4. Der I-RAM 40 kann für das Urladen (IPL) von Befehlsprogrammen, die vom DSP-System verwendet werden, über den Adreßbus 90 und den Adreßpuffer 92 mittels der vom Host auf Leitung 94 präsentierten Steuersignale vom Host-System adressiert werden. Wenn die Befehlsdaten auf diese Weise adressiert werden, werden sie vom Host-System über den Datenpuffer 96 mittels der Steuersignale auf Leitung 94 in den I-RAM geschrieben.
In entsprechender Weise kann der D-RAM 41 vom Host über das Adreßpuffer-Register 98 mittels der vom Host auf Leitung 100 bereitgestellten Steuersignale adressiert werden. Wenn er auf diese Weise adressiert wird, empfängt der D-RAM 41 die Anfangsdaten-Parameter, die den geladenen Befehlsprogrammen zugeordnet sind, über das Pufferregister 102. Die Steuerleitung 100 wird über die Oder-Schaltung 104 an den Speichersteuerport 106 angelegt, um den Speicher auf das jeweils gewünschte Schreiben und Lesen von Daten vorzubereiten. Die Oder-Schaltung 104 empfängt von DSP1 und DSP2, während auf diese zugegriffen wird, noch weitere Lese/Schreib-Steuereingänge. Während der Initialisierung laufen die Steuersignale auf den Leitungen 94 und 100 durch die Oder-Schaltung 108, um die Steuerung der I- und D-RAMs für den Host vorzubelegen.
Nach der Initialisierung werden diese Speicher von den Prozessoren 20 und 21 in einem in EP-A-0 249 720 beschriebenen, zeitlich gestaffelten Modus adressiert. Hierbei empfängt die Multiplexer-Einheit 109 wechselweise Befehlsadressen vom Pro zessor 1 auf Bus 110 und von Prozessor 2 auf Bus 112 und gibt diese an die Befehlsspeicher 40 weiter. Währenddessen empfängt der Multiplexer 114 von diesen Prozessoren über die Busse 116 und 118 abwechselnd Adressen für den D-RAM und überträgt diese an den Speicher 41. Gleichzeitig legt die bereits genannte Oder-Schaltung 104 Lese-/Schreib-Steuersignale an den Steuerport 106 an, wodurch die Richtung der Datenüber tragung in Relation zum Speicher festgelegt wird.
Die Speicher 40 und 41 tauschen also Informationen zwischen den adressierten Speicherplätzen und den adressierenden Prozessoren über die in Fig. 9 angezeigten Pfade aus. Befehle werden vom I-RAM 40 zum DSP1 über den Speicherausgangsbus 119 und das Signalspeicher-Register 120, und zum DSP2 über den Bus 119 und das Signalspeicher-Register 121 übertragen.
Bei Ausleseoperationen werden die Daten vom Speicher 41 zum DSP2 über den Speicherausgangsbus 124, das Signalspeicher-Register 126, das Pufferregister 128 und den Prozessor-Datenbus 130 geführt; vom Speicher 41 zu DSP1 über den Speicherbus 124, das Signalspeicher-Register 136, das Pufferregister 138 und den Prozessor-Datenbus 140. Bei Schreiboperationen werden Daten von den Prozessoren 20 und 21 über die jeweiligen Prozessorbusse 140 und 130, die Multiplexer 142, das Pufferregister 144 und den Speicherbus 124 zum Speicher 41 übertragen. Diese Einheit wechselt die Bedienung der Prozessoren in derselben Reihenfolge, wie der Adreß-Multiplexer 114, jedoch zeitlich entsprechend gestaffelt, so daß die zu schreibenden Daten genau dann am Speichereingangsport eintreffen, wenn der entsprechende Adreßpfad eingerichtet ist.
Der Prozessor 21 ist mit der T-1-Schnittstelle über seine E/A-Einheiten 146 und seine Adreß- und Datenbusse verknüpft, der Prozessor 20 ist mit dem Host-System über seine E/A-Einheiten 148 und seine Adreß- und Datenbusse verknüpft. Obwohl sie als Einzel-Leitungen dargestellt sind, handelt es sich bei den obengenannten Prozessor-, Speicheradreß- und Datenbussen tatsächlich um parallele Buskonfigurationen mit mehreren Leitungen. Die bevorzugten Busgrößen liegen bei 27 Bits für Befehlsdaten, 18 Bits für Arbeitsdaten, 14 Bits für Befehlsadressierung und 15 Bits für die Adressierung der Arbeitsdaten und der E/A-Einheiten.
Bezugnehmend auf die Figuren 9 und 10; die Zeitgeber-Schaltungen 26 stellen zeitlich gestaffelte zyklische Zeittaktsignale A, B, C und D bereit, sowie die Signale A+D und C+D, die man durch ODERn von A und D sowie C und D erhält. B und D werden als Bezugssignale an die Prozessoren 20 und 21 angelegt, mit relativ umgekehrten Anschlüssen, so daß ihre Anwendung im Prozessor 20 gegenüber ihrer Anwendung im Prozessor 21 um 180 Grad phasenverschoben ist. Das Signal C+D steuert den Multiplexer 109, um Adreßsignale vom Prozessor 20 während der Zeiten C und D, und vom Prozessor 21 während der Zeiten A und B an den I-RAM 40 weiterzugeben; der Prozessor 20 erzeugt seine Signale während der Zeiten 13 und der Prozessor 21 erzeugt seine Signale während der Zeiten D.
Die Signale D und 13 werden ebenfalls jeweils in die Befehlssignal-Speicherregister 120 und 121 eingespeist, welche jeweils Befehle an die Prozes$oren 20 und 21 liefern. Diese Befehle, die vom Prozessor 20 zunächst während der Zeiten B adressiert werden, erscheinen während aufeinanderfolgender D-Zeiten am entsprechenden Signalspeicher-Register 120, und die vom Prozessor 21 während der D-Zeiten adressierten Befehle erscheinen an den jeweiligen Signalspeichern 121 während der aufeinanderfolgenden B-Zeiten. Ähnliche zeitlich gestaffelte Zeit-Beziehungen werden zwischen dem Prozessor und dem Speicher 41 eingerichtet. Der Adreß-Multiplexer 114 wird von den Signalen C+D angestoßen, um Datenzugriffe für den Prozessor 21 während der Zeiten A und 13 und für den Prozessor 20 während der Zeiten C und D einzuleiten. Daten, die bei diesen Operationen für den Prozessor 20 ausgelesen werden, werden zu den D-Zeiten im Signalspeicher-Register 136 gespeichert, für den Prozessor 21 zu den B-Zeiten im Signalspeicher-Register 126. Der Schreibdaten-Multiplexer 142 arbeitet zu A+D Zeiten, um Daten vom Prozessor 21 zu B- und C-Zeiten und vom Prozessor 20 zu A- und D-Zeiten zu schreiben.
Fig. 11 stellt die Längen der DSP-Zyklen, wie sie von den Parametern A-D definiert werden, den Wiederholungszeiten der T-1-Kanäle gegenüber. Die DSP-Zyklen wiederholen sich in Intervallen von 120 Nanosekunden, während sich die T-1-Kanäle in Intervallen von 5,181 Mikrosekunden wiederholen. So können in jeder T-1-Kanalperiode viele DSP-Operationen ausgeführt werden. Da die Datenpfade zwischen den DSP-Prozessoren und ihren E/A-Adaptereinheiten mindestens 8 Bit breit sind, wird erkennbar, daß nur ein einziger Zyklus auf dem betreffenden DSP-Datenbus erforderlich ist, um jedem Prozessor die Übertragung von Daten zum und/oder von einem T-1-Kanal zu ermöglichen. Weiter ist erkennbar, daß die für jeden solchen Bustransfer benötigte Zeit, verglichen mit der Länge eines T-1-Kanals, so kurz ist, daß andere Prozessor-Operationen (z.B. die Entnahme von Steuersignalen, Datenformatumwandlungen, etc.) nur minimal gestört werden.
Fig. 12 zeigt die Größe und den Informationsgehalt des I-RAM und des D-RAM. Beide haben 16.000 (16K) Adreßplätze, mit Wortgrößen von 27 Bits im I-RAM und 16 Bits im D-RAM.
Zu den Befehls- und Steuerparametern im I-RAM gehören folgende: ein 32-Wort-Abschnitt 180 für Initialisierungs-Parameter, ein 288-Wort-Abschnitt 181 zur Abwicklung von Host-System-Unterbrechungen, ein 739-Wort-Abschnitt 182 für Datenumwandlungen' die auf die Modems des entfernten Benutzers abgestimmt sind, ein 138-Wort-Abschnitt 183 für USART/Host- Schnittstellenprozesse (USART, wie es in den Produktspezifikationen von Intel 8251 definiert ist, bedeutet Universal Synchronous or Asynchronous Receiver/Transmitter), einschließlich eines Bauelements für Parallel-Seriell-Umwandlung bei der Übertragung und Seriell-Parallel-Umwandlung beim Empfang, sowie Mittel für die Implementierung anderer Protokollfunktionen, wie zum Beispiel Byte-Ausrichtung, Fehlerprüfung, Formatierung etc., die für die Standard-Datenkomrnunikationsprotokolle benötigt werden (zum Beispiel asynch, bisynch, SDLC, HDLC, etc.) , ein 136-Wort-Abschnitt 184 für die Verknüpfung mit der T-1-Schnittstelle, ein Diagnose-Abschnitt 185 (mit einem 192-Wort-Abschnitt für Modern- und T-1- Prozeßdiagnose, und einem 2K-Wort-Abschnitt für Hardware- und Background-Diagnose), ein 9K-Wort-Abschnitt 186 zur Initialisierung von Tabellen, die in vorangegangenen Prozessen verwendet wurden (die nach der Initialisierung mit Befehlen für andere Funktionen, z.B. Sprachkomprimierung, überlagert werden können) sowie ein 3,4K-Abschnitt 187 für verschiedene andere Funktionen.
Der D-RAM umfaßt einen 512-Wort-Abschnitt für jeden momentan aktiven T-1-Ranal - das heißt, bis zu 24 solcher Abschnitte, die einen Bereich 188 von bis zu 12,228 Worten einnehmen, um eine T-1-Leitungsschnittstelle aufrechtzuerhalten (um eine Verbindung mit mehr als einer T-1-Leitung aufrechtzuerhalten, wird in der Praxis die Verwendung mehrerer DSPs bevorzugt, die mit getrennten E/A-Kanälen von einem oder mehreren Host- Systemen verknüpft sind) Jeder Bereich 188 enthält Arbeitsund Pufferbereiche, die für die Empfangs- und Übertragungsverarbeitung zugewiesen werden. Je nach Art der funktionellen Erfordernisse für die Empfangs- und Übertragungsverarbeitung kann man von dem verfügbaren Bereich entweder der einen oder der anderen Funktion mehr zuordnen. Der D-RAM enthält weiter 3 512-Wort-Abschnitte, 189, zum Speichern von Filterkoeffizienten, Tabellen zur Umwandlung von Daten zwischen Protokollund Linearformen, und Tabellen zum Nachschlagen des Sinuswerts zur Generierung von Funktionen mit sinusförmigem Trägersignal. Der D-RAM enthält außerdem einen 256-Wort-Abschnitt 190 zur Verknüpfung von Variablen, die von Umwandlungsprogrammen verwendet werden, einen 1,5K-Wortabschnitt 191 für Nachschlagtabellen, die für die Übertragungsverarbeitung benötigt werden, und einen 512-Wortabschnitt 192 zum Einspeichern von Empfangs- und Übertragungssignal-Bits (siehe hierzu auch die Beschreibung in Verbindung mit Fig. 7).
Bezugnehmend auf Fig. 13; das DSP-Subsystem führt eine Selbst-Initialisierung durch; dieser Prozeß wird in den Schritten 196-204 allgemein beschrieben. In Schritt 196 lädt der Host Mikrobefehle und Steuerdaten für die DSP in den I-RAM und benachrichtigt die DSP über Unterbrechungen. Daraufhin sperren DSP1 und DSP2 die Unterbrechungen und führen durch wechselweisen Zugriff auf den I-RAM, wie oben erläutert, die darin enthaltene Urladesequenz aus (Schritt 197 und auch Bereich 180, Fig. 12). Man erkennt, daß beide DSPs diesen Vorgang und andere Sequenzen gleichzeitig ausführen können, und zwar über ihren gemeinsamen Zugriff auf den I-RAM, wodurch die Speicherkapazität, die für die Befehle jedes DSPs benötigt wird, reduziert wird.
Anschließend führen die DSPs Eigendiagnosen aus (Schritt 198), unter Verwendung von Befehlen im I-RAM-Bereich 185 (Fig. 12), nach Abschluß der Eigendiagnose teilen sie dem Host ihren Status mit. Alle erkannten Fehler werden beseitigt, bevor die Operationen fortgesetzt werden. Nach erfolgreicher Diagnose wird der D-RAM initialisiert (Schritt 199) und in den D-RAM-Raum 190 (Fig. 12) werden Verknüpfungsinformationen gesetzt, um für jeden DSP die einleitenden Programmverkettungsprozeduren einzurichten (Schritt 200).
An diesem Punkt ergeht eine Anforderung an die logische Schnittstelle zwischen DSP2 und dem T-1-System, die Suche nach der T-1-Rahmensynchronisation zu starten (Schritt 201 und Fig. 7). Ist die Rahmensynchronisation ermittelt, werden die DSPS über Unterbrechungen informiert (Schritt 202) und beginnen, Netzanschluß-Anforderungen kanalweise zu bearbeiten (Schritt 203). In diesem Prozeß empfängt DSP2 die Signalgabebits (A, B, Fig. 7), welche die Anschlußanforderungsinformation enthalten, assembliert sie zu Worten (im Bereich 192 des D-RAM, Fig. 12) und teilt DSP1 diesen Assembler-Vorgang mit. Daraufhin unterbricht DSP1 das Host-System und gibt die betreffende Speicherstelle des Signalgabewortes an den Host weiter. Der Host ruft diese Worte ab und analysiert sie, um festzustellen, um welche Verbindung es sich handelt, und gibt über den D-RAM Signalgabeinformationen an die DSPs weiter, die zum Netz übertragen werden. Auf diese Weise werden die Verbindungen (Zuweisungen des T-1-Kanals und vermittelte Pfade durch das öffentliche Netz) hergestellt. Für jede Verbindung wird eine passende Programmverkettungssequenz eingerichtet (Schritt 204), damit die DSPs die Ernpfangs- und Übertragungsumwandlungsprozesse ausführen können, die dem zu übertragenden Datentyp und dem Gerät an der entfernten Teilnehmerstation entsprechen.
Fig. 14A zeigt die logische Schnittstelle für Datenübertragungen zwischen den DSPs und dem Host. Die Befehlsübertragungs-Schnittstelle zwischen dem Host und dem I-RAM 209 (oder Block 40 in Fig. 9) ist eine einfache Einweg-Buskonfiguration mit einem Adreßpuffer 227 und einem Datenpuffer, der hier nicht dargestellt ist. Der größte Teil der Aktivitäten zum Laden der Befehle erfolgt bei der Systeminitialisierung, wenn sich die DSPS im Leerlauf befinden und genügend Zeit vorhanden ist. Die Datenübertragungs-Schnittstelle zum D-RAM wird jedoch sowohl von den DSPS und vorn Host-DMA (direkter Speicherzugriff) als auch von der Cycle-Stealing-Steuerung verwendet, wenn eine Interferenz mit den Aktivitäten der DSPs nicht tolerierbar ist.
Unter Steuerung durch den Kost werden die Daten zwischen dem Host-RAM 210 und dem D-RAM 211 über die Host-Schnittstellen- Signalspeicher 214 und 216 übertragen; 214 für abgehende Daten und 216 für ankommende Daten.
Bei vom Kost gesteuerten Datenübertragungen werden Adressen vom Host über das Adreßregister 220 zum Adressierport 208 des D-RAM gesendet und in einem von zwei Moden, einem Cycle- Stealing-Modus oder einem Direktzugriffsmodus, in den D-RAM eingespeist. Im Cycle-Stealing-Modus, der nachfolgend beschrieben wird, werden Daten übertragen, während die DSPs den D-RAM nicht benutzen, während im Direktzugriffsmodus der DSP- Zugriff durch den Host vorbelegt ist. Natürlich ist der Cycle-Stealing-Modus im Hinblick auf die Busnutzung und die Operationen im DSP-Subsystem effizienter.
Cycle-Stealing-Übertragungen laufen wie folgt ab. Da jeder DSP einen Befehl decodiert (der zuvor aus dem I-RAM geholt wurde), bestimmt er, ob sein nächster Lese- oder Schreibzugriffs-Zyklus auf den D-RAM erforderlich ist, oder nicht. Zum Beispiel ist es bei Befehlen, die eine Bewegung von Daten von einem internen DSP-Register zu einem anderen DSP-Register definieren, nicht erforderlich, daß der DSP Daten vom D-RAM liest oder Daten in den D-RAM schreibt; hierbei wird der D-RAM für Cycle-Stealing-Zugriffe bereitgemacht.
In diesen Fällen speist die betroffene DSP ein Signal "CS Avail" in die Cycle-Stealing-Steuerlogik 228 ein, bei 229A, wobei dieses Signal anzeigt, daß der D-RAM für den Cycle- Stealing-Zugriff verfügbar ist. Wenn eine Anforderung von den DMA-Steuerungen 212 ansteht, reagiert die Logik 228 auf die Verfügbarkeitsmeldung, indem sie sofort Daten zwischen dem Register 214 und der durch die Adresse im Register 220 im D-RAM festgelegten Stelle überträgt.
Da Daten, die gerade zwischen dem Host und dem D-RAM übertragen werden, in der Reihenfolge ihrer Übertragung verarbeitet werden müssen, und da bei Cycle-Stealing-Schreibübertragungen keine Zeit ist, Informationen bezüglich der Stelle im D-RAM, die beschrieben wurde, weiterzugeben (während bei normalen DMA-Übertragungen Zeit für die Aktualisierung der Adreßzählungen auf der Seite des DSP vorhanden ist, um solche zu reflektieren) , ist ein Mechanismus erforderlich, der automatisch den Abschluß jeder "Schreib-Cycle-Stealing"-Übertragung und die geschriebene Adresse anzeigt. Dieser Mechanismus wurde hier durch die Leitung 229B, "Schreiben CS abgeschlossen", und das Sicherungspuffer-Register 224 implementiert. Wenn die Leitung 229B aktiviert wird, wird DSP1 über eine Unterbrechnung benachrichtigt, daß die zuvor angeforderte übertragung abgeschlossen ist. In der Zwischenzeit, wenn die Meldung über diesen Abschluß erfolgt, wird die D-RAM-Adresse im Register 220 an das Register 224 weitergegeben, auf das sich DSP1 bezieht. DSP1 muß dann diese Adresse intern als die Adresse speichern, von der als nächstes Daten gelesen werden müssen. Die Unterbrechung an DSP1 wird aufgehoben, wenn die Schaltung 226 für diese Unterbrechung eine Verzweigung zu der Vektor-Adresse ermittelt.
Da die Datenübertragungen zwischen Host und DSP entweder ein Wort (zwei Bytes) oder ein Byte breit sein können, ist eine weitere, bei der Verarbeitung von so übertragenen Daten erforderliche Funktion, die Fähigkeit der DSP, zu ermitteln, ob die Datenmenge, die in der Cycle-Stealing-Schreib-Operation übertragen wurde, ein Wort oder ein Byte war. Der Mechanismus hierfür betrifft die Struktur des Pufferregisters 224 und die oberen Daten-Strobe-Signale (UDS) sowie die unteren Daten- Strobe-Signale (LDS), die vom Host-DMA gesendet werden. Das Register 224 ist 16 Bits breit und das 14-Bit-Adreßwort im Register 220 wird auf die mittleren 14 Bits im Register 224 übertragen. UDS und LDS werden jeweils zu den Bit-Positionen mit der höchsten und niedrigsten Wertigkeit in Register 224 übertragen. UDS und LDS sind beide hoch (1-Werte), wenn ein Wort übertragen wird, UDS ist hoch und LDS niedrig, wenn nur ein Byte übertragen wird. Auf diese Weise geben die Werte der nieder- und hochwertigen Bits im Register 224 die Breite der abgeschlossenen Cycle-Steal-Übertragung zum DSP an.
Datenübertragungen zum/vom Host können auch von DSP1 gesteuert werden. Datenübertragungen zwischen dem D-RAM und dem Host-RAM werden von DSP1 unter Verwendung mehrerer Register gesteuert, zu denen die Abgangs-Register 215 und die Eingangs-Register 217 gehören; die Eingangs-Register enthalten Daten vom D-RAM zum Host-RAM und die Abgangs-Register enthalten Daten in entgegengesetzter Richtung. Jeder Satz umfaßt ein Paar von Registern in Tandem-Anordnung mit den zugehörigen Signalspeichersteuerungen (nicht dargestellt), so daß zu jedem Zeitpunkt ein Paar zwei Datenworte (jeweils 16 Bits), die gerade übertragen werden, speichern kann. Die nicht gezeigten Signalspeichersteuerungen geben den Leer- bzw. Voll- Zustand des Paares an. Immer wenn ein Eingangs-Transfer im Gange ist und eines der Register des Eingangs-Paares voll ist, ergeht an den Host-RAM eine Schreibanforderung. Wenn ein Abgangs-Transfer im Gange ist und eines der Register des Abgangs-Paares leer ist, ergeht an den Host-RAM eine Leseanforderung.
Wie bereits beschrieben, werden nach Möglichkeit immer Cycle- Steal-Übertragungen verwendet, um die Register 217 bei den ankommenden Übertragungen zu füllen, und die Register 215 bei den abgehenden Übertragungen zu leeren. Bei Datenübertragungen, die von DSP1 gesteuert werden, werden die Längen der geplanten Übertragungsbündel (Block 223) und der aufeinanderfolgenden Adreßplätze im D-RAM (Block 225) und im Host-RAM (Blöcke 221 und 222) gezählt.
Die zusätzliche Schnittstellenlogik zwischen DSP und Host enthält eine Vielzahl von Statusregistern 219, die von DSP1 mit anwendungsabhängigen Statusinformationen geladen werden können. Der Host kann diesen Status bei Bedarf lesen. Der Unterbrechungs-Vektor-Signalspeicher 218 wird ebenfalls von DSP1 geladen und stellt dem Host während eines Unterbrechungs-Bestätigungszyklus einen Unterbrechungs-Vektor zur Verfügung. So erzeugte Unterbrechungen werden von DSP1 verwendet, um den Host darüber zu informieren, daß eine Antwort erforderlich ist. Zusätzliche Befehls- und Statusregister 213 erlauben es dem Host-Prozessor, Fehlerbedingungen in der DSP- Anschlußlogik zu überwachen und diese, je nach Bedingung, selektiv zurückzusetzen oder zu ignorieren.
Bezugnehmend auf Fig. 1413; die Aufteilung der Aufgaben für die Datensignal-Abwicklung zwischen DSP1 und DSP2 sieht folgendermaßen aus: DSP1 wickelt die Austauschoperationen an der Host-Schnittstelle und die Umwandlungsprozesse für abgehende Daten ab, während DSP2 alle Austauschvorgänge an der Schnittstelle T-1 und die Umwandlungen von Daten abwickelt, die von T-1 empfangen werden. Die Abwicklungsaufgaben werden nach der Umwandlung mittels Unterbrechungen vom einen zum anderen Prozessor weitergegeben.
Bezüglich der Daten, die von der Host-Schnittstelle zur T-1- Schnittstelle abgehen, reagiert DSP1 auf eine Host-Unterbrechung oder eine Meldung, daß ein Cycle-Stealing-Transfer stattgefunden hat (Vorgang 230), um an eine Befehlsroutine anzuknüpfen (im I-RAM), uni abgehende Daten für einen T-1-Kanal, die von einem Kanal-Zähler gemeldet wurden (in der Darstellung T-1-Kanal 1), abzuwickeln.
Unter Verwendung der Adresse oder des Adreßzeigers, die von der Schnittstelle weitergeleitet wurden, greift DSP1 auf die soeben übertragenen Daten zu (Vorgang 231), die im Übertragungs-Arbeitsbereich des D-RAM (siehe Fig. 12 bei 188) gefunden werden, und stellt eine Verknüpfung zu Befehlsroutinen (Vorgang 232) zur Umwandlung von Daten her, die dem in Kanal 1 zu diesem Zeitpunkt abgewickelten Datentyp und dem Modem-Typ entsprechen, die an der entfernten Teilnehmerstation, die momentan an Kanal 1 angeschlossen ist, verwendet werden. Mit diesen Routinen werden die Daten im Arbeitsbereich des Kanals 1 verarbeitet (Vorgang 233), und erzeugen einen Byte- Abtastwert für den Kanal 1, der für eine T-1-Übertragung geeignet ist, und speichern diesen Abtastwert in den Übertragungspufferbereich im D-RAM des Kanals 1 ein (Vorgang 234). DSP1 unterbricht dann DSP2 (Vorgang 235).
DSP2 übernimmt dann die Weiterverarbeitung der abgehenden Daten für den T-1-Kanal 1, knüpft an eine Befehlsroutine zur Übertragung der Schnittstelle an T-1 an (Vorgang 236) und gibt den von DSP1 gebildeten Datenabtastwert weiter an den T-1-Kanal 1 (Vorgang 237).
Während der oben beschriebenen Vorgänge 230-235 in DSP1 ist DSP2 damit beschäftigt, Daten in einem anderen T-1-Kanal zu empfangen (hier der Kanal vor dem Kanal 1, das heißt Kanal 24). Hierzu reagiert DSP2 auf eine Unterbrechung an der Schnittstelle T-1, um an eine Empfangsverarbeitungsroutine anzuknüpfen (Vorgang 240). Unter Verwendung eines in einer solchen Unterbrechung weitergegebenen Zeigers greift DSP2 auf Datenabtastwerte zu, die sich momentan in den Empfangspuffern des D-RAM-Kanals 24 befinden (Vorgang 241). DSP2 führt dann, indem es an Empfangs-Umwandlungsroutinen im I-RAM anknüpft, die dem Datentyp und der verknüpften Benutzer-Konfiguration entsprechen, die dem Kanal 24 zugeordnet ist (Vorgang 242), eine Umwandlungsverarbeitung mit den empfangenen Datenabtastwerten durch (Vorgang 243) und speichert ein Datenbyte, das für die Rost-Verarbeitung im Empfangs-Arbeitsbereich des D-RAM-Kanals 24 geeignet ist (Vorgang 244). Schließlich wird eine Unterbrechung an DSP1 weitergegeben (Vorgang 245), welche letzteren auf die Stelle im D-RAM und den beteiligten T-1-Kanal aufmerksam macht.
Hierdurch wird DSP1 veranlaßt, an Befehlsroutinen für die Schnittstellenbildung zum Rost anzuknüpfen (Vorgang 246) und ein Datenbyte des Kanals 24 zum Rost-System weiterzugeben (Vorgang 247). Bei Abschluß der jeweiligen Vorgänge 247 und 237 zur Übertragung von Daten zum Rost und zu den T-1-Systemen knüpfen DSPI und DSP2 jeweils an Routinen an und erwarten die Host- und T-1-Unterbrechungen bezüglich der nächsten zu verarbeitenden Daten und wiederholen den soeben beschriebenen Prozeß für diese Daten (Vorgänge 248 beziehungsweise 249).
In der obigen Beschreibung kann also ein Datenblock (mehrere Bytes) von einem einzigen Kanal verarbeitet werden (im Gegen- satz zu einem einzigen Byte pro Kanal), so daß sich die An zahl der Befehle insgesamt reduziert. Außerdem sind die Unterbrechungs-Prozesse (235, 245) zwischen DSP1 und DSP2 in Wirklichkeit zueinander asynchron und bieten nur eine lose Koordination des Verarbeitungsflusses zwischen den beiden Prozessoren.
Fig. 14c erläutert die relevanten Eigenschaften der Datenübertragungs-Schnittstelle zwischen den DSPS und dem Netz T-1. Vom Netz empfangene Daten werden in FIFO-Puffern (first in first out) 260 eingespeichert, in der Reihenfolge ihres Eingangs aus diesen Puffern zur Busschnittstellen-Schaltung 261 und von hier zum D-RAM übertragen. Zum Netz abgehende Daten werden vom D-RAM durch die Schaltungen 261 an die FIFO-Puffer 262 weitergegeben, und von den Puffern zum Netz, und zwar in der Reihenfolge ihres Eingangs im Puffer. Zugriffe auf den D-RAM für diese Übertragungen erfolgen durch Cycle-Stealing-Vorgänge, ähnlich denen, die weiter oben für das Element 228 in Fig. 14A beschrieben wurden, uni Interferenzen mit den aktuellen DSP-Operationen zu minimieren.
Bei 263-265 gezeigte Schaltungen zum Adressieren des D-RAMs in Relation zu den vorangegangenen Datenübertragungs-0perationen sind von besonderem Interesse. Die Moduswähl-/Schalt- Schaltung 263 hat zwei Multiplex-Abschnitte 263A und 263B, um diese Operationen in zwei verschiedenen Moden aufrechtzuerhalten, die zwei verschiedenen Verwendungsmoden der Rahmenbandbreite von T-1 zugeordnet sind; ein "Mehrkanal"-Modus, in welchem der Rahmen zeitlich in Kanäle unterteilt ist, die mehreren Benutzern zugeordnet werden können (siehe Fig. 7) und einen "Einkanal"-Modus, in dem der Rahmen einem einzigen hochschnellen Bit-Strom zu oder von einem einzigen Benutzer zugeordnet werden kann. Adressen zu den Schaltungen 263A/263B sind die im folgenden erläuterten "Offset"-Rahmen- und Kanalzählungen, die durch Schalt-Schaltungen hindurchgehen, die zwischen "0ffset"-Übertragungs- und -Empfangskanal und Rahmenzählfunktionen abwechseln, entsprechend dem Zeittakt der Übertragungs- und Empfangskanäle und den Rahmen auf der T-1- Verknüpfung.
In dem soeben verwendeten Kontext werden die "Offset"-Zählungen ihrem Wert nach in Relation zum Kanal und/oder zum Rahmen angepaßt, der momentan empfangen wird, so daß Verzögerungen, die sich durch entsprechende Daten in den jeweiligen FIFO- Pufferpfaden 260 und 262 einstellen, ausgeglichen werden. Ziel ist, daß der Offset-Empfangs-(Übertragungs-)Kanal und die Rahmenzahlen in ihrem momentanen Wert der Anzahl der Kanäle und der Rahmen-Zeitlagen in T-1 entsprechen sollen, von dem das als nächstes aus dem Puffer 260 abgehende Datenbyte empfangen wurde (beziehungsweise, zu dem das nächste Datenbyte in den Puffer 262 gesendet werden soll). Wenn also die Zeit, die ein empfangenes Datenbyte benötigt, um den Puffer 260 zu durchlaufen, 5 T-1-Kanalperioden entspricht, wäre die Offset-Kanalzahl für dieses Byte N-5, wobei N die Zahl der T-1-Zeitlage ist, die momentan empfangen wird, und N-5 die Zahl der Zeitlage ist, in der das Byte tatsächlich empfangen wurde. Für ein Datenbyte, das in Kanal M abgesendet werden soll, wäre dementsprechend die Offset-Zahl, die seinem Eintritt in den Puffer 262 zugeordnet würde, N+j, wobei N die Zahl der momentan übertragenen Zeitlage und j die Zahl der momentan im Puffer 262 auf ihre Absendung wartenden Datenbytes ist. So wird in Cycle-Stealing-Übertragungen zum/vom D-RAM die Zählung ohne Offset-Wert an der Netz-Schnittstelle T-1 verwendet, um in den Empfangspuffer 260 zu schreiben und aus dem Übertragungspuffer 262 zu lesen, während die Offset- Zahl dazu dient, an der anderen Schnittstelle aus dem Empfangspuffer 260 zu lesen und in den Übertragungspuffer 262 zu schreiben.
Die von den Schaltungen 263 an den D-RAM weitergegebenen Adressen sind ausgewählte Funktionen der vorangegangenen Offset-Zahlen, wobei die Auswahl vom Modus der T-1-Nutzung abhängt. Im Mehrkanal-Modus wird die Offset-Rahmenzahl auf die Adreßbit-Stellen des wertniedrigsten Bits, LSB, am Eingang zur Multiplexer-Schaltung 263A angewendet, die Offset-Kanalzahl wird auf die Adreßbit-Stellen des werthöchsten Bits, MSB, dieser Schaltung angewendet. Jeder in diesem Modus auf 263A angewandte Adreßterm dient, wenn er mit einem zusätzlichen, nicht gezeigten Offset-Wert verkettet wird, zur Adressierung von Byte-Stellen in einem Umlaufpuffer, der in den Arbeitsbereichen 188 des D-RAM gebildet wird (siehe Fig. 12). Da Kanalzahlen die werthöchsten Adreßbits in diesem Modus bilden, werden Daten, die in aufeinanderfolgenden Kanälen empfangen/gesendet werden, in Bereiche geschrieben/aus Bereichen gelesen, die im D-RAM um 512 Wortstellen-Positionen zueinander versetzt sind. Da Rahmenzahlen in diesem Modus die wertniedrigsten Bits bilden, werden über denselben Kanal in aufeinanderfolgenden Rahmen empfangene/gesendete Datenbytes, in aufeinanderfolgende Byte-Stellen geschrieben/aus aufeinanderfolgenden Byte-Stellen gelesen, die sich im D-RAM befinden. So werden die Daten in jedem Kanal in aufeinanderfolgenden Stellen in einen diesem Kanal zugeordneten 512 Wort großen Bereich eingespeichert und können direkt in diesem Bereich für die erforderlichen Modem-Umwandlungen und digitalen Filtertransformationen manipuliert werden, die im folgenden noch beschrieben werden.
Im Einkanal-Hochgeschwindigkeitsmodus werden Adressen durch die Schaltung 263B gebildet, wo Kanalzahlen die wertniedrigsten Bits und Rahmenzahlen die werthöchsten Bits bilden. Somit werden in diesem Modus in aufeinanderfolgenden Kanalschlitzen eines T-1-Rahmens empfangene/gesendete Bytes, die einen einzelnen Benutzer-Bitstrom darstellen, im D-RAM-Bereich 188 in aufeinanderfolgende Byte-Stellen geschrieben/eingelesen/ausgelesen.
Die Modus-Auswahlsignale bei 263C treffen eine Auswahl zwischen Mehrkanal- und Rochgeschwindigkeits-Einkanalmodus Die Signale "Zyklus verfügbar" bei 263D, die die Verfügbarkeit des D-RAM für Cycle-Stealing-Zugriff anzeigen, schalten die Adressen durch den Abschnitt des ausgewählten Modus der Schaltungen 263 durch, nämlich Abschnitt 263A oder 263B. So werden die Daten zwischen der T-1-Verknüpfung und dem D-RAM im Cycle-Stealing-Modus weitergegeben, wodurch sich eine nur minimale Interferenz mit den Verarbeitungsoperationen ergibt, die gleichzeitig von den DSPs ausgeführt werden. Die nicht gezeigte Prioritätslogik in der Netz-Schnittstelle vergleicht Offset-Zahlen für Übertragungs- und Ernpfangsfunktionen, um festzustellen, welche Funktion den nächsten für den Datentransfer verfügbaren Zyklus benutzt.
Die Figs. 15-18 erläutern Umwandlungsprozesse, die auf verschiedene Datenarten angewendet werden, von einfachen alphanumerischen Daten bis hin zu bilddarstellenden Daten (nicht codierte Daten) und Sprache. Diese Prozesse sollen nachfolgend beschrieben werden.
Bezugnehmend auf Fig. 15; zu den typischen Funktionen zur Duplizierung der Operationen eines kohärenten phasenumgetasteten Modems in volldigitaler Arbeitsweise gehören die Operationen 270 mit empfangenen (T-1) Signalen und die Operationen 271 mit zu übertragenden Signalen. Die Reihenfolge dieser Operationen ist bei 272 angegeben.
Zu den Operationen 270 gehören die Operationen 273 zur Umwandlung empfangener T-1-Datensignale aus der Log-Form in die lineare Form, wobei die Log-Form quantisierte und komprimierte Abtastwerte einer analogen Wellenform darstellt, die vom (entfernten) Bediener an der T-1-Abnehmerleitung übertragen werden, und die lineare Form direkt verarbeitbare Abtastwerte derselben analogen Wellenform darstellt. Die Ergebnisse der Umwandlungsoperationen 273 erfahren eine AGC-Verarbeitung bei 274, gefolgt von einer digitalen Filterung der realen (275A) und der imaginären (275B) Teile der Signalfunktionen bei 275.
Falls erforderlich, wird bei 276 eine Entzerrung vorgenommen (die Entzerrung dient zum Ausgleich spektraler Verzerrungen, die sich in den Sprachleitungen des öffentlichen Systems befinden, und wird allgemein nur für Signale benötigt, die mit hohen Baud-Raten von etwa 2400 bps übertragen werden). Eine bevorzugte Entzerrungsanordnung für die Umgebung mit fester Abtastgeschwindigkeit dieser Erfindung (bei der es unpraktisch ist, die Symbolabtastung mit den Übertragungs-Baudraten mehrerer Sender zu synchronisieren) wird in EP-A-0 353 891 beschrieben.
Die gefilterten Signale durchlaufen dann bei 277 eine Trägerrückgewinnungsverarbeitung, gefolgt von einer Demodulationsverarbeitung bei 278. Die im Prozeß 278 erzeugten Signale werden dann bei 279 einer Verarbeitung durch den Doppelbegrenzer/Decodierer unterzogen (dient dazu, Mittelpunkte der Symbolperioden festzustellen, wo die maximalen Signalpegel für die Verarbeitung verfügbar sind, und zum Decodieren erkannter Phasenverschiebungen in Bits, die übertragene Daten darstellen), gefolgt von einer De-Scrambler-Verarbeitung 280 (dient zum Umkehren eines in der Übertragung angewandten Srambler-Prozesses), sowie der Protokollverarbeitung 281 (dient zur Synchronisation der Verarbeitung auf 8-Bit-Bytegrenzen und zur Fehlerprüfung). Die Ergebnisse der Protokollverarbeitung, die Datensignale in einer für die Datenverarbeitungs-Anwendungen direkt geeigneten Form darstellen, werden zum Rost-System weitergeleitet.
Der Übertragungsprozeß 271 umfaßt die Umkehrprotokollverarbeitung 290, gefolgt von einer Srambler-Verarbeitung 291 (dient zur Beschleunigung der Taktrückgewinnung am Empfänger, indem sichergestellt wird, daß auch bei sich wiederholenden Datenmustern die Datenübergänge zufällig erfolgen), gefolgt von der Codier-Verarbeitung 292 (dient zur Umwandlung von Bit-Gruppen in entsprechende zu übertragende Phasenverschiebungen), gefolgt von der Modulations-Verarbeitung 293, bei der eine digital synthetisierte Form Von Trägerschwingungen, die bei 294 eingeleitet wird, mit dem Ausgang des Codier-Prozesses kombiniert wird. Der Ausgang des Modulations-Prozesses wird einer digitalen Filterung, 295, der realen und imaginären Teile unterzogen, 295A beziehungsweise 295B, gefolgt von einer Pegelsteuerungsverarbeitung 296, gefolgt von einer Umwandlungsverarbeitung von der linearen in die logische Form, 297, woraus sich Datensignale ergeben, die für die T-1- Übertragung und die Verarbeitung durch entfernte analoge Abschnitte des öffentlichen Netzes geeignet sind.
Das Urladen des Mikrocodes in den I-RAM umfaßt im typischen Fall Code-Segmente und Subroutinen zur Abwicklung mehrerer Modem-Typen. Da alle diese Segmente gleichzeitig im I-RAM vorhanden sind, müssen sie nur in der richtigen Reihenfolge in der Hauptlinie des Programmflusses verknüpft werden, um die Zuordnung der entsprechenden Segmente zu jedem Kanal zu steuern. Hierzu werden dem Datensegment für jeden Kanal mehrere Bereiche zugeordnet, die für die Verknüpfung verwendet werden: einer zeigt auf das Programmsegment im I-RAM, das für die Verarbeitung der Daten des nächsten Kanals verwendet werden muß, der andere zeigt auf dar Datensegment, das in diesem Prozeß zu verwenden ist. Auf diese Weise kann eine Kette aufgebaut werden, die beliebig modifiziert werden kann, um die jeweiligen Segmente jedem aktiven Kanal zuzuordnen. Natürlich kann dasselbe Programmsegment mehrere Male in der Kette auftreten (zum Beispiel, um denselben Prozeß auszuführen), inaktive Kanäle können in der Kette umgangen werden.
Signalgabe-Bits A und B im Rahmen T-1 (Fig. 7), welche Eingehängt- und Ausgehängt-Bedingungen bezeichnen, dienen einem Hintergrund-Überwachungsprogramm zur Modifizierung der Kette, wenn neue Kanäle aktiv werden; das heißt, wenn bei einem ankommenden Ruf neue Leitungen hinzugefügt werden müssen, werden in die Kette Zeiger eingefügt, die diese neuen Leitungsverbindungen in der korrekten Prozeßablauffolge einordnen (188, Figur 12); wenn Verbindungen beendet sind, werden die betreffenden Zeiger entfernt.
Im einfachsten Fall würde von allen Kanälen derselbe Umwandlungsprozeß verwendet (dieselben Segmente mit wiedereintrittsinvarianten Zeigern). Bei mehreren unterschiedlichen Prozessen kann die Zuweisung von Prozessen pro Kanal auf mehrere Arten abgewickelt werden. Es kann eine feste Zuordnung erfolgen, bei der die Kanäle 1-M den Prozeß A, die Kanäle M-N den Prozeß 13 etc. verwenden. In einer ISDN (Integrated Services Digital Network)-Umgebung ist der gemeinsame Signalgabekanal volldigital und könnte Meldungen übertragen, die Umwandlungsprozesse für analoge Kanäle aufbauen. Eine dritte und flexiblere Alternative wäre, die Art des erforderlichen Umwandlungsprozesses auf der Basis eines Signals zu bestimmen, das in der anfänglichen Einarbeitungszeit empfangen wird. Bei vielen Modem-Einrichtungen sind mehrere Geschwindigkeiten möglich; gewöhnlich sind in den Modem- Inbetriebnahmeprozeduren Schritte enthalten, mit denen die Übertragungsgeschwindigkeit am anderen Ende der Leitung festgelegt werden kann. Bei einigen Modems ist außerdem ein Umschalten von einem Modulationstyp auf einen anderen Modulationstyp möglich (zum Beispiel Phasenverschiebung oder PSK zu Frequenzverschiebung oder FSK).
An der Host-Schnittstelle kann eine Struktur von Steuerblöcken angeordnet werden, mit denen die betreffenden DSP-An- schlüsse gesteuert werden können. Mit einem Konfigurations- Steuerblock würde der Anschluß initialisiert und verschiedene Rahmenformat-0ptionen ausgewählt Mit einem Kanal-Steuerblock würde ein bestimmter Kanal aktiviert und seine Verwendung und der zugehörige Umwandlungsprozeß festgelegt. Wenn eine Durchwahl gefordert ist, kann dieser Steuerblock die zu wählende(n) Nummer(n) enthalten, die im DSP in die entsprechende Form von Wählimpulsen für die Übertragung zum Netz umgewandelt würden.
Ein getrennter Kanaldienst-Steuerblock würde für jeden aktiven Kanal verwendet. Bei Aktivierung eines Kanals würde über die Empfangs- und Übertragungs-Steuerblöcke im Host ein RAM- Bereich als Datenpuffer reserviert. Eine getrennte Kette solcher Steuerblöcke kann für jeden aktiven Kanal aufgebaut werden, damit sichergestellt ist, daß immer genügend adäquater Pufferbereich vorhanden ist. Wenn dem Host vorher der gewünschte Umwandlungsprozeß anhand der Konfiguration für eine bestimmte Anwendung bekannt ist, kann der Kanaldienst-Steuerblock zum Einrichten dieses Prozesses für einen zu aktivierenden Kanal verwendet werden. Andernfalls kann ein Prozeß eingerichtet werden, um die Art des empfangenen Signals zu erkennen und anhand dieser Information eine Verknüpfung zu einem geeigneten Prozeß herzustellen.
Die oben beschriebenen Operationen stellen als digitale Datenverarbeitungsfunktionen nichts Neues dar und werden als solche hier nicht beansprucht. Neu ist jedoch die Anwendung solcher Prozesse innerhalb des Kontextes der vorliegenden Erfindung, bei der digitalisierte Abtastwerte analoger Signale zwischen einem Host-System und einer Multiplex-Schnittstelle in einem öffentlichen Netz weitergeleitet werden, um eine Verbindung zu unterschiedlich ausgerüsteten Benutzern herzustellen, und bei der die zwischen dem Host und den Träger- Schnittstellen erforderlichen Modem-Umwandlungen volldigital ausgeführt werden (wodurch festgeschaltete Leitungen für Analog/Digital-Umwandlung etc. nicht mehr notwendig sind). Im einzelnen werden diese Operationen ausführlich in Lehrbüchern und der veröffentlichten technischen Literatur beschrieben. Zu den repräsentativen Lehrbüchern gehören folgende:
1. "Digital And Analog Communication Systems", K.S. Shanmugam, veröffentlicht von John Wiley & Sons, 1979.
2. "Digital Signal Processing", A. V. Oppenheim und R.W. Schäfer, veröffentlicht von Prentice-Hall, 1975.
Eine Beschreibung bestimmter Funktionen ist zu finden in:
1. AGC: In "Adaptive digital Automatic Gain Control", von G. T. Davis, im The IBM Technical Disclosure Bulletin, Band 27, Nr. 1013, März 1985, Seite 6334.
2. Träger-Rückgewinnung: In "Carrier-Phase Tracking In Synchronous Data-Transmission Systems", H.P. Kaeser, IBM Research Report RZ812, veröffentlicht 25.1.1977 **
3. Modulator/Demodulator: "Microprocessor Implementation of High-Speed Data Modems", P.J. VanGerwen et al., IEEE Transactions On Communications, Band 2/77, Seite 238-250.
4. Übertragungs- und Empfangsfilter: "Optimum FIR Transmitter and Receiver Filters For Data Transmission Over Band-Limited Channels", P.R. Chevillat und G. Ungerboeck, IEEE Transactions On Communications, Band August 1982, Seite 1909-1915.
Fig. 16 erläutert, wie nicht codierte Datensignale (Bildsignale oder Faksimile-Signale) in dem vorliegenden System verarbeitet werden.
Bild-/Videodaten, die vom Host-System für die Übertragung zum Netz bereitgestellt werden, können bei 350 optional komprimiert werden und werden bei 351 einer Modulationsverarbeitung unterzogen, wie in Fig. 15. Die Option einer Komprimierung hängt davon ab, wie die Geräte an den entfernten Teilnehmerstationen ausgestattet sind. Zweck der Komprimierung ist die Reduzierung der Bandbreite, die sonst für die Aufrechterhaltung einer solchen Übertragung erforderlich wäre. Auf geeignete Komprimierungsalgorithmen wird in der Zeichnung hingewiesen.
In der umgekehrten Richtung werden aus dem Netz empfangene Video-Daten bei 352 demoduliert (diese Art der Bearbeitung ist in Fig. 15 dargestellt); sind die Daten komprimiert, erfolgt bei 353 eine Entkomprimierung der demodulierten Signale. Die Übertragung in komprimierter Form ist auch hier eine Benutzer-Option.
Die Komprimierung/-Entkomprimierung von Videodaten wird beschrieben in "Key Papers In The Development Of Coding Theory", 1974, herausgegeben von E. R. Berlekamp (ausgewählte Nachdrucke der IEEE-Pressereihe).
Die Verarbeitung der Ton-/Sprachsignale zwischen dem Netz und dem Host wird in Fig. 17 gezeigt. Eine typische Host-Anwendung wäre die Speicherung und Weiterleitung einer Nachricht (gebührenpflichtige Telefonanrufbeantworter-Dienste, die die Umleitung eines für einen Benutzer/Teilnehmer eingehenden Anrufs zur Speicherung von Nachrichten des Anrufers im Host erfordern (oder in Host-Peripheriegeräten)) und die Weiterleitung dieser Nachrichten zum Benutzer auf dessen Anforderung. Bei diesen Anwendungen würde die Speicherung im Host in komprimierter Form erfolgen und die Übertragung im Netz wäre entkornprimiert, wie bei 360 beziehungsweise 361 gezeigt wird.
Komprimierungs- und Entkomprimierungsalgorithmen für Tonsignale werden beschrieben in: "Speech Coding", J. L. Flanagan et al., IEEE Trans. On Commun., Band Com-27 Nr. 4, Seite 710-737, April 1977.
Fig. 18 zeigt die Nutzung des D-RAM in vorangehenden zeitlich geteilten digitalen Modern-Anwendungen/-Operationen. Die Figur erläutert die Abwicklung von Empfangs-Umwandlungsoperationen (siehe Figs. 12 und 15). Die Abwicklung von Übertragungs-Umwandlungsoperationen beinhaltet eine ähnliche Speichernutzung im Übertragungspuffer und den Arbeitsbereich-Abschnitten des D-RAM.
Wie diese Figur für den repräsentativen Empfangskanal n von T-1 zeigt, sind die Bereiche 380 und 381 im D-RAM jeweils als Empfangspuffer- und Empfangs-Arbeitsbereiche zugewiesen. Im Kanal n empfangene Daten werden in den Empfangspuffer-Bereich, 382, geladen, die Steuerung erfolgt hierbei durch dem Kanal n zugeordnete Kanalzahlen und Rahmenzahlen. Daten in aufeinanderfolgenden Rahmen werden in aufeinanderfolgende Byte-Stellen in diesen Bereich geladen, beginnend an einer ersten Stelle, die von einem nicht dargestellten Kapazitäts- Zähler festgelegt wird, weiter fortlaufend, bis der ganze Bereich aufgefüllt ist. An diesem Punkt wird die Kapazitätszählung zurückgeführt und zeigt wieder auf die erste Stelle, der Prozeß wird mit neuen empfangenen Daten wiederholt, die über die momentan in dem Pufferbereich gespeicherten vorher empfangenen Daten geschrieben werden.
Wenn sich der Pufferbereich füllt, wird DSP2 von dem die Anwendung aufrechterhaltenden Kanal n zu den digitalen Filterprozessen 384 im I-RAM geführt und beginnt mit der Generierung des gefilterten Ausgangs, wie bereits beschrieben wurde.
Wenn demodulierte Daten aus dem Bereich 381A entnommen werden, werden Kopien dieser Daten in den Bereich 381B geschrieben, der für eine digitale Filterung reserviert ist, wie bei 384 gezeigt wird. Bezogen auf den zuletzt genannten Bereich ruft die Anwendung im Kanal n die Routinen 385 für die digitale Filter-Verarbeitung auf. Der Bereich 381B wird effektiv als eine getrennte umlaufende Verzögerungsleitung behandelt, durch welche die Daten wiederholt zur Entnahme der gefilterten Daten hindurchgeführt werden.
Wenn gefilterte Daten aus dem Bereich 381B entnommen werden, werden sie für andere Verarbeitungsvorgänge in andere Teile des Arbeitsbereichs bewegt (siehe Fig. 15), bis die endgültigen Daten gebildet sind. Die endgültigen Daten werden wieder in einen anderen Bereich des Arbeitsbereichs von Kanal n eingespeichert und werden dann in der Reihenfolge ihrer Entnahme zum Host-System übertragen.
Die nun folgende Liste enthält DSP-Befehle nach Typ geordnet. Die verwendeten Typ-Abkürzungen sind: "RR" (Register-zu-Register), "RI" (Register sofort), "RX" (Register-Index), "RS" (Register-zum-Speicher).

Register-zu-Register (RR)-Befehle

AHR r1, r2 Add H/W Register
AHRP r1, r2 Add H/W Register Positive
AHRV r1, r2 Add H/W Register with Saturation
CHR r1, r2 Compare H/W Register
LHR r1, r2 Load H/W Register
LHRC r1, r2 Load H/W Register, 1's Complement
LHRN r1, r2 Load H/W Register, 2's Complement
LHRP r1, r2 Load H/W Register Positive
LOG r1 Log (Log)
LOGM r1 Log Magnitude
MAX r1, r2 Maximum
MAXM r1, r2 Maximum Magnitude
MHR r1 , r2 Multiply H/W Register
MHRU r1, r2 Multiply H/W Register Unsigned
MIN r1, r2 Minimum
MINM r1, r2 Minimum Magnitude
NHR r1, r2 AND H/W Register
NOP No Operation
OHR r1, r2 OR H/W Register
PNOP Protected No Operation
SIGM r1 Signum
SHR r1, r2 Subtract H/W Register
SHRV r1, r2 Subtract H/W Register with Saturation
TAHR r1, r2 Test Add H/W Register
TAHRP r1, r2 Test Add H/W Register Positive
TAHRV r1, r2 Test Add H/W Register with Saturation
THR r1 Test H/W Register
TNHR r1, r2 Test AND H/W Register
TOHR r1, r2 Test OR H/W Register
TSHR r1, r2 Test Subtract H/W Register
TSHRV r1, r2 Test Subtract H/W Register with Saturation
TXHRC r1, r2 Text XOR H/W Register, 1's Complement
XHRC r1, r2 XOR H/W Register, 1's Complement Result
ZAHR r1, r2 Zero and Add H/W Register
ZHR r1 Zero H/W Register
HSHR r1, r2 Zero and Subtract H/W Register

Register Sofort-Befehle (RI)

LHA r1,d(idx) Load H/W Address
LHI r1,imm Load H/W Register with Immediate Value

Register Index-Befehle (RX)

B d(idx) Branch Unconditionally
BAL d(idx) Branch and Link
BALI (0(CDB) Branch and Link Indirect
BBS mask,d(idx) Branch Bit Select
BC mask,d(idx) Branch On Condition
BCI mask,0(CDB) Branch On Condition W/Inhibit
BFOR d, (idx) Branch Unconditional Foreground
BFORI 0(CDB) Branch Unconditional Foreground W/Inhibit
BIPAR D(idx) Branch Indirect Program Address Read
BIPAW d(idx) Branch Indirect Program Address Write
BLEX d(idx) Branch Unconditionally, Level Exit
IC r1,d(idx) Insert Character
ICM r1,mask,d Insert Character Under Mask(idx)
LC r1,d(idx) Load Character
LCM r1,mask,d Load Character Under Mask(idx)
LH r1,d(idx) Load H/W From Storage
STH r1,d(idx) Store H/W To Storage

Erweiterte Register-Index-Befehle (RX)

BE d(idx) Branch Equal
BH d(idx) Branch High
BL d(idx) Branch Low
BM d(idx) Branch Mixed
BN d(idx) Branch Negative
BNE d(idx) Branch Not Equal
BNH d(idx) Branch Not High
BNL d(idx) Branch Not Low
BNN d(idx) Branch Not Negative
BNO d(idx) Branch Not Ones
BNP d(idx) Branch Not Positive
BNZ d(idx) Branch Not Zero
BO d(idx) Branch Ones
BP d(idx) Branch Positive
BY d(idx) Branch Overflow
BZ d(idx) Branch On Carry
BEI 0(CDB) Branch Equal W/Inhibit
BHI 0(CDB) Branch High W/Inhibit
BLI 0(CDB) Branch Low W/Inhibit
BMI 0(CDB) Branch Mixed W/Inhibit
BNI 0(CDB) Branch Negative W/Inhibit
BNEI 0(CDB) Branch Not Equal W/Inhibit
BNHI 0(CDB) Branch Not High W/Inhibit
BNLI 0(CDB) Branch Not Low W/Inhibit
BNNI 0(CDB) Branch Not Negative W/Inhibit
BNOI 0(CDB) Branch Not Ones W/Inhibit
BNPI 0(CDB) Branch Not Positive W/Inhibit
BNZI 0(CDB) Branch Not Zero W/Inhibit
BOI 0(CDB) Branch Ones W/Inhibit
BPI 0(CDB) Branch Positive W/Inhibit
BVI 0(CDB) Branch Overflow W/Inhibit
BYI 0(CDB) Branch On Carry W/Inhibit
BZI 0(CDB) Branch Zero W/Inhibit

Zusammengesetzte Pipeline-Befehle (PI)

PI ce< r1r2> ,MHR< r3,r4>
PI LBI< r1,imm[(idx)]> c3< r2,r3>
PI LBI< r1,imm[(idx)]> ,ce< r2,r3> ,MHR< r4,r5>
PI LH< r1,d(idx)> ,ce< r2,r3>
PI LH< r1,d(idx)> ,ce< r2,r3> ,MHR< r4,r5>
PI STH< r1,d(idx)> ,ce< r2,r3>
PI STH< r1,d(idx)> ,ce< r2,r3> ,MHR< r4,r5>

Definitionskonstanten (DC)

DC A (address)
DC C'string'
DC F'value'
DC H'value'
DC V'(address)
DC X'value'

Definitionsspeicher (DS)

DS A
DS C
DS F
DS H
Es folgt ein Beispiel, wie mit den oben beschriebenen Befehlen ein Teil einer Routine für die Modern-Umwandlung implementiert wird.
Es handelt sich hier um ein Beispiel eines Segments, das einen FIR-Filter mit 32 Abgriffen implementiert. Die Koeffizienten befinden sich im RAM bei 0000 bis 0063 (Byte-Adressen bezogen auf das Index-Register R0).
Die abgetasteten Datenwerte werden in einem RAM-Bereich von 0000 bis 0063 gespeichert (Byte-Adressen bezogen auf das Index-Register R4). Diese abgetasteten Daten werden durch umlaufendes Indexieren unter Verwendung von R4 durch die Filter-Pipeline geschoben. Beide Index-Register, R0 und R4, werden initialisiert, R4 wird im Umlaufverfahren durch eine Routine auf höherer Ebene inkrementiert, bevor "FLTRIN" aufgerufen wird. Es wird angenommen, daß der momentan neueste Abtastwert bereits in die erste Position der Pipeline geladen wurde, wenn die Routine aufgerufen und der Filter-Ausgang in R2 belassen wird.

Zusammenfassung der Befehle

A. Programmflußsteuerung
- Verzweigung
- Bedingte Verzweigung
- Aufruf der Subroutine
- Rücksprung der Subroutine
B. Speicher-Referenz
- Speicher (oder E/A-Port) lesen
- Speicher (oder E/A-Port) schreiben
- Unmittelbar aus Befehlsspeicher laden
C. ALU
- arithmetisch (Addieren, Subtrahieren, Komplementieren)
- logisch (Und, Oder, XOR, SNOR)
- Andere spezielle Befehle (Sättigung, Prüfen, Löschen)
- Bewegungen von Register zu Register
D. Multiplizieren
E. Parallel-Kombinationen von 13, C und D (1 FIR-Filterabgriff pro Befehl möglich)
Typisches Anwendungsbeispiel bei der Berechnung einer "Produktsummen"-Gleichung für einen FIR-Filter, wie sie von modernen Algorithmen gefordert wird: Summe (Datam x COEFn) Speicher-Ref. Multiplizieren ALU Lade Data Coef CoefN (Filterausgangszeit T) Speichere RA Lösche Addiere Mult.-Ausgang zu
Es wurde ein System zur Schnittstellenbildung zwischen digitalen Trägern in Zeit-Multiplex-Schaltung und Datenverarbeitungs-Hauptstellen und zur Bereitstellung schneller Umwandlungs- und digitaler Filterfunktionen gezeigt und beschrieben, um eine Adaption zwischen den Zwangsbedingungen der Geräteausstattung an entfernten Benutzer-Schnittstellen und den Verarbeitungserfordernissen an den Hauptstellen zu ermöglichen.

Claims

1. Ein Server-System zur Bereitstellung von Informations- Telekomniunikationsdiensten zwischen einer Informationsverarbeitungs-Hauptstelle (17) und mehreren Benutzer- Endeinrichtungen (1), die mit der Hauptstelle über das öffentliche Telefonwählnetz (3) mit einer Fernleitung verbunden sind, folgendes umfassend:

mindestens eine Abnehmerleitung mit digitalem Träger in Zeit-Multiplex-Schaltung, die die Hauptstelle mit dem öffentlichen Telefonnetz verbindet, wobei die Abnehmerleitung digitale Signale in Log-PCM-Form überträgt; und

ein volldigitales Signalverarbeitungsmittel (14), das die Hauptstelle mit der Abnehmerleitung koppelt und Mittel (28) zum Austausch von Signalen mit Zeitkanälen in der Abnehmerleitung in digitaler Form enthält, Mittel (27) für den Austausch von Signalen mit der Hauptstelle in einer digitalen Form, die den Informations- Verarbeitungsanforderungen der Hauptstelle zugeordnet ist, und Mittel (20, 21) für die digitale Umwandlung von Signalen zwischen der Form, die mit der Abnehmerleitung ausgetauscht wird, und der Form, die der informationsverarbeitenden Hauptstelle zugeordnet ist;

dadurch gekennzeichnet, daß das System Benutzern mit unterschiedlich ausgestatteten Endeinrichtungen, die digitale Signale in entsprechend unterschiedlichen Formaten übertragen und empfangen, Informations-Telekommunikationsdienste bereitstellen kann, wobei das Mittel für die digitale Umwandlung der Signale Mittel für die Umwandlung zwischen den genannten unterschiedlichen Formaten und der digitalen Form enthält, die der informationsverarbeitenden Hauptstelle zugeordnet ist.

2. Ein System nach Anspruch 1, bei dem das signalverarbeitende Mittel (14) folgendes umfaßt:

erste digitale Signalverarbeitungsmittel (20), die eine Schnittstelle zu der Hauptstelle bilden, und zweite digitale Signalverarbeitungsmittel (21), die eine Schnittstelle zu den Kanälen der Abnehmerleitung bilden;

erste und zweite Direktzugriffsspeicher-Anordnungen, von denen eine (D-RAM; 41) der Speicherung von Daten zugeordnet ist und die andere (I-RAM; 40) zum Speichern von Mikrobefehlen reserviert ist, die von beiden signalverarbeitenden Mitteln ausgeführt werden können;

Mittel (24), welche zyklisch das erste und das zweite signalverarbeitende Mittel mit den Speicheranordnungen koppeln, und zwar zeitlich gestaffelt, wodurch die verarbeitenden Mittel abwechselnd Befehle und Daten aus den Speicheranordnungen holen und entsprechend der Befehle abwechselnd Operationen mit diesen Daten ausführen;

Unterbrechungs-Steuerungsmittel, die die Verarbeitungsmittel miteinander koppeln, damit das erste und das zweite Verarbeitungsmittel Unterbrechungs-Anforderungen austauschen können, und damit das erste Verarbeitungsmittel und die Hauptstelle Unterbrechungs-Anforderungen austauschen können; und

Mittel, die auf Unterbrechungs-Anforderungen von dem Unterbrechungs-Steuerungsmittel reagieren, damit das erste und das zweite Verarbeitungsmittel in die Lage versetzt werden, Daten über die Datenspeicheranordnung auszutauschen, wodurch das erste Verarbeitungsmittel Daten verarbeiten kann, die von der Hauptstelle für eine Benutzer-Endeinrichtung vorbereitet wurden, und damit das zweite Mittel die Daten weiterverarbeiten kann, so daß jedes der Verarbeitungsmittel die Signalform der Daten teilweise umformt, um die Daten für die Übertragung zur Benutzer-Endeinrichtung über einen Kanal auf der digitalen Abnehmerleitung vorzubereiten.

3. Ein System nach Anspruch 1, bei dem die Hauptstelle ein Host-Datenverarbeitungssystem umfaßt, und das volldigitale Signalverarbeitungsmittel folgendes aufweist:

erste und zweite Digitalsignalprozessoren (DSPs; 20, 21),

einen Direktzugriffs-Befehlsspeicher (I-RAM; 40), der an beide DSPs gekoppelt ist und Befehle speichert, die von beiden verwendet werden, und der mit dem Host-System gekoppelt ist, um mit Befehlsprogrammen für die DSPs vom Host-System geladen werden zu können,

einen Direktzugriffs-Datenspeicher (D-RAM; 41), der an beide DSPs gekoppelt ist, zum Speichern von Daten, auf die entweder von einer oder von beiden DSPs zugegriffen werden kann, und der sowohl mit dem Host-System als auch mit der Abnehmerleitung gekoppelt ist, um Daten mit dem Host-System und der Abnehmerleitung auszutauschen; der I-RAM und der D-RAM besitzen rekurrierende Zugriffsfähigkeits-Zyklen, in denen abwechselnd Zyklen normalerweise der ersten und der zweiten DSP versetzt zugeordnet werden, so daß jede DSP Befehle aus dem I-RAM abrufen kann, ohne die Operationen im anderen DSP zu unterbrechen oder zu verlangsamen, und so daß jede DSP Daten aus dem D-RAM holen und Daten in den D-RAM schreiben kann, ohne die Operationen im anderen DSP zu unterbrechen oder zu verlangsamen; und

Cycle-Stealing-Steuermittel, die mit den DSPs, dem D-RAM, dem Host-System und der Abnehmerleitung gekoppelt sind, um festzustellen, wann ein Zugriffszyklus zum D-RAM von einer DSP nicht angefordert wird, und um den Zyklus selektiv entweder dem Host-System oder der Abnehmerleitung zuzuweisen, wodurch Daten zwischen dem Host-System und dem D-RAM und zwischen dem D-RAM und der Abnehmerleitung in einem Cycle-Stealing-Modus ausgetauscht werden können, was zur Folge hat, daß die Operationen in keiner DSP unterbrochen oder verlangsamt werden.

4. Ein System nach Anspruch 3, bei dem der I-RAM so konfiguriert ist, daß er Befehlsprogramme speichert, die gleichzeitig von beiden DSPs ausgeführt werden können, wodurch zum Beispiel beide DSPs auf einen gemeinsamen Block von Diagnosebefehlen zeitlich versetzt zugreifen und die durch diesen Block festgelegten Selbstdiagnose- Prüfungen ausführen können.

5. Ein System nach Anspruch 4, das Steuermittel für den direkten Speicherzugriff (DMA) umfaßt, die die Host- Hauptstelle mit dem D-RAM koppeln, um dem Host den Zugriff auf den D-RAM in Konkurrenz zu den DSPs bereitzustellen; der DMA und die Cycle-Stealing-Steuermittel kooperieren miteinander, hierdurch wird, wenn vom Host- System gewünscht, der Zugriff zum D-RAM bevorzugt in einem Cycle-Stealing-Modus bereitgestellt, so daß er die Operationen der DSPs nicht behindert, wenn jedoch ein solcher Zugriff nicht möglich ist, übernimmt die DMA und stellt den Zugriff bereit, während die DSPs vom Zugriff ausgeschlossen werden.

6. Ein System nach jedem der Ansprüche 2 bis 4, in dem der D-RAM so konfiguriert ist, daß er einen Arbeitsbereich für jeden Abnehmerleitungskanal bereitstellt, dessen Größe ausreicht, um Modem-Umwandlungen für alle Kanäle gleichzeitig aufrechtzuerhalten.

7. Ein System nach Anspruch 6, Mittel enthaltend zur Adaption des Signalverarbeitungsmittels, so daß dieses verschiedene digitale Filter- und Modem-Umwandlungstransformationen mit den digitalen Signalen durchführt, die zwischen der Hauptstelle und der Abnehmerleitung unterwegs sind, und an die Speicheranordnung angeschlossene Mittel, um Abschnitte der Datenspeicheranordnung als Umlaufpuffer zu konfigurieren, so daß jeder Puffer einer Schnittstelle zu einem Kanal der Abnehmerleitung zugewiesen und gleichzeitig genutzt werden kann, um sowohl Modern- als auch digitale Filtertransformationen für die darin gespeicherten Daten aufrechterhalten zu können.

8. Ein System nach jedem vorangehenden Anspruch, wobei das volldigitale Verarbeitungsmittel Mittel für die selektive Verarbeitung von Signalen umfaßt, die digitalisierte Sprach- oder Tondaten darstellen; wobei die Mittel Mittel zur Anwendung von Komprimierungs- und Entkomprimierungsumwandlungen für die Signale umfassen, wodurch die Signale in komprimierter Form an der Hauptstelle gespeichert und über die Abnehmerleitung in entkomprimierter Form gesendet werden können.

9. Ein System nach jedem der vorangehenden Ansprüche, wobei das volldigitale Verarbeitungsmittel Mittel zur selektiven verarbeitung von Signalen umfaßt, die digitalisierte Video-Bilddaten darstellen; wobei das Mittel Mittel zum Anwenden von Entkomprimierungs- und Komprimierungsumwandlungen für die Daten umfaßt, wodurch die Daten in entkomprimierter Form an der Hauptstelle bearbeitet und in komprimierter Form über die Abnehmerleitung gesendet werden können.

10. Ein System nach Anspruch 2, Mittel umfassend, die mit den Anordnungen zusammenarbeiten, um bestimmte Abschnitte der Anordnungen als Umlaufpuffer zu konfigurieren, die entsprechend den Anforderungen der Signalumwandlungs-Prozesse dimensioniert sind, die in den Signalverarbeitungsmitteln verarbeitet werden.