DE60215933T2

DE60215933T2 - Verfahren und vorrichtung für fehlertolerante und flexible test-vektoren-erzeugung

Info

Publication number: DE60215933T2
Application number: DE60215933T
Authority: DE
Inventors: B. Kapila Folsom UDAWATTA; Anthony Salida BABELLA
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2001-05-21
Filing date: 2002-05-16
Publication date: 2007-04-26
Anticipated expiration: 2022-05-17
Also published as: WO2002095587A3; CN1529855A; AU2002303801A1; ATE344943T1; DE60215933D1; EP1393176A2; EP1393176B1; TWI230795B; WO2002095587A2; US20020174393A1; CN1329833C; US6738939B2

Description

ALLGEMEINER STAND DER TECHNIK
Technisches Gebiet
Die vorliegende Erfindung betrifft einen Aufbau für Prüfverbesserungen und insbesondere ein Verfahren und eine Vorrichtung für einen fehlertoleranten und flexiblen Prüfsignaturgenerator in einer integrierten Einrichtung.
Beschreibung des Stands der Technik
Heutige Einrichtungen mit integrierter Schaltung (integrated circuit, IC) enthalten eine große Anzahl von Gattern auf einem einzigen Halbleiterchip, wobei diese Gatter so miteinander verbunden sind, daß sie mehrfache und komplexe Funktion ausführen. Die Herstellung einer IC, die eine derartige VLSI (Very Large Scale Integration) enthält, muß fehlerfrei sein, da ein Herstellungsfehler die IC daran hindern kann, alle Funktionen auszuführen, zu deren Ausführung die IC ausgelegt ist. Derartige Anforderungen erfordern die Verifizierung des Aufbaus der IC und außerdem zahlreiche Arten elektrischen Prüfens nach der Herstellung der IC.
Mit zunehmender Komplexität der IC steigen jedoch auch die Kosten und die Komplexität der Verifizierung und des elektrischen Prüfens jeder der Einrichtungen der IC. Elektrisches Prüfen stellt sicher, daß jeder Knoten in einer VLSI-Schaltung ordnungsgemäß funktioniert. Daher muß jeder Knoten einzeln und in Verbindung mit den anderen Knoten in der IC in allen möglichen Operationskombinationen ordnungsgemäß funktionieren. In der Regel wird elektrisches Prüfen durch automatisierte Prüfausrüstung (automated testing equipment, ATE) ausgeführt, welche Prüfvektoren zur Durchführung der gewünschten Prüfungen einsetzt. Ein Prüfvektor beschreibt die gewünschte Prüfeingabe (oder Signale), den zugeordneten Taktimpuls (oder -impulse) und die erwartete Prüfausgabe (oder Signale) für jeden Paketanschluß während einer Zeitperiode, oftmals während eines Versuchs, einen bestimmten Knoten zu „prüfen". Bei komplexen Schaltungen kann dies eine große Anzahl von Prüfvektoren und in der Folge eine lange Prüfzeit mit sich bringen.
Eine Möglichkeit, dieses Problem anzugehen, besteht in dem Testaufbau (design for test, DFT). DFT-Verfahren verwenden verschiedene Testschaltungen. Eine Art von Testschaltung ist ein Scanweg oder eine Scanschleife in der logischen Schaltung. Ein Scanweg oder eine Scanschleife umfassen eine Kette synchron getakteter Master/Slave-Speicher (oder Scan-Flipflops), von denen jeder mit einem bestimmten Knoten in der logischen Schaltung verbunden ist. Ein typischer Scanschaltungsausbau enthält einen oder mehrere separate Scanwege oder Scanschleifen. Die Scanspeicher können mit einem seriellen Datenstrom von Scanvektoren geladen werden, die die Knoten der logischen Schaltung in einen vorbestimmten Zustand setzen. Die logische Schaltung kann dann auf normale Weise betrieben werden und das Ergebnis des Betriebs kann in ihrem jeweiligen Speicher gespeichert werden. Eine Scan-Ausgangs-Operation entlädt die Inhalte der Speicher seriell und die Ergebnisse der Prüfoperation an den zugeordneten Knoten werden auf nicht ordnungsgemäßen Betrieb der Knoten analysiert.
Eine typische Schaltung zum Verifizieren der Funktionalität der Knoten verwendet ein einzelnes Mehrfach-Eingabe-Signatur-Register (multiple input signature register, MISR) zum Empfangen der Ausgaben der Scanketten. Zur Initialisierung der integrierten Einrichtung ist außerdem zusätzliche Logik erforderlich, um Signaturkorruption infolge nicht initialisierter Knoten zu verhindern. Dies erfordert aufgrund der zusätzlichen Logik und der Aufbausimulation jedoch beträchtliche Simulation und Zusatzkosten, um sicherzustellen, daß alle Knoten initialisiert sind. Jeder Fehler in der Scankette beeinträchtigt außerdem die Daten- und Signaturkorruption in dem MISR.
Aus der Patentschrift JP 2000352576 ( US 6,442,723 ) sind in einem LBIST eingebaute Zusatzfunktionen bekannt, die dynamisch auswählbare Signaturerzeugungsmoden bereitstellen, die zum Isolieren und/oder Diagnostizieren von Fehlern verwendet werden können.
Aus der US-Patentschrift Nr. 5,844,917 ist ein Verfahren zum Prüfen einer Adapterkarte bekannt, das eine anwendungsspezifische integrierte Schaltung (application specific integrated circuit, ASIC) unter Verwendung einer neukonfigurierbaren Logik mit den Merkmalen nach dem Oberbegriff von Anspruch 1 verwendet.
Aus der US-Patentschrift Nr. 6,199,184 ist eine parallele Signaturkomprimierungsschaltung bekannt, die zwei oder mehrere Mehrfach-Eingabe-Signatur-Register (multiple input signature register, MISR) enthält. Die Signaturregister umfassen Flipflops.
Aus der US-Patentschrift Nr. 5,930,270 ist ein Verfahren zum Diagnostizieren der Fehler einer elektronischen Einrichtung bekannt. Die Prüfergebnisse werden in einem Mehrfach-Eingabe-Schiebe-Register (multiple input shift register, MISR) gesammelt, das durch ein globales Signal zurückgesetzt werden kann.
Aus der Patentschrift WO 01/33237 ist ein Verfahren und eine Vorrichtung zum Prüfen einer Schaltung mit zwei oder mehr Taktbereichen bekannt, das von einem Hauptprüftaktsignal gesteuert wird. Das Verfahren umfaßt die Konfiguration von Speicherelementen in einem Scanmodus, in dem die Speicherelemente verbunden sind, um eine oder mehrere Scanketten in jedem Bereich zu definieren.
KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
Die vorliegende Erfindung wird beispielhaft und nicht einschränkend durch die folgenden Figuren veranschaulicht. Ähnliche Bezugszeichen bezeichnen ähnliche Bauteile. In den Zeichnungen zeigen:
1 ein Blockdiagramm, das von einer Ausführungsform der vorliegenden Erfindung verwendet wird.
2 ein Schaltdiagramm, das von einer Ausführungsform der vorliegenden Erfindung verwendet wird.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Es werden ein Verfahren und eine Vorrichtung für einen fehlertoleranten und flexiblen Prüfsignaturgenerator in einer integrierten Einrichtung erläutert. In der folgenden Beschreibung werden zum Zweck der Erläuterung zahlreiche Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung zu bieten. Einem Fachmann wird jedoch klar sein, daß diese spezifischen Einzelheiten zur Ausführung der vorliegenden Erfindung nicht erforderlich sind.
1 zeigt ein Blockdiagramm 100, das von einer Ausführungsform der vorliegenden Erfindung verwendet wird. Das Blockdiagramm 100 umfaßt ein lineares Rückkopplungsschieberegister 102 (lineare feedback shift register, LFSR), eine Vielzahl von Multiplexern 104–108, die die Eingabe an eine Vielzahl von Scanketten 110–114 einzeln auswählen, und eine Vielzahl von Mehrfach-Eingabe-Signatur-Registern 116–118 (multiple input signature registers, MISR) ist an die Ausgaben der Vielzahl von Scanketten gekoppelt. In einer Ausführungsform ist jedes MISR mit der Ausgabe jeder Scankette 110–114 gekoppelt. In einer Ausführungsform empfangen die MISRs 116–118 Rücksetzsteuerungen und werden einzeln zurückgesetzt, was weiter unten mit Bezug auf 2 erläutert wird. In einer anderen Ausführungsform werden die MISRs 116–118 gleichzeitig durch ein globales Rücksetzsignal zurückgesetzt oder durch ein globales Aktivierungssignal aktiviert.
Das LFSR 102 erzeugt Prüfmuster, die in einer Ausführungsform über die Multiplexer 104–108 an die Vielzahl von Scanketten weitergeleitet werden. In einer anderen Ausführungsform werden die Prüfmuster von dem LFSR an die Vielzahl von Scanketten weitergeleitet, ohne daß die Multiplexer 104–108 benötigt werden. Bei der Ausführungsform mit den Multiplexern 104–108 besteht ein Operationsbeispiel darin, daß der Multiplexer 104 entweder das Scaneingabesignal SI_0 oder die Eingabe von dem LFSR 102 auswählt und die Eingabe an die Scankette 110 weiterleitet. Ein Steuersignal Prüfmodus weist den Multiplexer an, welche Eingabe an die Scankette weitergeleitet werden soll. In einer Ausführungsform ist das Testmodus-Signal eine logische 1 und aktiviert einen eingebauten logischen Selbstprüfmodus (logic built in self test mode, LBIST). Wenn das Prüfmodussignal eine logische 1 ist, wählt der Multiplexer 104 die Eingabe vom LFSR 102 zum Weiterleiten an die Scankette 110 aus. Die MISRs 116–118 empfangen Eingaben von den Ausgaben der Vielzahl der Scanketten 110–114 und werden weiter unten mit Bezug auf 2 näher erläutert. In einer Ausführungsform werden die Inhalte des MISR an eine automatische Prüfausrüstung (automatic test equipment, ATE) weitergeleitet, um die erwarteten Prüfmusterergebnisse mit den tatsächlichen, in dem MISR gespeicherten Prüfmusterergebnissen zu vergleichen. In einer Ausführungsform besteht 1 in einer einzigen integrierten Einrichtung.
2 zeigt ein Schaltungsdiagramm 200, das von einer Ausführungsform der vorliegenden Erfindung verwendet wird. In einer Ausführungsform ist die Schaltung 200 eine Ausführung auf Gatterniveau eines einzigen MISR aus dem Blockdiagramm 100. Ein MISR(n)_rst_in-Signal initialisiert das MISR und ist ein erster Schritt zur Aktivierung der Datenerfassung. In einer Ausführungsform empfängt ein logisches UND-Gatter 202 ein Aktivierungssignal MISR_AKTIVIEREN und das Prüfmodussignal. In einem weiteren Beispiel wird das UND-Gatter 202 durch einen Multiplexer ersetzt. Bei der Ausführungsform mit dem logischen UND-Gatter 202 aktiviert das logische UND-Gatter 202 nach der Aktualisierung des MISR durch die Taktung des MISR(n)_rst_in-Signals das Datenerfassungsmerkmal des MISR und erfordert, daß sowohl das MISR_AKTIVIEREN- und als auch das Prüfmodussignal logisch hoch auf 1 gesetzt sind. Beim Fortschreiten erfaßt das MISR Daten in die Vielzahl von Flipflops 220–230 von den Scanketten, insbesondere von einer Vielzahl von Signalen, in0, in1, in2, in3, in4, in5, in6, in7 und in8. Die Vielzahl von XOR-Gatter und Flipflops ermöglicht eine Analyse der von den Ausgaben der Scankette in0–in8 empfangenen Polynome. Die Polynome können beispielsweise dividiert werden und der Rest wird analysiert, um zu bestimmen, ob es eine Übereinstimmung mit einer Signatur gibt. Auf der Grundlage der Simulationsergebnisse zeigt die Signatur an, ob die Einrichtung ordnungsgemäß funktioniert oder ob es sich um eine fehlerhafte integrierte Einrichtung handelt. Die Vielzahl von XOR-Gattern und Flipflops empfängt die Signatur und analysiert sie.
Einem Fachmann werden die vielzähligen Möglichkeiten bewußt sein, wie auf der Grundlage von Beschränkungen des Aufbaus, wie beispielsweise Silikonmatrizengröße, Energieanforderungen, Polynomspezifikationen und Aufbaufunktionalitätspezifikationen, die Implementierung des MISR auf Gatterniveau ausgelegt werden kann. Beispielsweise kann die Polynomgröße basierend auf der Anzahl der Eingabesignale in0–in8 erhöht oder verringert werden. Außerdem können die MISRs 116–118 jeweils einen separaten Takt oder einen globalen Takt aufweisen, um die Eingabeerfassungskapazität zu erhöhen. Das logische UND-Gatter 202 kann durch einen Multiplexer ersetzt werden. Das Problem des Aliasings kann durch Steigerung der Länge des MISR angegangen werden, was sich als Minimieren des Aliasing-Effekts auswirkt.
Das Schaltungsdiagramm 200 befindet sich in dem zuvor erläuterten Datenerfassungsmodus, wenn das MISR durch das Takten des MISR(n)_rst_in-Signals initialisiert wurde und die Ausgabe des UND-Gatters 2002 logisch hoch ist. Wenn ein Wert eines nicht initialisierten Knotens zu der MISR-Eingabe fortschreitet, ist die MISR-Datenerfassung durch Setzen des MISR_AKTIVIEREN-Signals auf eine logische Null, „0", für den Taktzyklus deaktiviert, während dem der Wert des nicht initialisierten Knotens von dem MISR erfaßt worden wäre. In einer Ausführungsform wird der Taktzyklus, während dem der Wert des nicht initialisierten Knotens erfaßt worden wäre, von einer logischen Bestimmungssoftware bestimmt. Sobald der Taktzyklus des nicht initialisierten Knotens bestimmt worden ist, wird der MISR von dem Empfang eines Eingabetaktzyklus deaktiviert, bevor der nicht initialisierte Wert von dem MISR empfangen worden ist. Beim Voranschreiten wird nach Ersetzung des Werts des nicht initialisierten Knotens durch valide Daten die Datenerfassung aktiviert, indem das MISR_AKTIVIEREN-Signal auf eine logische eins, „1", gesetzt wird. Somit kann jedes in 1 gezeigte MISR unabhängig gesteuert und zurückgesetzt werden.
2 aktiviert die Erzeugung von Signaturen trotz des Vorhandenseins von Werten von nicht initialisierten Knoten. Die Erfindung ermöglicht auch das Erzeugen von Signaturen, wenn eines der MISRs deaktiviert ist, da eine Vielzahl von MISRs vorliegt. In einer Ausführungsform empfängt jedes MISR Eingaben von den Scanketten auf der Basis eines jeweiligen Taktbereichs, wobei die Trennung von MISRs auf der Basis von Taktbereichen die Erzeugung von Signaturen trotz eines korrupten Taktbereichs ermöglicht. Somit ermöglicht die Erfindung eine flexible und fehlertolerante Prüfsignaturerzeugung.
Einem Fachmann wird die Verwendung verschiedener Ausführungsformen klar sein. Beispielsweise kann jedes MISR verschiedene Anzahlen von Eingaben empfangen, insbesondere kann MISR 116 8 Eingaben empfangen, während MISR 118 16 Eingaben von den Scanketten empfangen kann. Die Erfindung kann verschiedene Variationen von Implementierungen des MISR auf Gatterniveau unterstützen. Beispielsweise kann ein MISR mit individuellen Takt-, Rücksetzungs- und Deaktivierungssteuerungen durch logische oder externe Anschlüsse gesteuert werden. Dagegen kann die Vielzahl von MISRs gleichzeitig durch ein von einem logischen oder externen Anschluß erzeugten globalen Signal zurückgesetzt oder deaktiviert werden. Die Erfindung kann aufgrund der Fähigkeit, zum Speichern größerer Polynome mehr Logikschaltungen und Flipflops zuzufügen, auch MISRs mit verschiedenen Polynomgrößen unterstützen.
Während die Erfindung zur Vereinfachung der Darstellung und des Verständnisses mit Bezug auf spezifische Moden und Ausführungsformen beschrieben worden ist, wird Fachleuten klar sein, daß die Erfindung nicht notwendigerweise auf die bestimmten hier gezeigten Merkmale beschränkt ist und daß die Erfindung auf eine Vielzahl von Arten im Schutzumfang der folgenden Ansprüche ausgeführt werden kann.

Claims

Vorrichtung umfassend: einen Generator (102) zum Erzeugen eines Musters; eine Vielzahl von Scanketten (110, 112, 114) zum Empfangen des Musters von dem Generator (102); und eine Vielzahl von unabhängig zurückgesetzten und aktivierten Signaturregistern (116, 118), die während eines Modus einer integrierten Einrichtung an die Vielzahl von Scanketten (110, 112, 114) gekoppelt sind, dadurch gekennzeichnet, daß die Vielzahl von Signaturregistern (116, 118) gleichzeitig durch ein globales Signal zurückgesetzt werden muß und mindestens ein Signaturregister einen Taktzyklus vor dem Detektieren eines nicht initialisierten Knotens durch das Signaturregister deaktiviert werden muß; und das Signaturregister aktiviert werden muß, sobald der Wert des nicht initialisierten logischen Knotens durch valide Daten ersetzt wird.
Vorrichtung nach Anspruch 1, ferner umfassend eine Vielzahl von Multiplexern (104, 106, 108), die an den Generator (102) gekoppelt sind, und eine Vielzahl von Scanketten (110, 112, 114) zum Weiterleiten des Musters von dem Generator (102) an die Vielzahl von Scanketten (110, 112, 114) als Reaktion auf das Signal.
Vorrichtung nach Anspruch 2, wobei das Signal eine eingebaute Selbstprüfaktivierung ist.
Vorrichtung nach Anspruch 1, wobei das Signaturregister (114, 118) eine Vielzahl von Flipflops (220, 230) umfaßt, um die Ausgabe der Scanketten (110, 112, 114) zu empfangen.
Vorrichtung nach Anspruch 1, wobei der Modus der integrierten Einrichtung ein Zustand mit mindestens einem nicht initialisierten logischen Knoten ist.
Integrierte Einrichtung umfassend die Vorrichtung nach Anspruch 1.
Integrierte Einrichtung nach Anspruch 6, umfassend eine Vielzahl von Multiplexern (104, 106, 108), die an den Generator (102) gekoppelt sind, und eine Vielzahl von Scanketten (110, 112, 114) zum Weiterleiten des Musters von dem Generator (102) an die Vielzahl von Scanketten (110, 112, 114) als Reaktion auf ein Signal.
Integrierte Einrichtung nach Anspruch 7, wobei das Signal eine eingebaute Selbsttestaktivierung ist.