DE60028727T2

DE60028727T2 - Herstellungsverfahren für Bauelemente mit gradiertem Top-Oxid und Drift-Gebiet

Info

Publication number: DE60028727T2
Application number: DE60028727T
Authority: DE
Inventors: Theodore Letavic; Mark Simpson
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1999-09-30
Filing date: 2000-09-25
Publication date: 2007-05-24
Anticipated expiration: 2020-09-26
Also published as: DE60028727D1; EP1142011B1; WO2001024250A1; TW484207B; US6221737B1; EP1142011A1; KR20010080605A; JP2003510841A; KR100750411B1

Description

Die vorliegende Erfindung bezieht sich auf Halbleiteranordnungen, genauer gesagt, auf ein Verfahren zur Herstellung von Bauelementen, wie z.B. MOSFETs und Dioden, einschließlich SOI-Bauelementen, welche sich für Hochspannungs- und Leistungsanwendungen eignen.
Bei der Herstellung von Leistungsbauelementen für hohe Spannungen müssen in Bereichen, wie z.B. Durchbruchspannung, Größe, Leitungsverluste sowie unkomplizierte Herstellung und Zuverlässigkeit typischerweise Abstriche und Kompromisse gemacht werden. Häufig resultiert die Verbesserung eines Parameters, wie z.B. Durchbruchspannung, in der Beeinträchtigung eines anderen Parameters, wie z.B. Leitungsverluste. Idealerweise wären solche Bauelemente für hervorragende Charakteristiken in sämtlichen Bereichen bei einem Minimum an Funktions- und Herstellungsbeeinträchtigungen kennzeichnend.
Verbesserungen gegenüber einer Grundstruktur, bei welchen erhöhte Durchbruchspannungen erreicht werden, indem ein lineares Dotierungsprofil in dem Driftgebiet vorgesehen wird, sind in dem verwandten US-Patent 5 246 870 und US-Patent 5 412 241 dargestellt, welche beide mit der vorliegenden Anmeldung gemeinsam abgetreten wurden. Bei diesen SOI-Bauelementen wird das Driftgebiet zwischen dem Kanal und Drain in einer lateralen MOS-Struktur mit verschiedenen Merkmalen, wie z.B. einem reduzierten Teil und einem linearen, lateralen Profil der Dotierungsdichte, versehen, welche in wesentlich erhöhten Durchbruchspannungscharakteristiken resultieren. Darüber hinaus wird eine obere Feldplatte über einem Feldoxid von im Wesentlichen konstanter Dicke vorgesehen, damit die zweifache, leitende Ladung in dem Driftgebiet platziert werden kann, wodurch Leitungsverluste verringert werden, ohne dabei die Durchbruchspannung zu reduzieren. Um jedoch eine hohe Durchbruchspannung aufrechtzuerhalten, muss die gesamte Ladung durch Leitung nahe der Source-Seite des Driftgebiets sehr klein gehalten werden, wodurch sich ein Engpass für den Stromfluss ergibt und eine optimale Reduzierung der Leitungsverluste verhindert wird.
Eine weitere Verbesserung gegenüber der SOI-Grundstruktur ist in US-Patent 5 648 671 dargestellt, welches ebenfalls mit der vorliegenden Anmeldung gemeinsame abgetreten wurde. Dieses Patent zeigt eine laterale SOI-Dünnschichtanordnung mit einem linear gradierten Feldoxidbereich sowie einem linearen Dotierungsprofil ... Merkmale, welche dazu dienen, Leitungsverluste ohne Reduzierung der Durchbruchspannung zu verringern. Eine weitere, verbesserte Dünnschichtanordnung für hohe Spannungen ist in PCT-Patentanmeldung WO99/34449 offenbart, welche, von den Erfindern der vorliegenden Erfindung miterfunden, mit der vorliegenden Erfindung gemeinsam abgetreten wurde. Diese Anmeldung offenbart eine weitere Technik zur Verbesserung solcher Anordnungen, wobei ein stufenförmiger Oxidbereich mittlerer Dicke verwendet wird, um Strombelastbarkeit zu erhöhen und dabei gleichzeitig eine hohe Durchbruchspannung aufrechtzuerhalten.
Obgleich alle der zuvor erwähnten Strukturen eine Verbesserung gegenüber SOI-Standardstrukturen bieten, haben sie noch immer den Nachteil, dass sie bei hohen Strompegeln im Source-Folger-Modus nicht effektiv und effizient arbeiten können, wobei bei Betrieb ein „Source-High"-Vorspannungszustand eintritt und eine hohe Durchbruchspannung in einer Anordnung aufrechtzuerhalten ist, welche ebenfalls Hochstrompegel verarbeiten muss.
Eine Ausführung einer lateralen SOI-Dünnschichtanordnung der oben beschriebenen Art, bei der jedoch der Betrieb, und insbesondere der Betrieb einer MOSFET-Anordnung im Source-Folger-Modus, durch signifikante Erhöhung des zulässigen, gesättigten Stromflusses und Reduzierung des Einschaltwiderstands der Bauelementstruktur verbessert und dabei gleichzeitig eine hohe Durchbruchspannungsbelastbarkeit aufrechterhalten wird, ist in der erteilten US-Patentanmeldung 09/100 832, eingereicht 19. Juni 1998 (entsprechend WO 99/66539) von den Erfindern der vorliegenden Erfindung und mit der vorliegenden Anmeldung gemeinsam abgetreten, beschrieben. Die Vorteile der zuvor erwähnten Strukturen werden erreicht, indem die offenbarten Strukturen mit einem gradierten Top-Oxid und einem gradierten Driftgebiet versehen werden. Obgleich Anordnungen dieser Art so vorgesehen werden können, dass, wie in der früheren Anmeldung der Anmelder angegeben, eine konventionelle Dotierung nach dem Stand der Technik und LOCOS-Techniken angewandt werden können, sind solche bekannten Techniken relativ komplex, kosten- und zeitaufwendig.
Folglich wäre es wünschenswert, ein Verfahren zur Herstellung von Halbleiteranordnungen mit einem gradierten Top-Oxid und einem gradierten Driftgebiet unter Anwendung eines relativ einfachen, wirtschaftlichen und schnellen Herstellungsverfahrens vorzusehen.
Der Erfindung liegt daher als Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiteranordnung, wie z.B. eines MOSFETs oder einer Leistungsdiode, mit verbesserter Leistung auf Grund einer Ausführungsform vorzusehen, welche in einer signifikanten Erhöhung des gesättigten Stromflusses und einer Reduzierung des minimal erreichbaren, spezifischen Einschaltwiderstands der Bauelementstruktur resultiert, ohne dabei die Durchbruchspannungsbelastbarkeit der Anordnung zu beeinträchtigen.
Weiterhin liegt der Erfindung als Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem gradierten Top-Oxid und einem gradierten Drift- (oder einem anderen darunter liegenden Halbleiter-) Bereich vorzusehen, um eine Verbesserung der Leistung zu erzielen, wobei das Verfahren einfacher, wirtschaftlicher und schneller als zur Zeit bekannte Verfahren ist.
Diese Aufgaben werden erfindungsgemäß zum Beispiel durch eine Halbleiteranordnung mit einem Halbleitersubstrat, einer dünnen, vergrabenen Oxidisolationsschicht auf dem Substrat und eine laterale Halbleiteranordnung, welche in einer dünnen Halbleiterschicht auf dem dünnen, vergrabenen Oxid vorgesehen ist, erreicht. Die dünne Halbleiterschicht weist einen ersten Bereich eines ersten Leitfähigkeitstyps, einen zweiten Bereich eines, zu dem des ersten Bereichs entgegengesetzten, zweiten Leitfähigkeitstyps, welcher von dem ersten Bereich durch ein laterales Driftgebiet des zweiten Leitfähigkeitstyps beabstandet ist, eine Top-Oxid-Isolationsschicht über der dünnen Halbleiterschicht und eine leitende Feldplatte auf der Top-Oxid-Isolationsschicht auf. Gemäß der vorliegenden Erfindung werden die oben erörterten Aufgaben durch ein Verfahren gelöst, wonach die Top-Oxid-Isolationsschicht mit einem Schichtteil in Angrenzung an den ersten Bereich versehen wird, der in einer Richtung von dem ersten Bereich zu dem zweiten Bereich über eine Distanz, welche um mindestens einen Faktor Fünf größer als eine maximale Dicke der Top-Oxid-Isolationsschicht ist, im Wesentlichen kontinuierlich an Dicke zunimmt, und das laterale Driftgebiet mit einem Bereichsteil in Angrenzung an den ersten Bereich versehen wird, welcher, in einer Richtung von dem ersten Bereich zu dem zweiten Bereich und über die gleiche Distanz, auf die gleiche, im Wesentlichen kontinuierliche Weise an Dicke abnimmt. Eine solche Konfiguration sieht einen wesentlich dickeren Halbleiterschichtbereich in Angrenzung an den ersten Bereich und ebenfalls eine wesentlich dünnere Top-Oxid-Isolationsschicht in diesem Bereich vor. Darüber hinaus werden bei einer solchen Bauele mentkonfiguration scharfe Kanten und steile Abschrägungen der Oxid- und Halbleiterfilm-Schichten in diesem Bereich verhindert. Diese Merkmale resultieren in Kombination in oben erörterten Leistungsvorteilen, welche im Source-Folger-Betrieb von MOSFET-Anordnungen von besonderer Wichtigkeit sind.
Gemäß der vorliegenden Erfindung werden die zuvor erwähnten Merkmale durch ein Verfahren erreicht, wonach eine Oxidationsmaske, welche Siliciumnitrid enthält, auf der dünnen Halbleiterschicht aufgebracht und dann ein Teil der Oxidationsmaske mit einer Reihe sequentieller Öffnungen verschiedener Breiten strukturiert wird, wobei ein Teil der Öffnungen eine geringere Breite als die Maximalbreite der Top-Oxid-Isolationsschicht aufweist. Die dünne Halbleiterschicht wird sodann unter Verwendung der Oxidationsmaske oxidiert, um die Top-Oxid-Isolationsschicht aufzuwachsen und laterale Teile des Driftgebiets, welche sich in ihrer Dicke verändern, vorzusehen.
In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird das Verfahren zur Herstellung einer MOSFET-Anordnung angewandt, während das Verfahren in einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zur Herstellung einer Diode angewandt wird, wobei die gemäß dem Verfahren der vorliegenden Erfindung gefertigten Bauelemente auf Grund eines reduzierten Durchlassspannungsabfalls bei einem vorgegebenen Strom (wodurch Leitungsverluste reduziert werden) eine verbesserte Leistung vorsehen und ebenfalls die Dioden-Durchbruchspannung erhöhen können.
In einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung können die oben beschriebenen Zunahmen und Abnahmen der Dicke entweder im Wesentlichen linear oder, wie z.B. gemäß einer Quadratwurzelfunktion, nicht linear erfolgen.
In einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird lediglich eine einzige Oxidationsmaske vorgesehen und strukturiert und ein einziger Thermooxidations-Verfahrensschritt zum Aufwachsen der Top-Oxid-Isolationsschicht ausgeführt. Vorzugsweise weist ein Teil der durch diese Strukturierung ausgebildeten Öffnungen eine Breite von weniger als etwa 2 Mikrometer, vorzugsweise eine Breite von etwa 0,4 Mikrometer, auf.
Somit bieten Halbleiteranordnungen, welche gemäß dem Verfahren der vorliegenden Erfindung hergestellt werden, insofern eine signifikante Verbesserung, als eine hohe Strom- und Spannungsbelastbarkeit und insbesondere der Source-Folger-Betrieb von MOSFET-Anordnungen wesentlich verbessert werden. Darüber hinaus können Anordnungen dieser Art unter Anwendung des Verfahrens der vorliegenden Erfindung einfach, schnell und wirtschaftlich vorgesehen werden.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 – einen vereinfachten Querriss einer lateralen SOI-MOSFET-Anordnung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2 – einen vereinfachten Querriss einer lateralen SOI-MOSFET-Anordnung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; sowie
3 – einen vereinfachten Querriss einer lateralen SOI-Diodenanordnung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
In der Zeichnung sind Halbleiterbereiche vom gleichen Leitfähigkeitstyp im Allgemeinen in der gleichen Richtung schraffiert dargestellt, und es sei erwähnt, dass die Figuren nicht maßstabsgetreu wiedergegeben sind.
Eine, gemäß dem Verfahren der vorliegenden Erfindung vorgesehene, laterale SOI-MOSFET-Dünnschichtstruktur 10 ist in vereinfachtem Querschnitt in 1 dargestellt. Diese Struktur weist ein Halbleitersubstrat 100, typischerweise aus n-leitendem Siliciummaterial mit einer Dotierungskonzentration von 10¹⁸–10²⁰ Atomen/cm³, auf, auf dem eine dünne, vergrabene Oxid-Isolationsschicht 102, typischerweise eine Siliciumoxidschicht mit einer Dicke von etwa 0,1 Mikrometer bis 5,0 Mikrometer, vorgesehen ist. Bei der dargestellten Anordnung kann die Isolationsschicht 102 vorteilhafterweise eine Dicke im Bereich von 2–3 Mikrometer aufweisen.
Eine dünne Halbleiterschicht 104 wird auf der Isolationsschicht 102 in einer Dicke im Bereich von etwa 0,1–2,0 Mikrometer zusammen mit einer, in der dünnen Halbleiterschicht 104 ausgebildeten, lateralen Halbleiteranordnung, in diesem Fall einem MOSFET, vorgesehen. In dem in 1 dargestellten Beispiel weist die dünne Halbleiterschicht 104 einen ersten Bereich 106, in diesem Fall vom p-Leitfähigkeitstyp und mit einem Dotierungsniveau von etwa 10¹⁷ Atomen/cm³, auf, welcher als Kanalbereich der Anordnung dient. Ein Drain der Anordnung wird durch einen zweiten Bereich 108, in diesem Fall vom n-Leitfähigkeitstyp und mit einem Dotierungsniveau von etwa 10¹⁸ Atomen/cm³, gebildet. Der zweite Bereich 108 ist von dem ersten Bereich 106 durch ein laterales Halbleiter-Driftgebiet 110, in diesem Fall vom n-Leitfähigkeitstyp und in diesem Beispiel mit einem im Wesentlichen linearen, lateralen Dotierungsprofil, mit einer Ladungskonzentrati on von etwa 1,0 × 10¹² Atomen/cm² auf seiner linken (Kanal) Seite und einer Ladungskonzentration von etwa 2,0 × 10¹³ Atomen/cm² auf seiner rechten (Drain) Seite, beabstandet.
Im Allgemeinen sollte das Dotierungsniveau in dem lateralen Driftgebiet um einen Faktor von mindestens etwa 40 bei Anordnungen für hohe Spannungen linear ansteigen.
In dem MOSFET-Ausführungsbeispiel von 1 weist die dünne Halbleiterschicht 104 zusätzlich einen dritten Bereich 116 vom n-Leitfähigkeitstyp auf, welcher neben dem ersten Bereich 106 auf einer, von dem lateralen Driftgebiet 110 entfernten Seite angeordnet ist. Dieser dritte Bereich, welcher den Sourcebereich von MOSFET-Transistor 10 bildet, kann ein Dotierungsniveau aufweisen, welches im Wesentlichen diesem des zweiten Bereichs 108 (welcher den Drainbereich der MOSFET-Anordnung bildet), in diesem Beispiel von etwa 10¹⁸ Atomen/cm³, entspricht. Darüber hinaus erstreckt sich eine leitende Feldplatte 114 über der Top-Oxid-Isolationsschicht 112 und parallel zu dem Kanalbereich 106, um eine Gateelektrode der MOSFET-Anordnung zu bilden. Der Teil der leitenden Feldplatte 114, welcher sich über dem Kanalbereich 106 und parallel zu diesem erstreckt, ist in 1 durch Bezugsziffer 114a gekennzeichnet und ist von der dünnen Halbleiterschicht 104 durch einen dünnen Abschnitt 112a der Top-Oxid-Isolationsschicht 112 getrennt, welcher ein Gateoxid bildet und eine konstante Dicke, in diesem Fall etwa 0,1 Mikrometer oder weniger, aufweist.
Die Top-Oxid-Isolationsschicht 112 ist über der dünnen Halbleiterschicht 104 vorgesehen und weist einen im Wesentlichen konusförmigen Teil 112b über einem Teil des lateralen Driftgebiets 110 auf, welcher von einer Positionierung neben dem ersten Bereich 106 zu dem zweiten Bereich 108 hin an Dicke zunimmt. In dem vorliegenden Beispiel ändert sich die Dicke der Top-Oxid-Isolationsschicht 112 von einem Minimum von etwa 0,05 Mikrometer in dem Bereich 112a in Angrenzung an den ersten Bereich 106 auf etwa 2 Mikrometer (in Abhängigkeit der Dicke von Schicht 104) in dem Bereich 112c in Angrenzung an den zweiten Bereich 108.
Vorteilhafterweise kann die maximale Dicke der Top-Oxid-Isolationsschicht 112 in dem Bereich 112c so vorgesehen werden, dass sie im Wesentlichen der Dicke der dünnen, vergrabenen Oxid-Isolationsschicht 102 entspricht.
Gemäß dem Verfahren der vorliegenden Erfindung (und im direkten Gegensatz zu der Struktur in US 5 648 671 ) wird der Teil der Top-Oxid-Isolationsschicht 112b neben dem ersten Bereich 106 so vorgesehen, dass er in einer Richtung von dem ersten Bereich zu dem zweiten Bereich 108 praktisch kontinuierlich an Dicke zunimmt, indem dessen Ober- und Unterseite über eine Distanz, welche typischerweise um mindestens einen Faktor Fünf größer als die maximale Dicke der Top-Oxid-Isolationsschicht sein kann, sich nach außen hin verjüngend vorgesehen werden. Ebenso, und als direkte Folge der konusförmigen Unterseite der Top-Oxid-Isolationsschicht 112 in dem Bereich 112b, sieht das laterale Driftgebiet 110 einen entsprechenden Bereichsabschnitt 110a in Angrenzung an den ersten Bereich 106 vor, welcher in der Richtung von dem ersten Bereich zu dem zweiten Bereich eine entsprechende, im Wesentlichen kontinuierliche Abnahme der Dicke aufweist. Typischerweise tritt diese Verjüngung sowohl der Top-Oxid-Isolationsschicht als auch des lateralen Driftgebiets über eine Distanz auf, welche um mindestens etwa einen Faktor Fünf größer als die maximale Dicke der dünnen Halbleiterschicht 104 ist. Zudem, obgleich die sich verjüngenden Ränder der Top-Oxid-Isolationsschicht und des lateralen SOI-Driftgebiets (112b, 110a) in den vereinfachten Figuren als glatt dargestellt sind, weisen Anordnungen, die gemäß der vorliegenden Erfindung hergestellt werden, in diesem Bereich als Folge des angewandten Verfahrens ausgezackte Oberflächen auf. Obgleich es auf der Hand liegt, dass ein großer Bereich dimensionaler Werte als in den Anwendungsbereich der vorliegenden Erfindung fallend angesehen werden kann, kann die dünne Halbleiterschicht 104 eine maximale Dicke von etwa 1,5 Mikrometer aufweisen, wobei die maximale Dicke des Top-Oxid-Isolationsschichtteils 112c etwa 2,0 Mikrometer beträgt; in diesem Fall weist das laterale Driftgebiet 110 eine minimale Dicke von etwa 0,45 Mikrometer auf seiner rechten Seite auf.
Die auf der Oberseite der Top-Oxid-Isolationsschicht 112 angeordnete, leitende Feldplatte 114 kann aus Polysilicium, Polysilicium und Metall oder anderen geeigneten, leitfähigen Materialien gefertigt sein. Es versteht sich von selbst, dass, obgleich ein bestimmtes, laterales Ausmaß der leitenden Feldplatte in den Figuren dargestellt ist, verschiedene, laterale Ausmaße verwendet werden können, um verschiedene Betriebscharakteristiken, wie gewünscht, zu erzielen.
Elektrische Verbindungen mit der leitenden Feldplatte 14 sowie den verschiedenen Halbleiterbereichen und dem Substrat 100 werden auf konventionelle, Fachkundigen bekannte Weise hergestellt und sind infolgedessen hier nicht weiter dargestellt oder beschrieben.
Es liegt innerhalb des betrachteten Anwendungsbereichs der Erfindung, dass die Änderung der Dicke der Top-Oxid-Isolationsschicht 112 und des lateralen Driftgebiets 110 auf verschiedene Weisen, jedoch im Wesentlichen auf kontinuierliche Weise, variieren kann. Somit ist diese Änderung der Dicke in dem in 1 dargestellten Ausführungsbeispiel durch eine im Wesentlichen lineare Änderung dargestellt, wohingegen in dem vereinfachten Teilquerriss von 2 eine Anordnung 12 dargestellt ist, welche der in 1 gezeigten Anordnung im Allgemeinen gleicht, mit der Ausnahme, dass die Änderung der Dicke bei den durch 110a und 112b gekennzeichneten Teilen als eine im Wesentlichen nicht lineare Änderung , wie z.B. eine Quadratwurzelfunktion, dargestellt ist. Die genaue Art und Weise der auszuwählenden Änderung der Dicke stellt, was für Fachkundige offensichtlich ist, eine zu erreichende Funktion der einzelnen Bauelementparameter dar.
Ein weiteres Ausführungsbeispiel, welches gemäß dem Verfahren der vorliegenden Erfindung in Form einer lateralen SOI-Dünnschichtdiodenstruktur 14 vorgesehen wird, ist in einem vereinfachten Teilquerriss in 3 dargestellt. Diese Diodenstruktur gleicht den zuvor beschriebenen Strukturen, im Besonderen dieser von 1, mit der Ausnahme, dass der Sourcebereich 116 weggelassen wurde und die leitende Feldplatte 114 einen Abschnitt 114b aufweist, welcher den ersten Bereich 106 kontaktiert, der in diesem Ausführungsbeispiel als Anode der Diodenanordnung dient. Die Kathode der Anordnung wird durch den zweiten Bereich 108 gebildet; ansonsten gleicht die Anordnung der in 1 dargestellten und wird infolgedessen hier nicht näher beschrieben. Wie in den zuvor beschriebenen MOSFET-Ausführungsbeispielen, können die Änderungen der Dicke der Top-Oxid-Isolationsschicht und des lateralen Driftgebiets entweder lineare (wie dargestellt) oder nicht lineare Änderungen sein.
Anordnungen gemäß der vorliegenden Erfindung weisen die Vorteile einer signifikanten Erhöhung des zulässigen, gesättigten Stromflusses und einer Reduzierung des Einschaltwiderstands der Bauelementstruktur bei gleichzeitiger Verbesserung der hohen Durchbruchspannungsbelastbarkeit auf. Dieses wird erreicht, indem ein wesentlich dickerer Halbleiterschichtbereich in Angrenzung an den ersten Bereich und ebenfalls eine wesentlich dünnere Top-Oxid-Isolationsschicht in diesem Bereich vorgesehen wird. Darüber hinaus werden durch im Wesentlichen kontinuierliches Verjüngen der Halbleiterschicht und der Top-Oxid-Isolationsschicht über eine wesentlich größere, laterale Distanz als vom Stand der Technik her bekannt scharfe Kanten und steile Abschrägungen in den Oxid- und Halbleiterfilmschichten in diesem Bereich verhindert, wodurch die Durchbruchspannung erhöht wird. Diese Merkmale in Kombination resultieren in einer wesentlich verbesserten Bauelementstruktur, welche die oben erörterten Leistungsvorteile aufweist.
Obgleich, wie in unserer früheren Anmeldung bemerkt, Anordnungen der oben beschriebenen Arten unter Anwendung konventioneller Verfahrenstechniken hergestellt werden können, können solche Anordnungen durch Anwendung des Verfahrens der vorliegenden Erfindung einfacher, schneller und wirtschaftlicher vorgesehen werden. Insbesondere kann unter Anwendung der einzelnen Charakteristiken eines thermischen Oxidationsverfahrens (und im Besonderen eines LOCOS-(Lokaloxidation von Silicium)-Verfahrens) ein einziger Maskierungs- und ein einziger Oxidationsschritt angewandt werden, um sowohl den Teil der Top-Oxid-Isolationsschicht, welcher an Dicke zunimmt, als auch den Teil des lateralen Driftgebiets, welcher an Dicke abnimmt, auszubilden, was in einer einfacheren, schnelleren und wirtschaftlicheren Verfahrenstechnik resultiert.
In Verbindung mit der folgenden Beschreibung des Verfahrens der Erfindung sei erwähnt, dass, obgleich bestimmte, spezifische Konfigurationen dargestellt und beschrieben worden sind, das Verfahren eine typische Anwendung bei der Herstellung von sowohl SOI-Bauelementen als auch anderen Anordnungen als SOI-Bauelementen vorsieht. Weitere Anwendungen des Verfahrens der vorliegenden Erfindung umfassen zum Beispiel die Herstellung einer kapazitätsarmen Gatestruktur für vertikale Leistungsbauelemente (VDMOS) und eine nahezu ideale Hochspannungs-Abschlussstruktur für vertikale Leistungsbauelemente.
Im Zusammenhang mit der Herstellung von SOI-Bauelementen, wie z.B. die oben beschriebenen, unterscheidet sich das Verfahren der vorliegenden Erfindung von dem Stand der Technik durch die Schritte, welche zur Ausbildung des Top-Oxid-Isolationsschichtteils und des lateralen Driftgebietsteils, die keine konstante Dicke aufweisen, erforderlich sind.
Dieses erfolgt, indem zuerst eine Oxidationsmaske ausgebildet wird, was typischerweise durch Aufwachsen einer Pad-Oxidschicht auf der dünnen Halbleiterschicht und anschließendes Aufbringen einer Siliciumnitridschicht auf die Pad-Oxidschicht gemäß einer konventionellen LOCOS-Technik geschieht. Ein Teil der Oxidationsmaske, oberhalb des Bereichs, wo Schichten einer nicht konstanten Dicke auszubilden sind, wird sodann mit einer Reihe sequentieller Öffnungen verschiedener Breiten strukturiert, wobei mindestens einige dieser Öffnungen eine geringere Breite als die maximale Dicke der aufzubringenden Top-Oxid-Isolationsschicht aufweisen. Die dünne Halbleiterschicht wird dann unter Verwendung der Oxidationsmaske thermisch oxidiert, um die Top-Oxid-Isolationsschicht von einem Teil der dünnen Halbleiterschicht aufzuwachsen. Da, wie weiter unten näher be schrieben, unterhalb Oxidationsmaskenteilen mit kleineren Öffnungen weniger Oxid wächst, kann dieses Verfahren angewandt werden, um die Top-Oxid-Isolationsschicht und das laterale Driftgebiet mit Teilen auszubilden, welche keine konstante Dicke aufweisen. Des Weiteren können durch entsprechende Wahl der Breiten der verschiedenen Öffnungen in der Oxidationsmaske mehrere verschiedene Formen der Top-Oxid-Isolationsschicht und des lateralen Driftgebiets erhalten werden.
Vorteilhafterweise weist ein Teil der Öffnungen in der Oxidationsmaske eine geringere Breite als die maximale Breite der Top-Oxid-Isolationsschicht, typischerweise etwa 2 Mikrometer, auf, während einige der Öffnungen vorteilhafterweise eine Breite von nur etwa 0,4 Mikrometer aufweisen. Auf diese Weise werden ein einziger Maskierungsschritt und ein einziger Thermooxidationsschritt angewandt, um, was eine wesentliche Vereinfachung gegenüber Verfahren nach dem Stand der Technik darstellt, den Teil der Top-Oxid-Isolationsschicht und den Teil des lateralen Driftgebiets mit nicht konstanter Dicke auszubilden.
Das Verfahren der vorliegenden Erfindung basiert auf der Erkenntnis, dass, wenn einige der Öffnungen in der Oxidationsmaske enger als die maximale Dicke der aufzuwachsenden Top-Oxid-Isolationsschicht vorgesehen werden, die Oxidationsrate unterhalb dieser Teile der Oxidationsmaske geringer als die Oxidationsrate in unmaskiertem Silicium ist. Da die Oxidationsrate eine Funktion der Struktur von Öffnungen darstellt, kann eine sinnvolle Wahl der Strukturgeometrie getroffen werden, um eine Schicht aus einem thermischen Oxid vorzusehen, bei welcher die Dicke auf eine gewünschte Konfiguration in der lateralen Richtung abgestimmt werden kann. Somit kann bei der dargestellten Anordnung durch geeignete Wahl der Struktur von Breiten der Öffnungen in der Oxidationsmaske zum Beispiel entweder eine Quadratwurzel- oder eine lineare, funktionale Abhängigkeit erreicht werden. Daher, da es dem Oxidationsverfahren inhärent ist, dass Silicium verbraucht wird, während Oxid aufgewachst wird, wird die darunter liegende Silicium- oder SOI-Schicht während des Aufwachsens des Top-Oxid-Isolationsschichtteils nicht konstanter Dicke automatisch und gleichzeitig mit einer nicht konstanten Dicke angeordnet, womit zwei Bereiche mit einer einzigen Maske und einem einzigen Oxidationsschritt ausgebildet werden.
Während erkannt wird, dass die Erfindung auf einen großen Werte- und Prozessparameterbereich anwendbar ist, wird in einem typischen LOCOS-Verfahren ein Pad-Oxid von 600 Angström aufgewachst, wobei eine Siliciumnitridschicht von 1400 Angström auf dem Pad-Oxid aufgebracht wird. Sodann wird eine gewünschte Struktur von Öffnungen in der Oxidationsmaske vorgesehen, worauf ein Hochtemperatur-Thermooxidationsschritt folgt, um das Oxid in der gewünschten Konfiguration aufzuwachsen. Während strukturierte Öffnungen in der Oxidationsmaske bei einer Anordnung mit hoher Durchbruchspannung typischerweise etwa 50 Mikrometer breit sind, wesentlich breiter als die Dicke des aufzuwachsenden, thermischen Oxids, weist in der vorliegenden Erfindung ein Teil der Öffnungen eine geringere Breite als die Maximalbreite der Top-Oxid-Isolationsschicht auf, welche typischerweise bei etwa 2 Mikrometer liegen kann. Im Gegensatz zu der Situation nach dem Stand der Technik, in welcher die strukturierten Öffnungen in der Oxidationsmaske typischerweise wesentlich breiter als die Dicke des aufzuwachsenden, thermischen Oxids sind, führen die kleinen Öffnungen in dem Verfahren der vorliegenden Erfindung somit dazu, dass weniger Oxid unterhalb der strukturierten Öffnungen aufgewachst wird. Somit wird, wenn ein Thermooxidationsverfahren angewandt wird, in welchem 2,2 Mikrometer Oxid in einer, nach dem Stand der Technik vorgesehenen Öffnung großer Breite aufgebracht wird, zum Beispiel lediglich etwa 1 Mikrometer Oxid in einer Öffnung kleiner Breite in der Größenordnung von 0,4 Mikrometer aufgebracht. Der Grund hierfür ist, dass bei großen Öffnungen eine vertikale Diffusion die Oxidationsrate einstellt, während bei kleinen Öffnungen (d.h. bei solchen, welche kleiner als die Oxiddicke sind) eine laterale Diffusion die Oxidationsrate einstellt. Diese Abnormität in dem LOCOS-Verfahren wird in der vorliegenden Erfindung eingesetzt, um Anordnungen vorzusehen, welche das Oxid mit den in der Zeichnung dargestellten Umrissen und SOI-Schichten nicht konstanter Dicke, wie in der Zeichnung dargestellt, aufweisen.
Als weitere Verbesserung der vorliegenden Erfindung kann durch entsprechendes Strukturieren der Reihe kleiner Öffnungen in der Oxidationsmaske die Kontur des sich ergebenden Oxids und der SOI-Schichtdicke gesteuert werden; somit werden das Oxid und Silicium gemäß einer gewünschten Kontur gradiert. Einige Beispiele vorteilhafter Konturen machen, wie oben erwähnt, Änderungen der Dicke (linear/Quadratwurzel) erforderlich. Bei den in der Zeichnung dargestellten Konturen zeigt sich, dass die Breite der Öffnungen in der Oxidationsmaske von links nach rechts über den zu gradierenden Bereich zunimmt, was in einer Oxiddicke, welche von links nach rechts zunimmt, und einer entsprechenden SOI-Schichtdicke, welche von links nach rechts abnimmt, resultiert. Dieses hat den Gesamteffekt der Gradierung sowohl der Oxiddicke als auch der SOI-Dicke über den lateralen Bereich, in welchem Öffnungen variierender Breiten vorhanden sind, wobei lediglich eine einzige Maske verwendet und ein einziges Oxidationsverfahren angewandt wird.
Wie zuvor beschrieben, sieht die vorliegende Erfindung ein Verfahren zur Herstellung verschiedener Arten Halbleiteranordnungen mit verbesserten Leistungscharakteristiken unter Anwendung eines Verfahrens vor, welches einfach, schnell und wirtschaftlich zu realisieren ist.
Obgleich die vorliegende Erfindung insbesondere in Bezug auf mehrere bevorzugte Ausführungsbeispiele derselben dargestellt und beschrieben wurde, liegt es für Fachkundige auf der Hand, dass verschiedene Änderungen in Form und Detail vorgenommen werden können, ohne von dem Erfindungsgedanken oder dem Anwendungsbereich der Erfindung abzuweichen. Es versteht sich bei dieser Anmeldung von selbst, dass das einem Element vorausgehende „ein" bzw. „eine" nicht das Vorhandensein mehrerer solcher Elemente ausschließt, und dass das Wort „aufweist" nicht das Vorhandensein anderer Elemente oder Schritte als die hier beschriebenen oder beanspruchten ausschließt.

Claims

Verfahren zur Herstellung einer Halbleiteranordnung (10, 12, 14) mit einem Halbleitersubstrat (100), einer dünnen, vergrabenen Oxidisolationsschicht (102) auf dem Substrat und einer lateralen Halbleiteranordnung, welche in einer dünnen Halbleiterschicht (104) auf dem dünnen, vergrabenen Oxid vorgesehen ist, wobei die dünne Halbleiterschicht einen ersten Bereich (106) eines ersten Leitfähigkeitstyps, einen zweiten Bereich (108) eines, zu dem des ersten Bereichs entgegengesetzten, zweiten Leitfähigkeitstyps, welcher von dem ersten Bereich durch ein laterales Driftgebiet (110) des zweiten Leitfähigkeitstyps beabstandet ist, eine Top-Oxid-Isolationsschicht (112) über der dünnen Halbleiterschicht und eine leitende Feldplatte (114) auf der Top-Oxid-Isolationsschicht (112) aufweist, wobei die Top-Oxid-Isolationsschicht (112) einen Schichtteil (112b) in Angrenzung an den ersten Bereich (106) aufweist, welcher in einer Richtung von dem ersten Bereich zu dem zweiten Bereich über eine Distanz, welche um mindestens einen Faktor Fünf größer als eine maximale Dicke der dünnen Halbleiterschicht ist, im Wesentlichen kontinuierlich an Dicke zunimmt, und das laterale Driftgebiet einen Bereichsteil (110a) in Angrenzung an den ersten Bereich (106) aufweist, welcher in einer Richtung von dem ersten Bereich zu dem zweiten Bereich über die gleiche Distanz auf die, im Wesentlichen kontinuierliche Weise an Dicke abnimmt, wobei nach dem Verfahren: – eine Oxidationsmaske, welche Siliciumnitrid enthält, auf der dünnen Halbleiterschicht ausgebildet wird, dann – ein Teil der Oxidationsmaske mit einer Reihe sequentieller Öffnungen verschiedener Breiten strukturiert wird, wobei ein Teil der Öffnungen eine geringere Breite als eine Maximaldicke der Top-Oxid-Isolationsschicht aufweist, und sodann – die dünne Halbleiterschicht unter Verwendung der Oxidationsmaske thermisch oxidiert wird, um die Top-Oxid-Isolationsschicht (112) mit dem Schichtteil (112b), welcher an Dicke zunimmt, aufzuwachsen und das laterale Driftgebiet (110) mit dem Bereichsteil (110a), welcher an Dicke abnimmt, auszubilden.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei die Anordnung eine Diode (14) aufweist, die Feldplatte mit dem ersten Bereich (114b), welcher eine erste Elektrode der Diode bildet, verbunden ist, und der zweite Bereich (108) eine zweite Elektrode der Diode (14) bildet.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 2, wobei eine maximale Dicke der Top-Oxid-Isolationsschicht (112) im Wesentlichen einer Dicke der dünnen, vergrabenen Oxidisolationsschicht (102) entspricht.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei die Anordnung einen MOSFET (10, 12) aufweist, die dünne Halbleiterschicht weiterhin einen dritten Bereich (116) des zweiten Leitfähigkeitstyps neben dem ersten Bereich (106) auf einer, von dem lateralen Driftgebiet (110) entfernten Seite vorsieht, die leitende Feldplatte (114) sich über den ersten Bereich (106) erstreckt und von diesem isoliert ist, um eine Gateelektrode des MOSFETs (10, 12) zu bilden, und der dritte (116) und zweite (108) Bereich einen Source- und einen Drainbereich des MOSFETs (10, 12) bilden.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 4, wobei eine maximale Dicke der Top-Oxid-Isolationsschicht (112) im Wesentlichen einer Dicke der dünnen, vergrabenen Oxidisolationsschicht (102) entspricht.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei ein Dotierungsniveau des lateralen Driftgebiets (110) in einer Richtung von dem ersten Bereich (106) zu dem zweiten Bereich (108) linear zunimmt.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 6, wobei das Dotierungsniveau um einen Faktor von mindestens etwa 40 linear zunimmt.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei der Schichtteil (112b) der Top-Oxid-Isolationsschicht (112) im Wesentlichen linear an Dicke zunimmt, und wobei der Bereichsteil (110a) des lateralen Driftgebiets (110) im Wesentlichen linear an Dicke abnimmt.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei der Schichtteil (112b) der Top-Oxid-Isolationsschicht (112) im Wesentlichen nicht linear an Dicke zunimmt und der Bereichsteil (110a) des lateralen Driftgebiets (110) im Wesentlichen nicht linear an Dicke abnimmt.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 9, wobei die nicht lineare Weise eine Quadratwurzelfunktion vorsieht.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei lediglich eine einzige Oxidationsmaske ausgebildet und strukturiert wird, und wobei ein einziger Thermooxidationsschritt zum Aufwachsen der Top-Oxid-Isolationsschicht ausgeführt wird.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei der Thermooxidationsschritt einen LOCOS-(Lokaloxidation von Silicium)-Schritt umfasst.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 12, wonach weiterhin die Oxidationsmaske durch Aufwachsen einer Pad-Oxidschicht auf die dünne Halbleiterschicht und anschließendes Aufbringen einer Siliciumnitridschicht auf die Pad-Oxidschicht ausgebildet wird.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei ein Teil der Öffnungen eine Breite von weniger als etwa 2 Mikrometer aufweist.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 14, wobei ein Teil der Öffnungen eine Breite von etwa 0,4 Mikrometer aufweist.
Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wonach weiterhin die leitende Feldplatte (114) auf dem Top-Oxid-Isolationsschichtteil (112) ausgebildet wird.
Verfahren zur Herstellung einer Halbleiteranordnung mit einer Oxidisolationsschicht (112), wonach eine Oxidationsmaske auf einer Halbleiterschicht (104) ausgebildet wird, danach ein Teil der Oxidationsmaske mit einer Reihe sequentieller Öffnungen verschiedener Breiten strukturiert wird, wobei ein Teil der Öffnungen eine geringere Breite als die maximale Breite der Oxidisolationsschicht (112) aufweist, und die Halbleiterschicht (104) dann unter Verwendung der Oxidationsmaske thermisch oxidiert wird, um die Oxidisolationsschicht (112) aufzuwachsen, wobei sowohl die Oxidisolationsschicht (112) als auch die Halbleiterschicht mit einer nicht konstanten Dicke (110a) in lateraler Richtung unterhalb des Teils der Oxidationsmaske versehen wird, wobei die nicht konstante Dicke eine Funktion der ausgebildeten Struktur sequentieller Öffnungen darstellt.