DE4445801C2 - Schaltungsanordnung zur Ansteuerung von dynamischen Speichern durch einen Mikroprozessor - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung eines dynamischen Speichers durch einen Mikroprozessor nach dem Patentanspruch 1.

Speichermedien in Mikroprozessorsystemen sind seit geraumer Zeit durch dynamische Speicher realisiert, beispielsweise in Personalcomputern oder in digitalen Vermittlungsanlagen. Für die Ansteuerung der in der Fachwelt als DRAM (Dynamic Random Access Memory) bezeichneten dynamischen Speicher sind Schal­ tungsanordnungen bzw. integrierte Ansteuerschaltungen vorge­ sehen, mit deren Hilfe ein Mikroprozessor Daten in einem an­ geschlossenen dynamischen Speicher speichert oder von diesem liest. Derartige integrierte Ansteuerschaltungen sind bei­ spielsweise im Microprozessor and Peripheral Handbook, Fa. Intel, 1988, Kap. 1-1 bis 1-129 und in Moorwood, A.: "Alle Steuerfunktionen integriert", Elektronik 2/89, Seiten 98-­ 104 beschrieben. Die wesentlichen Funktionen der bekannten Ansteuerung für dynamische Speicher stellen das speicherindi­ viduelle Adressenmultiplexing, das zeitgerechten Weiterleiten der Lese- bzw. Schreibsignale und die Refreshfunktion dar. Das Adressenmultiplexing umfaßt das zeitgerechte Weiterleiten der an der Mikroprozessorschnittstelle vorliegenden Reihen- und Spaltenadreßinformationen an den jeweiligen dynamischen Speicher. Durch die Refreshfunktion werden die die Spei­ cherinhalte repräsentierenden Pegel bzw. Spannungspegel im dynamischen Speicher refreshed, d. h. auf den ursprünglichen Pegel eingestellt. Ohne diese Refreshfunktion sinkt der Pegel ab und die gespeicherten Informationen bzw. Daten gehen verloren.

Des weiteren ist aus der internationalen Offenlegungsschrift WO 93/04432 A2 eine Ansteuerschaltung - in der Literatur auch als "memory controller" bezeichnet - eines dynamischen Speichersystems bekannt, durch die ein Zugriff auf einen dynamischen Speicher auch bei unterschiedlichen Prozessor- Anforderungen, z. B. über verschiedene Bussysteme, ermöglicht wird.

Zur Ansteuerung der unterschiedlichen dynamischen Speicher mit unterschiedlichen Speicherkapazitäten und unterschiedli­ chen Aufteilungen für Daten und Paritätsbits sowie für unter­ schiedliche Mikroprozessoren in Mikroprozessorsystemen sind jeweils spezielle Ansteuerschaltungen vorgesehen. Dies bedeu­ tet, daß derzeitige Ansteuerschaltungen Eigenschaften für die Ansteuerung von dynamischen Speichern für prozessorunspezifi­ sche Anwendungen und für Personalcomputersysteme aufweisen. Beide Typen von Ansteuerungen verfügen über die vorhergehend erläuterten Basisfunktionen zur Ansteuerung von dynamischen Speichern. Die personalcomputer-bezogenen Ansteuerungen sind speziell auf den Einsatz in Personalcomputern abgestimmt und sind bei nicht personalcomputer-bezogenen Einsätzen nicht an­ wendbar - insbesondere hinsichtlich der Ausgestaltung des dy­ namischen Speichers. Prozessorunspezifische Ansteuerungen er­ fordern einen erheblichen Zusatzaufwand für die Realisierung der speziellen Mikroprozessorschnittstelle. Beide Ansteuerun­ gen sind hinsichtlich Anpassung an unterschiedliche Ausprä­ gungen der Mikroprozessorschnittstelle und der dynamischen Speicher sehr unflexibel.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ei­ ne wesentlich flexiblere Ansteuerschaltung auszugestalten. Die Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.

Der wesentliche Vorteil der erfindungsgemäßen Schaltungsan­ ordnung ist darin zu sehen, daß durch eine Programmierung über die Mikroprozessorschnittstelle die Schaltungsanordnung auf den aktuell anzuschließenden Mikroprozessor und dynami­ schen Speicher einstellbar ist. Dies bedeutet, daß vor dem Einsatz der erfindungsgemäßen Schaltungsanordnung diese auf den aktuellen Einsatzfall hinsichtlich anzuschließenden Mikroprozessor und dynamischen Speicher einstellbar ist. Die Einstellung bzw. Programmierung wird im wesentlichen durch ein Register bewirkt, in das Informationen über den anzu­ schließenden Mikroprozessortyp, die Betriebsfrequenz des an­ zuschließenden Mikroprozessors, die Speicherkapazität des anzuschließenden dynamischen Speichers für Nutz- und Pari­ tätsdaten, die Organisation der anzuschließenden dynamischen Speicherbausteine für Nutz- und Paritätsdaten und die Lage des dynamischen Speichers im Adreßraum des anzuschließenden Mikroprozessors eingetragen werden. Mit Hilfe der Ablauf­ steuerung, der Seitenwechseleinheit und des Adressenmulti­ plexers wird entsprechend der eingetragenen Informationen die Betriebsweise sowohl für die Mikroprozessorschnittstelle als auch für die dynamischen Speicher eingestellt.

Gemäß einer vorteilhaften Weiterbildung ist bei der erfin­ dungsgemäßen Schaltungsanordnung die eingangsseitige Mikro­ prozessorschnittstelle sowie der Leitungstreiber jeweils über eine Schieberegisterprüfeinrichtung zu den Komponenten der Schaltungsanordnung geführt - Anspruch 2. Die in der Fachwelt als Boundary Scan Logic bekannte Schieberegister­ prüfeinrichtung ermöglicht durch zwischen die Schaltungsan­ ordungsanschlüsse und der Schaltungsanordnung eingefügte und mit einander verknüpfbare Schieberegister sowohl einen Test bzw. eine Überprüfung der erfindungsgemäßen Schaltungsanord­ nung selbst als auch deren Schaltungsanordnungsanschlüsse einschließlich der zugehörigen Verbindungen.

Die Mikroprozessorschnittstelle ist gemäß einer weiteren vor­ teilhaften Ausgestaltung für den Anschluß eines 386- oder 486-Mikroprozessor vorgesehen - Anspruch 3. Da in derzeit zu entwickelnden oder zu aktualisierenden prozessorgesteuerten Einrichtungen, insbesondere digitale Vermittlungseinrichtun­ gen, überwiegend 386- und 486-Mikroprozessoren eingesetzt sind oder werden, ist durch die Einstellbarkeit einer 386- und 486-Mikroprozessorschnittstelle die überwiegende Anzahl von Anwendungen realisierbar. Die Anschließbarkeit eines 386- oder 486-Mikroprozessors (MP) ist durch auf 386- und 486-Mikroprozessoren (MP) abgestimmte Verbindungselemente bzw. Anschlüsse realisiert, die entsprechend der (im Register) eingetragenen Informationen über den Typ des Mikroprozessors aktiviert werden - Anspruch 4. Durch die Aktivierung wird insbesondere eine elektrische Ver­ bindung von den Anschlüssen der Mikroprozessorschnittstelle zu den weiteren Komponenten der erfindungsgemäßen Schaltungs­ anordnung hergestellt - vorzugsweise über die eingefügten Schieberegister.

Gemäß einer Weiterbildung der erfindungsgemäßen Schaltungs­ anordnung ist an den Leitungstreiber ein dynamischer Speicher mit einer Speicherkapazität von 1, 4 und 16 MBit anschließbar - Anspruch 5. Durch diese auf die derzeit verfügbaren Spei­ chergrößen abgestimmten Ausbaustufen ist die Schaltungsanord­ nung für die überwiegende Anzahl von Einsatzfällen anwendbar. Die Schaltungsanordnung ist des weiteren vorteilhaft durch einen integrierten Schaltkreis realisiert - Anspruch 6.

Im Folgenden wird die erfindungsgemäße Schaltungsanordnung anhand eines Blockschaltbildes näher erläutert.

Das Blockschaltbild zeigt eine Mikroprozessorschnittstelle MPS, an die ein Mikroprozessor MP anschließbar ist. Die Mi­ kroprozessorschnittstelle MPS ist hinsichtlich ihrer Anzahl und Position von Verbindungselementen - durch mit VE bezeich­ nete Punkte angedeutet - derart ausgestaltet, daß sowohl ein 386-Mikroprozessor als auch ein 486-Mikroprozessor MP an­ schließbar ist, d. h. in die Verbindungselemente VE einge­ steckt werden kann. Die Gesamtheit dieser nicht dargestellten Verbindungselemente VE repräsentiert die Mikroprozessor­ schnittstelle MPS. In der Mikroprozessorschnittstelle MPS ist des weiteren eine Schieberegisterprüfeinrichtung BS vorgesehen. Die in der Figur nicht detailliert dargestellte Schieberegisterprüfeinrichtung BS (Boundary Scan) stellt eine Prüfeinrichtung zwischen den Verbindungselementen VE, d. h. den Bausteinanschlüssen und den Komponenten der Schaltungs­ anordnung SA im Baustein dar. Hierzu ist zwischen die Verbindungselemente VE und der Schaltungsanordnung jeweils ein Schieberegister - nicht dargestellt - eingefügt, die die serielle Einstellung und Beobachtung aller Bausteinanschlüsse sowie der Schaltungsanordnung SA ermöglicht. Die Register sind des weiteren derart steuerbar, daß sie innerhalb des Bausteins zu einer Ringstruktur verbunden werden können. Damit lassen sich in die erfindungsgemäße Schaltungsanordnung SA Testdaten ein- und ausschieben, wodurch eine die einzelnen Schaltungskomponenten sowie auch deren Verbindungsleitungen betreffende Fehlerlokalisierung ermöglicht wird.

Die Mikroprozessorschnittstelle MPS ist über den Mikroprozes­ sorbus MPB mit einem Zwischenspeicher ZSP, einer Ablaufsteue­ rung ABS, einer Refresh-Logik RL und einem Adreßdecodierer AD verbunden. Mit Hilfe der Ablaufsteuerung ABS werden alle Funktionen und Zeitabläufe in der erfindungsgemäßen Schal­ tungsanordnung koordiniert bzw. gesteuert, wozu die Ablauf­ steuerung ABS mit allen weiteren Komponenten verbunden ist. Der Zwischenspeicher ZSP ist über eine Seitenwechseleinheit SWE - in der Fachwelt als Fast Page Logic bekannt - mit einem Adressenmultiplexer AMUX verbunden. Die Ausgänge des Adres­ senmultiplexers AMUX sind über eine entsprechend der Mikro­ prozessorschnittstelle MPS realisierte Schieberegister­ prüfeinrichtung BS auf einen Leitungstreiber LT geführt. An die Ausgänge des Leitungstreibers LT wird der dynamische Speicher DRAM angeschlossen. Des weiteren zeigt das Block­ schaltbild ein Register R, das mit der Ablaufsteuerung ABS, der Seitenwechseleinheit SWE, dem Adressenmultiplexer AMUX und dem Adressencodierer AD verbunden ist.

In dieses Register R sind über die Mikroprozessorschnitt­ stelle MPS folgende Informationen i einprogrammierbar:

• - Eine den anzuschließenden Mikroprozessortyp anzeigende In­ formation ti,
• - eine die Betriebsfrequenz des anzuschließenden Mikropro­ zessors MP anzeigende Information fi,
• - eine die Speicherkapazität des anzuschließenden dynami­ schen Speichers DRAM für Nutz- und Paritätsdaten anzeigen­ de Information si,
• - eine die Organisation der anzuschließenden dynamischen Speicherbausteine DRAM für Nutz- und Paritätsdaten anzei­ gende Information oi sowie
• - eine die Lage und Größe des dynamischen Speichers DRAM im Adreßraum des anzuschließenden Mikroprozessors MP anzeigende Information ai.

Die Informationen i werden durch mehrfache Schreibzugriffe des angeschlossenen Mikroprozessors MP eingeschrieben. Es handelt sich hierbei um sogenannte Zugriffe auf eine vordefi­ nierte Adresse. Hierbei wird, da am Mikroprozessorbus MPB nur der Adreßbus, nicht aber der Datenbus des Prozessors ver­ fügbar ist, durch mehrfache Zugriffe mit vordefinierter Adresse, mittels derer der Adreßdecoder AD erkennt, daß die Schaltungsanordnung SA zur Ansteuerung von dynamischen Speichern DRAM angesprochen ist, angesteuert. Die in das Register R einzutragende Information i ist jeweils in den Zugriffsinformationen enthalten und wird während des Zugriffs in die entsprechenden Registerbereiche eingeschrieben. Sind alle für den jeweiligen Betriebsfall notwendigen Informationen i in das Register R eingetragen, wird automatisch eine Zugriffssperre aktiviert, die verhindert, daß weitere Zugriffe die Registerinhalte verändern können. Die Zugriffssperre wird wieder aufgehoben, wenn ein Hardware- Reset stattfindet. Die Registerinhalte werden jedoch hierdurch nicht gelöscht, weil auch während des Resets und bis zur erneuten Einstellung des Registers R die Inhalte benötigt werden, um die jeweils benötigten Funktionen, z. B. Refresh-Funktionen, durchführen zu können. Ansonsten würde durch einen Reset der Speicherinhalt in den dynamischen Speichern DRAM ungültig, was auf diese Weise verhindert wird.

Mit Hilfe der Refresh-Logik RL werden in regelmäßigen Abstän­ den bausteinspezifisch Refresh-Zugriffe durchgeführt, um die in den dynamischen Speichern DRAM gespeicherten Informationen nicht zu verlieren. Für unterschiedliche dynamische Speicher DRAM und unterschiedliche Mikroprozessoren MP sind unter­ schiedliche Prinzipien vorgegeben. Wesentlich für die erfin­ dungsgemäße Schaltungsanordnung SA ist hierbei, daß die Häu­ figkeit der Refresh-Zyklen programmierbar ist, d. h. durch die im Register R enthaltenen Informationen oi wird die Häufig­ keit der Refresh-Zyklen eingestellt, wodurch die dynamischen Speicher DRAM jeweils zum richtigen Zeitpunkt refreshed werden.

Die direkte Anschließbarkeit der 386- und 486-Mikroprozesso­ ren wird - wie vorhergehend erläutert - durch Verbindungs­ elemente VE realisiert, die über die Schieberegisterprüfein­ richtung BS an den Mikroprozessorbus MPB geführt sind. Die Gesamtheit dieser Verbindungen repräsentiert den Mikropro­ zessorbus MPB. Die Aktivierung der Verbindungselemente VE wird in Abhängigkeit von der gespeicherten Information ti über den Typ des Mikroprozessors MP durchgeführt. Dies bedeutet, daß in Abhängigkeit von der gespeicherten Informa­ tion ti die entweder den Anschluß eines 386-Mikroprozessors MP oder eines 486-Mikroprozessors MP realisierenden Verbin­ dungselemente VE aktiviert, d. h. mit dem Mikroprozessorbus MPB verbunden werden. Durch die Aktivierung wird auch die zeitgerechte Ansteuerung des Mikroprozessorbusses MPB für das Einlesen von Adressen bzw. Daten in den Zwischenspeicher ZSP und den Adreßcodierer AD eingestellt. Diese ablaufrelevanten Funktionen sind der Ablaufsteuerung ABS zugeordnet. Hierzu zählt insbesondere auch die Steuerung eines Ready-Signals, das dem Mikroprozessor bei Beendigung eines Zugriffszyklus gemeldet wird, und zwar abhängig vom jeweils aktuell durchgeführten Zugriff auf den dynamischen Speicher DRAM.

Durch die erfindungsgemäße Schaltungsanordnung SA wird des weiteren ein Cache-Line-Fill-Zyklen-Modus unterstützt. Bei diesem für 486-Mikroprozessoren MP vorgesehenen Betriebsmodus werden nicht alle Steuersignale für alle benötigten Datenbytes aktiviert, sondern nur diejenigen, die im Nicht-Burst- Modus gelesen worden wären. Um zu vermeiden, daß in den Cache, falsche Daten gelesen werden, müssen in diesem Fall immer die Steuersignale für alle Datenbytes aktiviert werden. Für diesen Betriebsmodus werden durch die Ablaufsteuerung ABS die für den Zugriff für die Datenbytes einer Sequenz erfor­ derlichen Steuersignale aktiviert. Eine derartige zusätzliche Funktion ist bei den bekannten Ansteuerbausteinen für dynamische Speicher DRAM bisher nur durch eine Zusatzlogik realisierbar.

Mit Hilfe der erfindungsgemäßen Schaltungsanordnung sind auch die in der Fachwelt als "Interleaved"-Zugriffe bekannten Zu­ griffe möglich. Hierbei erkennt die Ablaufsteuerung ABS an­ hand der aktuell an der Mikroprozessorschnittstelle MPS vor­ liegenden Adresse und der Adresse des vorangegangenen Zu­ griffs sowie den in den Registern R eingetragenen Informatio­ nen i, ob der aktuelle Zugriff erneut auf denselben Speicher­ bereich bzw. denselben Speicherbaustein erfolgt. Ist dies nicht der Fall, kann der Zugriff sofort begonnen werden, ohne die sonst erforderliche Vorladezeit (Precharge-Time) einzu­ halten.

Die erfindungsgemäße Schaltungsanordnung SA umfaßt auch einen beschleunigten Zugriff ("Fast-Page"-Zugriff) auf den dynami­ schen Speicher DRAM. Hierbei wird die Eigenschaft der dynami­ schen Speicher DRAM ausgenutzt, die es ermöglicht, die An­ steuerungssequenz bei Zugriffen zu verkürzen, deren Adressen bezogen auf den vorhergehenden Zugriff nahe beieinander lie­ gen, d. h. auf die gleiche Seite bzw. "page" bezogen sind. Die Ablaufsteuerung ABS vergleicht hierbei die aktuelle mit der vorangegangenen Adresse des dynamischen Speichers DRAM und aktiviert gegebenenfalls die entsprechend vereinfachte und schnellere Ansteuerungssequenz. Hierbei liegt der wesentliche Vorteil gegenüber herkömmlichen Lösungen in der Programmier­ barkeit des Registers R. Je nach Registereinstellungen werden automatisch immer die für den jeweiligen Einsatzfall optimalen Zugriffssequenzen durchgeführt. Die entsprechenden Be­ triebsmodi sind in der Ablaufsteuerung bzw. in der Seiten­ wechseleinheit SWE realisiert.

Der Ablauf der Ansteuerung eines dynamischen Speichers DRAM wird im wesentlichen wie folgt durchgeführt:

• - Die an der Mikroprozessorschnittstelle MPS vorliegende Adresse eines Zugriffs wird im Zwischenspeicher ZSP ge­ speichert und mit Hilfe der Ablaufsteuerung ABS wird die aktuelle Adresse mit der des vorhergehenden Zugriffs ver­ glichen. Entsprechend dem Vergleichsergebnis wird die Art des Zyklus durchgeführt.
• - Unter der Annahme, daß der vorhergehende Zugriffszyklus ein Refresh-Zyklus war, wird ein Teil dieser zwischenge­ speicherten Adresse an die dynamischen Speicher DRAM ge­ steuert, wobei nach einer speicherspezifischen Dauer - ist durch die Informationen i im Register R eingestellt - das bzw. die erforderlichen Reihenzugriffssignale - RAS-Si­ gnale - gebildet und an den dynamischen Speicher DRAM an­ gelegt werden. Hierdurch wird der erste Teil der Adresse in den dynamischen Speicher DRAM eingeschrieben und nur diejenigen Speicherbereiche aktiviert, die für den aktuellen Zugriff vorgesehen sind.
• - Nach einer speicherspezifischen Zeit wird der zweite Teil der Adresse an den dynamischen Speicher DRAM gesteuert, wodurch nach einer speicherspezifischen Dauer die erfor­ derlichen Spaltenzugriffs-Signale - CAS-Signale - gebildet und an den dynamischen Speicher DRAM gesteuert werden. Hierdurch wird der verbleibende Teil der Adresse im dyna­ mischen Speicher DRAM gespeichert und der Speicherbereich ausgewählt.
• - In Abhängigkeit von der Art des Zugriffszyklus - Lesen oder Schreiben - wird mit Hilfe der Ablaufsteuerung ABS und des Adressenmultiplexers AMUX das Schreib- oder Lese­ signal an den dynamischen Speicher DRAM gesteuert, wodurch die adressierten Daten in den dynamischen Speicher einge­ lesen oder aus diesem gelesen und an den Mikroprozessor MP übermittelt werden.

Claims (6)

1. Schaltungsanordnung (SA) zur Ansteuerung eines dynamischen Speichers (DRAM) durch einen Mikroprozessor (MP)
mit einer Mikroprozessorschnittstelle (MPS),
die mit einer einstellbaren, die Schaltungsanordnung (SA) koordinierende und überwachende Ablaufsteuerung (ABS),
die mit einem einstellbaren, die von oder zu der Mikropro­ zessorschnittstelle (MPS) übermittelnden Schreib-Lesespei­ cheradressen zwischenspeichernden Zwischenspeicher (ZSP),
die mit einer einstellbaren, die im angeschlossenen dy­ namischen Speicher (DRAM) aktuellen Pegel erhaltenden Refresh-Logik (RL) und
die mit einem die Adressen der Mikroprozessorschnittstelle (MPS) dekodierenden Adressendekodierer (AD) verbunden ist,
mit einer einstellbaren, mit dem Zwischenspeicher (ZSP), und der Ablaufsteuerung (ABS) verbundenen Seitenwechselein­ heit (SWE),
mit einem einstellbaren, die an der Mikroprozessorschnitt­ stelle (MPS) vorliegenden Adressen an den dynamischen Spei­ cher (DRAM) zeitgerecht steuernden Adressenmultiplexer (AMUX), der eingangsseitig mit der Seitenwechseleinheit (SWE), der Ablaufsteuerung (ABS), dem Zwischenspeicher (ZSP), dem Adreßkodierer (AD) und ausgangsseitig über einen Leitungstreiber (LT) mit dem dynamischen Speicher (DRAM) verbunden ist, und
mit einem mit der Ablaufsteuerung (ABS), dem Adressendeko­ der (AD), der Seitenwechseleinheit (SWE) und dem Adressen­ multiplexer (AMUX) verbundenen Register (R), in das über die Mikroprozessorschnittstelle (MPS) Informationen (i) über
den anzuschließenden Mikroprozessortyp (ti),
die Betriebsfrequenz (fi) des anzuschließenden Mikropro­ zessors (MP),
die Speicherkapazität (si) des anzuschließenden dynami­ schen Speichers (DRAM) für Nutz- und Paritätsdaten,
die Organisation (oi) der anzuschließenden dynamischen Speicher (DRAM) für Nutz- und Paritätsdaten,
die Lage und Größe (ai) des dynamischen Speichers (DRAM) im Adreßraum des anzuschließenden Mikroprozessor (MP),
die Anzahl der Refreshzyklen und
den beschleunigten Speicherzugriff eintragbar sind und eine Zugriffe auf die eingetragenen In­ formationen verhindernde, der Ablaufsteuerung (ABS) zuge­ ordnete Zugriffssperre aktiviert wird,
wobei mit Hilfe der Ablaufsteuerung (ABS), und der einge­ tragenen Informationen (i) die Komponenten (ABS, AMUX, SWE, ZSP, MPS) der Schaltungsanordnung (SA) entsprechend der durch die eingetragenen Informationen (i) ausgewählten Betriebsweise der Mikroprozessorschnittstelle (MPS) und der Betriebsweise für die dynamischen Speicher (DRAM) einge­ stellt werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die eingangsseitige Mikroprozessorschnittstelle (MPS) so­ wie der Leitungstreiber (LT) jeweils über eine Schieberegi­ sterprüfeinrichtung (BS) an die Komponenten (ZSP, AMUX, AD, ABS, MPB) der Schaltungsanordnung (SA) geführt ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an die Mikroprozessorschnittstelle (MPS) ein 386- oder 486-Mikroprozessor (MP) anschließbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Anschließbarkeit eines 386- oder 486-Mikroprozessors (MP) durch auf 386- und 486-Mikroprozessoren (MP) abge­ stimmte Verbindungselemente (VE) realisiert ist, die entspre­ chend der eingetragenen Informationen (ti) über den Typ des Mikroprozessors (MP) aktiviert werden.

5. Schaltungsordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß an den Leitungstreiber (LT) zumindest ein dynamischer Speicher (DRAM) mit einer Speicherkapazität von 1, 4 und 16 MBit anschließbar ist.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Schaltungsanordnung (SA) durch einen integrierten Schaltkreis realisiert ist.