DE3128740C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine dynamische Halbleiterspeichereinrichtung nach dem Gattungsbegriff des Anspruches 1.

Es ist bekannt, Speichersysteme mit mehreren Modulen aus Fehlern von MOS-Halbleiterschips aufzubauen. Derartige Chips erfordern eine periodische Auffrischung der in ihnen gespeicherten Ladungen, um einen Informationsverlust zu verhindern. In gleicher Weise umfassen Lese- oder Schreiboperationen Veränderungen der gespeicherten Ladungen entsprechend der zu lesenden oder einzuschreibenden Information. Zur Erhöhung der Zuverlässigkeit derartiger Speichersysteme ist es bekannt, Fehlerfeststell- und Korrektureinrichtungen vorzusehen, um Fehler innerhalb der Halbleitermodule festzustellen und zu korrigieren.

In jüngster Zeit haben die Hersteller derartiger dynamischer MOS-Speicherchips mit wahlfreiem Zugriff festgestellt, daß solche Chips mit hoher Speicherdichte nicht immun gegen Softfehler sind, die auf Grund ionisierender Alphateilchen entstehen. Um dieses Problem zu begegnen, haben einige Hersteller den Aufbau der Chips verbessert, um ein hohes Maß an Immunität gegen Softfehler zu erzielen. Während mit dieser Lösung die Wahrscheinlichkeit von Softfehlern vermindert wird, können diese Fehler im Prinzip immer noch auftreten.

Daher ist es bei derartigen Systemen von Bedeutung, durch die Verwendung von Prüf- und Diagnoseprozeduren sicherzustellen, daß jeder Teil des Speichersystems richtig arbeitet. Ein sehr wichtiger Gesichtspunkt bei solchen Prozeduren betrifft die Überprüfung von derartigen Fehlerfeststell- und Korrekturschaltkreisen zusätzlich zu anderen in dem Speichersystem vorhandenen Einrichtungen, um eine erhöhte Zuverlässigkeit sicherzustellen.

Aufgrund der zunehmenden Unübersichtlichkeit von Speichersystemen sollten daher in dem System Schaltkreise vorgesehen werden, die die Überprüfung des richtigen Betriebs der verschiedenen Teile des Speichersystems unter der Steuerung einer Datenverarbeitungseinheit erleichtern.

So ist es beispielsweise aus IBM Technical Disclosure Bulletin, Volume 13, Nr. 7, Dezember 1970, Seiten 1844-1846 in diesem Zusammenhang bekannt, eine Fehlerkorrektur durch Paritätsprüfung und Überprüfung der Hamming-Distanz durchzuführen bzw. unkorrigierbare Fehler anzuzeigen.

Ferner ist aus der US-PS 38 14 922 eine Anordnung bekannt, die ein Wartungsstatusregister und zugeordnete Einrichtungen für die Handhabung und Speicherung von Fehlern betreffender Information umfaßt, wobei die Fehler in dem einer Datenverarbeitungseinheit zugeordneten Speichermodul festgestellt werden. Die in dem Speichermodul festgestellten Fehler werden in vorgeschriebene Postionen des Wartungsstatusregisters eingegeben. Das Vorliegen und die Natur eines festgestellten Fehlers wird der Datenverarbeitungseinheit signalisiert, die in einer der Natur des Fehlers angepaßten Weise antwortet. Die Datenverarbeitungseinheit hat Zugriff zu dem Inhalt des Wartungsstatusregisters, um die Fehlfunktion zu lokalisieren und die Verfügbarkeit des Speichermoduls festzustellen.

Eine weitere Betriebsweise ist vorgesehen, um die logischen Schaltkreise zu prüfen, die der Einrichtung zum Auffrischen der flüchtigen Daten in den Speicherelementen zugeordnet sind. Die Operation der logischen Schaltkreise wird unter Steuerung durch die Datenverarbeitungseinheit überprüft.

Es ist erkennbar, daß die vorstehend erwähnte Anordnung die Überprüfung von logischen Schaltkreisen gestattet, die den Betrieb eines Speichermoduls während unterschiedlicher Betriebsweisen steuern. Es ist jedoch keine Überprüfung der daran beteiligten Schaltkreise vorgesehen, was zur Verbesserung der Zuverlässigkeit der Operationen des Speichermoduls beitragen würde.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine dynamische Halbleiterspeichereinrichtung der vorgenannten Art so auszubilden, daß die den Speichermodulen zugeordnete Anordnung zur Erfassung von Softfehlern mit minimalem Zeitaufwand und mit geringfügigem zusätzlichem Schaltungsaufwand überprüft werden kann. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung umfaßt einen Softfehler-Wiedereinschreib-Steuerabschnitt in einem dynamischen MOS-Speichersystem. Der Softfehler-Wiedereinschreib- Steuerabschnitt schreibt zusammen mit den Fehlerfeststell- und Korrekturschaltkreisen (EDAC) des dynamischen Speichersystems korrigierte Versionen der aus jedem Speicherplatz innerhalb einer Anzahl von Speichermodulen des Systems ausgelesenen Information mit einer vorbestimmten Geschwindigkeit in den Speicher zurück. Die vorbestimmte Geschwindigkeit ist sehr viel geringer als die Geschwindigkeit gewählt, mit der die Speichermodule aufgefrischt werden, um eine Überlappung mit normalen Speicheroperationen auf ein Minimum zu begrenzen.

Gemäß der vorliegenden Erfindung ist ein Diagnosemodus- Steuerabschnitt in dem System vorgesehen, der an die Fehlerfeststell- und Korrekturschaltkreise und den Softfehler-Wiedereinschreib- Steuerabschnitt angeschlossen ist. Der Diagnosemodus- Steuerabschnitt umfaßt Mittel, um die Speichermodule in einen Zustand zu versetzen, der den Test und die Überprüfung der Operation des Softfehler-Wiedereinschreib-Steuerabschnittes gestattet. Ferner umfaßt der Diagnosemodus-Steuerabschnitt eine Test-Steuereinrichtung, die an den Softfehler-Wiedereinschreib-Steuerabschnitt angeschlossen ist, um einen Betrieb mit hoher Geschwindigkeit zu ermöglichen. Dies gestattet das Auslesen, die Korrektur und das Wiedereinschreiben bezüglich Speicherplätzen unter Steuerung durch den Softfehler-Wiedereinschreib-Steuerabschnitt mit einem Minimum an Zeit. Im bevorzugten Ausführungsbeispiel werden diese Operationen bezüglich der Speicherplätze nach jedem Auffrischzyklus ausgeführt.

Durch Überwachung des Status der geprüften und korrigierten Information ist der Diagnosemodus-Steuerabschnitt unter Verwendung von fehlersignalisierenden Schaltkreisen innerhalb des Speichersystems in der Lage, festzustellen, ob der Softfehler- Wiedereinschreib-Steuerabschnitt richtig arbeitet oder nicht.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer erfindungsgemäßen dynamischen Speichereinrichtung;

Fig. 2 die Zeittaktschaltkreise des Blockes 207 in Fig. 1 in näheren Einzelheiten;

Fig. 3 die Zeittaktschaltkreise des Blockes 204 in Fig. 1 in näheren Einzelheiten;

Fig. 4 die Schaltkreise des Blockes 214 in näheren Einzelheiten;

Fig. 5 die Lese-/Schreib-Steuerschaltkreise des Blockes 208 in näheren Einzelheiten;

Fig. 6 die erfindungsgemäßen Schaltkreise des Blockes 216 in näheren Einzelheiten;

Fig. 7 die Chips der Blöcke 210-20 und 210-40 in näheren Einzelheiten;

Fig. 8a, b Zeittaktdiagramme zur Erläuterung der Betriebsweise;

Fig. 9a, b das Format der Speicher-Adressen/Anweisungen, die der Steuerung 200 als Teil einer jeden Speicher-Lese- oder Schreibanforderung zugeführt werden.

Speichersubsystem - Schnittstelle

Bevor die Steuerung gemäß Fig. 1 näher beschrieben wird, sei darauf verwiesen, daß eine Anzahl von Leitungen zwischen der Steuerung und einem Bus angeordnet sind, die eine Schnittstelle bilden. In der dargestellten Weise umfassen die Schnittstellenleitungen eine Anzahl von Adreßleitungen (BSAD 00-23, BSAP 00), zwei Gruppen von Datenleitungen (BSDT 00-15, BSDP 00, BSDP 08) und (BSDT 16-31, BSDP 16, BSDP 24), eine Anzahl von Steuerleitungen (BSMREF-BSMCLR), eine Anzahl von Steuerleitungen (BSMREF-BSMCLR), eine Anzahl von Zeittaktleitungen (BSREQT-BSNAKR) und eine Anzahl von Tiebreak-Netzwerkleitungen (BSAUOK-BSIOUK, BSMYOK).

Eine Beschreibung der vorstehend genannten Schnittstellenleitungen sei nachfolgend in näheren Einzelheiten gegeben:

Speichersubsystem - Schnittstellenleitungen

BezeichnungBeschreibung

Adreßleitungen

BSAD 00-BSAD 23Die Bus-Adreßleitungen bilden eine Übertragungsstrecke mit einer Breite von 24 Bit, die zusammen mit der Bus/ Speicher-Referenzleitung BSMREF benutzt wird, um eine 24-Bit-Adresse zu der Steuerung 200 oder einen 16-Bit- Identifizierer von der Steuerung 200 zu dem Bus (für den Empfang durch eine Nebeneinheit) zu übertragen. Bei einer Verwendung zur Speicheradressierung wählen die an die Leitungen BSAD 00- BSAD 03 angelegten Signale einen speziellen 512K-Wort-Modul aus; die an die Leitungen BSAD 04-BSAD 22 angelegten Signale wählen eines der 512K- Worte in dem Modul aus, und das an die Leitung BSAD 23 angelegte Signal wählt eines der in dem ausgewählten Wort vorhandenen Bytes aus (z. B. BSAD 23 = 1 = rechtes Byte; BSAD 23 = 0 = linkes Byte).
Bei einer Benutzung für eine Identifikation werden die Leitungen BSAD 00- BSAD 07 benutzt. Die Leitungen BSAD 08- BSAD 23 übertragen die Identifikation der empfangenden Einheit, die während der vorangegangenen Speicher-Leseanforderung zu der Steuerung 200 übertragen wurde.

BSAP 00Die Bus-Adreß-Paritätsleitung ist eine bidirektionale Leitung, die ein ungerades Paritätssignal für die an die Leitungen BSAD 00-BSAD 07 angelegten Adreßsignale liefert. Datenleitungen

BSDT 00-BSDT 15,Die Gruppe der Bus-Datenleitungen bildet BSDT 16-BSDT 31eine bidirektionale Datenstrecke für zwei Worte bzw. 32 Bit, um Daten oder eine Identifikationsinformation zwischen der Steuerung 200 und dem Bus in Funktion von dem ausgeführten Operationszyklus zu übertragen.
Während eines Schreibzyklus übertragen die Bus-Datenleitungen in den Speicher einzuschreibende Information, wobei der Speicherplatz durch die an die Leitungen BSAD 00-BSAD 23 angelegten Signale festgelegt ist. Während der ersten Hälfte eines Lesezyklus übertragen die Datenleitungen BSDT 00- BSDT 15 Identifizierungsinformation (Kanalnummer) zu der Steuerung 200. Während der zweiten Hälfte des Lesezyklus übertragen die Datenleitungen die von dem Speicher gelesene Information.

BSDP 00, BSDP 08,Die Bus-Daten-Paritätsleitungen bilden BSDP 16, BSDP 24zwei Gruppen von bidirektionalen Leitungen, die ungerade Paritätssignale liefern, welche folgendermaßen codiert sind:
BSDP 00 = ungerade Parität für Signale, die an die Leitungen BSDT 00-BSDT 07 angelegt werden (linkes Byte);
BSDP 08 = ungerade Parität für Signale, die an die Leitungen BSDT 08-BSDT 15 angelegt werden (rechtes Byte);
BSDP 16 = ungerade Parität für Signale, die an die Leitungen BSDT 16-BSDT 23 angelegt werden; und
BSDP 24 = ungerade Parität für Signale, die an die Leitungen BSDT 24- BSDT 31 angelegt werden. Steuerleitungen

BSMREF Die Bus-Speicher-Referenzleitungen erstrecken sich von dem Bus zu der Speichersteuerung 200. Bei hohem Pegel signalisiert diese Leitung der Steuerung 200, daß die Leitungen BSAD 00-BSAD 23 eine vollständige Speicher-Steueradresse enthalten und daß eine Schreib- oder Leseoperation bezüglich des festgelegten Speicherplatzes ausgeführt wird.
Bei niedrigem Pegel signalisiert die Leitung der Steuerung 200, daß die Leitungen BSAD 00-BSAD 23 Information aufweisen, die an eine andere Einheit und nicht an die Steuerung 200 gerichtet ist.

BSWRIT Die Bus-Schreibleitung erstreckt sich von dem Bus zu der Speichersteuerung 200. Bei hohem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF signalisiert diese Leitung der Steuerung 200 die Ausführung eines Schreibzyklus. Bei niedrigem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF wird die Steuerung 200 die Ausführung eines Lesezyklus signalisiert.

BSBYTE Die Bus-Byteleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel signalisiert sie der Steuerung 200, daß diese eine Byteoperation anstelle einer Wortoperation auszuführen hat.

BSLOCK Die Bus-Verriegelungsleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel signalisiert sie der Steuerung 200 eine Anforderung nach der Ausführung eines Tests oder der Veränderung des Status eines Speicher-Verriegelungsflip- flops innerhalb der Steuerung 200.

BSSHBC Diese Leitung für die zweite Hälfte eines Buszyklus wird benutzt, um einer Einheit zu signalisieren, daß die gerade durch die Steuerung 200 an den Bus angelegte Information eine Information ist, die in einer vorangegangenen Leseanforderung angefordert wurde. In diesem Fall sind sowohl die Steuerung 200 als auch die die Information empfangende Einheit für alle Einheiten vom Beginn des Auslesezyklus bis zur Vervollständigung der Übertragung durch die Steuerung 200 belegt.
Diese Leitung wird zusammen mit der Leitung BSLOCK benutzt, um das ihr zugeordnete Speicher-Verriegelungsflip- flop zu setzen oder zurückzustellen. Wenn eine Einheit Lesen oder Schreiben anfordert und die Leitung BSLOCK sich auf dem hohen Pegel befindet, so signalisiert die Leitung BSSHBC, wenn sie sich gleichfalls auf dem hohen Pegel befindet, der Steuerung 200 die Rückstellung ihres Verriegelungsflip-flops. Bei niedrigem Pegel signalisiert sie der Steuerung 200 einen Test und das Setzen des Verriegelungsflip-flops.

BSMCLR Die Bus-Hauptlösch-Leitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel veranlaßt sie die Steuerung 200 die Rückstellung bestimmter Busschaltkreise innerhalb der Steuerung 200 auf den Wert "0".

BSREDD Die Bus-Rot/Links-Leitung erstreckt sich von der Steuerung 200 zu dem Bus. Wenn sie sich aufgrund einer Leseanweisung auf hohem Pegel befindet, so signalsiert sie, daß ein unkorrigierbarer Fehler in dem linken Wort des zurückgeführten Wortpaares enthalten ist. Wenn nur ein Wort zurückgeführt wird, so wird dieses als das linke Wort angesehen.

BSREDR Die Bus-Rot/Rechts-Leitung erstreckt sich von der Steuerung 200 zu dem Bus. Befindet sie sich aufgrund einer Leseanforderung auf dem hohen Pegel, so signalisiert sie, daß ein unkorrigierbarer Fehler in dem rechten Wort des zurückgeführten Wortpaares enthalten ist.

BSYELO Die Bus-Gelb-Leitung ist eine bidirektionale Leitung, die einen Softfehlerzustand bezeichnet. Bei hohem Pegel während der zweiten Hälfte eines Buszyklus und aufgrund einer Leseanweisung zeigt sie an, daß die begleitende übertragende Information erfolgreich korrigiert worden ist.
Wenn sie während einer Speicher- Leseanforderung auf den hohen Pegel gesetzt ist, so zeigt diese Leitung an, daß die Leseanforderung als eine Diagnoseanweisung zu interpretieren ist.

Bus-Bestätigungs/Zeittakt-Leitungen

BSREQT Die Bus-Anforderungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß eine andere Einheit einen Buszyklus anfordert. Im auf den niedrigen Pegel zurückgestellten Zustand signalisiert sie der Steuerung 200, daß keine Busanforderung anhängig ist. Diese Leitung wird auf den hohen Pegel durch die Steuerung 200 gesetzt, um einen Lese-Buszyklus der zweiten Hälfte anzufordern.

BSDCNN Die Daten-Zyklusleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß einer Einheit ein angeforderter Buszyklus gewährt worden ist und daß auf dem Bus für eine andere Einheit abgelegt wurde.
Die Steuerung 200 setzt diese Leitung auf den hohen Pegel um zu signalisieren, daß sie angeforderte Daten zurück zu einer Einheit überträgt. Zuvor hatte die Steuerung 200 einen Buszyklus angefordert und dieser ist ihr gewährt worden.

BSACKR Die Bus-Bestätigungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie, daß sie eine Busübertragung während eines Lese- oder Schreibzyklus der ersten Hälfte akzeptiert hat. Während eines Lesezyklus der zweiten Hälfte signalisiert diese Leitung der Steuerung 200 die Annahme einer Übertragung, wenn sie durch die Einheit auf den hohen Pegel gesetzt wurde von der die Anforderungssignale stammen.

BSWAIT Die Bus-Warteleitung ist eine bidirektionale Leitung zwischen dem Bus und der Steuerung 200. Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie einer anfordernden Einheit, daß die Steuerung zu diesem Zeitpunkt eine Übertragung nicht annehmen kann. Danach kann die Einheit aufeinanderfolgende Wiederversuche auslösen bis die Steuerung 200 die Übertragung bestätigt. Die Steuerung 200 setzt die Leitung BSWAIT auf den hohen Pegel unter folgenden Bedingungen: 1. Sie ist belegt und führt einen internen Lese- oder Schreibzyklus aus.
2. Sie fordert einen Lesezyklus der zweiten Hälfte an.
3. Sie erwartet eine Auffrischoperation.
4. Sie führt eine Auffrischoperation aus.
5. Sie ist belegt bei einer Initialisierung.
6. Sie ist belegt bei der Ausführung eines Softfehler-Wiedereinschreibzyklus.
Wenn die Leitung BSWAIT durch eine Einheit auf den hohen Pegel gesetzt ist, so signalisiert dies der Steuerung 200, daß die Daten durch die anfordernde Einheit nicht akzeptiert werden und daß der vorliegende Buszyklus zu beenden ist.

BSNAKR Die Busleitung für die Negativbestätigung ist eine bidirektionale Leitung zwischen dem Bus und der Steuerung 200. Bei hohem Pegel signalisiert sie, daß sie eine festgelegte Übertragung verweigert. Die Steuerung 200 setzt die Leitung BSNAKR in folgenden Fällen auf den hohen Pegel:
1. Das Speicher-Verriegelungsflip- flop ist auf den Binärwert "1" gesetzt, und
2. die Anforderung ist zu testen und setzt das Verriegelungsflip- flop (BSLOCK auf hohen Pegel und BSSHBC auf niedrigen Pegel). In allen anderen Fällen, wenn das Speicher-Verriegelungsflip-flop gesetzt ist, erzeugt die Steuerung 200 eine Antwort über die Leitung BSACKR oder die Leitung BSWAIT oder sie erzeugt keine Antwort.
Wenn die Leitung BSNAKR durch eine Einheit auf den hohen Pegel gesetzt wird, so signalisiert dies der Steuerung 200, daß die Daten nicht durch die Einheit akzeptiert werden und der Operationszyklus zu beenden ist.

Tiebreak-Steuerleitungen

BSAUOK-BSIUOKDie Tiebreak-Netzwerkleitungen erstrecken sich von dem Bus zu der Steuerung 200. Diese Leitungen signalisieren der Steuerung 200, ob Einheiten mit höherer Priorität Busanforderungen ausgegeben haben. Wenn alle Signale auf diesen Leitungen den hohen Pegel aufweisen, so signalisiert dies der Steuerung 200, daß ihr ein Buszyklus gewährt worden ist, so daß sie zu diesem Zeitpunkt die Leitung BSDCNN auf den hohen Pegel setzen kann. Wenn irgendein Signal auf diesen Leitungen den niedrigen Pegel aufweist, so signalisiert dies der Steuerung 200, daß ihr ein Buszyklus nicht gewährt ist, die Leitung BSDCNN auf den hohen Pegel zu setzen.

BSMYOK Diese Tiebreak-Netzwerkleitung erstreckt sich von der Steuerung 200 zu dem Bus. Die Steuerung 200 setzt diese Leitung auf den niedrigen Pegel, um anderen Einheiten mit niedrigerer Priorität eine Busanforderung zu signalisieren.

Allgemeine Beschreibung des Systems gemäß Fig. 1

Fig. 1 zeigt ein bevorzugtes Ausführungsbeispiel einer Speichersteuerung 200, die unter Verwendung der Prinzipien der vorliegenden Erfindung aufgebaut ist. Gemäß Fig. 1 ist erkennbar, daß die Steuerung 200 die beiden Speichermodule 210-2 und 210-4 für jeweils 256K-Worte in dem Speicherabschnitt 210 steuert. Die Moduleinheiten der Blöcke 210-2 und 210-4 umfassen integrierte RAM-Hochgeschwindigkeitsschaltkreise entsprechend den Blöcken 210-20 und 210-40 und Adreßpufferschaltkreise entsprechend den Blöcken 210-22 und 210-26 und 210-42 bis 210-46. Jede 256K-Speichereinheit besteht aus dynamischen MOS-RAM-Chips für jeweils 64K-Worte, wie dies in Fig. 7 näher dargestellt ist. Unter Bezugnahme auf Fig. 7 ist insbesondere erkennbar, daß jeder Speichermodul für 256K- Worte mit jeweils 22 Bit, 88 Chips für 64K-Worte mit 1 Bit aufweist. Auf jedem Chip befindet sich eine Anzahl von Speicherfeldern, die in einer Matrix von 256 Zeilen und 256 Spalten von Speicherzellen angeordnet sind.

Die Steuerung 200 umfaßt jene Schaltkreise, die erforderlich sind, um Speicher-Zeittaktsignale zu erzeugen, und um Auffrischoperationen, Softfehler-Wiedereinschreib-Steueroperationen, Datenübertragungsoperationen, Adreßverteilungs- und Decodieroperationen und Bus-Schnittstellenoperationen auszuführen. Derartige Schaltkreise bilden einen Teil der verschiedenen Abschnitte in Fig. 1.

Die Abschnitte umfassen einen Zeittaktabschnitt 204, einen Wiederauffrisch-Steuerabschnitt 205, einen Softfehler-Wiedereinschreib- Steuerabschnitt 214, einen Daten-Steuerabschnitt 206, einen Adressenabschnitt 207, einen Lese-/Schreib-Steuerabschnitt 208, einen Daten-Eingabeabschnitt 209, einen Bus-Steuerschaltkreisabschnitt 211, einen Speicher-Auslöseschaltkreisabschnitt 212, einen Bus-Treiber/Empfänger-Schaltkreisabschnitt 213 und einen Diagnosemodus-Steuerabschnitt 216.

Der Bus-Steuerabschnitt 211 umfaßt die Logikschaltkreise, welche Signale für die Ausgabe und Annahme von Buszyklusanforderungen für Einzel- und Doppelwortoperationen erzeugen. Gemäß Fig. 1 sind diese Schaltkreise ebenso wie die Schaltkreise der anderen Abschnitte an den Bus über die Treiber/Empfänger- Schaltkreise des Abschnittes 213 angeschlossen, wobei diese Schaltkreise einen bekannten Aufbau aufweisen. Der Abschnitt 211 umfaßt die Tiebreak-Netzwerkschaltungkreise, welche Anforderungsprioritäten auf der Basis der physikalischen Position eine Einheit an dem Bus lösen. Die Speichersteuerung, die sich am weitesten links oder zuunterst an dem Bus befindet, besitzt die höchste Priorität, während eine zentrale Verarbeitungseinheit CPU in der höchsten Position an dem Bus die geringste Priorität aufweist. Nähere Informationen bezüglich des Busbetriebs können der US-PS 40 00 485 entnommen werden.

Der Zeittaktabschnitt 204, welcher näher in Fig. 3 dargestellt ist, umfaßt Schaltkreise, die die geforderte Folge von Zeittaktsignalen bei Speicherlese- und Schreibzyklen erzeugen. Gemäß Fig. 1 überträgt und empfängt dieser Abschnitt Signale zu und von den Abschnitten 205, 206, 207, 208, 211-14 und 216.

Der Adreßabschnitt 207, der in näheren Einzelheiten in den Fig. 2a bis 2c dargestellt ist, umfaßt Schaltkreise, welche Adreßsignale decodieren, erzeugen und verteilen, wie sie für Auffrischoperationen, die Initialisierung und für die Lese/Schreibauswahl erforderlich sind. Der Abschnitt 207 empfängt Adreßsignale von den Leitungen BSAD 08-BSAD 23 und von den Adreßleitungen BSAD 00-BSAD 07 und BSAP 00 zusätzlich zu dem Speicherreferenz-Steuersignal von der Leitung BSMREF. Der Abschnitt 207 empfängt zusätzlich Steuer- und Zeittaktsignale von den Abschnitten 204, 212 und 205.

Der Speicher-Initialisierungsabschnitt 212 umfaßt herkömmliche Schaltkreise zum Löschen der Steuerschaltkreise auf einen anfänglichen vorbestimmten Zustand.

Der Lese/Schreib-Steuerabschnitt 208 umfaßt Register und herkömmliche Steuerlogikschaltkreise. Die Register empfangen und speichern Signale entsprechend dem Zustand der Signale auf den Leitungen BSWRIT, BSBYTE und BSAD 23. Die Steuerschaltkreise decodierten die Signale der Register und erzeugen Signale, die an die Abschnitte 204, 207 und 210 angelegt werden, um vorzugeben, ob die Steuerung einen Lesezyklus, einen Schreibzyklus oder einen Lesezyklus gefolgt von einem Schreibzyklus (z. B. bei einer Byte-Anweisung) ausführen soll.

Der Auffrischabschnitt 205 umfaßt die Schaltkreise für die periodische Auffrischung des Speicherinhalts. Der Abschnitt 205 empfängt Zeittakt- und Steuersignale von dem Abschnitt 204 und er liefert Auffrisch-Anweisungsteuersignale an die Abschnitte 204, 207, 208 und 212. Zur weiteren Information sei auf die US-PS 41 85 323 verwiesen, in der Schaltkreise zur Erzeugung von Auffrisch-Anweisungssignalen (REFCOM) dargestellt und beschrieben sind.

Der Daten-Eingabeabschnitt 209 umfaßt in einem Block 209-4 Multiplexer-Schaltkreise und ein Adreßregister, dem Signale von dem Abschnitt 206 zugeführt werden.

Die Multiplexer-Schaltkreise empfangen Datenworte von den beiden Gruppen von Busleitungen BSDT 00-15 und BSDT 16-31 und sie führen die geeigneten Worte über die Gruppen von Ausgangsleitungen MDIE 000-015 und MDIO 000-015 den richtigen Speichermodulen während eines Schreibzyklus zu. Zu diesem Zweck werden die Multiplexer-Schaltkreise selektiv durch ein Signal MOWTES 000 freigegeben, das durch ein UND-Gatter 209-10 erzeugt wird, wenn das Initialisierungssignal INITTM 310 von dem Abschnitt 212 den Binärwert "0" (d. h. kein Initialisierungsmodus) aufweist. Das UND-Gatter 209-10 erzeugt das Signal MOWTES 000 in Abhängigkeit von dem Bus-Adreßbit 22 (d. h. Signal BSAD 22) und in Abhängigkeit davon, ob die Steuerung eine Schreiboperation (Signal BSWRIT) ausführt. Während einer Schreiboperation wählt das Signal MOWTES 000 das korrekte Datenwort aus (d. h. das an die Busleitungen BSDT 00-15 oder BSDT 16-31 angelegte Wort), um es der richtigen Speichereinheit zuzuführen. Dies erlaubt den Beginn einer Schreiboperation an jeder Wortgrenze.

Während einer Leseoperation sind die Multiplexer-Schaltkreise in der Lage, eine Modul-Identifizierungsinformation zu liefern, die von den Busleitungen BSDT 00-15 zurück zu den Adreßbusleitungen BSAD 08-23 übertragen wird. Dies geschieht dadurch, daß die an die Leitungen BSDT 00-15 angelegten Signale in das gerade Datenregister 206-8 des Abschnittes 206 geladen wird. Hierdurch wird wiederum der Inhalt der Adreßregisterverriegelungen des Blockes 209-4 zusammen mit der Modul- Identifizierungsinformation über die Busleitungen BSDT 00-15 übertragen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, wird darauf nicht näher eingegangen.

Der Daten-Steuerabschnitt 206 umfaßt die Datenregister 206-8 und 206-10, Multiplexer-Schaltkreise 206-16 und 206-18 mit zugeordneten Steuerschaltkreisen, die das Einschreiben und/oder Lesen von Daten in und aus den geraden und ungeraden Speichereinheiten 210-20 und 210-40 des Abschnittes 210 gestatten, und er umfaßt die Rot- und Gelb-Generatorschaltkreise des Blockes 206-20. Beispielsweise werden während eines Lesezyklus mit doppelter Breite Operanden oder Befehle aus den Einheiten 210-20 und 210-40 in die geraden und ungeraden Ausgangsregister 206-8 und 206-10 ausgelesen. Während eines Schreibzyklus werden die Byte-Operandensignale in den am weitesten links liegenden Abschnitt des Paares von Registern 206-8 und 206-10 von dem Bus über den Abschnitt 209-4 geladen und in die ungerade oder gerade Speichereinheit des Abschnittes 210 eingeschrieben.

Die Steuerung 200 umfaßt eine Fehlerfeststell- und Korrektureinrichtung (EDAC), wobei jedes Wort 16 Datenbits und 6 Prüfbits aufweist, um Einzelbitfehler in dem Datenwort festzustellen und zu korrigieren und bei Doppelbitfehlern in dem Datenwort diese festzustellen und ohne Korrektur zu signalisieren. Die EDAC-Einrichtung umfaßt zwei Gruppen von EDAC- Codier/Decodierschaltkreisen 206-12 und 206-14. Diese Schaltkreise können so aufgebaut sein, wie dies in der US-PS 40 72 853 dargestellt und beschrieben ist. Zusätzlich gestattet der Abschnitt 206 eine Rückführung der über die Datenleitungen BSDT 00-15 empfangenen und in dem Register 209-4 gespeicherten Identifizierungsinformation über die Adreßleitungen BSAD 08-23.

Ferner erzeugen die Schaltkreise des Blockes 206-20 aufgrund der Syndrom-Bitsignale der EDAC-Schaltkreise 206-12 und 206-14 Signale, die anzeigen, ob die zu dem Bus übertragene Information fehlerhaft ist und ob der Fehler korrigierbar ist oder nicht. Wenn das Signal MYYELO 110 auf den Binärwert "1" gesetzt ist, so zeigt dies an, daß die begleitende übertragende Information korrekt ist und daß eine Korrektur ausgeführt wurde (d. h. einen Hard- oder Softfehlerzustand). Wenn jedoch das Signal MYREDD 010 oder MYREDR 010 auf den Binärwert "1" gesetzt ist, so zeigt dies an, daß die begleitende übertragende Information fehlerhaft ist (d. h. ein unkorrigierbarer Fehlerzustand). Diese Signale werden ihrerseits benutzt, um die Signale zu erzeugen, die an die Busleitungen BSREDD, BSREDR und BSYELO angelegt werden. Nähere Einzelheiten bezüglich der Erzeugung der Signale können der US-PS 40 72 853 entnommen werden.

Der Softfehler-Wiedereinschreib-Steuerabschnitt 214 umfaßt Schaltkreise für den periodischen Zugriff auf jeden Speicherplatz innerhalb des Speicherabschnittes 210 zum Auslesen und Wiedereinschreiben von korrigierter Information in diese Speicherplätze, um den Speicher 210 weniger empfindlich bezüglich der durch Alphateilchen oder anderen Systemstörungen erzeugten Softfehler zu machen. Wie aus Fig. 1 erkennbar, werden dem Abschnitt 214 Steuersignale von den Abschnitten 205, 212, 213 und 216 zugeführt. Der Abschnitt liefert Steuersignale an die Abschnitte 204, 206 und 207 in der dargestellten Weise.

Gemäß der vorliegenden Erfindung enthält der Diagnosemodus- Steuerabschnitt 216 Schaltkreise, die die Abschnitte 206 und 214 in die Lage versetzen, einen schnellen Test sowie eine Überprüfung der Operation der Softfehler-Wiedereinschreib-Steuereinrichtung im Abschnitt 214 auszuführen. Gemäß der Fig. 1 erhält der Abschnitt 216 Steuersignale von den Abschnitten 204, 208, 211 und 213 zugeführt.

Wichtige Teile der zuvor genannten Abschnitte seien nun anhand der Fig. 2-7 näher erläutert.

Detaillierte Beschreibung der Steuerabschnitte

Im folgenden werden nur solche Abschnitte beschrieben, die für ein Verständnis der vorliegenden Erfindung von Bedeutung sind. Zur weiteren Information bezüglich der verbleibenden Abschnitte sei auf die US-PS 41 85 323 verwiesen.

Abschnitte 204 und 206

Fig. 3 zeigt in näheren Einzelheiten die Zeittaktschaltkreise des Abschnittes 204. Die Schaltkreise empfangen Eingangs-Zeittakt-Impulssignale TTAP 01010 und TTAP 02010 von herkömmlichen nicht dargestellten Verzögerungsleitungs-Zeittakt- Generatorschaltkreisen. Derartige Schaltkreise können so ausgebildet sein, wie dies in der US-PS 41 85 323 dargestellt und beschrieben ist. Die Zeittakt-Generatorschaltkreise erzeugen eine Reihe von Zeittaktimpulsen über ein Paar von in Reihe geschalteten Verzögerungsleitungen mit einer Verzögerung von 200 ns aufgrund der Umschaltung des Signales MYACKR 10 auf den Binärwert "1". Diese Impulse bilden zusammen mit den Schaltkreisen des Blockes 204 den Zeittakt für die verbleibenden Abschnitte während eines Speicherzyklus.

Die Schaltkreise des Blockes 204 empfangen zusätzlich ein Grenzsignal MYBNDY 010, Adreßsignale LSAD 22200 und LSAD 22210 von dem Abschnitt 207 und ein Softfehler-Wiedereinschreib- Steuersignal ALPCNTO 010 von dem Abschnitt 214. Ferner legt der Abschnitt 212 ein Initialisierungssignal INITMM 100 an den Abschnitt 204. Die Signale MYBNDY 010 und ALPCNT 010 werden an ein NOR-Gatter 204-5 angelegt, wobei jedes Signal das Signal RASINHO 010 auf den Binärwert "0" setzt, wenn es den Binärwert "1" aufweist. Das hierzu in Reihe geschaltete UND-Gatter 204-7 verknüpft das Initialisierungssignal INITMM 100, und das Auffrisch-Anweisungssignal REFCOM 100, um das Signal RASINH 000 zu erzeugen. Ein NAND-Gatter 204-8 kombiniert das Signal RASINH 000 und das Adreßsignal LSAD 22210, um ein Austast-Sperrsignal ERASHI 000 für eine gerade Speicherzeile zu erzeugen. Das Signal wird einem UND-Gatter 204-10 zugeführt und mit einem Zeittaktsignal MRASTT 010 verknüpft, das von dem Signal TTAP 01010 über ein UND-Gatter 204-1 abgeleitet wird. Das sich ergebende Ausgangssignal MRASTE 010 wird dem Zeittakteingang RAS der geraden Stapeleinheiten 210-20 zugeführt.

Ein NAND-Gatter 204-14 kombiniert die Signale RASINH 010 und LSAD 22200, um ein Sperrsignal ORASIH 000 für eine ungerade Zeile zu erzeugen. Dieses Signal wird in einem UND-Gatter 204-17 mit dem Zeittaktsignal MRASTT 010 verknüpft, um das Zeilen-Zeittaktsignal MRASTO 010 zu erzeugen. Dieses Signal wird dem Zeittakteingang RAS der ungeraden Stapeleinheiten 210-40 zugeführt.

Gemäß Fig. 3 liefert ein UND-Gatter 204-11 ein Zeittaktsignal MDECTO 010 an den Eingangsanschluß G des mittleren Abschnittes des geraden Datenregisters 206-8 bei Abwesenheit einer Auffrischungsanweisung (d. h. Signal REFCOM 000 = 1). In gleicher Weise liefert ein UND-Gatter 204-15 ein Zeittaktsignal MDOCTO 010 an einen Eingangsanschluß G des Mittelabschnittes des ungeraden Datenregisters 206-10. Ein Verzögerungsschaltkreis 204-19 ist zwischen das UND-Gatter 204-18 und das UND-Gatter 204-20 geschaltet, wodurch das letztere Gatter das Zeittaktsignal MCASTS 010 abgibt. Das Signal MCASTS 010 wird dem Zeittakteingang CAS der geraden und ungeraden Stapeleinheiten 210-20 und 210-40 zugeführt.

Die geraden und ungeraden Datenregister 206-8 und 206-10 arbeiten im Tristate-Modus und sind aus Transparent- Verriegelungsschaltkreisen vom G-Typ aufgebaut, wie sie von der Fa. Texas Instruments Inc. unter der Typ-Nr. SN 47 S 373 vertrieben werden. Unter der Transparenz der Register sei verstanden, daß bei Zuführung eines Signales an dem Eingangsanschluß G mit dem Binärwert "1" die Signale am Ausgangsanschluß Q den Signalen am Eingangsanschluß D folgen. Wenn das dem Eingangsanschluß G zugeführte Signal den niedrigen Pegel einnimmt, so wird das Signal am Ausgangsanschluß Q verriegelt.

Die Ausgangsanschlüsse der Register 206-8 und 206-10 werden gemeinsam einer festverdrahteten ODER-Verknüpfung unterzogen, um eine Multiplexbildung des Paares von Datenwortsignalen zu ermöglichen. Eine solche Multiplexbildung wird durch Steuerung des Zustandes der Signale MDOTSC 000, MDOTSC 010 und MDRELB 000 verwirklicht, die den Eingangsanschlüssen für die Ausgangssteuerung (OC) in den verschiedenen Abschnitten der Register 206-8 und 206-10 in Fig. 1 zugeführt werden. Diese Operation ist unabhängig von der Verriegelungswirkung der Register-Flip-Flops, die aufgrund der Signale stattfindet, die den Eingangsanschüssen G zugeführt werden.

Die Gruppe von Gattern 204-22 bis 204-28 steuert den Zustand der Signale MDOTSC 100 und MDOTSC 010. Das UND-Gatter 204-22 erhält Zeittaktsignale DLYINN 010 und DLYO 20100 am Beginn eines Lese- oder Schreibzyklus zugeführt, um die Speicherung der Identifizierungsinformation von dem Bus zu ermöglichen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, kann das Signal PULS 20210 mit dem Binärwert "0" angenommen werden. Während einer Leseoperation wird das Lese-Anweisungssignal READCM 000 auf den Binärwert "0" gesetzt, wodurch das UND-Gatter 204-26 das Signal MDOTSC 100 auf den Binärwert "0" setzt und das NAND- Gatter 204-28 das Signal MDOTSC 10 auf den Binärwert "1" setzt.

Das Signal MDOTSC 100 gestattet bei einem Binärwert "0" den Mittelabschnitten der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Das Signal MDOTSC 010 hinter bei einem Binärwert "1" die rechten Abschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Während eines Schreibzyklus, wenn das Lese-Anweisungssignal READCM 000 auf den Binärwert "1" gesetzt ist, setzt das UND-Gatter 204-26 das Signal MDOTSC 100 auf den Binärwert "1"; während das NAND-Gatter 204-28 das Signal MDOTSC 010 auf den Binärwert "0" setzt, wenn das Signal ALPCNT 000 den Binärwert "1" aufweist. Hierdurch wird gegenüber dem beschriebenen Resultat das entgegengesetzte Resultat erreicht. Das heißt, das Signal MDOTSC 100 hindert die Mittelabschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Zur gleichen Zeit gestattet das Signal MDOTSC 010 dem rechten Abschnitt der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Wenn das Signal ALPCNT 000 den Binärwert "0" aufweist, so hindert dieses das NAND-Gatter 204-28 am Setzen des Signales MDOTSC 010 auf den Binärwert "0" aufgrund des Signales READCM 000. Demgemäß werden die rechten Abschnitte der Register 206-8 und 206-10 ebenfalls daran gehindert, ihren Inhalt an den Ausgangsanschlüssen abzugeben.

Schließlich enthält der Abschnitt 204 ein weiteres UND- Gatter 204-30. Dieses UND-Gatter liefert aufgrund der Zeittaktsignale DLY 400010 und DLY 220010 ein Rückstellsignal RESET 010, das benutzt wird um die Softfehler-Wiedereinschreib- Steuerschaltkreise des Abschnittes 214 zurückzustellen.

Abschnitt 207

Fig. 2 zeigt die verschiedenen Abschnitte des Adreßabschnittes 207. Dieser Adreßabschnitt 207 umfaßt einen Eingangs- Adreßabschnitt 207-1, einen Adressen-Decodierabschnitt 207-2, einen Adressen-Registerabschnitt 207-4 und einen Auffrisch- und Initialisier-Adreßregister- Eingangsabschnitt 207-6.

Abschnitte 207-1 und 207-2

Der Eingangs-Adreßabschnitt 207-1 umfaßt eine Gruppe von manuell betätigbaren Schaltern in dem Block 207-10, denen Bus-Adreßsignale BSAD 04110 und BSAD 06110 zugeführt werden. Diese Schalter wählen das hochrangige Bus-Adreß-Bit aus, welches die oberen/unteren 256K des Speichers auswählt, wenn das System das volle Komplement von 128K-Speichermodulen aufweist. Wenn die Speichermodule von 64K-Chips aufgebaut sind, so wird der obere Schalter in die geschlossene Stellung gebracht. Hierdurch wird das Adreßbit 4 (Signal BSAD 04110) als hochrangiges Bus-Adreßbit ausgewählt. Bei 16K-Chips wird der andere Schalter in die geschlossene Stellung gebracht, wodurch das Adreßbit 6 ausgewählt wird.

Da davon ausgegangen wird, daß die Speichermodule 64K-Chips verwenden, ist der obere Schalter geschlossen, während der andere Schalter geöffnet ist. Das sich ergebende hochrangige Bitsignal BSADX 6010 zusätzlich zu seinem Komplement und zusammen mit den am wenigsten signifikanten Bus-Adreß- Bits 22 und 21 werden in einem Register 207-12 gespeichert. Die drei Signale werden in das Register 207-12 geladen, wenn das Adressen-Tastsignal ADDSTR 000 auf den Binärwert "0" gesetzt wird. Dies geschieht, wenn der Speicher belegt wird (d. h. einen Buszyklus bzw. eine Speicheranforderung akzeptiert).

Die Ausgänge des Registers 207-12 werden als Eingänge einem 2-zu-1-Multiplexer üblicher Bauart (SN 74 S 157) zugeführt. Das Signal ALPCNT 000 vom Abschnitt 214 wird über einen Inverterschaltkreis 207-16 invertiert und als Signal ALPCT 010 dem Auswahleingang G 0/G 1 des Schaltkreises 207-14 zugeführt. Wenn das Signal ALPCNT 010 den Binärwert "0" erreicht, werden die Signale ARAD 21010 und ARADX 6010 von dem Abschnitt 207-6 ausgewählt und an den Ausgangsanschlüssen Y 2 und Y 3 ausgegeben, während der Ausgangsanschluß Y 1 auf den Binärwert "0" gesetzt wird.

Die am wenigsten signifikanten Adreß-Bitsignale LSAD 22210 und LSAD 21210 werden den Eingangsanschlüssen eines Binär- Decodierschaltkreises 207-20 zugeführt. Das am wenigstens signifikante Adreß-Bitsignal LSAD 22210 und sein durch einen Inverterschaltkreis 207-22 erzeugtes Komplementsignal LSDA 22200 werden den Abschnitten 204 und 206 zugeführt. Das hochrangige Bitsignal LSADX 6210 wird an den Freigabeeingang des Decodierschaltkreises 207-20 angelegt. Das durch einen Inverter 207-15 erzeugte Komplementsignal LSADX 6200 wird dem Freigabeeingang des Decodierschaltkreises 207-31 zusammen mit den Adreßsignalen LSAD 22210 und LSAD 21210 zugeführt. Wenn das hochrangige Adreßsignal LSADX 6210 den Binärwert "0" aufweist, so wird der Decodierschaltkreis 207-20 für den Betrieb freigegeben. In gleicher Weise wird der Decodierschaltkreis 207-31 für den Betrieb freigegeben, wenn das Signal LSADX 6210 den Binärwert "1" aufweist.

Jedes der vier decodierten Ausgangssignale DECOD 0000 bis DECOD 3000 ist an ein verschiedenes Paar von NAND-Gattern 207-24 bis 207-30 angeschlossen. Es sei vermerkt, daß das Decodiersignal DECOD 0000 mit den Eingängen des NAND-Gatter 207-24 bis 207-26 verbunden ist, die die Adreß-Tastsignale für die Zeilen 0 und 1 erzeugen. In gleicher Weise ist das Signal DECOD 1000 an die Eingänge der NAND-Gatter 207-26 und 207-28 angeschlossen, die die Adreß-Tastsignale für die Zeilen 1 und 2 erzeugen. Das nächstfolgende Decodiersignal DECOD 2000 ist an die beiden NAND-Gatter angeschlossen, die die Adreß-Tastsignale für das nächste Paar der folgenden Zeilen erzeugen. Schließlich ist das letzte Decodiersignal DECOD 3000 an die NAND-Gatter 207-30 und 207-24 angeschlossen, die die Adreß-Tastsignale für die Zeilen 3 und 0 erzeugen. In einer ähnlichen Weise sind die vier decodierten Ausgangssignale DECOD 4000 bis DECOD 7000 an andere Paare von NAND-Gattern 207-32 bis 207-38 angeschlossen.

Gemäß Fig. 2 wird allen NAND-Gattern 207-24 bis 207-30 und 207-32 bis 207-38 ein weiteres durch ein NAND-Gatter 207-39 erzeugte Eingangssignal OVRDEC 000 zugeführt. Wenn entweder das Initialisierungsignal INITMM 100 oder das Auffrisch-Anweisungssignal REFCOM 100 auf den Binärwert "0" durch die Schaltkreise des Abschnittes 212 oder Abschnittes 204 gesetzt wird, so setzt das UND-Gatter 207-39 das Signal OVRDEC 000 auf den Binärwert "0". Hierdurch werden alle Decodiersignale eingeschaltet (d. h. die Signale DRAST 0010 bis DRAST 7010 werden auf den Binärwert "1" gesetzt), wodurch acht Speicherplätze gleichzeitig während eines Initialisierungsmodus eingegeben werden können oder während eines Auffrischmodus aufgefrischt werden können.

Wie ersichtlich, werden die Adreß-Tastsignale DRAST 0010 und DRAST 2010 für die gerade Zeile an die RAM-Chips der geraden Stapeleinheiten 210-20 angelegt. Die Adreß-Tastsignale DRAST 1010 und DRAST 3010 für die ungerade Zeile werden an die RAM-Chips der ungeraden Stapeleinheiten 210-40 angelegt.

Abschnitt 207-4

Der Adreßregisterabschnitt 207-4 empfängt gemäß Fig. 2 die Bus-Adreßsignale BSAD 05210 bis BSAD 20210, die über die Bus-Empfängerschaltkreise des Blockes 213 in Fig. 1 als Eingänge den verschiedenen Stufen eines Zeilen-Adreßregisters 207-40 und eines Spalten-Adreßregisters 207-41 zugeführt werden. Ferner empfängt dieser Abschnitt Eingangssignale von den Schaltkreisen des Blockes 207-6, die verschiedenen Stufen eines Auffrisch-Adreßregisters 207-42 und eines Spalten-Adreßregisters 207-43 zugeführt werden. Die Freigabeeingänge der Register 207-40 und 207-41 sind an ein Speicher-Belegsignal MEMBUZ 010 des Abschnittes 204 angeschlossen. Die Freigabeeingänge der Register 207-42 und 207-43 sind an eine Spannungsquelle von +5 V angeschlossen. Der Eingangsanschluß OC des Zeilen-Adreßregisters 207-40 ist an ein Zeittaktsignal MRASCT 000 angeschlossen, das durch das UND-Gatter 207-44, den Inverterschaltkreis 207-46 und das NAND-Gatter 207-47 aufgrund der Signale INITMM 000, REFCOM 000 und MCASTT 010 erzeugt wird. Der Eingangsanschluß OC des Spalten- Adreßregisters 207-41 ist an ein Zeittaktsignal MCASCT 000 angeschlossen, das durch das NAND-Gatter 207-48 und das NAND-Gatter 207-50 aufgrund der Signale INTREF 000 und MCASTT 010 erzeugt wird. Das Signal INTREF 000 wird über die in Reihe geschalteten UND-Gatter 207-44 und 207-48 erzeugt, denen die Signale INITMM 000, REFCOM 000 und ALPCNT 000 zugeführt werden. Dem Eingangsanschluß OC des Auffrisch-Adreßregisters 207-42 wird ein Steuersignal MREFCT 000 zugeführt, das durch das NAND-Gatter 207-49, das NAND-Gatter 207-51 und den Inverterschaltkreis 207-45 aufgrund der Signale INTREF 000, MCAST 010 und INITAL 110 erzeugt wird.

Jedes Adreßregister 207-40 bis 207-43 ist in der zuvor erwähnten Weise aus transparenten Verriegelungen vom D-Typ aufgebaut (SN 74 S 373). Gemäß Fig. 2 sind die verschiedenen Adressen-Ausgangsanschlüsse der Register einer jeden Gruppe in einer festverdrahteten ODER-Schaltung zusammengefaßt, um die Multiplexbildung dieser Adreßsignale zu gestatten. Wie zuvor beschrieben, erfolgt diese Multiplexbildung durch Steuerung des Zustands der Signale, die den Ausgangssteuer- Eingangsanschlüssen OC der Register 207-40 bis 207-43 zugeführt werden.

Insbesondere gestatten die Ausgangs-Steueranschlüsse OC eine sog. Tristate-Operation, die durch die Schaltkreise 207-44 bis 207-51 gesteuert wird. Wenn jedes der Signale MRASCT 000, MCASCT 000 und MWRTCT 000 den Binärwert "1" aufweist, so wird jedes Adreßsignal daran gehindert, an den Ausgangsanschlüssen Q dieses Registers abgegeben zu werden. Wie erwähnt, ist diese Operation unabhängig von der Verriegelungswirkung der Register-Flip-Flops.

Der Abschnitt 207-4 umfaßt zusätzlich einen binären 4-Bit- Volladdierer 207-54 üblicher Bauart. Der Addierer 207-54 dient der Erhöhung der niedrigrangigen Adreßbits 20-17 um 1. Näher betrachtet werden den Eingangsanschlüssen A 1-A 8 Signale MADD 00010 bis MADD 03010 zugeführt. Signale mit dem Binärwert "0" werden den Eingangsanschlüssen B 1-B 8 zugeführt. Ein UND-Gatter 207-56 erzeugt ein Übertrags-Eingangssignal MADDUC 010 in Abhängigkeit von dem Zustand der am wenigsten signifikanten Adreßsignale LSAD 22210 und LSAD 21210, des Signales INTREF 000 und des Zeittaktsignales DLY 060010.

Das erhöhte Ausgangssignal MADD 00111 bis MADD 03111 bis MADD 03111, das an den Summieranschlüssen S 1-S 8 des Addierers auftritt, wird über die Adreßpufferschaltkreise 210-26 den RAM-Chips in dem geraden Stapel in Fig. 7 zugeführt. Das gleiche gilt für die Signale MADD 0410 bis MADD 07010. Den RAM-Chips des ungeraden Stapels in Fig. 7 werden die Adreßsignale MADD 0010 bis MADD 07010 über die Adreßpufferschaltkreise 210-46 zugeführt.

Abschnitt 207-6

Der Auffrisch- und Initialisierungs-Adreßregister-Eingangsabschnitt 207-6 umfaßt die Auffrischzähler- und Schreibadreßzählerschaltkreise, die die Adreßwerte erzeugen, welche den Auffrisch- und Schreibadreßregistern des Abschnittes 207-4 zugeführt werden. Die Auffrischzählerschaltkreise umfassen zwei in Reihe geschaltete Binärzähler 207-60 und 207-61, wobei jeder aus einem Chip des Typs 74 LS 393 besteht. Dem Zähler 207-60 wird ein Taktsignal RADDUC 000 zugeführt, das durch einen Inverter 207-67, ein NOR-Gatter 207-66 und UND-Gatter 207-65 und 207-68 aufgrund der Signale ALPHUC 010, REFCOM 000 MCASTT 010 erzeugt wird. Beiden Zählern wird ein Löschsignal MYCLRR 010 von dem Abschnitt 212 zugeführt.

Die Schreibzählerschaltkreise umfassen zwei in Reihe geschaltete Binärzähler 207-62 und 207-63, die durch das Signal REFAD 8010 von dem Auffrischzähler angesteuert werden. Beiden Zählern wird ein Löschsignal MYCLRR 110 zugeführt, das durch ein NAND-Gatter 207-69 aufgrund der Signale MYCLRR 000 und PWONLLL 010 erzeugt wird.

Die Schaltkreise umfassen ferner ein Flip-Flop 207-71 vom D-Typ, das als Extrastufe des Zählers 207-63 dient. Dem Flip- Flop 207-71 wird das Komplementsignal WRITA 7100 des signifikantesten Schreibadreß-Bitsignales WRITA 7010 von einem Inverter 207-72 zugeführt. Wenn anfänglich das Signal WRITA 7010 den Binärwert "0" aufweist, so besitzt das Signal WRITA 7100 den Binärwert "1". Nach der Spannungseinschaltung wird das Flip-Flop 207-71 durch das Signal MYCLRR 100 gelöscht. Wenn das Signal WRITA 7010 am Ende eines ersten Durchlaufs auf den Binärwert "1" umgeschaltet, so schaltet das Signal WRITA 7100 von dem Binärwert "1" auf den Binärwert "0", was keinen Einfluß auf den Zustand des Flip-Flops 207-71 besitzt. Bei Beendigung eines zweiten Durchlaufs schaltet das Signal WRITA 7010 zurück auf den Binärwert "0", woraufhin das Signal WRITA 7100 das Flip-Flop 207-71 zum Umschalten von dem Binärwert "0" auf den Binärwert "1" veranlaßt. Zu diesem Zeitpunkt schaltet das Signal MADROL 000 von dem Binärwert "1" auf den Binärwert "0". Das Signal MADROL 000 wird an den Abschnitt 212 angelegt und benutzt, um die Beendigung der Initialisierungsoperation anzuzeigen. Das Flip-Flop 207-71 wird durch das Signal PWONLL 010 und ein +5V-Signal für den Betrieb freigegeben, wobei diese Signale dem Voreinstelleingang und dem D-Eingang entsprechend zugeführt werden. Ferner liefert ein NAND-Gatter 207-70 ein Signal MYCLRR 100 an den Löscheingang, wobei dieses Signal aufgrund der Signale PWONLL 300 und PWONLL 010 von dem Abschnitt 212 erzeugt wird.

Gemäß Fig. 2 umfaßt der Abschnitt 207-6 einen weiteren Binärzähler 207-64. Diesem Zähler wird ebenfalls das Signal WRITA 7010 von dem Schreibadreßzähler 207-63 zugeführt. Von dem NAND-Gatter 207-69 erhält er das Löschsignal MYCLRR 110 zugeführt. Wie erläutert, ergänzt dieser Zähler die vorliegenden Auffrisch- und Initialisierungschaltkreise und bildet einen Teil der Softfehler-Wiedereinschreib-Steuerschaltkreise 214.

Lese/Schreib-Steuerabschnitt 208

Ein Teil der Schaltkreise des Abschnittes 208 ist in näheren Einzelzeiten in Fig. 5 dargestellt. Wie erwähnt, umfaßt der Abschnitt 208 ein Register 208-10 und Schaltkreise 208-12 bis 208-45. Das Register 208-10 ist ein zweistufiges Register mit Flip-Flops vom D-Typ zur Speicherung des Signales BSWRIT 110, das eine Lese/Schreibanweisung repräsentiert und zur Speicherung des Signales BSYELO 110, das einen Einzelbitfehler- Buszustand repräsentiert. Diese Signale werden verriegelt, wenn das Signal MYACKR 010 vom Abschnitt 211 auf den Binärwert "1" umschaltet. Wenn irgendeines der Signale REFCOM 000, INITMM 000 oder BSMCLR 000 auf den Binärwert "0" umschaltet, so setzt das UND-Gatter 208-12 das Signal CLRMOD 000 auf den Binärwert "1", wodurch das Register 208-10 gelöscht wird.

Das Schreibmodussignal LSWRIT 010 und das Fehlerzustandssignal LSYELO 010 werden dem Abschnitt 211 zugeführt. Das Lesemodussignal READMM 010 wird einem UND-Gatter 208-14 zugeführt, das ebenfalls ein Initialisierungssignal INITAL 000 von dem Abschnitt 214 zugeführt erhält.

Das UND-Gatter 208-14 setzt aufgrund einer Leseanweisung (d. h. Signale READMM 010 = "1") das Signal READMI 010 auf den Binärwert "1"; wenn das System nicht initialisiert ist oder einen Softfehler-Wiedereinschreibzyklus ausführt (d. h. Signal INITAL 000 = "1"). Wenn das Signal READMI 010 den Binärwert "1" aufweist, so wird über das NOR-Gatter 208-40 ein Leseanweisungssignal READCM 000 auf den Binärwert "0" gesetzt. Ein UND- Gatter 208-42 setzt aufgrund des Signals READCM 000 das Signal READCM 100 auf den Binärwert "0". Ein Paar von UND-Gattern 208-23 und 208-25 setzt die Signale MEREAD 010 und MOREAD 010 auf den Binärwert "0". Diese Signale werden den Lese/Schreib- Steuerleitungen der geraden und ungeraden Stapeleinheiten 210-20 und 210-40 zugeführt. Die Signale werden jedoch durch Schaltkreise innerhalb der Einheiten 210-20 und 210-40 gemäß Fig. 7 invertiert, bevor sie an die Chips angelegt werden, die diese Einheiten aufweisen.

Ein anderes Eingangssignal des NOR-Gatters 208-40 wird durch das partielle Schreibsignal PARTWT 010 gebildet. Wie in der US-PS 41 85 323 erläutert, gibt es bestimmte Arten von Speicheroperationen, wie beispielsweise Byte- und Initialisierungsoperationen, die zwei Operationszyklen erfordern. Das gleiche gilt für Softfehler-Wiedereinschreib-Operationszyklen. Wie erwähnt, wird im Falle einer Initialisierungs- oder Softfehler-Wiedereinschreib-Operation das Signal INITAL 000 auf den Binärwert "0" gesetzt. Dies bewirkt eine Überlagerung der auf den Bus gegebenen Anweisungen. Die Lese/Schreib- Anweisungssignale MEREAD 010 und MOREAD 010, die an die Stapeleinheiten 210-20 und 210-40 angelegt werden, werden in Abhängigkeit von dem Signal PARTWT 010 erzeugt. Das Signal PARTWT 010 verbleibt, wenn es auf den Binärwert "1" gesetzt ist, auf diesem Wert bis zum Ende des ersten Zyklus und löst einen zweiten Operationszyklus aus, während welchem eine andere Gruppe von Zeittaktsignalen, die zu denen der ersten Gruppe identisch sind, durch die Schaltkreise des Abschnittes 204 erzeugt werden. Während des ersten Zyklus werden die Lese/Schreib-Anweisungssignale auf den Binärwert "0" gesetzt, und während des zweiten Zyklus setzen diese Signale den Binärwert "1". Das Signal PARTWT 010 wird durch ein Flip-Flop 208-16 vom D-Typ erzeugt, das den Eingangsschaltkreisen 208-17 bis 208-26 zugeordnet ist. Das Flip-Flop 208-16 wird zum Umschalten freigegeben, wenn das an den Voreinstell-Eingang angelegte Signal PWTSET 000 auf den Binärwert "0" umschaltet. Dieses Signal wird über die UND-Gatter 208-17, 208-26 und 208-28 und zusätzlich durch die NAND-Gatter 208-18, 208-19 und 208-20 aufgrund des Auffrisch-Anweisungssignales REFCOM 110, des Initialisierungssignales INITMM 010, des Zeittaktsignales MPULSE 010, der Byte-Schreibsignale BYWRIT 100 und BYWRIT 200 und des Phase-2-Signales ALPHA 2000 gebildet. Durch die Freigabe kann das Flip-Flop 208-16 auf den Binärwert "1" umschalten. Das Flip-Flop 208-16 schaltet in den Binärzustand "0" zurück aufgrund des Signales DLYWO 2000, das dem Takteingang über einen Inverter 208-21 zugeführt wird. Das Signal mit +5 V, das aus dem Löscheingang des Flip-Flops 206-18 zugeführt wird, sperrt dessen Rückstellung. In der gleichen zuvor beschriebenen Weise löst das partielle Schreibsignal PARTWT 010 im Binärzustand "1" einen Lesezyklus aus bevor der Schreibzyklus ausgelöst wird, der für die Ausführung der zuvor erwähnten Operationen zusätzlich zu jeder Softfehler-Wiedereinschreib- Steueroperation erforderlich ist. Gemäß Fig. 1 wird das partielle Schreibsignal PARTWT 010 den Eingangsanschlüssen G der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Das Signal PARTWT 010 gestattet im Binärzustand "1" die Speicherung der Ausgangssignale der EDAC- Schaltkreise 206-12 und 206-14.

Die anderen dem NOR-Gatter 208-40 zugeführten Signale MEMBUZ 000 und REFCOM 110 werden vor dem Start des Speicherzyklus und während eines Auffrischzyklus entsprechend auf den Binärwert "1" gesetzt. Fig. 5 kann entnommen werden, daß während eines Schreibzyklus, wenn das Signal WRITCT 000 durch die Schaltkreise des Abschnitts 204 auf den Binärwert "0" gesetzt ist, das durch einen Inverter 208-15 erzeugte Signal WRITCT 110 das UND-Gatter 208-42 zur Umschaltung des Signales READCM 100 auf den Binärwert "1" veranlaßt. Hierdurch werden wiederum über die UND-Gatter 208-23 und 208-24 die Signale MEREAD 010 und MOREAD 010 auf den Biwert "1" gesetzt, wodurch angezeigt wird, daß die Stapeleinheiten 210-20 und 210-40 einen Schreibzyklus ausführen. Zu diesem Zeitpunkt weist normalerweise ein Spannungs- Einschaltsignal PW5ASD 000 von dem Abschnitt 212 den Binärwert "1" auf, während Abbruch-Schreibsignale EWRITA 000 und OWRITA 000 bei Abwesenheit von Fehlerzuständen den Binärwert "1" besitzen.

Gemäß Fig. 5 werden die Signale EWRITA 000 und OWRITA 000 von Flip-Flops 208-44 und 208-45 empfangen. Diese Flip-Flops erhalten als Eingangssignale die Signale MDIEWE 010 und MDIOWE 010 von den EDAC-Schaltkreisen 206-12 und 206-14 zugeführt. Der Status dieser Signale wird in den Flip-Flops 208-44 und 208-45 gespeichert, wenn das Signal PARTWT 010 von dem Binärwert "1" auf den Binärwert "0" umschaltet. Die Flip-Flops 208-44 und 208-45 werden auf "0" über ein NOR- Gatter 208-46 zurückgestellt, wenn der Speicher nicht belegt (d. h. Signal MEMBUZ 000 = "1") gelöscht ist (d. h. Signal BSMCLR 210 = "1").

Speichereinheiten 210-20 und 210-40 (Fig. 7)

Wie zuvor erwähnt, sind die geraden und ungeraden Wortstapel der Blöcke 210-20 und 210-40 in näheren Einzelheiten in Fig. 7 dargestellt. Diese Stapel umfassen vier Zeilen von 22RAM-Chips mit 64K-Speicherplätzen für ein Bit. Jeder 64K- Chip umfaßt zwei Speicherfelder für 32 768 Bit. Jedes Feld besteht aus einer Matrix mit 128 Zeilen und 256 Spalten, die an 256 Abtastverstärker angeschlossen sind. Es sei vermerkt, daß andere 64K-Chipaufbauten ebenfalls verwendet werden können. Die Chips und zugeordnete Gatterschaltkreise sind auf einer Tochterplatine angeordnet. Jede Tochterplatine umfaßt zwei Inverter 210-203 und 210-207, denen eine entsprechende Lese/Schreibanweisung von dem Abschnitt 208 geführt werden. Die Platine umfaßt ferner vier NAND-Gatter 210-200 bis 210-206 und 210-400 bis 210-406 mit jeweils zwei Eingängen, denen die Zeilen- und Spalten-Zeittaktsignale von dem Abschnitt 204 und die Zeilen-Decodiersignale von dem Abschnitt 207 zugeführt werden. Es sind nur die Chipanschlüsse dargestellt, die für ein Verständnis der vorliegenden Erfindung von Bedeutung sind. Die verbleibenden nicht dargestellten Anschlüsse sind in herkömmlicher Weise angeschlossen.

Softfehler-Wiedereinschreib-Steuerabschnitt 214

Fig. 4 zeigt in näheren Einzelheiten die Softfehler- Wiedereinschreib-Steuerschaltkreise. Der Abschnitt 214 umfaßt einen Zählerabschnitt 214-1 und einen Zyklusphasen- Steuerschaltkreis 214-2. Der Abschnitt 214-1 gibt den Zykluszeittakt für die Ausführung eines Softfehler-Wiedereinschreib- Operationszyklus vor, wodurch jeder Speicherplatz adressiert werden kann. Der Abschnitt 214-2 erzeugt die geforderten Steuersignale, die die verschiedenen Phasen der Operation definieren.

Näher betrachtet umfaßt der Abschnitt 214-1 drei in Reihe geschaltete Binärzähler 214-10 bis 214-14, ein NAND-Gatter 214-16 und einen Inverter 214-18. Die Zähler 214-10 bis 214-14 sind aus Chips des Typs 74 LS 393 aufgebaut und ihr Zählstand wird am Ende eines jeden Auffrischzyklus aufgrund des Signales REFCOM 100 um 1 erhöht. Hierdurch wird der Betrieb des Zählers mit den Auffrisch-Zählerschaltkreisen synchronisiert. Die elf Ausgänge der Zählerstufen werden einem NAND- Gatter 214-16 zugeführt. Dieses Gatter überwacht die durch die Zähler erzeugten Zählerstände und setzt ein Anweisungssignal ALPCOM 000 auf einen Binärwert "0" jedesmal dann, wenn die Zähler einen vorbestimmten Zählstand erreichen. Dieser vorbestimmte Zählstand ist mit einem solchen Wert gewählt, daß er Softfehler eines Speichers mit einer Geschwindigkeit löscht, die eine minimale Überlappung mit den normalen Speicheroperationen vorgibt. Die Geschwindigkeit ist so gewählt, daß nach jeweils 2047 Auffrischzyklen oder Zählständen ein Wiedereinschreibzyklus ausgeführt wird. Daher können die 512K-Speicherplätze innerhalb einer Periode von zwei Stunden von den Einwirkungen einer Verschmutzung durch Alpha- Teilchen oder anderer Störsignale gereinigt werden.

Das NAND-Gatter 214-16 erhält ferner Signale ALPABY 000 und ALPABY 100 von dem Abschnitt 216 zugeführt. Wenn entweder das Signal ALPABY 000 oder das ALPABY 100 auf den Binärwert "1" gesetzt ist, so wird das NAND-Gatter 214-16 am Setzen des Signales ALPCOM 000 auf den Binärwert "0" gehindert. Wie erläutert, werden hierdurch die Schaltkreise des Abschnittes 214 unwirksam gemacht bzw. umgangen.

Gemäß Fig. 4 invertiert der Inverter 214-18 das Anweisungssignal ALPCOM 000, um ein Setz-Signal ALPSET 110 zu erzeugen. Dieses Signal wird den Löscheingängen der Binärzähler 214-10 bis 214-14 und einem Eingang des NAND-Gatters 214-21 im Abschnitt 214-2 zugeführt. Wenn das Signal ALPSET 110 auf den Binärwert "1" gesetzt ist, so löscht es die Zähler 214-10 bis 214-14, um mit einer neuen Zählung zu beginnen.

Gemäß Fig. 4 umfaßt der Abschnitt 214-2 ein Paar von NAND- Gattern 214-20 und 214-21, deren Ausgänge auf ein UND-Gatter 214-22 geführt sind. Der Ausgang des UND-Gatters 214-22 ist auf drei in Reihe geschaltete Phasensteuer-Flip-Flops 214-24, 214-16 geschaltet. Ferner sind ein Zyklusstop-Flip-Flop 214-27 und zugeordnete Eingangs- und Ausgangs-Gatter sowie Inverterschaltkreise 214-30 bis 214-36 angeordnet. Jedes der Flip-Flops 214-24 bis 214-26 wird aufgrund eines Spannungseinschaltsignales PWONLL 010, das von den Schaltkreisen des Abschnittes 212 erzeugt wird, auf den Binärwert "0" zurückgestellt. Das Zyklusstop-Flip-Flop 214-27 wird auf den Binärwert "0" zurückgestellt, wenn ein Bus-Löschsignal BSMCLR 200 auf den Binärwert "0" gesetzt wird.

Das NAND-Gatter 214-20 erhält als erstes Eingangssignal das Auffrisch-Anweisungssignal REFCOM 110 vom Abschnitt 205 und als zweites Eingangssignal ein Testmodussignal TESTMM 010 vom Abschnitt 216 zugeführt. Das NAND-Gatter 214-20 erzeugt das Signal ALPCOM 200, welches den Schaltkreisen dieses Abschnittes einen Betrieb mit hoher Geschwindigkeit gestattet. Das NAND-Gatter 214-21 erhält als ein Eingangssignal das Signal ALPSET 110 von dem Inverterschaltkreis 214-18 und als ein zweites Eingangssignal ein Komplement-Testmodussignal TESTMM 100 von dem Abschnitt 216 zugeführt. Das NAND-Gatter 214-21 erzeugt ein Signal ALPCOM 100 während des Normalbetriebs der Schaltkreise des Abschnitts 214. Beide NAND-Gatter 214-20 und 214-21 erhalten als drittes Eingangssignal das Initialisierungssignal INITMM 100 vom Abschnitt 212.

Während des Normalbetriebs (d. h. TESTMM 100 = "1"), wenn eine Initialisierungsoperation nicht ausgeführt wird (d. h. INITMM 100 = "1"), setzt das NAND-Gatter 214-21 aufgrund des Signales ALPSET 110 mit dem Binärwert "1" ein Anweisungssignal ALPCOM 200 auf den Binärwert "0". Hierdurch setzt das UND-Gatter 214-22 das Signal EALPST 000 auf den Binärwert "0" und das Phase-1- Flip-Flop 214-24 schaltet auf den Binärwert "1" um. In gleicher Weise setzt während eines Hochgeschwindigkeits-Operationsmodus (d. h. TESTMM 010 = "1") und wenn eine Initialisierungsoperation nicht ausgeführt wird das NAND-Gatter 214-20 aufgrund des Auffrisch-Anweisungssignales REFCOM 110 mit dem Binärwert "1" das Anweisungssignal ALPCOM 200 auf den Binärwert "0". Das Flip- Flop 214-24 definiert im gesetzten Zustand den Auffrischteil des Wiedereinschreibzyklus. Das Ausgangssignal ALPHA 1000 mit dem Binärwert "0" wird dem Vorstelleingang des Zyklusstop-Flip- Flops 214-27 zugeführt. Hierdurch schaltet das Flip-Flop 214-27 auf den Binärzustand "1" um.

Das Speicher-Belegtsignal MEMBUZ 000 wird bei vorliegender Auffrischanweisung (d. h. REFCOM 110 = "1") auf den Binärwert "0" umgeschaltet. Am Ende des Auffrischzyklus, wenn das Speicher-Belegtsignal von dem Binärwert "0" auf den Binärwert "1" umschaltet, veranlaßt das Signal ALPHA 1010 das Phase-2- Flip-Flop 214-25 zur Umschaltung auf den Binärwert "0", wodurch das Phase-1-Flip-Flop 214-24 über das UND-Gatter 214-30 auf den Binärwert "0" zurückgestellt wird. Das Flip-Flop 214-25 definiert bei einem Binärwert "1" den Leseteil der Wiedereinschreib-Zyklusfolge.

Das Ausgangssignal ALPHA 2010 mit dem Binärwert "1" wird dem Eingang D des Phase-3-Flip-Flops 214-26 zugeführt. Wenn das Impulssignal RRESET 010 durch die Schaltkreise des Abschnittes 204 am Ende des Lesezyklus erzeugt wird, schaltet die abfallende Flanke des Impulssignales das Flip-Flop 214-26 in den Binärzustand "1". Das binäre Ausgangssignal ALPHA 3000 stellt bei seiner Umschaltung auf den Binärwert "0" das Phase-2-Flip- Flop 214-25 über das UND-Gatter 214-31 auf den Binärwert "0" zurück. Der binäre Schaltzustand "1" des Phase-3-Flip-Flops 214-26 definiert den Schreibteil des Wiedereinschreibzyklus. Am Ende des Wiedereinschreibzyklus schaltet das Signal RRESET 010 das Phase-3-Flip-Flop 214-26 in den Binärzustand "0", da das Signal ALPHA 2010 zu diesem Zeitpunkt den Binärwert "0" aufweist.

Wenn entweder das Phase-2-Flip-Flop 214-25 das Phase-3- Flip-Flop 214-26 den Binärwert "1" aufweist, setzt das dem UND- Gatter 214-32 zugeführte Signal ALPHA 2000 oder ALPHA 3000 das Signal ALPCNT 000 auf den Binärwert "0". Das Signal ALPCNT 000 mit dem Binärwert "0" versetzt die Schaltkreise des Abschnittes 207 in die Lage, die Adreßsignale von dem Wiedereinschreib- Zählerschaltkreis für die Decodierung während dieses Teiles des Zyklus auszuwählen. Zusätzlich veranlaßt das Signal ALPCNT 000 das UND-Gatter 214-33 zum Setzen des Signales INITAL 000 auf den Binärwert "0", wodurch die Schaltkreise des Abschnittes 208 in die Lage versetzt werden, Busanweisungen während der Lese- und Schreibteile eines Wiedereinschreibzyklus zu übersteuern.

Ferner setzen die Signale INITMM 100 und READCM 000 bei einem Binärwert "1" über das UND-Gatter 210-38 das Signal INITOR 000 auf den Binärwert "1". Dieses Signal zusammen mit dem durch einen Inverter 214-35 erzeugten Komplementsignal ALPCNT 010 setzt bei einem Binärwert "1" über ein NAND-Gatter 214-39 das Signal MDRELB 000 auf den Binärwert "0". Gemäß Fig. 1 wird das Signal MDRELB 000 den Anschlüssen OC der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Bei einem Binärwert "0" gestattet das Signal MDRELB 000 die Abgabe des Inhalts dieser Register an ihren Ausgangsanschlüssen.

Es sei ferner vermerkt, daß bei einer Rückstellung des Phase-3-Flip-Flops 214-26 auf den Binärwert "0" die Umschaltung des Signals ALPHA 3000 von "0" auf "1" das Zyklusstop- Flip-Flop 214-27 auf den Binärwert "0" zurückstellt. Dies ruft eine Zustandsänderung des Aufwärtszählsignales ALPHUC 010 hervor, welches über das ODER-Gatter 214-34 seinerseits den Zählstand der Zählerschaltkreise des Abschnittes 207 um 1 erhöht. Das ODER-Gatter 214-34 erzeugt ferner ein Erhöhungssignal am Ende des Auffrischzyklus aufgrund des Signales REFCOM 110.

Diagnosemodus-Steuerabschnitt 216

Fig. 6 zeigt in näheren Einzelheiten die Diagnosemodus- Steuerschaltkreise gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Diese Schaltkreise erzeugen Signale, welche den geforderten Operationsmodus des Systems gemäß Fig. 1 vorgeben und die das Testen und die Überprüfung des Softfehler-Wiedereinschreib-Steuerabschnittes erleichtern.

In der dargestellten Weise umfassen die Schaltkreise einen binären 3-zu-8-Decodierschaltkreis 216-2, ein EDAC-Modus-Flip- Flop 216-10, einen manuellen Diagnoseschalter 216-12, ein Softfehler-Wiedereinschreib-Steuer-Beipaßmodus-Flip-Flop 216-20, ein Testmodus-Flip-Flop 216-22 und manuelle Schalter 216-24 und 216-26.

Der Decodierschaltkreis 216-2 wird für den Betrieb freigegeben, wenn das Signal LSYELO 010 auf den Binärwert "1" und das Signal LSWRIT 010 auf den Binärwert "0" gesetzt wird. Der Schaltkreis 216-2 setzt aufgrund der Codierung der binärcodierten Signale BSAD 21210, BSAD 20210 und BSAD 19210 an seinen Anschlüssen A, B und C einen entsprechenden Ausgangsanschluß auf den Binärwert "0". Wenn beispielsweise die Bits 19, 20 und 21 den Wert "010" aufweisen, so wird das Signal SETEDA 000 auf den Binärwert "0" gesetzt. In gleicher Weise setzen die Werte "011" und "110" die Signale RESEDA 000 und ALPRF 000 auf den Binärwert "0".

Das Signal SETEDA 000 wird dem Voreinstell-Eingang PR des Flip-Flop 216-10 vom D-Typ über einen Inverter 216-4 und ein NAND-Gatter 216-6 zugeführt, die in Reihe zueinander geschaltet sind. In gleicher Weise wird das Signal RESEDA 000 dem Löscheingang CLR des Flip-Flops 216-10 über eine weitere Reihenschaltung aus einem Inverter 216-5 und einem NAND- Gatter 216-8 zugeführt.

Beide NAND-Gatter 216-6 und 216-8 erhalten das Zeittaktsignal PULS 20210 zugeführt. Dieses Signal wird durch den Inverter 216-38, das NAND-Gatter 216-36 und den Inverter 216-34 aufgrund des Signales ALPHCT 010 vom Abschnitt 214 und des Zeittaktsignales PULS 20010 vom Abschnitt 208 erzeugt. Dem Flip-Flop 216-10 wird ebenfalls das Signal BSMCLR 310 vom Abschnitt 211 zugeführt, wobei dieses an den Takteingang C angelegt wird. Das Binärsignal "0" am Ausgang des Flip-Flops 216-10 wird jeweils einem Eingangsanschluß eines Paares von UND-Gattern 216-14 und 216-16 zugeführt. Dem jeweils anderen Eingang eines jeden UND-Gatters wird das Signal DIAGTS 000 vom Ausgang des Druckknopfschalters 216-12 zugeführt.

Wenn entweder der Schalter 216-12 niedergedrückt wird oder das Flip-Flop 216-10 auf den Binärwert "1" gesetzt wird, so setzen die UND-Gatter 216-14 und 216-16 die Signale EDACCK 000 und EDACCK 100 auf den Binärwert "0". Wie erläutert, werden die Signale EDACCK 000 und EDACCK 100 den EDAC-Schaltkreisen 206-12 und 206-14 entsprechend zugeführt, und im Falle des Binärwertes "0" setzen sie die Gruppen von Prüfbitsignalen MDIEC 0-C 5 und MDIOC 0-C 5 auf den Binärwert "0".

Das Signal ALPREFC 000 vom Decodierschaltkreis 216-2 wird dem Takteingang C des Flip-Flops 216-20 über den Inverter 216-18 und das nachgeschaltete UND-Gatter 216-19 zugeführt. Dem Voreinstell-Eingang des Flip-Flops wird ein Signal von +5 V entsprechend dem Binärwert "1" zugeführt, während der Löscheingang CLR an ein Spannungs-Einschaltsignal PWONLL 010 vom Abschnitt 212 geschaltet ist. Dem Dateneingang D wird das Adreßbit 15 des Signales BSAD 15210 von einem Empfängerschaltkreis des Abschnittes 213 zugeführt. Der dem Signal ALPABY 100 entsprechende Ausgang des Flip-Flops 216-20 wird dem Abschnitt 214 zugeführt.

Gemäß Fig. 6 wird das durch das UND-Gatter 216-19 erzeugte Signal ARCCLK 010 dem Takteingang C des Flip-Flops 216-22 zugeführt. Den anderen Eingängen dieses Flip-Flops werden die gleichen Signale wie dem Flip-Flop 216-20 mit der Ausnahme des Einganges D zugeführt, dem in diesem Fall das Signal BSAD 14210 von einem Empfängerschaltkreis des Abschnittes 213 zugeführt wird.

Beide Flip-Flops 216-20 und 216-22 werden durch die positiv verlaufende Flanke des Taktsignals ARCCLK 010 in die Lage versetzt, ihren Schaltzustand in Abhängigkeit von dem Zustand der Adreßbits 15 und 14 zu ändern. Eine Umschaltung tritt auf, wenn das Signal MYDCNN 210 durch die Schaltkreise des Abschnittes 211 auf den Binärwert "1" gesetzt wird.

Das Binärsignal "1" am Ausgang des Flip-Flops 216-22 wird einem Eingang eines ODER-Gaters 216-30 zugeführt. Der andere Eingang des ODER-Gatters 216-30 ist an den Ausgang des Testmodusschalters 216-24 über einen Inverter 216-28 angeschlossen.

Wenn entweder das Flip-Flop 216-22 auf den Binärwert "1" gesetzt ist oder der Schalter 216-24 eingeschaltet ist (d. h. geschlossen ist), so setzt das ODER-Gatter 216-30 das Signal TESTMM 010 auf den Binärwert "1". Das Signal TESTMM 010 und sein Komplement TESTMM 100, das durch den Inverter 216-32 erzeugt wird, werden dem Abschnitt 214 zugeführt.

In gleicher Weise setzt der Schalter 216-26, wenn er eingeschaltet ist, das Signal ALPABY 000 auf den Binärwert "0". Es sei vermerkt, daß der Ausgang des Schalters 216-26 über einen Abschlußwiderstand 216-27 an eine Spannungsquelle +5 V angeschlossen ist. Dementsprechend setzt der Schalter 216-26 im ausgeschalteten Zustand das Signal ALPABY 000 auf den Binärwert "1". In gleicher Weise sind die Ausgangsanschlüsse der Schalter 216-24 und 216-12 über Abschlußwiderstände 216-25 und 216-15 an eine Spannungsquelle von +5 V entsprechend angeschlossen. Wenn daher der Schalter 216-24 oder der Schalter 216-12 ausgeschaltet ist, so führt dies dazu, daß das zugeordnete Signal TESTMM 000 bzw. DIAGTS 000 auf den Binärwert "1" gesetzt wird.

Beschreibung der Wirkungsweise

Unter Bezugnahme auf die Fig. 1 bis 7 sei nunmehr die Wirkungsweise des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter spezieller Bezugnahme auf das Zeittaktdiagramm der Fig. 8a und 8b beschrieben.

Zunächst sei noch auf Fig. 9a Bezug genommen. Fig. 9a veranschaulicht das Format der Speicheradressen, die der Steuerung als Teil einer jeden Speicherlese- oder Schreibanforderung zugeführt werden. Die hochrangigen d. h. die am signifikantesten Bitpositionen geben durch ihre Codierung den Speichermodul bzw. die Steuerung vor, die die Anforderung verarbeitet. Das Adreßbit 4 wird benutzt, um die 256K-Hälfte (d. h. die obere oder untere Hälfte) des Steuerspeichers auszuwählen, auf den Zugriff genommen wird. Diese Adreßbits werden durch die Schaltkreise der Steuerung 200 verarbeitet und sie werden nicht den RAM-Chips zugeführt.

Die Adreßbits 5-20 geben die Adresse des 22-Bit-Speicherplatzes innerhalb der adressierten RAM-Chips vor. Wie noch näher erläutert wird, werden diese 16 Adreßbits durch den Multiplexer in 8 Adreßeingänge umgesetzt und über die Adreßpufferschaltkreise der Blöcke 210-26 und 210-46 den Adreßeingängen A 0-A 7 der RAM-Chips in Fig. 7 zugeführt.

Die am wenigsten signifikanten Adreßbits 21, 22 geben durch ihre Codierung die Zeile der adressierten RAM-Chips vor. Wie erläutert, werden diese Bits decodiert und benutzt, um ein Paar von Zeilenadreß-Tastsignalen RAS zu erzeugen, die die 8-Bit-Zeilenadresse in der gewünschten Zeile der RAM-Chips innerhalb eines jeden Speicherstapels verriegeln.

Fig. 9b veranschaulicht das Format der der Steuerung als Teil einer Diagnoseanweisung zugeführten Speicheradresse. Wie im Falle einer Lese- oder Schreibanweisung werden die Bits 0-4 durch die Steuerung 200 verarbeitet. Die Adreßbits 19, 20 und 21 definieren den Typ der auszuführenden Diagnoseoperation. Wie dargestellt, versetzt der Diagnosecode 010 die Steuerung 200 in einen EDAC-Testmodus. Aufgrund dieses Codes liest die Steuerung 200 den Inhalt des adressierten Speicherplatzes aus und überträgt den Inhalt zu dem Bus. Bei diesem Modus sperrt die Steuerung 200 die Erzeugung von Signalen BSREDD und BSREDR während Lesezyklen und setzt die Prüfbitsignale während Schreibzyklen auf den Binärwert "0".

Ein Diagnosecode von 011 veranlaßt die Steuerung 200 zur Rückstellung des EDAC-Modus. Aufgrund dieses Codes löscht die Steuerung 200 den Status und die EDAC-Prüfbitindikatoren und sie liest den Inhalt des adressierten Speicherplatzes aus und überträgt diesen Inhalt zu dem Bus.

Der letzte Diagnosecode 110 ist der wichtigste bei der vorliegenden Erfindung und definiert verschiedene Operationsmoden für den Softfehler-Wiedereinschreib-Steuerabschnitt 214. Wenn dieser Code empfangen wird, so werden die Bits 14 und 15 zur Definition der Operationsgeschwindigkeit des Softfehler- Wiedereinschreib-Steuerabschnittes und dessen Betriebsstatus entsprechend interpretiert. Wenn dieser Diagnosecode empfangen wird, so liest die Steuerung 200 den Inhalt des adressierten Speicherplatzes aus und überträgt den Inhalt während der zweiten Hälfte eines Buszyklus zu dem Bus. Sie modifiziert ferner die Operation des Softfehler-Wiedereinschreib-Steuerabschnittes in der durch die Bits 14 und 15 vorgegebenen Weise.

Fig. 8a veranschaulicht schematisch die verschiedenen Zeittaktsignale, die an der Ausführung eines Auffrischzyklus durch die Auffrischschaltkreise des Abschnittes 205 in Fig. 1 beteiligt sind. Wie zuvor erläutert besitzen diese Schaltkreise die in der US-PS 41 85 323 dargestellte Form. Die Schaltkreise 205 bilden eine Einrichtung für den Ersatz eines Auffrischzyklus. Dies geschieht, wenn die Steuerung 200 keinen Speicherzyklus bearbeitet, nicht irgendeinen Speicherzyklus vorwegnimmt oder keinen Zyklus anfordert. Es sei vermerkt, daß Auffrischzyklen über ein Intervall von 4 ms verteilt sind, wobei dieses Intervall für die Auffrischung der gesamten Anzahl von Zeilen und Spalten des Speichersystems festgelegt ist. Im Falle eines 64K-MOS-Chips sind 256 Zyklen erforderlich, um alle Zellen des Chips aufzufrischen. In dem vorliegenden System wird ein Auffrischzyklus alle 15 µs durch das Impulssignal CORREF 000 mit der Impulsbreite von 30 ns gestartet. Dieses Signal veranlaßt seinerseits die Erzeugung eines Feinauffrisch-Zeittakt-Impulssignales FINREF 000 von 150 ns. Das Signal FINREF 000 veranlaßt die Umschaltung eines Auffrischanweisungs-Flip-Flops auf den Binärwert "1". Gemäß Fig. 8a führt dies zum Setzen des Signales REFCOM 010 auf den Binärwerten "1". Somit schaltet das Komplement des Auffrisch-Anweisungssignales REFCOM 000 auf den Binärwert "0".

Gemäß Fig. 2 ist erkennbar, daß das Signal REFCOM 000 über das NAND-Gatter 207-49 das Auffrischsignal MREFCT 000 auf den Binärwert "0" setzt. Wenn das Binärsignal "0" dem Ausgangs- Steueranschluß OC des Auffrisch-Adreßregisters 207-42 zugeführt wird, so wird dadurch der Auffrisch-Adreßinhalt des Registers an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 in Fig. 7 abgelegt. Gleichzeitig veranlaßt das Auffrisch-Anweisungssignal REFCOM 100 die Zeittaktschaltkreise 204 in Fig. 3 zur Erzeugung der Zeilenadreß-Zeittaktsignale MRASTE 010 und MRASTO 010. Zu diesem Zeitpunkt übersteuert das Signal REFCOM 100 den Zustand des am wenigsten signifikanten Adreßbits LSAD 22. Ferner ist aus Fig. 2 ersichtlich, daß das Signal REFCOM 100 bei einem Binärwert "0" über das UND-Gatter 207-39 das Signal OCRDEC 000 auf den Binärwert "0" setzt. Hierdurch werden alle decodierten Zeilen-Tastsignale übersteuert, so daß alle Zeilenadreß-Tastsignale DRASTO 010 bis DRAST 7010 auf den Binärwert "1" gesetzt werden. Hierdurch wird der Auffrisch-Adreßinhalt in jede Zeile der RAM-Chips in Fig. 7 geladen.

Dies führt dazu, daß eine Zeile innerhalb jedes RAM-Chips der Einheiten 210-20 und 210-40 in Fig. 7 infolge einer Leseoperation aufgefrischt wird, die bezüglich der adressierten acht Zeilen RAM-Chip-Speicherplätzen ausgeführt wird. Das heißt die Signale MEREAD 010 und MOREAD 010 des Abschnittes 208 setzen den Binärwert "0", wodurch die RAM-Chips in Fig. 7 zur Ausführung eines Lesezyklus veranlaßt werden. Dies bedeutet wiederum, daß das Auffrisch-Anweisungssignal REFCOM 110 die Schaltkreise von Fig. 5 zur Aufrechterhaltung der Signale MEREAD 010 und MOREAD 010 auf dem Binärwert "0" veranlaßt. Davor besaß das Signal MEMBUZ 000 den Binärwert "1", wodurch die Signale MEREAD 010 und MOREAD 010 auf den Binärwert "0" gesetzt wurden.

Es sei ferner in Fig. 3 vermerkt, daß das Auffrisch- Anweisungssignal REFCOM 100 die Erzeugung des CAS-Zeittaktsignales und der Signale MDOECT 000 und MDOCT 000 sperrt. Dies verhindert das Einschreiben von Information in die Speicherplätze innerhalb der Stapeleinheiten 210-20 und 210-40 sowie das Auslesen von Information in die Ausgangsregister 206-8 und 206-10 in Fig. 1.

Das Ende des Auffrischzyklus wird durch die Vorderflanke des Impulssignales REFRES 000 signalisiert, die das Auffrischanweisungs- Flip-Flop auf den Binärwert "0" zurückstellt. Hierdurch wird einerseits das Signal REFCOM 010 auf den Binärwert "0" gesetzt. Mit der abfallenden Flanke des Signales REFCOM 010 setzt das UND-Gatter 207-68 in Fig. 2 das Signal RADDUC 000 von dem Binärwert "0" auf den Binärwert "1", welches Signal seinerseits den Adreßinhalt des Auffrischzählers 207-60 um 1 erhöht. Diese Adressenänderung wird zu dem Auffrisch-Adreßregister 207-42 übertragen, was gemäß Fig. 8a durch die Änderung des Signales MADDXX geschieht.

Fig. 8b dient der Erläuterung der Arbeitsweise des Softfehler- Wiedereinschreib-Steuerabschnittes 214 bei der Ausführung eines normalen Operationszyklus. Dieser Operationszyklus wird durch Erweiterung der Auffrisch- und Auslösezyklen erzielt, wodurch der Aufwand an der Steuerung 200 zugefügten Logikschaltkreisen auf ein Minimum reduziert wird.

Während der Auslösemodus nur während der Anschaltung der Steuerung an die Spannung auftritt, tritt ein Softfehler- Wiedereinschreibzyklus synchron mit einem Auffrischzyklus auf. Die Frequenz des Zyklusauftritts wird durch das Signal ALPCOM 000 vorgegeben. Wenn dieses Signal auf den Binärwert "0" aufgrund von Eingangssignalen mit dem Binärwert "1" von den Zählern 214-10, 214-12 und 214-14 auf den Binärwert "0" gesetzt wird, so treten zwei Dinge auf. Einmal werden die Zähler 214-10, 214-12 und 214-14 zurückgestellt, um bei dem Zählstand von 0 mit dem Zählen zu beginnen, wobei dies durch das Signal ALPSET 110 mit dem Binärwert "1" geschieht. Ferner wird das Phase-1-Flip-Flop 214-24 auf den Binärwert "1" gesetzt.

Gemäß Fig. 8b veranlaßt das Setzen des Phase-1-Flip-Flops 214-24 auf den Binärwert "1" die Umschaltung des Zyklusstop- Flip-Flops 214-27 auf den Binärwert "1". Bezüglich der vorliegenden Erfindung zeigt dieses Signal den Auftritt eines Softfehler-Wiedereinschreibzyklus und seine Dauer an.

Das Phase-1-Flip-Flop 214-24 definiert das Intervall, während welchen ein normaler Auffrischzyklus stattfindet. Dieser Zyklus wird in der Art und Weise ausgeführt, wie dies unter Bezugsnahme auf Fig. 8a erläutert wurde. Bei Beendigung des Auffrischzyklus wird das Speicher-Belegtsignal MEMBUZ 000 auf den Binärwert "1" gesetzt. Hierdurch schaltet das Phase-2-Flip-Flop 214-25 auf den Binärwert "1". Durch das Signal ALPHA 2000 wird hierbei das Phase-1-Flip-Flop 214-24 auf den Binärwert "0" zurückgestellt. Normalerweise werden gemäß Fig. 8b die Auffrisch- und Schreibzählerschaltkreise am Ende eines Auffrischzyklus erhöht. Da jedoch zu diesem Zeitpunkt ein Softfehler-Wiedereinschreibzyklus ausgeführt wird, wird durch das Setzen des Zyklusstop-Flip-Flops 214-27 das Zählstandssignal ALPHUC 010 auf den Binärwert "1" gesetzt. Hierdurch setzt das UND-Gatter 207-65 in Fig. 2 das Signal INITUC 000 auf den Binärwert "1", wodurch das Signal RADDUC 000 auf den Binärwert "1" gesetzt wird. Dies verhindert eine Erhöhung des Zählstandes der Auffrisch- und Schreibzähler zu diesem Zeitpunkt.

Gemäß Fig. 8b veranlaßt das Setzen des Phase-2-Flip-Flops 21 34466 00070 552 001000280000000200012000285913435500040 0002003128740 00004 343474-24 die Umschaltung des partiellen Schreib-Flip-Flops 208-16 in Fig. 5 auf den Binärwert "1". Dies bedeutet, daß das Signal ALPHA 2000 bei einer Umschaltung auf den Binärwert "0" das Signal BYWRIT 010 auf den Binärwert "1" setzt. Das NAND- Gatter 208-19 setzt das Signal PWTSWET 100 beim Auftritt des Signales MPULSE 010 auf den Binärwert "0". Hierdurch wird das Signal PWTSET 000 auf den Binärwert "0" gesetzt, wodurch das Flip-Flop 208-16 auf den Binärwert "1" umschalten kann. Das Setzen des partiellen Schreib-Flip-Flops 208-16 bedeutet, daß die Zeittakt-Generatorschaltkreise 204 zwei Folgen von Zeittaktsignalen erzeugen, eine Folge für einen Lesezyklus und eine Folge für einen nachfolgenden Schreibzyklus. Wenn das Flip-Flop 208-16 auf den Binärwert "1" umschaltet, so veranlaßt er das Setzen der Leseanweisungssignale MEREAD 010 und MOREAD 010 auf den Binärwert "0".

Gemäß Fig. 4 schaltet das Signal ALPCNT 000 auf den Binärwert "0", wenn das Phase-2-Flip-Flip 214-25 auf den Binärwert "1" umschaltet. Dieses Signal veranlaßt den Multiplexerschaltkreis 207-14 in Fig. 2 zur Auswahl der Signale ARAD 21010 und ARADX 6010 von dem Zähler 207-64 als eine Quelle von Adreßsignalen. Gemäß Fig. 2 ist das am wenigsten signifikante Adreßbit LSAD 22 auf einen Binärwert "0" gesetzt. Dies verhindert wirksam das Hervorrufen einer Doppelwortoperation durch das Bit LSAD 22 beginnend mit den geraden Stapeleinheiten 210-20, so daß mit Vorteil von der Adressen-Decodiereinrichtung gemäß Fig. 2 Gebrauch gemacht werden kann. Die Bits 21 und X 6 legen den Inhalt der Wortspeicherplätze in den Stapeleinheiten 210-20 und 210-40 fest, der in die Datenregister 206-8 und 206-10 auszulesen ist. Diese Bits werden zusammen mit dem Bit 22 durch die Decodierschaltkreise 207-20 und 207-31 decodiert und sie setzen die geeigneten decodierten Zeilenadreß-Tastsignale auf den Binärwert "1".

Ferner wird das Signal ALPCNT 010 auf den Binärwert "1" umgeschaltet, wenn das Phase-2-Flip-Flop 214-25 auf den Binärwert "1" umschaltet. Dieses Signal versetzt die Zeittaktschaltkreise 204 in Fig. 3 in die Lage, Zeittaktsignale zu erzeugen, um während eines Lesezyklus beide Stapeleinheiten 210-20 und 210-40 zu durchlaufen. Das heißt, das Signal ALPCNT 010 setzt das Signal RASINH 010 auf den Binärwert "0". Hierdurch setzen die NAND-Gatter 204-8 und 204-14 die Signale ERASIH 000 und ORASIH 000 auf den Binärwert "1", wodurch die Zeittaktsignale MRASTE 010 und MRASTO 010 an die geraden und ungeraden Stapeleinheiten 210-20 und 210-40 angelegt werden können. Ferner können die UND-Gatter 204-11 und 204-15 die nachfolgenden Zeittaktsignale MDOECT 010 und MDOOCT 010 an die geraden und ungeraden Register 206-8 und 206-10 anlegen.

Die Leseoperation wird bezüglich des Paares von Speicherplätzen ausgeführt, die durch die Auffrisch- und Schreibadreßzähler festgelegt sind. Dies bedeutet, daß die Adreßinhalte der Auffrisch- und Schreibadreßzähler 207-60 bis 207-63 den Auffrischadreß- und Schreibadreß-Registern 207-42 und 207-43 entsprechend zugeführt werden. Gemäß Fig. 8b bleibt das Signal MEMBUZ 010 während des gesamten Wiedereinschreibzyklus auf dem Binärwert "1".

Gemäß Fig. 2 gestattet das Signal ALPCNT 000 die Speicherung der Zeilenadreßsignale, indem das UND-Gatter 207-48 das Signal INTREF 200 auf den Binärwert "0" setzt. Hierdurch setzt seinerseits das NAND-Gatter 207-40 das Signal MREFCT 000 auf den Binärwert "0", wodurch der Adreßeinheit des Auffrisch-Adreßregisters 207-42 an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 angelegt werden kann. Die Zeilenadreßsignale sind in den RAM-Chips in Fig. 7 in dem Paar von Zeilen gespeichert, das durch die Ausgangssignale der Decodierschaltkreise 207-20 und 207-31 festgelegt ist. Diese Zeilenadreßsignale werden aufgrund von geraden und ungeraden Zeilenadreß-Tastsignalen MRASTE 010 und MRASTO 010 gespeichert, die aufgrund des Zeilenadreß-Zeittaktsignales MRASTT 010 erzeugt werden.

In gleicher Weise sind die Spaltenadreßsignale, die dem Adreßinhalt des Schreibadreßregisters 207-43 entsprechen, in allen RAM-Chips gespeichert. Im Einzelnen veranlassen das Signal MCASTT 010 vom Zeittaktgenerator 204 und das Signal INITAL 110 das NAND-Gatter 207-51 in Fig. 2 zum Setzen des Signales MWRTC 000 auf den Binärwert "0". Hierdurch kann das Schreibadreßregister 207-43 seinen Adreßinhalt den Stapeleinheiten 210-20 und 210-40 zuführen. Diese Signale werden in den RAM-Chips von Fig. 7 aufgrund des Spaltenadreßsignales MCASTS 010 gespeichert.

Das Schalten des Phase-2-Flip-Flops 214-25 veranlaßt die Umschaltung des partiellen Schreib-Flip-Flops 208-16 auf den Binärwert "1". Dies definiert die Leseoperation des Zyklus durch Setzen des Signales READCM 000 auf den Binärwert "0". Das Signal READCM 000 besetzt zu diesem Zeitpunkt den Binärwert "0" und veranlaßt seinerseits das Setzen der Signale MEREAD 010 und MOREAD 010 auf den Binärwert "0". Daher werden die RAM-Chips des ausgewählten Zeilenpaares in die Lage versetzt, eine Leseoperation auszuführen, wobei ihre Inhalte in die geraden und ungeraden Datenregister 206-8 und 206-10 ausgelesen werden, wenn dies Register durch die Signale MDOECT 0010 und MDOOCT 0010 entsprechend freigegeben sind. Zu diesem Zeitpunkt hält das Leseanweisungssignal READCM 000 das Signal MDRELB 000 auf dem Binärwert "1". Dies verhindert die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen. Ferner setzt das Leseanweisungssignal READCM 000 über die Schaltkreise 204 das Signal MDOTSC 100 auf den Binärwert "0" und das Signal MDOTSC 010 auf den Binärwert "1". Hierdurch wird verhindert, daß der Inhalt der linken Abschnitte der Register 206-8 und 206-10 ausgegeben wird. Zur gleichen Zeit wird der Inhalt des ausgelesenen Wortes, der in den Mittelabschnitten der Register 206-8 und 206-10 gespeichert ist, an die EDAC-Schaltkreise 206-12 und 206-14 angelegt.

Während des Lesezyklus werden die aus dem Paar von Speicherplätzen ausgelesenen Worte durch die Fehlerfeststellschaltkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 auf Fehler überprüft. Jeder Einzelbitfehler innerhalb der Worte wird durch die Fehlerkorrekturschaltkreise innerhalb der EDAC-Schaltkreise 210-12 und 210-14 korrigiert. Da das Signal PARTWT 010 den Binärwert "1" aufweist, werden die korrigierten Worte in die rechten Abschnitte der Register 206-8 und 206-10 geladen und in die Stapeleinheiten 210-20 und 210-40 zurückwiedereingeschrieben, wobei dies in einem Intervall geschieht, das durch den nächsten Auftritt des Signales MCASTT 010 in Fig. 8c definiert ist.

Wenn mehr als ein Fehler innerhalb eines Wortes aufgetreten und festgestellt worden ist, so wird durch einen der EDAC- Schaltkreise 206-12 und 206-14 das Signal MDIEWE 010 bzw. das Signal MDIOWE 010 auf den Binärwert "1" gesetzt. Hierdurch wird seinerseits das gerade Abbruch-Schreib-Flip-Flop 208-44 oder das ungerade Abbruch-Schreib-Flip-Flop 208-45 in Fig. 5 auf den Binärwert "1" gesetzt, wenn das partielle Schreibsignal von dem Binärwert "0" auf den Binärwert "1" umschaltet. Wie erläutert wird hierdurch die Schreiboperation abgebrochen und der Fehlerstatus der ursprünglichen Information aufbewahrt.

Wenn der Zeittaktgenerator 204 das Signal RESET 010 erzeugt, so wird das Phase-3-Flip-Flip 214-26 durch den Binärzustand "1" des Signales ALPHA 2010 in die Lage versetzt, auf den Binärwert "1" umzuschalten. Das Phase-2-Flip-Flop 214-25 wird hierdurch über das UND-Gatter 214-31 in Fig. 4 auf den Binärwert "0" zurückgestellt. Die Umschaltung des Phase-3-Flip-Flops 214-26 löst eine zweite Folge von Zeittaktsignalen aus, die für die Ausführung eines Schreibzyklus erforderlich sind. Da das Signal ALPUC 010 noch den Binärwert "1" aufweist (d. h. das Zyklusstop-Flip-Flop 214-27 ist noch auf den Binärwert "1" gesetzt), wird die Erhöhung der Auffrisch-Schreib- und Decodier- Adreßzähler 207-60 bis 207-64 durch das Signal RADDUC 000 gesperrt. Somit wird die Schreiboperation bezüglich des gleichen Paares von Speicherplätzen innerhalb der Stapeleinheiten 210-20 und 210-40 ausgeführt. In der gerade beschriebenen Weise werden die gleichen Zeilen- und Spaltenadreßsignale in den RAM-Chips der zwei Zeilen gespeichert, die durch die Adreßbitsignale ARAD 21020 und ARADX 6010 festgelegt sind.

Wie aus Fig. 4 ersichtlich bleibt der Zustand der Signale ALPCNT 000 und ALPCNT 010 der gleiche, da das Phase-3-Flip-Flop 214-26 auf den Binärwert "1" geschaltet wird. Dementsprechend wird der Zeilenadreßinhalt des Auffrisch-Adreßregisters 207-42 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips der gleichen zwei Zeilen gespeichert, die während des vorangegangenen Lesezyklus aufgrund des Signales MRAST 010 adressiert wurden.

In gleicher Weise wird der Spaltenadreßinhalt des Schreibadreßregisters 207-43 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips gemäß Fig. 7 aufgrund des Signales MCASTT 10 gespeichert.

Gemäß Fig. 8b wiederholen die Zeittakt-Generatorschaltkreise 204 während des Schreibzyklus die Erzeugung der gleichen Folge von Zeittaktsignalen, die das Auslesen des Inhalts des adressierten Paares von Speicherplätzen in die Register 206-8 und 206-10 veranlassen. Zu diesem Zeitpunkt weist das partielle Schreibsignal PARTWT 010 den Binärwert "0" auf. Dies bedeutet, daß das partielle Schreib-Flip-Flop 208-16 aufgrund des Zeittaktsignales DLYW 0200 auf den Binärwert "0" zurückgestellt wird, da zu diesem Zeitpunkt das Signal ALPHA 2000 den Binärwert "1" aufweist.

Da das Lese-Anweisungssignal READCM 000 und das Signal ALPCNT 010 den Binärwert "1" aufweisen, setzt das NAND-Gatter 214-39 in Fig. 4 das Signal MDRELB 000 auf den Binärwert "0". Dies erlaubt die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen, wobei der Inhalt durch das korrigierte Wort vorgegeben ist. Zur gleichen Zeit setzen die Signale READCM 000 und ALPCNT 000 die Signale MDOTSC 100 und MDOTSC 010 auf den Binärwert "1". Dadurch werden die linken und die mittleren Abschnitte der Register 206-8 und 206-10 an der Abgabe von Signalen an ihren Ausgängen während dieses Intervalles gehindert.

Dementsprechend wird der Inhalt des Paares adressierter Speicherplätze, die zuvor in die rechten Abschnitte der Register 206-8 und 206-10 ausgelesen wurden, in die adressierten Speicherplätze zurückgeschrieben.

Somit kann jeder Einzelbitfehler, der innerhalb eines oder beider ausgelesener Worte auftritt, unter Verwendung der Fehlerfeststell- und Fehlerkorrekturschaltkreise innerhalb des Systems korrigiert werden. Irgendwelche Softfehler werden daher aus dem Paar von zugegriffenen Worten entfernt, wodurch solche Fehler an einer Umwandlung in Doppelfehler gehindert werden, die nicht korrigierbar sind.

Wenn jedoch ein Doppelfehlerzustand festgestellt wird, so wird der Auftritt dieses Zustandes gespeichert und verursacht den Abbruch der Schreiboperation. Das heißt, daß in solchen Fällen entweder das Signal EWRITA 000 oder das Signal OWRITA 000 oder auch beide Signale auf den Binärwert "0" gesetzt werden. Dadurch wird wiederum über das UND-Gatter 208-23 oder das UND- Gatter 208-25 das entsprechende Signal MEREAD 010 oder MOREAD 010 auf den Binärwert "0" gesetzt. Dies sperrt seinerseits das Einschreiben der unkorrigierbaren Worte in einen oder beide Speicherplätze des adressierten Speicherplatzpaares. Wie erwähnt, wird dadurch der Fehlerzustand innerhalb des unkorrigierbaren Wortes gesichert.

Durch die Rückstellung des Phase-3-Flip-Flops 214-26 auf den Binärwert "0" wird das Zyklusstop-Flip-Flop 214-27 zur Rückstellung auf den Binärwert "0" veranlaßt. Dies bedeutet das Ende des Softfehler-Wiedereinschreibzyklus. Wie zuvor erläutert, wird das Phase-3-Flip-Flop 214-26 auf den Binärwert "0" aufgrund des Signals RRESET 010 von den Zeittaktschaltkreisen 204 zurückgestellt.

Wenn das Zyklusstop-Flip-Flop 214-27 zurückgestellt wird, so wird über das ODER-Gatter 214-34 das Aufwärts-Zählsignal ALPHUC 010 von dem Binärwert "1" auf den Binärwert "0" umgeschaltet. Dadurch wird der Zählerstand der Leseadreß- und Schreibadreßzähler 207-60 bis 207-63 und des Decodier-Adreß- Zählers 207-64 um 1 erhöht. Das heißt, das Signal ALPHUC 010 verursacht die Umschaltung des Erhöhungssignales RADDUC 000 von dem Binärwert "1" auf den Binärwert "0". Dies führt zu einer Fortschreibung der Zählerinhalte am Ende des Softfehler- Wiedereinschreibzyklus.

Die Zähler 214-10, 214-12 und 214-14 arbeiten synchron mit den Auffrischzyklen. Nach dem Auftritt von weiteren 2047 Auffrischzyklen setzt das NAND-Gatter 214-16 erneut das Anweisungssignal ALPCOM 000 auf den Binärwert "0", wodurch ein weiterer Softfehler-Wiedereinschreibzyklus signalisiert wird. Durch Synchronisierung der Zähler mit einem ungeraden Zählstand, der um 1 niedriger als der maximale Zählstand von 2048 (d. h. 2¹¹ - 1) ist, wird eine Folge von Adreßwerten ausgewählt, die in den Auffrisch-Schreib- und Decodier-Adreßzählern 207-60 bis 207-64 gespeichert sind und die jeden Speicherplatz innerhalb der Stapeleinheiten 210-20 und 210-40 auswählen.

Es ist erkennbar, daß während der Normaloperation die Softfehler- Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 über eine lange Zeitperiode arbeiten, um den Inhalt aller Paare von Speicherplätzen der Stapeleinheiten 210-20 und 210-40 auszulesen, zu prüfen bzw. zu korrigieren und wiedereinzuschreiben. Dies ist erwünscht, um die Überlappung mit normalen Speicheroperationen auf ein Minimum zu begrenzen. Im Falle von Diagnoseoperationen ist es jedoch erwünscht, derartige Operationen innerhalb einer minimalen Zeit und mit einem minimalen zusätzlichen Aufwand ausführen zu können. Unter Verwendung der Diagnosemodus- Steuerschaltkreise des Abschnittes 216 können Test- und Überprüfungsoperationen in einem Minimum an Zeit bezüglich der Softfehler-Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 aufgrund der verschiedenen Diagnoseanweisungen ausgeführt werden, die von einer externen Quelle (z. B. CPU) über den Bus empfangen werden.

Es sei angenommen, daß die Operation der verschiedenen Teile der Steuerung 200 getestet und überprüft worden ist. Diese Tests betreffen beispielsweise die Stapeleinheiten 210-20 und 210-40, die Datenstrecken und die EDAC-Schaltkreise 206-12 und 206-14. Dieser Test kann in herkömmlicher Weise ausgeführt werden und bildet keinen Gegenstand der vorliegenden Erfindung.

Nach diesem Test wird eine Folge von Diagnose-Anweisungscodes an die Steuerung 2000 gerichtet, die den Test und die Überprüfung des Abschnittes 214 ermöglichen. Ein erster empfangener Diagnose-Anweisungscode besitzt den Wert "110", und das Bit 15 ist hierbei auf den Binärwert "1" gesetzt. Zum Zeitpunkt der Übertragung des Diagnose-Anweisungscodes wird das an die Leitung BSYELO angelegte Signal auf den Binärwert "1" gesetzt, während das Signal auf der Leitung BSWRIT den Binärwert "0" beibehält. Die Leitung BSYELO wird benutzt, um der Speichersteuerung 200 zu signalisieren, daß die an die Leitungen BSAD 00-23 angelegte Speicheradresse einen Diagnose- Anweisungscode enthält.

Gemäß Fig. 5 setzt das Signal BSYELO 110 mit dem Binärwert "1" bei seiner Speicherung in dem Register 208-10 aufgrund des Signales MYACKR 010 das Signal LSYELO 010 auf den Binärwert "1". Dadurch wird der Decodierschaltkreis 216-2 freigegeben, da angenommen sei, daß das Signal LSWRIT 010 den Binärwert "0" aufweist (d. h. das an die Leitung BSWRIT angelegte Signal besitzt den Binärwert "0" und zeigt eine Leseoperation an).

Aufgrund eines Codes von 110 setzt der Decodierschaltkreis 216-2 das Signal ALPRFC 000 auf den Binärwert "0". Dies führt zur Umschaltung des Beipaß-Flip-Flops 216-20 aufgrund des Signales BSAD 15210 auf den Binärwert "1". Das Flip-Flop 216-20 setzt das Signal ALPABY 100 auf den Binärwert "0", wodurch die Softfehler-Wiedereinschreib-Steuerschaltkreise gemäß Fig. 4 in einen nicht-operativen Zustand geschaltet werden. Aus Fig. 4 ist erkennbar, daß das Signal ALPABY 100 mit dem Binärwert "0" an dem NAND-Gatter 214-16 den Binärwert "1" erzeugt. Hierdurch wird seinerseits das Signal ALPSET 110 auf dem Binärwert "0" gehalten. Da sich die Steuerung 200 nicht in einem Testmodus befindet, besitzt das Signal TESTMM 010 den Binärwert "0", während das Signal TESTMM 100 den Binärwert "1" aufweist. Die Signale TESTMM 010 und ALPSET 110 setzen somit über die NAND- Gatter 214-20 und 214-21 die Signale ALPCOM 200 und ALPCOM 100 auf den Binärwert "1". Hierdurch wird seinerseits das UND- Gatter 214-22 daran gehindert, das Signal EALPST 000 auf den Binärwert "0" zu setzen, wodurch ein Softfehler-Wiedereinschreibzyklus gesperrt wird.

Aufgrund der Leseanweisung setzen die Schaltkreise des Abschnittes 208 die Signale MEREAD 010 und MOREAD 010 auf den Binärwert "0", wodurch der Inhalt des Paares von Speicherplätzen, die durch die in die Register 207-40 und 207-41 in Fig. 2 geladenen Adreßsignale festgelegt sind, in die Register 206-8 und 206-10 ausgelesen und über die Gruppen von Leitungen MUXD 00-15 und MUXD 16-31 zu dem Bus übertragen werden können.

Der zweite zu der Steuerung 200 übertragene Diagnose- Anweisungscode besitzt den Wert "010". Zum Zeitpunkt der Übertragung wird erneut das an die Leitung BSYELO angelegte Signal auf den Binärwert "1" gesetzt, während das Signal auf der Leitung BSWRIT auf den Binärwert "0" gesetzt wird.

Gemäß Fig. 5 werden die an die Leitungen BSYELO und BSWRIT angelegten Signale in dem Register 208-10 aufgrund des Signales MYACKR 010 gespeichert. Der Decodierschaltkreis 216-2 in Fig. 6 setzt aufgrund des Wertes "010" das Signal SETEDA 000 auf den Binärwert "0". Hierdurch wird das EDAC-Modus-Flip-Flop 216-10 beim Auftritt des Zeittaktsignales PULS 20210 auf den Binärwert "1" umgeschaltet.

Gemäß Fig. 6 schaltet das Flip-Flop 216-10 das Signal EDACMO 000 auf den Binärwert "0". Daraufhin schaltet die UND- Gatter 216-14 und 216-16 die Signale EDACCK 000 und EDACCK 100 auf den Binärwert "0". Die Signale EDACCK 000 und EDACCK 100 sperren Ausgangs-UND-Gatter in den EDAC-Schaltkreisen 206-12 und 206-14, so daß die erzeugten Prüfbitsignale nicht übertragen werden können. Dies führt dazu, daß die Gruppe von Prüfbitsignalen MDIEC 0-C 5 und MDIOC 0- C 5 auf den Binärwert "0" gesetzt werden. Ferner wird das Signal EDACCK 100 Ausgangs-UND- Gattern innerhalb der Rot- und Gelb-Generatorschaltkreise 206-20 zugeführt. Dadurch wird die Übertragung von Fehlersignalen MYREDD 010 und MYREDR 010 zu den Leitungen BSREDD und BSREDR gesperrt.

Die Speichersteuerung 200 liest aufgrund der Leseanweisung den Inhalt eines Paares adressierter Speicherplätze in die Register 206-8 und 206-10 aus. Danach wird der Registerinhalt über die Gruppen von Leitungen MUXD 00-15 und MUXD 16-31 zu dem Bus übertragen.

Auf die vorstehend genannte Anweisung folgt eine Reihe von Speicher-Schreibanweisungen, zu welchem Zeitpunkt die Leitung BSWRIT auf den Binärwert "1" gesetzt ist. Die Speicheranweisungen legen aufeinanderfolgende Speicheradressen beginnend mit einer Startadresse (z. B. eine Adresse mit lauter Nullen) innerhalb der Speichersteuerung 200 fest. Jede Folge von Datenmustern, die an die Leitungen BSDT 00-BSDT 31 angelegt werden, ist so codiert, daß sie das gleiche Einzelbitfehler-Datenmuster für jedes Wort des unter der festgelegten Adresse in den Speicher einzuschreibenden Wortpaares enthält.

Beispielsweise kann eine der folgenden Reihen von Datenmustern 9-40 ausgewählt werden, um den Betrieb des Wiedereinschreib- Steuerabschnittes 214 zu überprüfen. Die folgenden hexadezimal codierten Reihen von Datenmustern werden benutzt, um die Operation der EDAC-Schaltkreise 206-12 und 206-14 zu überprüfen.

Es sei vermerkt, daß die ersten acht Datenmuster keine Fehler enthalten. Diese Reihe von Mustern wird von Paaren von Mustern mit den Nummern 9-40 gefolgt, von denen jedes in den angezeigten Bitpositionen Einzelbitfehler 0 bis 1 enthält. Jedes Paar erzeugt einen "Gelb"-Fehlerzustand. Das letzte Muster mit lauter Nullen wird benutzt, um einen "Rot"-Fehlerzustand zu erzeugen.

Es sei vermerkt, daß während der Überprüfung der EDAC-Schaltkreise die Operation der Softfehler-Wiedereinschreib-Steuer- Schaltkreis gesperrt wird. Die Operation der EDAC-Schaltkreise 206-12 und 206-14 wird durch die Ausgabe einer Reihe von Lese- Anweisungen überprüft. Hierdurch werden die Speicherplätze ausgelesen, in die zuvor normale Datenmuster und sodann Fehlermuster eingeschrieben wurden. Die Fehlermuster verbleiben jedoch in dem Speicher, da die EDAC-Schaltkreise 206-12 und 206-14 nur Daten beim Auslesen korrigieren. Es ist erkennbar, daß, wenn dies geschieht und die Softfehler-Wiedereinschreib-Steuerschaltkreise nicht gesperrt sind, fehlerhafte Testresultate erhalten werden (z. B. würden die Softfehler-Wiedereinschreib- Steuerschaltkreise jeden Einzelbitfehler korrigieren). Wenn daher ein Test der EDAC-Schaltkreise ausgeführt wird, müssen die Softfehler-Wiedereinschreib-Steuerschaltkreise gesperrt werden.

Beim Test des Wiedereinschreib-Steuerabschnittes 214 schreibt die Speichersteuerung 200 aufgrund einer ersten Schreibanweisung ein ausgewähltes Einzelbitfehler-Datenmuster zusammen mit dem lauter Nullen aufweisenden Prüfbitsignal in das Paar von Speicherplätzen ein, das durch die an die Adreßleitungen BSAD 00-23 angelegte Speicheradresse festgelegt ist. In gleicher Weise schreibt die Speichersteuerung 200 aufgrund einer nächsten Schreibanweisung das gleiche Fehler-Bitmuster in das nächste Paar von Speicherplätzen ein. Dies setzt sich fort bis alle Speicherplätze das gleiche Einzelbitfehler-Bitmuster und das Prüfbitsignal mit lauter Nullen enthalten.

Bei Beendigung der Schreiboperation wird ein dritter Diagnosecode mit dem Wert "011" zu der Steuerung 200 übertragen. Erneut wird die Leitung BSYELO auf den Binärwert "1" gesetzt, während die Leitung BSWRIT auf den Binärwert "0" gesetzt wird. Dieser Diagnosecode setzt über den Decodierschaltkreis 216-2 das Signal RESEDA 000 auf den Binärwert "0". Infolgedessen wird das EDAC-Modus-Flip-Flop 216-10 auf den Binärwert "0" zurückgestellt.

Wie aus Fig. 6 ersichtlich, schaltet das Flip-Flop 216-10 das Signal EDACMO 000 auf den Binärwert "1". Hierdurch schalten wiederum die UND-Gatter 216-14 und 216-16 die Signale EDACCK 000 und EDACCK 100 auf den Binärwert "1". Zu diesem Zeitpunkt werden die EDAC-Schaltkreise 206-12 und 206-14 zusätzlich zu den Rot- Gelb-Generatorschaltkreisen 206-20 erneut für den normalen Betrieb freigegeben. Ferner werden der Status und die Indikatoren zu diesem Zeitpunkt gelöscht. Der Inhalt des adressierten Paares von Speicherplätzen wird ferner in die Register 206-8 und 206-10 ausgelesen und zu dem Bus übertragen.

Da angenommen wird, daß die EDAC-Schaltkreise getestet worden sind und richtig arbeiten, wird ein letzter Diagnose-Anweisungscode in der Folge zu der Steuerung 200 übertragen, wobei diese den Wert "110" besitzt. Ferner besitzen die Adreßbits 15 und 14 den Wert "01". Erneut werden die Leitungen BSYELO und BSWRIT auf die Binärwerte "1" und "0" gesetzt. Der Decodierschaltkreis 216-2 in Fig. 6 setzt aufgrund des Codes "110" das Signal ALPREFC 000 auf den Binärwert "0". Dadurch setzt das UND-Gatter 216-19 das Signal ARCCLK 010 aufgrund des Zeittaktsignales MYDECNN 210 auf den Binärwert "1". Das Signal ARCCLK 010 gestattet dem Beipaß-Filp-Flop 216-20 und dem Testmodus-Flip-Flop 216-22 die Umschaltung auf den Binärwert "0" und "1", wobei dies aufgrund der Signale BSAD 15210 und BSAD 14210 geschieht.

Gemäß Fig. 4 gibt das auf den Binärwert "1" geschaltete Signal ALPABY 100 das NAND-Gatter 214-16 frei. Ferner setzt das Flip-Flop 216-22 das Signal TESTMM 010 auf den Binärwert "1" und das Komplementsignal TESTMM 100 auf den Binärwert "0". Dies versetzt den Abschnitt in einen Test-Operationsmodus, wobei die Softfehler-Steuerschaltkreise des Abschnittes 214 in einem Hochgeschwindigkeits-Operationsmodus betrieben werden. Das heißt das Signal TESTMM 010 gibt das NAND-Gatter 214-20 frei, während das Signal TESTMM 100 das NAND-Gatter 214-21 sperrt.

Dies bedeutet, daß aufgrund einer jeden Auffrischanweisung REFCOM 110 das NAND-Gatter 214-20 das Signal ALPCOM 200 das Signal EALPST 000 auf den Binärwert "0". Dies verursacht die Umschaltung des Phase-1-Flip-Flops 214-24 auf den Binärwert "1", wodurch ein Softfehler-Wiedereinschreibzyklus identisch zu dem in Fig. 8b gezeigten Zyklus initialisiert wird.

Während des vorstehend erwähnten Operationszyklus wird das Einzelbit-Fehlermuster aus dem Paar adressierter Speicherplätze in die Register 206-8 und 206-10 ausgelesen. In der zuvor beschriebenen Weise werden die Fehlermuster durch die EDAC-Schaltkreise 206-12 und 206-14 korrigiert, in den Rechenabschnitten der Register 206-8 und 206-10 gespeichert und danach in das adressierte Paar von Speicherplätzen zurückgeschrieben. Wie bei einer normalen Operation werden die Adressen für das adressierte Paar von Speicherplätzen durch die Adreßinhalte des Zählers 207-64 in Fig. 2 vorgegeben.

Nach Beendigung des Wiedereinschreibzyklus werden die Inhalte der Zähler 207-60 bis 207-64 um 1 erhöht. Während des Test-Operationsmodus werden daher die Wiedereinschreib- Steuerschaltkreise des Abschnittes 214 in die Lage versetzt, exakt und synchron mit den Auffrischschaltkreisen des Abschnittes 205 zusammenzuarbeiten. Nach einer vorbestimmten Zeitperiode ist in allen Paare von Speicherplätzen die korrekte Information wiedereingeschrieben worden. Dies trifft natürlich nur zu, wenn die Softfehler-Wiedereinschreib-Steuerschaltkreise richtig arbeiten.

Der Betrieb der Softfehler-Wiedereinschreib-Steuerschaltkreise wird durch eine weitere Folge von Diagnose- und Leseanweisungen überprüft. Zu diesem Zweck wird ein weiterer Diagnosecode von 110 zu der Steuerung 200 übertragen. Zu diesem Zeitpunkt sind die Bits 15 und 14 auf den Wert 00 gesetzt. Wie zuvor erläutert, wird durch den Wert "110" der Decodierschaltkreis 216-2 zur Umschaltung des Signales ALPREFC 000 auf den Binärwert "0" veranlaßt. Dies führt dazu, daß das Beipaßmodus-Flip-Flop 216-20 und das Testmodus-Flip-Flop 216-22 auf den Binärwert "0" umgeschaltet wird. Demgemäß schaltet das Signal ALPABY 100 auf den Binärwert "1", wodurch das NAND-Gatter 214-16 in Fig. 4 freigegeben wird. Die Softfehler-Wiedereinschreib-Steuerschaltkreise werden daher in den Normalmodus gebracht. Dies bereitet die Speichersteuerung 200 für den Normalbetrieb vor.

Als nächstes wird eine Reihe von Speicher-Leseanweisungen zu der Steuerung 200 übertragen. Hierdurch wird der Inhalt eines jeden Paares von Speicherplätzen in die Register 206-8 und 206-10 ausgelesen. Zu diesem Zeitpunkt sind die EDAC-Schaltkreise 206-12 und 206-14 mit der Prüfung der Datenmuster auf Fehler beschäftigt.

Wenn die Softfehler-Wiedereinschreib-Steuerschaltkreise richtig arbeiten, so stellen die EDAC-Schaltkreise 206-12 und 206-14 die Abwesenheit von Einzelbitfehlern innerhalb der in die Register 206-8 und 206-10 ausgelesenen Datenmuster fest. Daher verbleibt das Signal MYYELO 110 auf dem Binärwert "0". Durch Überwachung des Zustandes der Leitung BSYELO kann daher der Betrieb der Schaltkreise des Abschnittes 214 für dieses Muster überprüft werden. Dies steht im Gegensatz zu der vorstehend erwähnten EDAC-Testfolge, bei der die EDAC- Schaltkreise das Vorliegen eines Einzelbitfehlers feststellen, was zum Setzen des Signales MYYELO 110 auf den Binärwert "1" führt.

Danach wird das Muster mit lauter "0"-Bits in alle Speicherplätze in der gleichen Weise eingeschrieben, wie dies zuvor beschrieben wurde. Durch Überwachung des Zustandes der Leitung BSREDD wird die Operation der Schaltkreise des Abschnittes 214 weiter überprüft. Dies geschieht, indem überprüft wird, daß keine Modifikation des "0"-Datenmusters stattgefunden hat und daß ein unkorrigierbarer Fehlerzustand in jedem Fall signalisiert wird (d. h. die Abbruchschaltkreise 208-44 und 208-45 in Fig. 5 bewahren das ursprüngliche Datenmuster).

Aufgrund einer jeden Leseanweisung wird das ausgelesene Datenmuster zu dem Bus über die Multiplexerschaltkreise 206-16 und 206-18 übertragen. Danach kann jede weitere Prüfung der korrigierten Datenmuster durch den Prozessor ausgeführt werden. Jedes Einzelbitfehler-Datenmuster und ein Doppelbitfehler- Datenmuster kann in die Stapeleinheiten 210-20 und 210-40 eingeschrieben werden, um die Operation der Softfehler-Wiedereinschreib- Steuerschaltkreise des Abschnittes 214 zu überprüfen. Es liegt auf der Hand, daß die Folge von Datenmustern und eine ähnliche Folge von Diagnoseanweisungen benutzt werden können, um die Operation der EDAC-Schaltkreise zu überprüfen.

Bestimmte Änderungen gegenüber dem dargestellten Ausführungsbeispiel liegen dem Fachmann auf der Hand. Während die verschiedenen Datenmuster im vorliegenden Fall über den Bus 10 geliefert werden, können beispielsweise solche Datenmuster auch durch Einrichtungen innerhalb der Steuerung 200 geliefert werden. In gleicher Weise kann die Prüfoperation innerhalb der Steuerung 200 ausgeführt werden.

Claims (4)

1. Dynamische, an einen Systembus angeschlossene Halbleiterspeichereinrichtung, aufweisend:
eine Anzahl von Speicherplätzen, die in einem Feld von adressierbaren Zeilen und Spalten angeordnet sind,
eine Einrichtung zur periodischen Erzeugung von Auffrisch- Anweisungssignalen mit einer ersten vorgegebenen Frequenz, einen Adreßzähler, dessen Zählstand durch jedes Auffrisch- Anweisungssignal um 1 erhöht wird,
eine auf die Auffrisch-Anweisungssignale ansprechende Auffrischeinrichtung zum Auffrischen der Informationen der Speicherplätze in der Zeile, deren Adresse durch den Adreßzähler vorgegeben wird, und
Fehlerfeststell- und Korrekturschaltkreise zum Feststellen und Korrigieren von Einzelbitfehlern in ausgelesenen Datenworten, gekennzeichnet durch:
einen auf ein Wiedereinschreib-Steuersignal (ALPCOM . . .) ansprechenden Soft-Fehler-Wiedereinschreib-Steuerabschnitt (214), wobei dieses Steuersignal eine geringere Frequenz als die Auffrisch- Anweisungssignale (REFCOM) . . .) aufweist, um

• a) die Daten aus der durch den Adreßzähler (206-60, 207-61) vorgegebenen Zeile auszulesen,
• b) diese Daten den Fehlerfeststell- und Korrekturschaltkreisen (206-12, 206-14) zuzuführen, und
• c) die von den Fehlerfeststell- und Korrekturschaltkreisen gelesenen korrigierten Daten in die gleiche Zeile wieder einzuschreiben, aus der sie ausgelesen wurden; und

einen an den Systembus (213) und den Soft-Fehler-Wiedereinschreib- Steuerabschnitt (214) angeschlossenen Diagnosemodus- Steuerabschnitt (216), der auf Grund eines speziellen von dem Systembus empfangenen Anweisungssignals (BSAD 19 . . . BSAD 21 . . .) den Soft- Fehler-Wiedereinschreib-Steuerabschnitt (214) steuert, um Wiedereinschreibzyklen mit der ersten vorgegebenen Frequenz auszuführen.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß bestimmte Speicheranweisungen jeweils einen Diagnosecode aufweisen, der den Diagnosemodus definiert und daß der Diagnosemodus-Steuerabschnitt (216) umfaßt: an den Systembus (213) angeschlossene Decodierschaltkreise (216-2), die auf Grund der Diagnosecodes den Diagnosemodus für die Speichereinrichtung definierende Ausgangssignale erzeugen; und eine Anzahl von an die Diagnoseschaltkreise (216-2) angeschlossene bistabile Einrichtungen (216-10, 216-20, 216-22), wobei eine erste bistabile Einrichtung durch ein Ausgangssignal auf Grund eines ersten Diagnosecodes einer Speicheranweisung und durch andere Bits der Anweisung in einen vorbestimmten Zustand umschaltet, um einen ersten Diagnosemodus zu definieren, der einem Hochgeschwindigkeitstest- und Überprüfungsmodus zugeordnet ist, und um über eine Test-Steuereinrichtung (214-2) den Soft-Fehler-Wiedereinschreib-Steuerabschnitt (216) zur Ausführung der Wiedereinschreibzyklen mit der ersten vorgegebenen Frequenz zu veranlassen.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Test-Steuereinrichtung (214-2) erste und zweite Gatter (214-20, 214-21) mit wenigstens einem Paar von Eingangsanschlüssen und einem Ausgangsanschluß aufweist, wobei ein erster Eingangsanschluß der ersten und zweiten Gatter an die Auffrischeinrichtung (205) und den Adreßzähler (207) angeschlossen ist, und der andere Eingangsanschluß jeweils an die bistabilen Einrichtungen (216-10, 216-20, 216-22) angeschlossen ist und die Ausgangsanschlüsse miteinander verbunden sind, so daß bei dem vorbestimmten Zustand der bistabilen Einrichtungen das erste Gatter (214-20) Signale (ALPCOM 200) zur Ausführung der Wiedereinschreibzyklen mit der ersten vorgegebenen Frequenz ausgibt und bei einem hiervon unterschiedlichen Zustand der bistabilen Einrichtungen das zweite Gatter (214-21) Signale (ALPCOM 100) zur Ausführung der Wiedereinschreibzyklen mit der zweiten vorgegebenen Frequenz ausgibt.