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DE3128729C2 - Halbleiter-Speichersystem - Google Patents

Halbleiter-Speichersystem

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Publication number
DE3128729C2
DE3128729C2 DE3128729A DE3128729A DE3128729C2 DE 3128729 C2 DE3128729 C2 DE 3128729C2 DE 3128729 A DE3128729 A DE 3128729A DE 3128729 A DE3128729 A DE 3128729A DE 3128729 C2 DE3128729 C2 DE 3128729C2
Authority
DE
Germany
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signal
binary value
address
signals
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3128729A
Other languages
English (en)
Other versions
DE3128729A1 (de
Inventor
Robert B. Billerica Mass. Johnson
Chester M. Peabody Mass. Nibby jun.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bull HN Information Systems Inc
Original Assignee
Honeywell Information Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell Information Systems Inc filed Critical Honeywell Information Systems Inc
Publication of DE3128729A1 publication Critical patent/DE3128729A1/de
Application granted granted Critical
Publication of DE3128729C2 publication Critical patent/DE3128729C2/de
Expired legal-status Critical Current

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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Abstract

Ein dynamisches Speichersystem (200) umfaßt eine zusätzliche Einrichtung (214), die zusammen mit Auffrisch-Auslöseschaltkreisen (207-6) und Fehlerfeststell- und Korrekturschaltkreisen (206-12, 206-14) Wiedereinschreibzyklen in einem vorbestimmten Intervall auslöst, um korrigierte Versionen der aus jedem Speicherplatz ausgelesenen Information wiedereinzuschreiben. Die zusätzliche Einrichtung umfaßt Zähler-Steuerschaltkreise (214-1), die von der gleichen Zeittaktquelle synchronisiert werden, die die Auffrisch- und Auslöse-Adreßzählerschaltkreise synchronisiert. Die Zähler-Steuerschaltkreise zählen bis zu einem um 1 verminderten maximalen Zählstand, wodurch eine Folge von Zählständen erzeugt wird, durch die verschiedene Zeilen- und Spalten adressen erzeugt werden, unter denen fehlerfreie Information während einer Anzahl von Operationszyklen wiedereingeschrieben wird.

Description

Art mit der Möglichkeit des Schutzes gegen Softfehler auszustatten. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Gemäß der vorliegenden Erfindung ist eine zusätzliche Einrichtung in einem dynamischen Speichersystem vorgesehen, die zusammen mit den Auffr'sch-Auslöseschaltkreisen und den Fehlerfeststeil- und Korrekturschaltkreisen des dynamischen Speichersystems WiedereinschreibzykJen mit einer vorbestimmten Zykluszeit auslöst, um korrigierte Versionen der jjjs jedem Speicherplatz ausgelesenen Information in diese wiedereinzuschreiben. Die zusätzliche Einrichtung umfaßt Zähler-Steuerschaltkreise, die durch die gleiche Zeittaktquelle synchronisiert werden, die den Beirieb der Auffrisch- und Auslöse-Adreßzählerschaltkreise synchronisiert Die Zähler-Steuerschaltkreise zählen bis zu einer Kenmlffer, die um 1 geringer als der maximale durch die Schaltkreise erziel»* Zählstand ist, wodurch die Erzeugung einer Folge von Zählständen ermöglicht wird, durch die unterschiedliche Kombinationen von Zeilen- und Spaltenadressen für das Wiedereinschreiben von fehlerfreier Information in alle Speicherplätze während einer vorbestimmten Anzahl von Zyklen mit der vorbestimmten Zykluszeit ermöglicht wird.
Die vorbestimmte Zykluszeit ist sehr viel geringer als die Auffrisch-Zykluszeit gewählt, so daß eine minimale Überlappung mit den normalen Speicheroperationen erzielt wird. Durch Verwendung der vorliegenden Auffrisch- und Auslöseschaltkreise sowie der Datenstrecken wird der Aufwand an zusätzlichen Schaltkreisen auf einem Minimum gehalten.
Anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispieles sei im folgenden das erfindungsgemäße Speichersystem näher erläutert Es zeigt
Fig. 1 ein Blockdiagramm eines dynamischen Speichersystem, das die erfindungsgemäße Einrichtung aufweist,
F i g. 2 die Schaltkreise des Blockes 207 in F i g. 1 in näheren Einzelheiten, F i g. 3 die Zeittaktschaltkreise des Blockes 204 von F i g. 1 in näheren Einzelheiten, F i g. 4 die erfindungsgemäßen Schaltkreise des Blockes 214 in näheren Einzelheiten, F i g. 5 die Lese/Schreib-Steuerschaltkreise des Blockes 208 in näheren Einzelheiten, F i g. 6 die Schaltkreise des Blockes 212 in näheren Einzelheiten, F i g. 7 die Chips der Speicherblöcke 210-20 und 210-40 in näheren Einzelheiten, F i g. 8a—c Zeittaktdiagramme zur Erläuterung der Wirkungsweise der vorliegenden Erfindung,
F i g. 9 das Format der der Steuerung 200 als Teil einer jeden Speicherlese- oder Schreibanforderung zügeführten Speicheradressen.
Speichersubsystem — Schnittstelle
Bevor die Steuerung gemäß F i g. 1 näher beschrieben wird, sei darauf verwiesen, daß eine Anzahl von Leitungen zwischen der Steuerung und einem Bus angeordnet sind, die eine Schnittstelle bilden. In der dargestellten Weise umfassen die Schnittstellenleitungen eine Anzahl von Adreßleitungen (BSADOO-23, BSAPOO), zwei Gruppen von Datenleitungen (BSDT00-\5, BSDPOO, BSDPOS) und (BSDT 16-31, BSDP16, BSDP2A ), eine Anzahl vor Steuerleitungen (BSMREF-BSMCLR), eine Anzahl von Zeittaktleitungen (BSREQT BSNAKR)und eine Anzahl von Tiebreak-Netzwerkleitungen (BSAUOK-BSIOUK, BSMYOK).
Eine Beschreibung der vorstehend genannten Schnittstellenleitungen sei nachfolgend in näheren Einzelheiten gegeben.
Speichersubsystem — Schnittstellenleitungen
——
Bezeichnung Beschreibung Adreßleitungen
BSAD00— BSAD23 Die Bus-Adreßleitungen bilden eine Übertragungsstrecke mit einer Breite von 24 Bit, die zusammen mit der Bus/Speicher-Referenzleitung ÄWÄEFbenutzt wird, um eine 24-Bit-Adresse zu der Steuerung 200 oder einen 16-Bit-Identifizierer von der Steuerung 200 zu dem Bus (für den Empfang durch eine Nebeneinheit) zu übertragen. Bei einer Verwendung zur Speicheradressierung wählen die an die Leitungen BSAρ00-BSAD03 angelegten Signale einen speziellen 512 K-Wort-Modul aus; die an die Leitungen BSAD04-BSAD22 angelegten Signale wählen eines der 512 IC-Worte in dem Modul aus; und das an die Leitung BSAD 23 angelegte Signal wählt eines der in dem ausgewählten Wort vorhandenen Bytes aus (z. B. BSAD 23 - 1 - rechtes Byte; BSAD 23 ·=0 - linkes Byte).
Bei einer Benutzung für eine Identifikation werden die Leitungen BSAD00-BSAD07 benutzt. Die Leitungen BSAD06-BSAD23 übertragen die Identifikation der empfangenden Einheit, die während der vorangegangenen Speicher-Leseanforderung zu der Steuerung 200 übertragen wurde.
BSAPOO Die Bus-Adreß-Paritätsleitung ist eine bidirektionale Leitung, die ein ungerades Pari- b5
tätssignal für die an die Leitungen BSADOO-BSAD07 angelegten Adreßsignale liefert.
(Fortsetzung)
Bezeichnung
Beschreibung
BSDP 00, BSDPOS,
BSDP\%,BSDP24
Datenleitungen
BSDT00— BSDTi5, Die Gruppe der Bus-Datenleitungen bildet eine bidirektionale Datenstrecke für zwei BSDT\6—BSDTH Worte bzw. 32 Bit, um Daten oder eine Identifikationsinformation zwischen der Steuerung 200 und dem Bus in Funktion von dem ausgeführten Operationszyklus zu ίο übertragen.
Während eines Schreibzyklus übertragen die Bus-Datenlcitungen in den Speicher einzuschreibende Information, wobei der Speicherplatz durch die an die Leitungen BSADOO-BSAD23 angelegten Signale festgelegt ist. Während der ersten Hälfte eines Lesezyklus übertragen die Datenleitungen BSDTOO- BSDT15 Idcntifizic rungsinformation (Kanalnummer) zu der Steuerung 200. Während der zweiten Hälfte
des Lesezyklus übertragen die Datenleitungen die von dem Speicher gelesene Information.
Die Bus-Daten-Paritätsleitungen bilden zwei Gruppen von bidirektionalen Leitungen, die ungerade Paritätssignale liefern, welche folgendermaßen codiert sind:
BSDPOO - ungerade Parität für Signale, die an die Leitungen BSDTOO- BSDT07
angelegt werden (linkes Byte);
BSDPOS - ungerade Parität für Signale, die an die Leitungen BSDTOS-BSDTiS
angelegt werden (rechtes Byte);
BSDP16 - ungerade Parität für Signale, die an die Leitungen BSDTiG- BSDTH
angelegt werden; und
BSDP24 - ungerade Parität für Signale, die an die Leitungen BSDT24-BSDT3i
angelegt werden.
Steuerleitungen
BSMREF Die Bus-Speicher-Referenzleitungen erstrecken sich von dem Bus zu der Speicher
steuerung 200. Bei hohem Pegel signalisiert diese Leitung der Steuerung 200, daß die
Leitungen BSADO0-BSAD23 eine vollständige Speicher-Steueradresse enthalten
und daß eine Schreib- oder Leseoperation bezüglich des festgelegten Speicherplatzes ausgeführt wird.
Bei niedrigem Pegel signalisiert die Leitung der Steuerung 200, daß die Leitungen BSADOO— BSAD23 Information aufweisen, die an eine andere Einheit und nicht an die Steuerung 200 gerichtet ist.
BSWRlT Die Bus-Schreibleitung erstreckt sich von dem Bus zu der Speichersteuerung 200. Bei
hohem Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREF signalisiert diese Leitung der Steuerung 200 die Ausführung eines Schreibzyklus. Bei niedrigem
Pegel und gleichzeitig hohem Pegel auf der Leitung BSMREFWiTa der Steuerung 200
die Ausführung eines Lese/.yklus signalisiert.
BSBYTE Die Bus-Byteleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem
Pegel signalisiert sie der Steuerung 200, daß diese eine Byteoperation anstelle einer so Wortoperation auszuführen hat.
BSLOCK Die Bus-Verriegelungsleitung erstreckt sich von dem Bus zu der Steuerung 200. Bei
hohem Pegel signalisiert sie der Steuerung 200 eine Anforderung nach der Ausführung eines Tests oder der Veränderung des Status eines Speicher-Verriegelungsflipflops innerhalb der Steuerung 200.
BSSHBC Diese Leitung für die zweite Hälfte eines Buszyklus wird benutzt, um einer Einheit zu
signalisieren, daß die gerade durch die Steuerung 200 an den Bus angelegte Information eine Information ist. die in einer vorangegangenen Leseanforderung angefordert
wurde. In diesem Fall sind sowohl die Steuerung 200 als auch die die Information
empfangende Einheit für alle Einheiten vom Beginn des Auslesezyklus bis zur Vervollständigung der Übertragung durch die Steuerung 200 belegt.
Diese Leitung wird zusammen mit der Leitung BSLOCK benutzt, um das ihr zugeordnete Speicher-Verriegelungsflip-flop zu setzen oder zurückzustellen. Wenn eine Ein-
heit Lesen oder Schreiben anfordert und die Leitung BSLOCK sich auf dem hohen
Pegel befindet, so signalisiert die Leitung BSSHBC wenn sie sich gleichfalls auf dem hohen Pegel befindet, der Steuerung 200 die Rückstellung ihres Verriegelungsflipflops. Bei niedrigem Pegel signalisiert sie der Steuerung 200 einen Test und das Setzen des Verriegelungsflip-flops.
(Fortsetzung)
Bezeichnung
BSMCLR
BSREDD
BSREDR
BSYELO
BSREQT
BSDCNN
BSACKR
BSWAIT
Beschreibung
Die Bus-Hauptlösch-Leitung erstreckt sich von dem Bus zu der Steuerung 200. Bei hohem Pegel veranlaßt sie die Steuerung 200 die Rückstellung bestimmter Busschaltkreise innerhalb der Steuerung 200 auf den Wert »0«.
Die Bus-Rot/Links-Leitung erstreckt sich von der Steuerung 200 zu dem Bus. Wenn sie sich aufgrund einer Leseanweisung auf hohem Pegel befindet, so signalisiert sie, daß ein unkorrigierbarer Fehler in dem linken Wort des zurückgeführten Wortpaares enthalten ist. Wenn nur ein Wort zurückgeführt wird, so wird dieses als das linke Wort angesehen.
Die Bus-Rot/Rechts-Leilung erstreckt sich von der Steuerung 200 zu dem Bus. Befindet sie sich aufgrund einer Leseanforderung auf dem hohen Pegel, so signalisiert sie, daß ein unkorrigierbarer Fehler in dem rechten Wort des zurückgeführten Wortpaares enthalten ist.
Die Bus-Gelb-Leiiung ist eine bidirektionale Leitung, die einen Softfehlerzustand bezeichnet. Bei hohem Pegel während der zweiten Hälfte eines Buszyklus und aufgrund einer Leseanweisung zeigt sie an, daß die begleitende übertragende Information erfolgreich korrigiert worden ist.
Wenn sie während einer Speicher-Leseanforderung auf den hohen Pegel gesetzt ist, so zeigt diese Leitung an, daß die Leseanforderung als eine Diagnoseanweisung zu interpretieren ist.
Bus-Bestätigungs-ZZeittakt-Leitungen
Die Bus-Anforderungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt Bei hohem Pegel signalisiert sie der Steuerung 200, daß eine andere Einheit einen Buszyklus anfordert. Im auf den niedriger. Pegel zurückgestellten Zustand signalisiert sie der Steuerung 200, daß keine Busanforderung anhängig ist. Diese Leitung wird auf den hohen Pegel durch die Steuerung 200 gesetzt, um einen Lese-Buszyklus der zweiten Hälfte anzufordern.
Die Daten-Zyklusleilung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Bei hohem Pegel signalisiert sie der Steuerung 200, daß einer Einheit ein angeforderter Buszyklus gewährt worden ist und daß auf dem Bus für eine andere Einheit abgelegt wurde.
Die Steuerung 200 setzt diese Leitung auf den hohen Pegel, um zu signalisieren, daß sie angeforderte Daten zurück zu einer Einheit überträgt Zuvor hatte die Steuerung 200 einen Buszyklus angefordert und dieser ist ihr gewährt worden.
Die Bus-Bestätigungsleitung ist eine bidirektionale Leitung, die sich zwischen dem Bus und der Steuerung 200 erstreckt. Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie, daß sie eine Busübertragung während eines Leseoder Schreibzyklus der ersten Hälfte akzeptiert hat Während eines Lesezyklus der zweiten Hälfte signalisiert diese Leitung der Steuerung 200 die Annahme einer Übertragung, wenn sie durch die Einheit auf den hohen Pegel gesetzt wurde, von der die Anforderungssignale stammen.
Die Bus-Warteleitung ist eine bidirektionale Leitung zwischen dem Bus und der Steuerung 200. Wenn sie durch die Steuerung 200 auf den hohen Pegel gesetzt ist, so signalisiert sie einer anfordernden Einheit, daß die Steuerung zu diesem Zeitpunkt eine Übertragung nicht annehmen kann. Danach kann die Einheit aufeinanderfolgende Wiederversuche auslösen bis die Steuerung 200 die Übertragung bestätigt Die Steuerung 200 setzt die Leitung BSWAIT auf den hohen Pegel unter folgenden Bedingungen:
1. Sie ist belegt und führt einen internen Lese- oder Schreibzyklus aus.
2. Sie fordert einen Lesezyklus der zweiten Hälfte an.
3. Sie erwartet eine Auffrischoperation.
4. Sie führt eine Auffrischoperation aus.
5. Sie ist belegt bei einer Initialisierung.
6. Sie ist belegt bei der Ausführung eines Softfehler-Wiedereinschreibzyklus.
(Fortsetzung)
Bezeichnung Beschreibung
Wenn die Leitung BSWA IT durch eine Einheit auf den hohen Pegel gesetzt ist. so signalisiert dies der Steuerung 200, daß die Daten durch die anfordernde Einheit nicht akzeptiert werden und daß der vorliegende Buszyklus zu beenden ist.
BSNAKR Die Busleitung für die Negativbestätigung ist eine bidirektionale Leitung zwischen
dem Bus und der Steuerung 200. Bei hohem Pegel signalisiert sie. daß sie eine festgelegte Übertragung verweigert. Die Steuerung 200 setzt die Leitung BSNAKR in folgenden Fällen auf den hohen Pegel:
1. Das Speicher-Verriegelungsflip-flop ist auf den Binärwert»1« gesetzt, und
2. die Anforderung ist zu testen und setzt das Verriegelungsflip-flop (BSLOCK auf hohen Pegel und BSSHBCauf niedrigen Pegel).
In allen anderen Fällen, wenn das Speicher-Verriegelungsflip-flop gesetzt ist, erzeugt die Steuerung 200 eine Antwort über die Leitung BSACKR oder die Leitung BSWAIToder sie erzeugt keine Antwort.
Wenn die Leitung BSNAKR durch eine Einheit auf den hohen Pegel gesetzt wird, so signalisiert dies der Steuerung 200, daß die Daten nicht durch die Einheit akzeptiert werden und der Operationszyklus zu beenden isl.
Tiebreak-Steuerleitungen
BSAUOK-BSIUOK Die Tiebreak-Netzwerkleitungen erstrecken sich von dem Bus zu der Steuerung 200. Diese Leitungen signalisieren der Steuerung 200, ob Einheiten mit höherer Priorität Busanforderungen ausgegeben haben. Wenn alle Signale auf diesen Leitungen den hohen Pegel aufweisen, so signalisiert dies der Steuerung 200, daß ihr ein Buszyklus gewährt worden ist, so daß sie zu diesem Zeitpunkt die Leitung BSDCNN auf den hohen Pegel setzen kann. Wenn irgendein Signal auf diesen Leitungen den niedrigen Pegel aufweist, so signalisiert dies der Steuerung 200. daß ihr ein Buszyklus nicht gewährt worden ist und daß sie gehindert ist, die Leitung BSDCNN auf den hohen Pegel zu setzen.
BSMYOK Diese Tiebreak-Netzwerkleitung erstreckt sich von der Steuerung 200 zu dem Bus.
Die Steuerung 200 setzt diese Leitung auf den niedrigen Pegel, um anderen Einheiten mit niedrigerer Priorität eine Busanforderung zu signalisieren.
Allgemeine Beschreibung des Systems gemäß F i g. 1
Fig. 1 zeigt ein bevorzugtes Ausführungsbeispiel einer Speichersteuerung 200. die unter Verwendung der Prinzipien der vorliegenden Erfindung aufgebaut ist. Gemäß F i g. 1 ist erkennbar, daß die Steuerung 200 die
α beiden Speichermodule 210-2 und 210-4 für jeweils 256 K-Wortc in dem Speicherabschnitt 210 steuert. Die Moduleinheiten der Blöcke 210-2 und 210-4 umfassen integrierte RAM-Hochgeschwindigkeitsschaltkreise entsprechend den Blöcken 210-20 und 210-401 und Adrcßpufferschallkreise entsprechend den Blöcken 21C-22 bis 210-26 und 210-42 bis 210-46. Jede 256 K-Speichereinheit besteht aus dynamischen MOS-RAM-Chips für jeweils K-Worte, wie dies in F i g. 7 näher dargestellt ist. Unter Bezugnahme auf F i g. 7 isl insbesondere erkennbar, daß jeder Speichermodul für 256 K-Worte mit jeweils 22 Bit. 88 Chips für 64 K-Worte mit 1 Bit aufweist. Auf jedem Chip befindet sich eine Anzahl von Speicherfeldern, die in einer Matrix von 256 Zeilen und 256 Spalten von Speicherzellen angeordnet sind.
Die Steuerung 200 umfaßt jene Schaltkreise, die erforderlich sind, um Speicher-Zeiltaktsignale zu erzeugen, und um Auffrischoperationen, Softfehler-Wiedereinschreib-Steueroperationen, Datenübertragungsoperalio nen. Adreßverteilungs- und Decodieroperationen und Bus-Schnittstel!enoperationen auszuführen. Derartige Schaltkreise bilden einen Teil der verschiedenen Abschnitte in F i g. 1.
Die Abschnitte umfassen einen Zeittaktabschnitt 204, einen Auffrisch-Steuerabschnitt 205, einen Softfehler-Wiedereinschreib-Steuerabschnitt 214, einen Daten-Steucrabschnitt 206, einen Adressenabschnitt 207, einen Lese-ZSchrsib-Steuerabschnitt 208, einen Daten-Eingabeabschnitt 209, einen Bus-Steuerschaltkreisabschnitt 211, einen Speicher-Auslöseschaltkreisabschnitt 212 und einen Bus-Treiber/Empfänger-Schaltkreisabschnitt 213.
Der Bus-Steuerabschnitt 211 umfaßt die Logikschaltkreise, welche Signale für die Ausgabe und Annahme von Buszyklusanforderungen für Einzel- und Doppelwortoperationen erzeugen. Gemäß Fig. 1 sind diese Schaltkreise ebenso wie die Schaltkreise der anderen Abschnitte an den Bus über die Treiber/Empfänger-Schaltkreisc
b5 des Abschnittes 213 angeschlossen, wobei diese Schaltkreise einen bekannten Aufbau aufweisen. Der Abschnitt umfaßt die Tiebreak-Nelzwerkschaltkreise, weiche Anforderungsprioritäten auf der Basis der physikalischen Position einer Einheit an dem Bus lösen. Die Speichersteuerung, die sich am weitesten links oder zuunterst an dem Bus befindet, besitzt die höchste Priorität, während eine zentrale Verarbeitungseinheit CPU in der
höchsten Position an dem Bus die geringste Priorität aufweist. Nähere Informationen bezüglich des Busbetriebs können der US-PS 40 00 485 entnommen werden.
Der Zeittaktabschnitt 204, welcher näher in Fig.3 dargestellt ist, umfaßt Schaltkreise, die die geforderte Folge von Zeittaktsignalen bei Speicherlese- und Schreibzyklen erzeugen. Gemäß F i g. I überträgt und empfängt dieser Abschnitt Signale zu und von den Abschnitten 205,206,207,208,211 und 214.
Der Adreßabschnitt 207, der in näheren Einzelheiten in den F i g. 2a bis 2c dargestellt ist, umfaßt Schaltkreise, welche Adreßsignale decodieren, erzeugen und verteilen, wie sie für Auffrischoperationen, die Auslösung und für die Lese/Schreibauswahl erforderlich sind. Der Abschnitt 207 empfängt Adreßsignale von den Leitungen BSADQS— BSAD23 und von den Adreßleitungen BSADOO-BSAD07 und BSAPOO zusätzlich zu dem Speicherreferenz-Steuersignal von der Leitung BSMREF. Der Abschnitt 207 empfängt zusätzlich Steuer- und Zeittaktsignale von den Abschnitten 204,212 und 205.
Der Speicher-Auslöseabschnitt 212 umfaßt herkömmliche Schaltkreise zum Löschen der Steuerschaltkreise auf einen anfänglichen vorbestimmten Zustand.
Der Lese/Schreib-Sleuerabschnitt 208 umfaßt Register und herkömmliche Steuerlogikschaltkreise. Die Register empfangen und speichern Signale entsprechend dem Zustand der Signale auf den Leitungen BSWRIT, BSBYTEund BSAD23. Die Steuerschaltkrcise decodieren die Signale der Register und erzeugen Signale, die an
UlC r\D3\.lllliUC £V*, ΛΛβ/ UMU £iv aii5mgi nnuvii, uiti ϊυι £.ugiuiu, \ju nie juutiung emeu L-CaCi.jriviua, einen
Schreibzyklus oder einen Lesezyklus gefolgt von einem Schreibzyklus (z. B. bei einer Byte-Anweisung) ausführen soll.
Der Auffrischabschnitt 205 umfaßt die Schaltkreise für die periodische Auffrischung des Speicherinhalts. Der Abschnitt 205 empfängt Zeittakt- und Steuersignale von dem Abschnitt 204, und er liefert Auffrisch-Anweisungsteuersignale an die Abschnitte 204,207,208 und 212. Zur weiteren Information sei auf die US-PS 41 85 323 verwiesen, in der Schaltkreise zur Erzeugung von Auffrisch-Anweisungssignalen (REFCOM) dargestellt und beschrieben sind.
Der Daten-Eingabeabschnitt 209 umfaßt in einem Block 209-4 Multiplexer-Schaltkreise und ein Adreßregister, dem Signale von dem Abschnitt 206 zugeführt werden.
Die Multiplexer-Schaltkreise empfangen Datenworte von den beiden Gruppen von Busleitungen ßSD7"00-15 und ßSD7"16-31 und sie führen die geeigneten Worte über die Gruppen von Ausgangsleitungen MZ>/£000-015 und MDI0000-015 den richtigen Speichermodulen während eines Schreibzyklus zu. Zu diesem Zweck werden die Multiplexer-Schaltkreise selektiv durch ein Signal MOWTESOOO freigegeben, das durch ein UND-Gatter 209-10 erzeugt wird, wenn das Auslösesignal /Λ//7ΤΜ310 von dem Abschnitt 212 den Binärwert »0« (d. h. kein Auslösemodus) aufweist. Das UND-Gatter 209-10 erzeugt das Signal MOWTESOOO in Abhängigkeit von dem Bus-Adreßbit 22 (d.h. Signal BSAD22) und in Abhängigkeit davon, ob die Steuerung eine Schreiboperation (Signal BSWRIT) ausführt. Während einer Schreiboperation wählt das Signal MOWTESOOO das korrekte Datenwort aus (d. h. das an die Busleitungen ßSD7O0-15 oder BSDT16-31 angelegte Wort), um es der richtigen Speichereinheit zuzuführen. Dies erlaubt den Beginn einer Schreiboperation an jeder Wortgrenze.
Während einer Leseoperation sind die Multiplexer-Schaltkreise in der Lage, eine Modul-Identifizierungsinformation zu liefern, die von den Buslciiungcn BSDT00-X5 zurück zu den Adreßbusleitungen ßS,4D08-23 übertragen wird. Dies geschieht dadurch, daß die an die Leitungen BSDT00-X5 angelegten Signale in das gerade Dalenregister 206-8 des Abschnittes 206 geladen wird. Hierdurch wird wiederum der Inhalt der Adreßregister-Verriegelungen des Blockes 209-4 zusammen mit der Modul-Identifizierungsinformation über die Busleitungen BSDTOO-XS übertragen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, wird darauf nicht näher eingegangen.
Der Daten-Steuerabschnitt 206 umfaßt die Datenregister 206-8 und 206-10, Multiplexer-Schaltkreise 206-16 und 206-18 mit zugeordneten Steuerschaltkreisen, die das Einschreiben und/oder Lesen von Daten in und aus den geraden und ungeraden Speichereinheiten 210-20 und 210-40 des Abschnittes 210 gestatten, und er umfaßt die Rot- und Gelb-Generatorschaltkreise des Blockes 206-20. Beispielsweise werden während eines Lesezyklus mit doppelter Breite Operanden oder Befehle aus den Einheiten 210-20 und 210-40 in die geraden und ungeraden Ausgangsregister 206-8 und 206-10 ausgelesen. Während eines Schreibzyklus werden die Byte-Operandensignale in den am weitesten links liegenden Abschnitt des Paares von Registern 206-8 und 206-10 von dem Bus über den Abschnitt 209-4 geladen und in die ungerade oder gerade Speichereinheit des Abschnittes 210 eingeschrieben.
Die Steuerung 200 umfaßi eine Fehicncsisieli- und Korrektureinrichtung (EDAC), wobei jedes Wort iö Datenbits und 6 Prüfbits aufweist, um Einzelbitfehler in dem Datenwort festzustellen und zu korrigieren und bei Doppelbitfehlern in dem Datenwort diese festzustellen und ohne Korrektur zu signalisieren. Die EDAC-Einrichlung umfaßt zwei Gruppen von EDAC-Codier/Decodierschaltkreisen 206-12 und 206-14. Diese Schaltkreise können so aufgebaut sein, wie dies in der US-PS 40 72 853 dargestellt und beschrieben ist. Zusätzlich gestattet der Abschnitt 206 eine Rückführung der über die Datenleitungen ßSDTOO-15 empfangenen und in dem Register 209-4 gespeicherten Identifizierungsinformation über die Adreßleitungen BSAD 08-23.
Der Softfehler-Wiedereinschreib-Steuerabschnitt 214 umfaßt Schaltkreise für den periodischen Zugriff auf to jeden Speicherplatz innerhalb des Speicherabschnittes 210 zum Auslesen und Wiedereinschreiben von korrigierter Information in diese Speicherplätze, um den Speicher 210 weniger empfindlich bezüglich der durch Alphateilchen oder anderen Systemstörungen erzeugten Softfehler zu machen. Wie aus Fig. 1 erkennbar, werden dem Abschnitt 214 Steuersignale von den Abschnitten 205,212 und 213 zugeführt. Der Abschnitt liefert Steuersignale an die Abschnitte 204,206 und 207 in der dargestellten Weise.
Wichtige Teile der zuvor genannten Abschnitte seien nun anhand der F i g. 2a—7 näher erläut ert.
Detaillierte Beschreibung der Steuerabschnitte
Im folgenden werden nur solche Abschnitte beschrieben, die für ein Verständnis der vorliegenden Erfindung von Bedeutung i'.nd. Zur weiteren Information bezüglich der verbleibenden Abschnitte sei auf die US-PS 41 85 323 verwiesen.
Abschnitte 204 und 206 F i g. 3 zeigt in näheren Einzelheiten die Zeittaktschaltkreise des Abschnittes 204. Die Schaltkreise empfangen
ίο Eingangs-Zeittakt-lmpulssignale 7T4P01010 und 77ΆΡ02010 von herkömmlichen nicht dargestellten Verzögerungsleitungs-Zeit-Takt-Generatorschaltkreisen. Derartige Schaltkreise können so ausgebildet sein, wie dies in der US-PS 41 85 323 dargestellt und beschrieben ist. Die Zeittakt-Generatorschallkreisc erzeugen eine Reihe von Zeittaktimpulsen über ein Paar von in Reihe geschalteten Verzögerungsleitungen mit einer Verzögerung von 200 ns aufgrund der Umschaltung des Signals MYACKR 10 auf den Binärwert »1«. Diese impulse bilden
zusammen mit den Schaltkreisen des Blockes 204 den Zeittakt für die verbleibenden Abschnitte während eines Speicherzyklus. '
Die Schaltkreise des Blockes 204 empfangen zusätzlich ein Grenzsignal MYBNDYOiO, Adreßsignale LSAD22200 und LSAD22210 von dem Abschnitt 207 und ein Softfehler-Wiedereinschreib-Steuersignal /4Z-Z3CZVFOlO von dem Abschnitt 214. Ferner legt der Abschnitt 212 ein Auslösesignal INiTMMlOO an den Abschnitt 204. Die Signale MYBNDYOiO und ALPCNTOiO werden an ein NOR-Gatter 204-5 angelegt, wobei jedes Signal das Signal RASlNHOiO auf den Binärwert »0« setzt, wenn es den Binärwert »1« aufweist. Das hierzu in Reihe geschaltete UND-Gatter 204-7 verknüpft das Auslösesigna'; INITMM100 und das Auffrisch-Anweisungssignal REFCOM100, um das Signal RASINHOOO zu erzeugen. Ein NAND-Gatter 204-8 kombiniert das Signal RASINHOOO und das Adreßsignal LSAD 22210, um ein Austasl-Sperrsignal ERASHlOOO für eine gerade Speicherzeile zu erzeugen. Das Signal wird einem UND-Gatter 2»4-10 zugeführt und mit einem Zeittakt signal MRASTTOiO verknüpft, das von dem Signal 7T4P01010 über ein UND-Gatter 204-1 abgeleitet wird.
Das sich ergebende Ausgangssignal MRASTEOiO wird dem Zeittakteingang RAS der geraden Stapeleinhciten
210-20 zugeführt.
Ein NAND-Gatter 204-14 kombiniert die Signale RASINHOiO und LSAD22200. um ein Sperrsignal ORA-
SIHOOO für eine ungerade Zeile zu erzeugen. Dieses Signal wird in einem UND-Gatter 204-17 mit dem Zeittaktsignal MRASTTOiO verknüpft, um das Zeilen-Zeittaktsignal MRASTOOiO zu erzeugen. Dieses Signal wird dem Zeittakteingang RASder ungeraden Stapeleinheiten 210-40 zugeführt.
Gemäß F i g. 3 liefert ein UND-Gatter 204-11 ein Zeittaktsignal MDCCTOOlO an den Eingangsanschluß C des mittleren Abschnittes des geraden Datenregisters 206-8 bei Abwesenheit einer Auffrischungsanweisung (d. h.
Signal REFCOMOOO - 1). In gleicher Weise liefert ein UND-Gatter 204-15 ein Zeittaktsignal MDOCTOOlO an einen Eingangsanschluß C des Mittelabschnittes des ungeraden Datenregisters 206-10. Ein Verzögerungsschaltkreis 204-19 ist zwischen das UND-Gatter 204-18 und das UND-Gatter 204-20 geschallet, wodurch das letztere Gatter das Zeittaktsignal MC4S75010 abgibt. Das Signal MCASTSOIO wird dem Zeittakteingang CAS der geraden und ungeraden Stapeleinheiten 210-20 und 210-40 zugeführt.
Die geraden und ungeraden Datenregister 206-8 und 206-10 arbeiten im Tristate-Modus und sie sind aus transparenten Verriegelungsschaltkreisen vom C-Typ aufgebaut, wie sie von der Fa. Texas Instruments Inc. unter der Typ-Nr. SN47S373 vertrieben werden. Unter der Transparenz der Register sei verstanden, daß bei Zuführung eines Signals an dem Eingangsanschluß G mit dem Binärwert »1« die Signale am Ausgangsanschluß Q den Signalen am Eingangsanschluß D folgen. Wenn das dem Eingangsanschluß Ci zugcführtc Signal den niedrigen Pegel einnimmt, so wird das Signal am AusgangsanschluO Q verriegelt.
Die Ausgangsanschlüsse der Register 206-8 und 206-10 werden gemeinsam einer festverdrahteten ODER-Verknüpfung unterzogen, um eine Multiplexbildung des Paares von Datcnwortsignalcn zu ermöglichen. Eine solche Multiplexbildung wird durch Steuerung des Zustandes der Signale MDOTSCOOO, MDOTSCOlO und MDRELBOOO verwirklicht, die den Eingangsanschhissen für die Ausgangsstcucrung (OC) in den verschiedenen Abschnitten der Register 206-8 und 206-10 in F: g. 1 zugeführt werden. Diese Operation ist unabhängig von der Verriegelungswirkung der Register-Flip-Flops, die aufgrund der Signale stattfindet, die den Eingangsanschlüssen G zugeführt werden.
Die Gruppe von Gattern 204-22 bis 204-28 steuert den Zustand der Signale MDOTSC100 und MDCTSC010. Das UND-Gatter 204-22 erhält Zeittaktsignale DLYINNOiO und DLK020100 am Beginn eines Lese- oder Schreibzyklus zugeführt, um die Speicherung der Identifizierungsinformation von dem Bus zu ermöglichen. Da dies für das Verständnis der vorliegenden Erfindung ohne Belang ist, kann das Signal PULS 20210 mit dem Binärwert »0« angenommen werden. Während einer Leseoperation wird das Lese-Anweisungssignal RE-ADCMOOO auf den Binärwert »0« gesetzt, wodurch das UND-Gatter 204-26 das Signal MDOTSC100 auf den Binärwert »0« setzt und das NAND-Gatter 204-28 das Signal MDOTSC010 auf den Binärwert »1« setzt.
bo Das Signal MDOTSC100 gestattet bei einem Binärwert »0« den Mittelabschnitten der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Das Signal MDOrSCOlO hindert bei einem Binärwert »1« die rechten Abschnitte der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Während eines Schreibzyklus, wenn das Lese-Anwcisungssignal READCMOW auf den Binärwert »1« gesetzt ist, setzt das UND-Gatter 204-26 das Signal MDOTSClOO auf den Binärwert »1«;
b5 während das NAND-Gatter 204-28 das Signal MDOrSCOlO auf den Binärwert »0« sct/.i, wenn das Signal ALPCNTOOO den Binärwert »1« aufweist. Hierdurch wird gegenüber dem beschriebenen Resultat das entgegengesetzte Resultat erreicht. Das heißt, das Signal MDOTSC 100 hindert die Mittelabschnittc der Register 206-8 und 206-10 an der Ausgabe ihres Inhalts an den Aiisgangsanschlüsscn. Zur gleichen Zeit gestattet ihis
Signal MDOTSCOiO dem rechten Abschnitt der Register 206-8 und 206-10 die Ausgabe ihres Inhalts an den Ausgangsanschlüssen. Wenn das Signal ALPCNTOOO den Binärwert »0« aufweist, so hindert dieses das NAND-Gatter 204-28 am Setzen des Signals MDOTSCOiO auf den Binärwert »0« aufgrund des Signals READCM000. Demgemäß werden die rechten Abschnitte der Register 206-8 und 206-10 ebenfalls daran gehindert, ihren Inhalt an den Ausgangsanschlüssen abzugeben.
Schließlich enthält der Abschnitt 204 ein weiteres UND-Gatter 204-30. Dieses UND-Gatter liefert aufgrund der Zeittaktsignale DL K400010 und DL K220010 ein Rückstellsignal RESETOtO. das benutzt wird, um die Softfehler-Wiedereinschreib-Steuerschaltkreise des Abschnittes 214 zurückzustellen.
Abschnitt 207
F i g. 2 zeigt die verschiedenen Abschnitte des Adreßabschnittes 207. Dieser Adreßabschnitt 207 umfaßt einen Eingangs-Adreßabschnitt 207-1, einen Adressen· Decodierabschnitt 207-2, einen Adressen-Registerabschnitt 207-4 und einen Auffrisch- und Auslöse-Adreßregister-Eingangsabschnitt 207-6.
Abschnitte 207-1 und 207-2
Der Eingangs-Adreßabschnitt 207-1 umfaßt eine Gruppe von manuell betätigbaren Schaltern in dem Block 207-10, denen Bus-Adreßsignale BSADMHO und BSAD06U0 zugeführt werden. Diese Schalter wählen das hochrangige Bus-Adrcß- Bit aus, welches die oberen/unteren 256 K des Speichers auswählt, wenn das System das volle Komplement von 128 K-Speichermodulcn aufweist. Wenn die Speichermodule von 64 K-Chips aufgebaut sind, so wird der obere Schalter in die geschlossene Stellung gebracht. Hierdurch wird das Adreßbit 4 (Signal BSAD04H0) als hochrangiges Bus-Adreßbit ausgewählt. Bei 16 K-Chips wird der andere Schalter in die geschlossene Stellung gebracht, wodurch das Adreßbit 6 ausgewählt wird.
Da davon ausgegangen wird, daß die Speichermodule 64 K-Chips verwenden, ist der obere Schalter geschlossen, während der andere Schalter geöffnet ist. Das sich ergebende hochrangige Bitsignal BSA DX6010 zusätzlich zu seinem Komplement und zusammen mit den am wenigsten signifikanten Bus-Adreß-Bits 22 und 21 werden in einem Register 207-12 gespeichert. Die drei Signale werden in das Register 207-12 geladen, wenn das Adressen-Tastsignal ADDSTR 000 auf den Binärwert »0« gesetzt wird. Dies geschieht, wenn der Speicher belegt wird (d. h. einen Buszyklus bzw. eine Speicheranforderung akzeptiert).
Die Ausgänge des Registers 207-12 werden als Eingänge einem 2 zu 1-Multiplexer üblicher Bauart (SN 74 S 157) zugeführt. Das Signal Λ LPOvTOOO vom Abschnitt 214 wird über einen Inverterschaltkreis 207-16 invertiert und als Signal ALPCNTOiO dem Auswahleingang GOIG 1 des Schaltkreises 207-14 zugeführt. Wenn das Signal AL/OVTOlOdcn Binärwert »0« aufweist, werden die Signale BSAD222iO bis BSADX6210 über das Register 207-12 ausgewählt und an dem Ausgangsanschluß Y des Schaltkreises 207-14 ausgegeben. Wenn das Signal ALPCNTOiO den Binärwert »1« besitzt, so werden die Signale ARAD2i0i0 und ARADXGOiO von dem Abschnitt 207-6 ausgewählt und an den Ausgangsanschlüssen V 2 und V3 ausgegeben, während der Ausgangsanschluß Vl auf den Binärwert »0« gesetzt wird.
Die am wenigsten signifikanten Adreß-Bitsignalc LSAD22210 und LSAD2i2iO werden den Eingangsanschlüssen eines Binär-Decodierschaltkreises 207-20 zugeführt. Das am wenigsten signifikante Adreß-Bitsignal LSAD 22210 und sein durch einen Inverterschultkreis 207-22 erzeugtes Komplemcntsignal LSAD 22200 werden den Abschnitten 204 und 206 zugeführt. Das hochrangige Bitsignal LSADA-6210 wird an den Freigabeeingang des Dccodierschaltkrciscs 207-20 angelegt. Das durch einen Inverter 207-15 erzeugte Komplementsignal LSADX6200 wird dem Freigabeeingang des Decodicrschaltkreises 207-31 zusammen mit den Adreßsignalen LSAD22210 und LSAD21210 zugeführt. Wenn das hochrangige Adreßsignal LSADX6210 den Binärwert »0« aufweist, so wird der Decodierschaltkrcis 207-20 für den Betrieb freigegeben. In gleicher Weise wird der Decodicrschaltkreis 207-31 für den Betrieb freigegeben, wenn das Signal LSADX6210 den Binärwert »I« aufweist.
ledes der vier dccodicrten Ausgangssignale DECODOOOO bis DECOD300 ist an ein verschiedenes Paar von NArJD-Gattem 207-24 bis 207-30 angeschlossen. Es sei vermerkt, daß das Decodiersignal DfCODOOOO mit den Eingängen der NAND-Gatter 207-24 bis 207-26 verbunden ist, die die Adreß-Tastsignale für die Zeilen 0 und 1 erzeugen. In gleicher Weise ist das Signal DECOD 1000 an die Eingänge der NAND-Gatter 207-26 und 207-28 ungeschlossen, die'die Adreß-Tastsignale für die Zeilen 1 und 2 erzeugen. Das nächstfolgende Decodiersignal DECOD 2000 ist an f'ic beiden NAND-Gatter angeschlossen, die die Adreß-Tastsignale für das nächste Paar der folgenden Zeilen erzeugen. Schließlich ist das letzte Decodiersignal DECOD3000 an die NAND-Gatter 207-30 und 207-24 angeschlossen, die die Adreß-Tastsignale für die Zeilen 3 und 0 erzeugen. In einer ähnlichen Weise sind die vier decodierten Ausgangssignale DECOD 4000 bis DECOD 7000 an andere Paare von NAND-Gattern 207-32 bis 207-38 angeschlossen.
Gemäß Fig. 2 wird allen NAND-Gattcrn 207-24 bis 207-30 und 207-32 bis 207-38 ein weiteres durch ein NAND-Gatter 207-39 erzeugtes Eingangssignal OVRDECOOO zugeführt. Wenn entweder das Auslösesignal t>o INITMM 100 oder das Auffrisch-Anweisungssignal REFCOM100 auf den Binärwert »0« durch die Schaltkreise des Abschnittes 212 oder Abschnittes 204 gesetzt wird, so setzt das UND-Gatter 207-39 das Signal OVRDECOOO auf den Binärwert »0«. Hierdurch werden alle Dccodiersignale eingeschaltet (d. h. die Signale DRASTOOlO bis DRAST70i0 werden auf den Biniiiwert »1« gesetzt), wodurch acht Speicherplätze gleichzeitig wiihrend eines Auslöseniodiis eingegeben werden können oder während eines Auffrischmodus aufgefrischt o5 werden können.
Wie ersichtlich, werden die Adreß-Tastsignale DRASTOOiO und DRASTWiO für die gerade Zeile an die RAM-Chips der geraden Stapeleinheiten 210-20 angelegt. Die Adreß-Tastsignale DRASTiOiO und DRAST30i0 für die ungerade Zeile werden an die RAM-Chips der ungeraden Stapeleinheiten 210-40 angelegt.
Abschnitt 207-4
Der Adreßregisterabschnitt 207-4 empfängt gemäß Fig.2 die Bus-AdreBsignale BSAD052iO bis BSAD 20210, die über die Bus-Empfängerschaltkreise des Blockes 213 in F i g. 1 als Eingänge den verschiedenen Stufen eines Zeilen-Adreßregisters 207-40 und eines Spalten-Adreßregisters 207-41 zugeführt werden. Ferner
empfängt dieser Abschnitt Eingangssignale von den Schaltkreisen des Blockes 207-6. die verschiedenen Stufen eines Auffrisch-Adreßregisters 20J'-42 und eines Spalten-Adreßregisters 207-43 zugeführt werden. Die Freigabeeingänge der Register 207-40 und 207-41 sind an ein Speicher- Belegtsignal MEMBUZOiO des Abschnittes 204 angeschlossen. Die Freigabeeingänge der Register 207-42 und 207-43 sind an eine Spannungsquelle von +5 V angeschlossen. Der Eingangsanschluß OC des Zeilen-Adreßregisters 207-40 ist an ein Zeittaktsignal
is MRASCTOOO angeschlossen, das durch das UND-Gatter 207-44, den Inverterschaltkreis 207-46 und das NAND-Gatter 207-47 aufgrund der Signale INlTMMOOO, REFCOMOOO und MCASTTOiO erzeugt wird. Der Eingangsanschluß OC des Spalten-Adreßregisters 207-41 ist an ein Zeittaktsignal MCASCTOOO angeschlossen, das durch das NAND-Gatter 207-48 und das NAND-Gatter 207-50 aufgrund der Signale INTREFOOO und MCASTTOiO erzeugt wird. Das Signal /NTREFOOO wird über die in Reihe geschalteten UND-Gatter 207-44 und 207-48 erzeugt, denen die Signale INlTMMOOO, REFCOMOOO und ALPCNTOOO zugeführt werden. Dem
Eingangsanschluß OC des Auffrisch-Adreßregisters 207-42 wird ein Steuersignal MREFCTOOO zugeführt, das
durch das NAND-Gatter 207-49, das NAND-Gatter 207-51 und den Inverierschaltkreis 207-45 aufgrund der
Signale INTREFOOO, MCASTOiO und INlTAL 110erzeugt wird Jedes Adreßregister 207-40 bis 207-43 ist in der zuvor erwähnten Weise aus transparenten Verriegelungen
vom D-Typ aufgebaut (SN 74 S 373). Gemäß F i g. 2 sind die verschiedenen Adresscn-Ausgangsanschlüssc der Register einer jeden Gruppe in einer festverdrahteten ODER-Schaltung zusammengefaßt, um die Multiplexbildung dieser Adreßsignale zu gestatten. Wie zuvor beschrieben, erfolgt diese Multiplexbildung durch Steuerung des Zustands der Signale, die den Ausgangssteuer-Eingangsanscnlüssen OC der Register 207-40 bis 207-43 zugeführt werden.
Insbesondere gestatten die Ausgangs-Steueranschlüsse OCeine sog. Tristate-Operation, die durch die Schaltkreise 207-44 bis 207-51 gesteuert wird. Wenn jedes der Signale MRASCTOOO, MCASCTOOO und MWRTCTOOO den Binärwert »1« aufweist, so wird jedes Adreßsignal daran gehindert, an den Ausgangsanschlüssen Q dieses Registers abgegeben zu werden. Wie erwähnt, ist diese Operation unabhängig von der Verriegelungswirkung der Register-Flip-Flops.
Der Abschnitt 207-4 umfaßt zusätzlich einen binären 4-Bil-Volladdierer 207-54 üblicher Bauart. Der Addierer 207-54 dient der Erhöhung der niedrigrangigcn Adreßbits 20-17 um I. Näher betrachtet werden den Eingangsanschlüssen Ai-At Signale MADDOOOiO bis MADDOMiO zugeführt. Signale mit dem Binärwert »0« werden den Eingangsanschlüssen Bi-Bi zugeführt. Ein UND-Gatter 207-56 erzeugt ein Übcrtrags-Eingangssignal MADDUCOiO in Abhängigkeit von dem Zustand der am wenigstens signifikanaten Adreßsignale L&4D22210 und LSAD 21210, des Signals INTREFOOO und des Zcittaktsignals DL Y060010.
Das erhöhte Ausgangssignal MADDOOi 11 bis MADD03iii, das an den Summicransehlüssen 51—58 des Addierers auftritt, wird über die Adreßpuffcrschaltkreisc 210-26 den RAM-Chips in dem geraden Stapel in F i g. 7 zugeführt. Das gleiche gilt für die Signale MADDOAiO bis MA 0007010. Den RAM-Chips des ungeraden Stapels in Fig. 7 werden die Adreßsignale M4DD0010 bis MADDOlOiO über die Adreßpuffcrschaltkrcise 210-46 zugeführt.
Abschnitt 207-6
Der Auffrisch- und Auslöse-Adreßregister-Eingangsabschnitt 207-6 umfaßt die Auffrischzähler- und Schrcib-
adreßzählerschaltkreise, die die Aclreßwerte erzeugen, welche den Auffrisch- und Schreibadreßregistern des Abschnittes 207-4 zugeführt werden. Die Auffrischzählerschaltkreise umfassen zwei >n Reihe geschaltete Binärzähler 207-60 und 207-61, wobei jeder aus einem Chip des Typs 774 LS 393 besteht. Dem Zähler 207-60 wird ein Taktsignal RADDUCOOO zugeführt, das durch einen Inverter 207-67, ein NOR-Gatter 207-66 und UND-Gatter 207-65 und 207-68 aufgrund der Signale ALPHUCOiO, REFCOMOOO, MCASTTOiO erzeugt wird. Beiden
Zählern wird ein Löschsignal MYCLRR 010 von dem Abschnitt 212 zugeführt.
Die Schreibzählerschaltkreise umfassen zwei in Reihe geschaltete Binärzähler 207-62 und 207-63, die durch das Signal REFADSOiO von dem Auffrischzähler angesteuert werden. Beiden Zählern wird ein Löschsignal MYCLRR UO zugeführt, das durch ein NAND-Gatter 207-69 aufgrund der Signale MYCLRROOO und PWONLLL 010 erzeugt wird.
ho Die Schaltkreise umfassen ferner ein Flip-Flop 207-71 vom D-Typ, das als Extrastufe des Zählers 207-63 dient. Dem Flip-Flop 207-71 wird das Komplementsignal WRlTA 7100 des signifikantesten Schreibadreß-Bitsigmils WRITA 7010 von einem Inverter 207-72 zugeführt. Wenn anfänglich das Signal WRITA 7010 den Binärwerl »0« aufweist, so besitzt das Signal WRITA 7100 den Binärwort »I«. Nach der Spannungsumschaltung wird das Flip-Flop 207-71 durch das Signal MYCLRR 100 gelöscht. Wenn das Signal WRITA 7010 am Ende eines ersten
h5 Durchlaufs auf den Binärwert »1« umschaltet, so schaltet das Signal WRITA 710O von dem Binärwert »I« auf den Biniirwert »0«, was keinen Einfluß auf den Zustand des Flip-Flops 207-71 besitzt. Bei Beendigung eines zweiten Durchlaufs schaltet das Signal WRITA 7010 zurück auf den Binärwert »0«, woraufhin das Signal WRITA 7100 das Flip-Flop 207-71 zum Umschalten von dem Binärwert »0« auf den Binarwer.t »I« veranlaßt. Zu
diesem Zeitpunkt schaltet das Signal MADROL 000 von dem Binärwert »1« auf den Binärwert »0«. Das Signal MADROLOOO wird an den Abschnitt 212 angelegt und benutzt, um die Beendigung der Auslöseoperation anzuzeigen. Das Flip-Flop 207-71 wird durch das Signal PWONLL 010 und ein +5-V-Signal Für den Betrieb freigegeben, wobei diese Signale dem Voreinstelleingang und dem D-Eingang entsprechend zugeführt werden. Ferner liefert ein NAND-Gatter 207-70 ein Signal MYCLRR100 an den Löscheingang, wobei dieses Signal 5 aufgrund der Signale PWONLL 300 und PWONLL 010 von dem Abschnitt 212 erzeugt wird.
Gemäß F i g. 2 umfaßt der Abschnitt 207-6 einen weiteren Bmärzähler 207-64. Diesem Zähler wird ebenfalls das Signal WRITA 7010 von dem Schreibadreßzähler 207-63 zugeführt. Von dem NAND-Gatter 207-69 erhält er das Löschsignal MYCLRR110 zugeführt Wie erläutert ergänzt dieser Zähler die vorliegenden Auffrisch- und Auslöseschaltkreise und bildet einen Teil der Softfehler-Wiedereinschreib-Steuerschaltkreise 214.
Lese/Schreib-Steuerabschnitt 208
Ein Teil der Schaltkreise des Abschnittes 208 ist in näheren Einzelheiten in F i g. 5 dargestellt. Wie erwähnt, umfaßt der Abschnitt 208 ein Register 208-10 und Schaltkreise 208-12 bis 208-45. Das Register 208-10 ist ein zweistufiges Register mit Flip-Flops vom D-Typ zur Speicherung des Signals BSWRlTWQ, das eine Lese/ Schreibanweisung repräsentiert und zur Speicherung des Signals BSYEL 0110, das einen Einzelbitfehler-Buszustand repräsentiert Diese Signale werden verriegelt, wenn das Signal MYACKR 010 vom Abschnitt 211 auf den Binärwert »1« umschaltet Wenn irgendeines der Signale REFCOMOOO, INfTMMOOO oder BSMCLROOO auf den Binärwert »0« umschaltet, so setzt d?s UN D-Gatter 208-12 das Signal CLRMOD 000 auf den Binärwert »1«, wodurch das Register 208-10 gelöscht wird.
Das Schreibmodussignal LSWRITOiO und das Fehlerzustandssignal LSYEL 0010 werden dem Abschnitt 211 zugeführt. Das Lesemoduxsignal READMMOlO wird einem UND-Gatter 208-14 zugeführt, das ebenfalls ein Initialisierungssignal INITAL 000 von dem Abschnitt 214 zugeführt erhält.
Das UND-Gatter 208-14 setzt aufgrund einer Leseanweisung (d. h. Signale READMM010 = »1«) das Signal READMIOXO auf den Binärwert »1«, wenn das System nicht initialisiert ist oder einen Softfehler-Wiedereinschreibzyklus ausführt (d.h. Signal INITALOOO = »1«). Wenn das Signal READMIOiO den Binärwert »1« aufweist, so wird über das NOR-Gatter 208-40 ein Leseanweisungssignal READCMOOO auf den Binärwert »0« gesetzt. Ein UND-Gatter 208-42 setzt aufgrund des Signals READCM000 das Signal READCM100 auf den Binärwert »0«. Ein Paar von UND-Gattern 208-23 und 208-25 setzt die Signale MEREADOiO und MOREADOiO auf den Binärwert »0«. Diese Signale werden den Lese/Schreib-Steuerleitungen der geraden und ungeraden Stapeleinheiten 210-20 und 210-40 zugeführt Die Signale werden jedoch durch Schaltkreise innerhalb der Einheiten 210-20 und 210-40 gemäß F i g. 7 invertiert bevor sie an die Chips angelegt werden, die diese Einheiten aufweisen.
Ein anderes Eingangssignal des NOR-Galters 208-40 wird durch das partielle Schreibsignal ft4/?TTVT010 gebildet. Wie in der US-PS 41 85 323 erläutert, gibt es bestimmte Arten von Speicheroperationen, wie beispielsweise Byte- und Initialisierungsoperationen, die zwei Operationszyklen erfordern. Das gleiche gilt für Softfehler-Wiedereinschreib-Operationszyklen. Wie erwähnt wird im Falle einer Initialisierungs- oder Softfehler-Wiedereinschreib-Operation das Signal INITALOOO auf den Binärwert »0« gesetzt Dies bewirkt eine Überlagerung der auf den Bus gegebenen Anweisungen. Die Lese/Schreib-Anweisungssignale MEREAD010 und -to MOREADOiO, die an die Stapeleinheiten 210-20 end 210-40 angelegt werden, werden in Abhängigkeit von dem Signal PARTWTOiO erzeugt. Das Signal PARTWTOiO verbleibt, wenn es auf den Binärwert »1« gesetzt ist, auf diesem Wert bis zum Ende des ersten Zyklus und löst einen zweiten Operationszyklus aus, während welchem eine andere Gruppe von Zeittaktsignalen, die zu denen der ersten Gruppe identisch sind, durch die Schaltkreise des Abschnittes 204 erzeugt werden. Während des ersten Zyklus werden die Lese/Schreib-Anweisungssignale auf den Binärwert »0« gesetzt, und während des zweiten Zyklus setzen diese Signale den Binärwert »1«. Das Signal PARTWTOiO wird durch ein Flip-Flop 208-16 vom D-Typ erzeugt, das den Eingangsschaltkreisen 208-17 bis 208-26 zugeordnet ist Das Flip-Flop 208-16 wird zum Umschalten freigegeben, wenn das an den Voreinstel!- Eingang angelegte Signal PWTSETOOO auf den Binärwert »0« umschaltet. Dieses Signal wird über die UND-Gatter 208-17, 208-26 und 208-28 und zusätzlich durch die NAND-Gatter 208-18, 208-19 und 208-20 aufgrund des Auffrisch-Anweisungssignals REFCOM 110, des Initialisierungssignals INITMMOiO, des Zeittaktsignals MPULSEOiO, der Byte-Schreibsignale BYWRlTiOO und BYWRIT200 und des Phase-2-SignaIs ALPHA 2000 gebildet. Durch die Freigabe kann das Flip-Flop 208-16 auf den Binärwert»!« umschalten. Das Flip-Flop 208-16 schaltet in den Binärzustand »0« zurück aufgrund des Signals DL YWO 2000, das dem Takteingang über einen Inverter 208-21 zugeführt wird. Das Signal n.it +5 V, das aus dem Löscheingang des Flip-Flops 206-18 zugeführt wird, sperrt dessen Rückstellung. In der gleichen zuvor beschriebenen Weise löst das partielle Schreibsignal PARTWTOiO im Binärzustand »1« einen Lesezyklus aus bevor der Schreibzyklus ausgelöst wird, der für die Ausführung der zuvor erwähnten Operationen zusätzlich zu jeder Softfehler-Wiedereinschreib-Steueroperation erforderlich ist. Gemäß Fig. 1 wird das partielle Schreibsignal PARTWTOlO den Eingangsanschlüssen G der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Das Signal PARTWTOiO gestattet im Binärzustand bo »1« die Speicherung der Ausgangssignale der EDAC-Schaltkreise 206-12 und 206-14.
Die anderen dem NOR-Gatter 208-40 zugeführten Signale MEMBUZOOO und REFCOM 110 werden vor dem Start des Speicherzyklus und während eines Auffrischzyklus entsprechend auf den Binärwert »1« gesetzt. F i g. 5 kann entnommen werden, daß während eines Schreibzyklus, wenn das Signal WRITCTOOO durch die Schaltkreise des Abschnitts 204 auf den Binärwert »0« gesetzt ist, das durch einen Inverter 208-15 erzeugte Signal WRITCTMO das UND-Gatter 208-42 zur Umschaltung des Signals READCM100 auf den Binärwert »1« veranlaßt. Hierdurch werden wiederum über die UND-Gatter 208-23 und 208-24 die Signale M£f/?£/4D010 und MOREADOiO auf den Binärwert »1« gesetzt, wodurch angezeigt wird, daß die Stapeleinheiten 210-20 und
210-40 einen Schreibzyklus ausführen. Zu diesem Zeitpunkt weist normalerweise ein Spannungs-Einschaltsigna PW5ASD000 von dem Abschnitt 212 den Binärwert »1« auf, während Abbruch-Schreibsignale EWRlTA 0OC und OWRITA 000 bei Abwesenheit von Fehlerzuständen den Binärwert »1« besitzen.
Gemäß F i g. 5 werden die Signale EWRITA 000 und OWRlTA 000 von Flip-Flops 208-44 und 208-45 empfan gen. Diese Flip-Flops erhalten als Eingangssignale die Signale MDIEWEQW und MDIOWEOXO von der EDAC-Schaltkreisen 206-12 und 206-14 zugeführt. Der Status dieser Signale wird in den Flip-Flops 208-44 und 208-45 gespeichert, wenn das Signal PARTWTOXO von dem Binärwert »I« auf den Binärwert »0« umschaltet Die Flip-Flops 208-44 und 208-45 werden auf »0« über ein NOR-Gatter 208-46 zurückgestellt, wenn der Speicher nicht belegt (d. h. Signal MEMBUZOOO = »1«) oder gelöscht ist (d. h. Signal BSMCLR 210 = »1«). in
Speichereinheiten 210-20 und 210-40(F i g. 7)
Wie zuvor erwähnt sind die geraden und ungeraden Wortstapel der Blöcke 210-20 und 210-40 in näheren Einzelheiten in F i g. 7 dargestellt Diese Stapel umfassen vier Zeilen von 22 RAM-Chips mit 64 K-Speicherplät zen für ein Bit. Jeder 64 K-Chip umfaßt zwei Speicherfelder für 32 768 Bit. Jedes Feld besteht aus einer Matrix mit 128 Zeilen und 256 Spalten, die an 256 Abtastverstärker angeschlossen sind. Es sei vermerkt, daß andere 64 K-Chipaufbauten ebenfalls verwendet werden können. Die Chips und zugeordnete Gatterschaltkreise sind auf einer Tochterplatine angeordnet. Jede Tochterplatine umfaßt zwei Inverter 210-203 und 210-207, denen eine entsprechende Lese/Schreibanweisung von dem Abschnitt 208 zugeführt werden. Die Platine umfaßt ferner vier NAND-Gatter 210-200 bis 210-206 und 210-400 bis 210-406 mit jeweils zwei Eingängen, denen die Zeilen- und Spalten-Zeittaktsignale von dem Abschnitt 204 und die Zeilen-Decodiersignale von dem Abschnitt 207 zugeführt werden. Es sind nur die Chipanschlüsse dargestellt, die für ein Verständnis der vorliegenden Erfindung von Bedeutung sind. Die verbleibenden nicht dargestellten Anschlüsse sind in herkömmlicher Weise angeschlossen.
Auslöseabschnitt 212
Fig.6 zeigt in näheren Einzelheiten die Auslöse-Logikschaltkreise des Abschnittes 212. In der dargestellten Weise umfassen die Schaltkreise ein Spannungseinschalt-Flip-Flop 212-1, ein Spannungseinschalt-Register-Flip-Flop 212-12, ein Auslösemodus-Flip-Flop 212-14 und ein Lösch-Flip-Flop 212-16. Alle Flip-Flops sind solche vom
jo D-Typ. Das Spannungseinschalt-Flip-Flop 212-1 erhält ein Busspannungs-Einschaltsignal BSPWONOXO an seinem Takteingang über einen in Reihe geschalteten Widerstand 212-2 zugeführt. Ein +5-V-Signal PWONRCOXO wird den Löscheingängen der Flip-Flops 212-1 und 212-12 über einen in Reihe geschalteten Widerstand 212-4 zugeführt, wenn die Spannung angelegt wird. Ein ÄC-Filternetzwerk umfaßt einen Widerstand 212-6 und einen Kondensator 212-8, die zu dem Löscheingang parallel geschaltet sind.
Das Ausgangssignal PWONLLOXO mit dem Binärwert »1« wird dem Eingang eines Verzögerungsschaltkreises 212-10 zugeführt, der aus 6 in Reihe geschalteten Invertern besteht. Das durch den Verzögerungsschaltkreis 212-10 erzeugte Signal PWONLL 610 wird dem Eingang D des Flip-Flops 212-12 zugeführt. Wenn das Signal PWONLL 6X0 auf den Binärwert »1« nach dem Umschalten des Signals PWONLLOIO auf den Binärwert »I« umschaltet, so schaltet das Flip-Flop 212-12 mit der positiv verlaufenden Flanke des Signais REFCOM2X0 auf
den Binärwert »1« um. Das Lösch-Flip-Flop 212-16 schaltet das Signal MYCLRROXO aufgrund der Signale MYPWONOXO und REFCOMlXO auf den Binärwert »1«. Das Ausgangssignal MYPWONOXO mit dem Binärwert »1« des Flip-Fiops 212-12 wird den Takteingängen des Auslösemodus-Flip-Flops 212Ί4 und des Lösch-Flip-Flops 212-16 zugeführt. Durch die Zustandsänderung des Signals MYPWONOXO schalten die Flip-Flops 212-14 und 212-16 auf den Binärwert »1« um. Das Signal REFCOM2X0 stellt das Flip-Flop 212-16 auf den Binärwert »0« zurück.
Die Ausgangssignale dieser Flip-Flops mit dem Binärwert »1« bzw. »0« werden den Schaltkreisen der Abschnitte 205, 207 und 209 über Inverterschaltkreise 212-18, 212-20 und 212-22 zusammen mit dem Signal PWONLL 300 zugeführt, das durch den Verzögerungsschaltkreis 212-10 erzeugt wird. Das Auslösemodus-Flip-Flop 212-16 schaltet auf den Binärwert »0« um, wenn die Schaltkreise des Abschnittes 207 das Signal MA-
DROL 000 auf den Binärwert »0« setzen. Softfehler-Wiedereinschreib-Steuerabschnitt214 Fig.4 zeigt in näheren Einzelheiten die Softfehler-Wiedereinschreib-Steuerschaltkreise. Der Abschnitt 214
umfaßt einen Zählerabschnitt 214-1 und einen Zyklusphasen-Steuerschaltkreis 214-Z Der Abschnitt 214-1 gibt
den Zykluszeittakt für die Ausführung eines Softfehler-Wiedereinschreib-Operationszyklus vor, wodurch jeder
Speicherplatz adressiert werden kann. Der Abschnitt 214-2 erzeugt die geforderten Steuersignale, die die
verschiedenen Phasen der Operation definieren.
Näher betrachtet umfaßt der Abschnitt 214-1 drei in Reihe geschaltete Binärzähler 214-10 bis 214-14, ein NAND-Gatter 214-16 und einen Inverter 214-18. Die Zähler 214-10 bis 214-14 sind aus Chips des Typs 74 LS 393
aufgebaut und ihr Zählstand wird am Ende eines jeden Auffrischzyklus aufgrund des Signals REFCOM100 um I
erhöht. Hierdurch wird der Betrieb des Zählers mit den Auffrisch-Zählerschaltkreisen synchronisiert Die elf
Ausgänge der Zählerstufen werden einem NAND-Gatter 214-16 zugeführt. Dieses Gatter überwacht die durch
die Zähler erzeugten Zählstände und setzt ein Anweisungssignal /4LZ3COMOOO auf einen Binärwert »0« jedes mal dann, wenn die Zähler einen vorbestimmten Zählstand erreichen. Dieser vorbestimmte Zählstand ist mit einem solchen Wert gewählt daß er Softfehler eines Speichers mit einer Geschwindigkeit löscht die eine
minimale Überlappung mit den normalen Speicheroperationen vorgibt Die Geschwindigkeit ist so gewählt, daß nach jeweils 2047 Auffrischzyklen oder Zählständen ein Wiedereinschreibzyklus ausgeführt wird. Daher können
clic 512 K-Spcicherplätze innerhalb einer Periode von zwei Stunden von den Einwirkungen einer Verschmutzung durch Alpha-Teilchen oder anderer Störsignale gereinigt werden.
Gemäß Fig.4 invertiert der Inverter 214-18 das Anweisungssignal /4LPCOMOOO, um ein Sctz-Signul /iLPSEniOzu erzeugen. Dieses Signal wird den Löscheingängen der Binärzähler 214-10 bis 214-14 und einem Bittgang des NAND-Gatters 214-21 im Abschnitt 214-2 zugeführt. Wenn das Signal ALPSETUO auf den Binärwert »1« gesetzt ist, so löscht es die Zähler 214-10 bis 214-14, um mit einer neuen Zählung zu beginnen.
Gemäß Fig.4 umfaßt der Abschnitt 214-2 ein Paar von NAND-Gattern 214-20 und 214-21, deren Ausgänge auf ein UND-Gatter 214-22 geführt sind. Der Ausgang des UND-Gatters 214-22 ist auf drei in Reihe geschaltete Phasensteuer-Flip-Flops 214-24 bis 214-26 geschaltet. Ferner sind ein Zyklusstop-Flip-Flop 214-27 und zugeordnete Eingangs- und Ausgangs-Galier sowie Invertcrschallkreise 214-30 bis 214-36 angeordnet. Jedes der Flip-Flops 214-24 bis 214-26 wird aufgrund eines Spannungseinschaltsignals PWONLLOiO, das von den Schaltkreisen des Abschnittes 212 erzeugt wird, auf den Binärwert »0« zurückgestellt. Das Zyklusstop-Flip-Flop 214-27 wird auf den Binärwert »0« zurückgestellt, wenn ein Bus-Löschsignal BSMCLRMO auf den Binärwert »0« gesetzt wird.
Wenn keine Auslöseoperation ausgeführt wird (d. h. das Signal INITMN 190 besitzt den Binärwert »1«), so wird das NAND-Gatter 214-21 aufgrund des Signals ALPSITWO mit seinem Ausgang auf den Binärwert »1« gesetzt, wodurch das Phase-l-Fiip-Fiop2i4-24aufden Binärwert »i« umschaltet. Das Flip-Flop 214-24 definiert in seinem auf den Binärwert »1« gesetzten Zustand den Auffrischteil des Wiedereinschreibzyklus. Das Ausgangssignal ALPHA 1000 mit dem Binärwert »0« wird dem Voreinstelleingang des Zyklusstop-Flip-Flops 214-27 zugeführt. Hierdurch schaltet dieses in den Binärzustand »1« um.
Das Speicher-Belegisignal MEMBUZOOO wird bei vorliegender Auffrischanweisung (d. h. REFCOM 110 = »I«) auf den Binärwert »0« umgeschaltet. Am Ende des Auffrischzyklus, wenn das Speicher-Belegtsignal von dem Binärwert »0« auf den Binärwert »1« umschaltet, veranlaßt das Signal ALPHA 1010 das Phase-2-Flip-Flop 214-25 zur Umschaltung auf den Binärwert »0«, wodurch das Phase-1-Flip-Flop 214-24 über das UND-Gatter 214-30 auf den Binärwert »0« zurückgestellt wird. Das Flip-Flop 214-25 definiert bei einem Binärwert »1« den Lcsctcil der Wiedereinschreib-Zyklusfolge.
Das Ausgangssignal ALPHA 2010 mit dem Binärwert »1« wird dem Eingang D des Phase-3-Flip-Flops 214-26 zugeführt. Wenn das Impulssignal RRESETOiO durch die Schaltkreise des Abschnittes 204 am Ende des Lesezyklus erzeugt wird, schaltet die abfallende Flanke des Impulssignals das Flip-Flop 214-26 in den Binärzustand »1«. Das binäre Ausgangssignal ALPHA 3000 stellt bei seiner Umschaltung auf den Binärwert »0« das Phase-2-Flip-Flop 214-25 über das UND-Gatter 214-31 auf den Binärwert »0« zurück. Der binäre Schaltzustand »1« des Phase-3-Flip-Flops 214-26 definiert den Schreibteil des Wiedereinschreibzyklus. Am Ende des Wiedereinschreibzyklus schaltet das Signal RRESETOiO das Phase-3-Flip-Flop 214-26 in den Binärzustand »0«, da das Signal ALPHA 2010 zu diesem Zeitpunkt den Binärwert »0« aufweist.
Wenn entweder das Phase-2-Flip-Flop 214-25 oder das Phase-3-Fiip-Fiop 214-26 den Binärwert »1« aufweist, setzt das dem UND-Gatter 214-32 zugeführte Signal ALPHA 2000 oder ALPHA 3000 das Signal ALPCNTOOO auf den Binärwert »0«. Das Signal ALPCNTOOO mit dem Binärwert »0« versetzt die Schaltkreise des Abschnittes 207 in die Lage, die Adreßsignalc von dem Wiedereinschreib-Zählerschaltkreis für die Decodierung während dieses Teiles des Zyklus auszuwählen. Zusätzlich veranlaßt das Signal ALPCNTOOO das UND-Gatter 214-33 zum Setzen des Signals INITAL 000 auf den Binärwert »0«, wodurch die Schaltkreise des Abschnittes 208 in die Lage versetzt werden, Busanweisungen während der Lese- und Schreibteile eines Wiedereinschreibzyklus zu übersteuern.
Ferner setzen die Signale INITMM 100 und READCM 100 bei einem Binärwert »1« über das UND-Gatter 210-38 das Signal INITOROOO auf den Binärwert »1«. Dieses Signal zusammen mit dem durch einen Inverter 214-35 erzeugten Komplernenlsignal ALPCNTOiO setzt bei einem Binärwert »1« über ein NAND-Gatter 214-39 das Signal MDRELBOOO auf den Binärwert »0«. Gemäß Fig. 1 wird das Signal MDRELBOOO den Anschlüsseen OC der rechten Abschnitte der Register 206-8 und 206-10 zugeführt. Bei einem Binärwert »0« gestattet das Signal MDRELB 000 die Abgabe des Inhalts dieser Register an ihren Ausgangsanschlüssen.
Es sei ferner vermerkt, daß bei einer Rückstellung des Phase-3-Flip-Flops 214-26 auf den Binärwert »0« die Umschaltung des Signals ALPHA 3000 von »0« auf »1« das Zyklusstop-Fiip-Flop 214-27 auf den Binärwert »0« zurückstellt. Dies ruft eine Zustandsänderung des Aufwärtszählsignals ALPHUCOiO hervor, welches über das ODER-Gatter 214-34 seinerseits den Zählstand der Zählerschaltkreise des Abschnittes 207 um 1 erhöht. Das ODER-Gattcr 214-34 erzeugt ferner ein Erhöhungssignal am Ende des Auffrischzykius aufgrund des Signals REFCOMUO.
55 Beschreibung der Wirkungsweise
Unter Bezugnahme auf die F i g. 1 bis 7 sei nunmehr die Wirkungsweise des bevorzugten Ausführungsbeispieles der vorliegenden Erfindung unter spezieller Bezugnahme auf die Zeittaktdiagramme in den Fig.8a bis 8c beschrieben. Zum Verständnis der Wirkungsweise der vorliegenden Erfindung ist es hilfreich, zu beschreiben, t>o wie die Auffrisch- und Auslöseschaltkreise Auffrisch- und Auslöseoperationen ausführen.
Bevor ein Ausführungsbeispiel erläutert wird, sei zunächst bezug auf Fig.9 genommen. Fig.9 veranschaulicht das Format der Speicheradressen, die der Steuerung als Teil einer jeden Speicherlese- oder Schreibanforderung zugeführt werden. Die hochrangigsten, d. h. die am signifikantesten, Bitpositionen geben durch ihre Codierung den Speichermodul bzw. die Steuerung vor, die die Anforderung verarbeitet. Das Adreßbit 4 wird benutzt, bs um die 256 K-Hälfte (d. h. die obere oder untere Hälfte) des Steuerspeichers auszuwählen, auf den Zugriff genommen wird. Diese Adrcßbits werden durch die Schaltkreise der Steuerung 200 verarbeitet und sie werden nicht den RAM-Chips zugeführt.
Die Adreßbits 5-20 geben die Adresse des 22-Bit-Speicherplatzes innerhalb der adressierten RAM-Chips vor. Wie noch näher erläutert wird, werden diese 16 Adreßbits durch den Multiplexer in 8 Adreßeingänge umgesetzt und über die Adreßpufferschaltkreise der Blöcke 210-26 und 210-46 den Adreßeimgängen A 0 — A 7 der RAM-Chips in F i g. 7 zugeführt.
Die am wenigsten signifikanten Adreßbits 21-22 geben durch ihre Codierung die Zeile der adressierten RAM-Chips vor. Wie erläutert, werden diese Bits decodiert und benutzt, um ein Paar von Zeilenadreß-Tastsignalen RAFzu erzeugen, die die 8-Bit-Zeilenadresse in der gewünschten Zeile der RAM-Chips innerhalb eines jeden Speicherstapels verriegeln.
Fig.8a veranschaulicht schematisch die verschiedenen Zeittaktsignale, die während der Ausführung eines
ίο Auffrischzyklus durch die Auffrischschaltkreise des Abschnittes 205 in F i g. 1 beteiligt sind. Wie zuvor erläutert, sind diese Schaltkreise in der Art ausgebildet, wie dies in der US-PS 41 85 323 dargestellt und beschrieben ist. Die Schaltkreise 205 bilden eine Einrichtung zum Substituieren eines Auffrischzyklus. Dies geschieht, wenn die Steuerung 200 keinen Speicherzyklus ausführt, erwartet oder anfordert. Es sei vermerkt, daß Auffrischzyklen über ein Intervall von 4 ms verteilt sind, wobei dieses Intervall ausreichend ist, um die Gesamtanzahl von Zeilen/Spalten des Speichersystems aufzufrischen. Im Falle eines 64 K-MOS-Chips sind 256 Zyklen erforderlich, um alle Zellen des Chips aufzufrischen. In dem vorliegenden System wird ein Auffrischzyklus alle 15 μ$ durch das Impulssignal CORREFOOQ mit der Impulsbreite von 30 ns gestartet. Dieses Signal veranlaßt seinerseits die Erzeugung eines Feinauffrisch-Zeittakt-Impulssignals FINREFOOO von 150 ns. Das Signal FINREFOOO veranlaßt die Umschaltung eines Auffrisch-Anweisungs-Flip-Flops auf den Binärwert »J«. Gemäß Fig. 8a führt dies
2(i zum Setzen des Signals REFCOM 010 auf den Binärwert »1«. Somit schaltet das Komplement des Auffrisch-Anweisungssignals REFCOM 000 auf den Binärwert »0«.
Gemäß F i g. 2 ist erkennbar, daß das Signal REFCOM000 über das NAND-Gatter 207-49 das Auffrischsignal MREFCTOOO auf den Binärwert »0« setzt. Wenn das Binärsignal »0« dem Ausgangs-Steueranschluß OC des Auffrisch-Adreßregisters 207-42 zugeführt wird, so wird dadurch der Auffrisch-Adreßinhalt des Registers an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 in Fig. 7 angelegt. Gleichzeitig veranlaßt das Auffrisch-Anweisungssignal REFCOM100 die Zeittaktschaltkreise 204 in F i g. 3 zur Erzeugung der Zeilenadreß-Zeittaktsignale MRASTEOiO und MRASTOOiO. Zu diesem Zeitpunkt übersteuert das Signal REFCOM 100 den Zustand des am wenigsten signifikanten Adreßbits LSAD22. Ferner ist aus Fig.2 ersichtlich, daß das Signal REFCOM100 bei einem Binärwert »0« über das UND-Gatter 207-39 das Signal OVRDECOOO auf den Binärwert »0« setzt. Hierdurch werden alle decodierten Zeilen-Tastsignale übersteuert, so daß alle Zeilenadrcß-Tastsignale DRASTOOiO bis DRAST70\0 auf den Binärwert »1« gesetzt werden. Hierdurch wird der Auffrisch-Adreßinhalt in jede Zeile der RAM-Chips in F i g. 7 geladen.
Dies führt dazu, daß eine Zeile innerhalb jedes RAM-Chips der Einheiten 210-20 und 210-40 in Fi g. 7 infolge einer Leseoperation aufgefrischt, die bezüglich der adressierten 8 Zeilen von RAM-Chip-Spcichcrplätzcn ausgeführt wird. Das heißt, die Signale MEREADOiO und MOREADOiO des Abschnittes 208 mit dem Binärwert »0« veranlassen die RAM-Chips in Fig. 7 zur Ausführung eines Lesezyklus. Dies bedeutet wiederum, daß das Auffrisch-Anweisungs-Signal REFCOM 110 die Schaltkreise von Fig.5 zur Aufrechlerhaltung der Signale M£7?E4D010und /WO/?E4D010auf dem Binärwen »0« veranlaßt. Davor besaß das Signal MEMBUZOOOden Binärwert »1«, wodurch die Signale MEREADQiO und MOREADOiO auf den Binärwert »0« gesetzt wurden.
Es sei ferner in Fig.3 vermerkt, daß das Auffrisch-Anwcisungssignal REFCOM 100 die Erzeugung des CAS-Zeittaktsignals und der Signale MDOCTOOO und MDOOCTQOO sperrt. Dies verhindert das Einschreiben von Information in die Speicherplätze innerhalb der Stapclcinhcitcrs 210-20 und 210-40, sowie das Auslesen von Information in die Ausgangsregister 206-8 und 206-10 in F i g. 1.
Das Ende des Auffrischzyklus wird durch die Vorderflanke des Impulssignals REFRES000 signalisiert, die das Auffrisch-Anweisungs-Flip-Flop auf den Binärwerl »0« zurückstellt. Hierdurch wird seinerseits das Signal REFCOM010 auf den Binärwert »0« gesetzt. Mit der abfallenden Flanke des Signals REFCOMOiO setzt das UND-Gatter 207-68 in F i g. 2 das Signal RADDOCOOO von dem Binärwert »0« auf den Binärwert »!«,welches Signal seinerseits den Adreßinhalt des Auffrischzählers 207-60 um Eins erhöht. Diese Adressenänderung wird zu dem Auffrisch-Adreßregister 207-42 übertragen, was gemäß F i g. 8a durch die Änderung des Signals MADDXX
geschieht.
Der 8-Bit-Zähler 207-62 ist dem Auffrischzähler 207-60 hinzugefügt und gestattet der Steuerung 200 den Betrieb in einem Auslösemodus. Der Zähler 207-62 liefert die CAS-Adressen, die erforderlich sind, um lauter Binärwerte »0« in die adressierten Speicherplätze einzuschreiben, wenn sich die Steuerung 200 in einem Auslösemodus befindet (d. h. das Signal INITMMOiO besitzt den Binärwert»!«).
Fig.8b veranschaulicht die verschiedenen Signale, die an der Ausführung eines Auslösezyklus durch die Schaltkreise des Abschnittes 212 und die Schreibadreß-Zählerschaltkrcise in Fig.2 beteiligt sind. Wenn die Spannung eingeschaltet wird, so wird hierdurch ein Busspannungs-Schaltsignal erzeugt und das Signal BSPWON010 schaltet auf den Binärwert »1«. Aus Fig.6 ist ersichtlich, daß diese Zustandsänderung in dem Flip-Flop 212-1 verriegelt wird. Dies bedeutet, daß das Flip-Flop 212-1 das Signal PWONLLOiO auf den
bo Binärwert »!« schaltet. Das Signal PWONLL010 wird durch den Schaltkreis 212-10 verzögert und schallet sodann das Flip-Flop 212-10 auf den Binärwert »l«.Gcmäß Fig. 8b schaltet das Auslöscmodus-Flip-FIop 212-14 aufgrund des Auffrischanweisungssignals REFCOM 110 auf den Binärwert »1« um. Zuvor war das Signal MADROL000 von dem Flip-Flop 207-71 in Fig. 2 durch das Signal PWONLL300 aui den Binärwert »1« geschaltet. Hierdurch wurde das Auslösemodus-Flip-Flop 212-14 gelöscht und auf den Binärwert »0« geschaltet.
b5 Das Auffrisch-Anweisungssignal REFCOM 110 wird in der zuvor beschriebenen Weise erzeugt. Es sei ferner vermerkt, daß die Schaltkreise des Abschnittes 208 in F i g. 5 das partielle Schreibsignal PARTWTQiO auf den Binärwert »1« umschalten. Dies bedeutet, daß das UND-Gatter 208-18 durch die Signale REFCOM HO und INlTMMOiO in die Lage versetzt wird, das Signal PWTSET20Q auf den Binärwert »1« zu setzen. Hierdurch
kann das Flip-Hop 208-16 beim Auftritt des Zeiltaktsignals DL YW 02000 auf den Binärweit »1« umschalten.
Das Signal /MAfTIVTO 10 veranlaßt bei einem Binärwert »I« über das UND Gatter 208-42 das Halten der Signale MEREADQlQ und MOREAD0\0 auf dem Binärwert »0«, wodurch eine Auffrischoperation bezüglich der 8 Zeilen von Speicherplätzen während des ersten von zwei Zyklen ermöglicht wird. Diese Zyklen sind in Fig.8b dargestellt und werden durch die nicht dargestellten Zeittakt-Generalorschaltkreise des Abschnittes 204 erzeugt. Dies bedeutet, daß das Auffriseh-Anweisungssignal REFCOM110 bei seinem Umschalten auf den Binärwert »I« die Zeiltakt-Auffrisch-Gcneratorschaltkreise veranlaßt, eine Reihe von Zeittaktimpulsen in einem ersten Zyklus auszulösen. Dies führt dazu, daß das Signal DLYINN QOlQ zui den Binarwert »1« umschaltet. Das Signal PARTWTQXQ verbleib; auf dem Binärwert »1« und das Signal DLYINNOlO wird am Ende des ersten Zyklus auf den Binärwort »I« umgeschaltet. Hierdurch wird die Erzeugung einer weiteren Gruppe von Zcittaktsignalcn identisch zu der ersten Gruppe veranlaßt. Vor der Umschaltung des Signals PA RTWTOlO auf den Binärwert »1« befanden sich die Signale MEREADOiO und MOÄE4D010 iiuf dem Binärwert »0«, infolge der auf den Binärwert »1« gesetzten Signale MEMBUZ 000 und REFCOM 010.
Wie zuvor beschrieben, veranlaßt während des Auffrischzyklus das Auffrischaiiwcisungssignal das Auffrisch-Adreßrcgister 207-42 zum Anlegen des Auffrisch-Adreßinhaltes an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 und die Zeittaktschaltkreise 204 zur Erzeugung der Zeilenadreß-Zeittaktsignale MRASTQlO und MRASTOQiQ, wodurch alle decodierten Zeilen-Tastsignale auf den Binärwert »1« gesetzt werden. Infolgedessen werden, wie zuvor erwähnt, 8 Zeilen von Speicherplätzen innerhalb der RAM-Chips in Fig. 7 aufgefrischt.
Da sich die Steuerung 200 in einem Auslösemodus befindet, hindert das Signal !NlTMM 100 das UND-Gatter 207-68 in F i g. 2 am Setzen des Auffrisch-Erhöhungssignals RADDUCQQQ auf den Binärwert »1« am Ende des Auffrischzyklus. Dementsprechend bleibt der Inhalt der Auffriseh-Adreßzähler 207-60 und 207-61 unverändert.
Gemäß F i g. 8b wird in einen nächsten Zyklus eingetreten, während sowohl IiAS- und CAS-Zeittaktsignale erzeugt werden, wodurch das Einschreiben der Binärinformation »0« in einen Speicherplatz in jeder der 8 Zeilen des RAM-Chips in F i g. 7 ermöglicht wird. Dies bedeutet gemäß F i g. 3, daß die Erzeugung der Zeittaktsignale MRASTEOlO und MRASTOOlO ermöglicht wird, wenn das Auslösesignal INITMM 100 auf den Binärwert »0« gesetzt wird. Gemäß den F i g. 8b und 3 antworten die Zeittaktschaltkreise 204· mit der Erzeugung des Signals MCASTSOiO, da zu diesem Zeilpunkt das Signal REFCOM100 den Binärwert »1« aufweist. Der Auffrisch-Adrcßinhalt des Auffrisch-Adreßregistcrs 42 wird in der zuvor beschriebenen Weise an die ungeraden und geraden Stapeleinheitcn 210-20 und 210-40 infolge des Signals INITMMOOO angelegt, wobei dieses Signal das Signal MREFCTQQO auf den Binärwert »0« setzt. Die Zeilenadreßsignale werden in jeder Zeile der RAM-Chips in F i g. 7 aufgrund der Signale MRASTEOlO und MRASTOOlO gespeichert.
Aus F i g. 2 ist es ersichtlich, daß das Spannungseinschaltsignal PWONLL 014) auf den Binärwert »1« gesetzt wurde, was das Löschen der Schreibzähler 207-62 und 207-63 auf den Binärwert »0« veranlaßte. Der Inhalt der Schreibzähler wird seinerseits in das Schreibadreßregister 207-43 geladen. Das NAND-Gatter 207-51 in F i g. 2 setzt aufgrund der Signale MCASTTOlQ und INITAL 110 das Signal MWRTCTOOO auf den Binärwert »0«. Hierdurch wird der Spalten-Adreßinhalt des Schreibadreßregisters 207-43 an die Stapeleinheiten 210-20 und 210-40 angelegt. Da das Signal INTREFOOO auf den Binärwert »0« durch das Signal INITMM 000 gesetzt wurde, legt der Addierer 207-54 den Spalten-Adreßinhalt ohne Modifikation an die gerade Stapeleinheit 210-20 an.
Es ist aus Fig.8b erkennbar, daß beim Umschalten des partiellen Schreibsignals PARTWTOiO auf den Binärwort »0« das Leseanweisungssignal AfEADCMOOO seinerseits auf den Binärweri »1« umschaltet. Gemäß Fig.5 schaltet das Flip-Flop 208-16 aufgrund des Zeittaktsignals BLYAOOOVi auf den Binärwert »0« um, nachdem das Leseanweisungssignal REFCOMM HO auf den Binärwert »0« umgeschaltet hat. Das Signal READCM000 versetzt das UND-Gatter 208-42 ir. die Lage, das Signa! READCM 100 auf den Binärwert »0« zu setzen, wobei dies aufgrund des Schreib-Zeittaktsignals WRITCTOOO von den Zattakt-Generatorschaltkreisen 204 geschieht Hierdurch setzen seinerseits die UND-Gatter 208-23 und 208-25 die Signale MEREADOlO und MOREADOlO auf den Binärwert »0«. Demgemäß werden die RAM-Chips in F i g. 7 in die Lage versetzt, einen Schreibzyklus hinsichtlich der 8 gleichzeitig ausgewählten Chip-Speicherplätze auszuführen, wobei der in die geraden und ungeraden Datenregister 206-8 und 206-10 geladene Binärwert »0« in die Speicherplätze eingeschrieben wird. Dies bedeutet, daß das Auslösesignal INITMM310 vom Abschnitt 212 die Freigabe des Daten- >;. cingangs-Multiplexers 209-4 sperrt, wenn es beim Setzen des Auslösemodus-Flip-Flops 212-14 in F i g. 6 auf den Binärwert »1« gesetzt ist. Infolgedessen werden die Binärwerte »0«, die in die linken Abschnitte der Register 206-8 und 206-10 geladen sind, als Eingänge an die Stapeleinheiten 210-20 und 210-40 aufgrund des Signals MDOTSCOlO angelegt. Zu diesem Zeitpunkt besitzen die Signale MDOTSC00G und MDRELB 000 den Binärwort »1«, wodurch die mittleren und rechten Abschnitte der Register 206-8 und 206-10 am Anlegen von Signalen an ihren Ausgangsanschlüssen gehindert werden.
Am Ende des Schreibzyklus schaltet gemäß Fig. 8b das Signal MCASTTOW auf den Binärwert »0«. Hierdurch setzt das UND-Gatter 207-68 in F i g. 2 das Signa! DTCASTOlO auf den Binärwert »0«, wodurch wiederum das Signal RADDUCOOQ von dem Binärwert »1« auf den Binärwert »0« umschaltet. Dies veranlaßt die Erhöhung des Zählstandes der in Reihe geschalteten Auffrisch- und Schreibzähk rschaltkreise 207-60 bis 207-63 um Eins. Am Beginn des nächsten Intervalls von 15 μβ, was durch den Impuls CO/t'flfFOOO signalisiert wird, wird die in Fig.8b dargestellte Operationsfolge wiederholt, wobei die nächsten Adreßsignale benutzt werden, die durch den Inhalt der Auffrisch- und Schreibzählerschaltkreise in F i g. 2 festgelegt sind.
Beim Wiederholen der vorstehend beschriebenen Operationen wird jeder decodierten Speicherplatz der Speichereinheiten 210-20 und 210-40 anfänglich im Wege der Auslösung auf dein Binärwert »0« gesetzt Da die b5 decodierten Werte übersteuert werden, wird der Binärwert »0« in einen adressierten Speicherplatz in jeder der 8 Zeilen der 64 K-RAM-Chips gleichzeitig eingeschrieben, wodurch der für die Auslösung des Speicher-Subsystems erforderliche Zeitaufwand vermindert wird.
Die Beendigung der Auslöseoperation wird durch die Umschaltung des Flip-Flops 207-71 in F i g. 2 auf den Binärwert »1« signalisiert Hierbei wird das Signal MADROLOOO auf den Binärwert »0« gesetzt, wodurch seinerseits das Aa-Mösemodus-Flip-Flop 212-14 gelöscht und auf den Binärwert »0« zurückgestellt wird. Gemäß F i g. 2 schaltet das Flip-Flop 207-71 auf den Binärwert »1« um. wenn das Schreibadreß-Bitsignal WRITATXOG
von dem Binärwert »0« auf den Binärwert »1« umschaltet (d.h. bei einer positiv verlaufenden Flanke). Dies geschieht, wenn das Bitsignal WRlTA 7010 von einem Binärwert»1« auf den Binärwert »0« umschaltet, wodurch angezeigt wird, daß der letzte Adreß-Speicherplatz eingeschrieben worden ist.
Aus der vorstehenden Beschreibung ist erkennbar, wie jeder decodierte Speicherplatz adressiert und anfänglich auf den Binärwert »0« gesetzt wird. Um jeden Speicherplatz adressieren zu könne:!, ist statt der Überstcuc-
rung der von den Adreßsignalen abgeleiteten Decodiersignale der Zähler 297-64 in Reihe mit den Auffrisch- und
Schreib-Adreßzählern 207-60 bis 207-63 (F i g. 2) geschaltet Dieser Zähler erzeugt die Adreßbus LSAD21 und LSADX6, die benutzt werden, um den gleichen Speicherplatz innerhalb beider Einheiton 210-20 und 210-40 zu
adressieren, wobei dies gemäß dem erläuterten erfindungsgemäßen Prinzip geschieht.
Fig.8c dient der Erläuterung der Arbeitsweise des Softfehler-Wiedereinschreib-Steuerabschnittes 214 bei
der Ausführung eines normalen Operationszyklus. Dieser Operationszyklus wird durch Erweiterung der Auffrisch- und Auslösezyklen erzielt, wodurch der Aufwand an der Steuerung 200 zugefügten Logikschaltkreiscn auf ein Minimum reduziert wird.
Während der Auslösemodus nur während der Anschaltung der Steuerung an die Spannung auftritt, tritt ein Softfehler-Wiedereinschreibzyklus synchron mit einem Auffrischzyklus auf. Die Frequenz des Zykiusauftritls
wird durch das Signal 4LPCOMOOO vorgegeben. Wenn dieses Signal auf den Binärwert »0« aufgrund von Eingangssignalen mit dem Binärwert »1« von den Zählern 214-10, 214-12 und 214-14 auf den Binärwert »0« gesetzt wird, so treten zwei Dinge auf. Einmal werden die Zähler 214-10,214-12 und 214-14 zurückgestellt, um bei dem Zählstand von 0 mit dem Zählen zu beginnen, wobei dies durch das Signal ALPSETWO mit dem Binärwert »1« geschieht. Ferner wird das Phase-1-Flip-Flop 214-24 auf dt. Binärwert »1« gesetzt
Gemäß F i g. 8c veranlaßt das Setzen des Phase-1-Flip-Flops 214-24 auf den Binärwerl »1« die Umschaltung des Zyklusstop-Flip-Flops 214-27 auf den Binärwert »1«. Bezüglich der vorliegenden Erfindung zeigt dieses Signal den Auftritt eines Softfehler-Wiedereinschreibzyklus und seine Dauer an.
Das Phase-1 -Flip-Flop 214-24 definiert das Iniervall, während welchem ein normaler Aiiffrischzyklus stattfindet. Dieser Zyklus wird in der Art und Weise ausgeführt, wie dies unter Bezugnahme auf F i g. 8a erläutert wurde
Bei Beendigung des Auffrischzyklus wird das Speicher-Belegtsignal MEMBUZOOO auf den Binärwert »1« gesetzt. Hierdurch schaltet das Phase-2-Flip-Flop 214-25 auf den Binärwert»!«. Durch das Signal ALPHA 200C wird hierbei das Phase!-Flip-Flop 214-24 auf den Binärwert »0« zurückgestellt. Normalerweise werden gemäß Fig.8b die Auffrisch- und Schreibzählerschaltkreise am F.nde eines Auffrischzyklus erhöht. Da jedoch zt diesem Zeitpunkt ein Softfehler-Wiedereinschreibzyklus ausgeführt wird, wird durch das Setzen des Zyklusstop-
Flip-Flops 214-27 das Zählstandssignal ALPHUCOiO auf den Binärwert »1« gesetzt. Hierdurch setzt da? UND-Gatter 207-65 in F i g. 2 das Signal INITUCOOO auf den Binärwert »1«, wodurch das Signal RADDUCOOC
auf den Binärwert »1« gesetzt wird. Dies verhindert eine Erhöhung des Zählstandes der Auffrisch- und Schreib zähler zu diesem Zeitpunkt.
Gemäß Fig.8c veranlaßt das Setzen des Phase-2-Flip-Flops 214-24 die Umschaltung des partiellen Schreib-
Flip-Flops 208-16 in Fig. 5 auf den Binärwert »1«. Dies bedeutet, daß das Signal ALPHA2000 bei cinci Umschaltung auf den Binärwert »0« das Signal BYWRITOXO auf den Binärwert »1« setzt. Das NAND-Gatter 208-19 setzt das Signal PlVTSEriOO beim Auftritt des Signals MPULSE0X0 auf den Binärwert »0«. Hierdurch wird das Signal PlVTSiTOOO auf den Binärwert »0« gesetzt, wodurch das Flip-Flop 208-16 auf den Binärwerl »1« umschalten kann. Das Setzen des partiellen Schrcib-Flip-Klops 208-16 bedeutet, daß clic Zcittakt-C jenerator-
.;? Schaltkreise 204 zwei Folgen von Zeittaktsignalen erzeugen, eine Folge für einen Lcse/.yklus und eine Folge für einen nachfolgenden Schreibzyklus. Wenn das Flip-Flop 208-16 auf den Binärwert »1« umschaltet, so veranlaßt es das Setzen der Leseanweisungssignaie MEREADOXO und MOREAD010 auf den Binärwort »0«.
Gemäß F i g. 4 schaltet das Signal ALPCNTOOO auf den Binärwert »0«, wenn das Phasc-2-Flip-Flop 214-25 mil den Binärwert »1« umschaltet. Dieses Signal veranlaßt den Multiplcxcrschaltkreis 207-14 in F i g. 2 zur Auswah der Signale ARAD 21010 und ARADXWiO von dem Zähler 207-64 als eine Quelle von Adreßsignalen. Gcmäü Fig.2 ist das am wenigstens signifikante Adreßbit LSAD22 auf einen Binärwert »0« gesetzt. Dies vcrhinderi wirksam das Hervorrufen einer Doppelwortoperation durch das Bit LSAD22, beginnend mit den gerader Stapeleinheiten 210-20, so daß mit Vorteil von der Adressen-Dccodiereinrichtung gemäß Fig. 2 Gebrauctgemacht werden kann. Die Bits 21 und X 6 legen den Inhalt der Wortspeicherplälzc in den Stapeleinhcilcr 210-20 und 210-40 fest, der in die Datenregister 206-8 und 206-10 auszulesen ist. Diese Bils werden zusammen mit dem Bit 22 durch die Decodierschaltkreise 207-20 und 207-31 decodiert und sie setzen die geeigneten decodicr ten Zeilenadreß-Tastsignale auf den Binärwert »1«.
Ferner wird das Signal /4LPOVTOIOaUf den Binärwert »I« umgeschaltet, wenn das Phase-2-Flip-Flop 214-25 auf den Binärwert »1« umschaltet. Dieses Signal versetzt die Zcittaktschallkrcisc 204 in Fig.3 in die Lage
bo Zeittaktsignale zu erzeugen, um während eines Lesezyklus beide Stapclcinhcilcn 210-20 und 210-40 zu durchlau fen. Das heißt, das Signal ALPCNTOXO setzt das Signal RASINHOXO auf den Binärwert »0«. Hierdurch setzer die NAND-Gatter 204-8 und 204-14 die Signale ERASIHOOO und ORASIHOOO auf den Binärwert »1«, wodurch die Zeittaktsignale MRASTEOiO und MRASTOOXO an die geraden und ungeraden Stapclcinhcilcn 210-20 unc 210-40 angelegt werden können. Ferner können die UND-Gatter 204-11 und 204-15 die nachfolgenden Zcitiaki-
b5 Signale MDOECTOXO und MDOOCTQXO an die geraden und ungeraden Register 206-8 und 206-10 anlegen.
Die Leseoperation wird bezüglich des Paares von Speicherplätzen ausgeführt, die durch die Auffrisch- unc Schreibadreßzahler festgelegt sind. Dies bedeutet, daß die Adreßinhalte der Auffrisch- und Schreibadrcßziihlci 207-60 bis 207-63 den AuffrischadrcD- und Schrcibadreß-Rcgislcrn 207-42 und 207-4.3 entsprechend /ugcfiihri
werden. Gemäß Fig.8b bleibt das Signal MEMBUZOiO während des gesamten Wiedereinschreibzyklus auf dem Binärwert »1«.
Gemäß F i g. 2 gestattet des Signal ALPCNTOOO die Speicherung der Zeilenadreßsignale, indem das UND-Gatter 207-48 das Signal INTREF200 auf den Binärwert »0« setzt. Hierdurch setzt seinerseits das NAND-Gatter 207-49 das Signal AfWfFCTOOO auf den Binärwert »0«, wodurch der Adreßinhalt des Auffrisch-Adreßregi- sters 207-42 an die ungeraden und geraden Stapeleinheiten 210-20 und 210-40 angelegt werden kann. Die Zeilenadreßsignale sind in den RAM-Chips in Fig.7 in dem Paar von Zeilen gespeichert, das durch die Ausgangssignale der Dccodierschaltkrei.se 207-20 und 207-31 festgelegt ist. Diese Zeilenadreßsignale werden aufgrund von geraden und ungeraden Zeilenadreß-Tastsignalen MRASTEOiO und MRASTOOiO gespeichert, die aufgrund des Zeilcnadreß-Zeittaktsignals MRASTTOiO erzeugt werden. ι ο
In gleicher Weise sind die Spaltenadrcßsignale. die dem Adreßinhalt des Schreibadreßregisters 207-43 entsprechen, in allen RAM-Chips gespeichert Im einzelnen veranlassen das Signal MCASTTOiO vom Zeittaktgencrator 204 und das Signal INlTALUO das NAND-Gatter 207-51 in Fig.2 zum Setzen des Signals MWRTCOOO auf den Binärwert »0«. Hierdurch kann das Schreibadreßregister 207-43 seinen Adreßinhalt den Stapeleinheiten 210-20 und 210-40 zuführen. Diese Signale werden in den RAM-Chips von F i g. 7 aufgrund des Spaltenadreßsignals MCASTSOiOgespeichert.
Das Schalten des Phase-2-Flip-Flops 214-2S veranlaßt die Umschaltung des partiellen Schreib-Flip-Flops 208-16 auf den Binärwert »1«. Dies definiert die Leseoperation des Zyklus durch Setzen des Signals READCM000 auf den Binärwert »0«. Das Signal READCMOOO besetzt zu diesem Zeitpunkt den Binärwert »0« und veranlaßt seinerseits das Seizen der Signale MEREADOiO und MOREADOiO auf den Binärwert »0«. Daher werden die RAM-Chips des ausgewählten Zeilenpaares in die Lage versetzt, eine Leseoperation auszuführen, wobei ihre Inhalte in die geraden und ungeraden Datenregister 206-8 und 206-10 ausgelesen werden, wenn diese Register durch die Signale AiDOECTOOIO und MDOOCTOOIO entsprechend freigegeben sind. Zu diesem Zeitpunkt hält das Leseanwcisungssignal READCMOOO das Signal MDRELBOOO auf dem Binärwert »1«. Dies verhindert die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen. Ferner setzt das Leseanwcisungssignal READCMOOO über die Schaltkreise 204 das Signal MDOTSCiOO auf den Binärwert »0« und das Signal MDOTSCOiO auf den Binärwert »1«. Hierdurch v/ird verhindert, daß der Inhalt der linken Abschnitte der Register 206-8 und 206-10 ausgegeben wird. Zur gleichen Zeit wird der Inhalt des ausgelesenen Wortes, der in den Mittelabschnitten der Register 206-8 und 206-10 gespeichert ist, an die EDAC-Schaltkrcisc 206-12 und 206-14 angelegt.
Während des Lesezyklus werden die aus dem Paar von Speicherplätzen ausgelesenen Worte durch die Fchlcrfeststellschaltkrcisc innerhalb der EDAC-Schaltkreise 210-12 und 210-14 auf Fehler überprüft. Jeder Einzelbitfehler innerhalb der Worte wird durch die Fehlerkorrekturschaltkreise innerhalb der EDAC-Schaltkreisc 210-12 und 210-14 korrigiert. Da das Signal PARTWTOiO den Binärwert »1« aufweist, werden die korrigierten Worte in die rechten Abschnitte der Register 206-8 und 206-10 geladen und in die Stapeleinheiten 210-20 und 210-40 zurückwiedereingeschrieben, wobei dies in einem Intervall geschieht, das durch den nächsten Auftritt des Signals AfOlSTTOIO in Fig. 8c definiert ist.
Wenn mehr als ein Fehler innerhalb eines Wortes aufgetreten und festgestellt worden ist, so wird durch einen der EDAC-Schaltkreise 206-12 und 206-14 das Signal MDIEWEOiO bzw. das Signal AfD/OlV£010 auf den Biiiärwcrt »1« gesetzt. Hierdurch wird seinerseits das gerade Abbruch-Schreib-Flip-Flop 208-44 oder das ungerade Abbruch-Schrcib-Flip-Flop 208-43 in F i g. 5 auf den Binärwert »1« gesetzt, wenn das partielle Schreibsignal von dem Binärwert »0« auf den Binärweri »1« umschaltet. Wie erläutert, wird hierdurch die Schreiboperalion abgebrochen und der Fehlerstatus der ursprünglichen Information aufbewahrt. v,|
Wenn der Zcittaktgcnenitor 204 das Signal RESETOiO erzeugt, so wird das Phase-3-Flip-Flop 214-26 durch ;V
den Binärzusland />1« des Signals ALPHA 2010 in die Lage versetzt, auf den Binärwert »1« umzuschalten. Das 45 ß
Phase-2-Flip-Flop 214-25 wird hierdurch über das UND-Gatter 214-31 in F i g. 4 auf den Binärwert »0« zurück- ''i
gestellt. Die Umschaltung des Phase-3-Flip-Flops 214-26 löst eine zweite Folge von Zeittaktsignalen aus. die für die Ausführung eines Schreibzyklus erforderlich sind. Da das Signal ALPUCOiO noch den Binärwert »1« ·.■.■
aufweist (d. h. das Zyklusstop-Flip-Flop 214-27 ist noch auf den Binärwert »1« gesetzt), wird die Erhöhung der |:
Auffrisch-Schreib- und Decodier-Adreßzähler 207-60 bis 207-64 durch das Signal RADDUCOOO gesperrt. Somit 50 ΐΐ
wird die Schreiboperation bezüglich des gleichen Paares von Speicherplätzen innerhalb der Stapeleinheiten ■: ■
210-20 und 210-40 ausgeführt. In der gerade beschriebenen Weise werden die gleichen Zeilen- und Spaltenadrcßsignale in den RAM-Chips der zwei Zeilen gespeichert, die durch die Adreßbitsignale ARAD21010 und : ARADX 6010 festgelegt sind. j
Wie aus F i g. 4 ersichtlich, bleibt der Zustand der Signale ALPCNTOOO und ALPCNTOiO der gleiche, da das 55 ■' Phasc-3-Flip-Flop 214-26 auf den Binärwert »1« geschaltet wird. Dementsprechend wird der Zeilenadreßinhalt i|
des Auffrisch-Adreßregisiers 207-42 an die Stapeleinheiten 210-20 und 210-40 angelegt und in den RAM-Chips i|
der gleichen zwei Zeilen gespeichert, die während des vorangegangenen Lesezyklus aufgrund des Signals i
MRASTOiO adressiert wurden. | In gleicher Weise wird der Spaltenadreßinhalt des SchreibadrelJregisters 207-43 an die Stapeleinheiten 210-20 ω ti
und 210-40 angelegt und in den RAM-Chips gemäß Fig. 7 aufgrund des Signals MCASTTOiO gespeichert. |
Gemäß Fig.8c wiederholen die Zeittakt-Gcneratorschaltkreise 204 während des Schreibzyklus die Erzeu- I
giing der gleichen Folge von Zeittaktsignalen, die das Auslesen des Inhalts des adressierten Paares von Speichsr- |
platzen in die Register 206-8 und 206-10 veranlassen. Zu diesem Zeitpunkt weist das partielle Schreibsignal si
PARTWTOiO den Binärweit »0« auf. Dies bedeutet, daß das partielle Schreib-Flip-Flop 208-16 aufgrund des 65 ?: Zeitlaklsignals DLYW02O0 auf den Binärwert »0« zurückgestellt wird, da zu diesem Zeitpunkt das Signal H, Al.PHA 2000den Binarwert »1« aufweist. ;,i Da diis Lcse-Anweisungssignal KliADC'MOOO und das Signal ALPCNTOiO den Binärwert »1« aufweisen. 'U
17 S
sem das NAND-Gatter 214-39 in Fig.4 das Signal MDRELBOOO auf den Binärwert »0«. Dies erlaubt die Ausgabe des Inhalts der rechten Abschnitte der Register 206-8 und 206-10 an deren Ausgängen, wobei der Inhalt durch das korrigierte Wort vorgegeben ist Zur gleichen Zeit setzen die Signale READCMOOO und ALPCNTOOO die Signale MDOTSCiOO und MDOTSCOiO auf den Binärwert »1«. Dadurch werden die linken und die mittleren Abschnitte der Register 206-8 und 206-10 an der Abgabe von Signalen an ihren Ausgängen während dieses Intervalls gehindert
Dementsprechend wird der Inhalt des Paares adressierter Speicherplätze, die zuvor in die rechten Abschnitte der Register 206-8 und 206-10 ausgelesen wurden, in die adressierten Speicherplätze zurückgeschrieben.
Somit kann jeder Einzelbitfehler, der innerhalb eines oder beider ausgelcsener Worte auftritt, unter Verwcndung der Fehlerfeststell- und Fehlerkorrekturschaltkreise innerhalb des Systems korrigiert werden. Irgendwelche Softfehler werden daher aus dem Paar von zugegriffenen Worten entfernt, wodurch solche Fehler an einer Umwandlung in Doppelfehler gehindert werden, die nicht korrigierbar sind.
Wenn jedoch ein Doppelfehlerzustand festgestellt wird, so wird der Auftritt dieses Zustandes gespeichert und verursacht den Abbruch der Schreiboperation. Das heißt, daß in solchen Fällen entweder das Signal EWRITA 000 oder das Signal OWRITA 000 oder auch beide Signale auf den Binärwert »0« gesetzt werden. Dadurch wird wiederum über das UND-Gatter 208-23 oder das UND-Gatter 205-25 das entsprechende Signal MEREADOiO oder MOREADOiO auf den Binärwert »0« gesetzt. Dies sperrt seinerseits das Einschreiben der . unkorrigierbaren Worte in einen oder beide Speicherplätze des adressierten Speichcrplatzpaares. Wie erwähnt,
wird dadurch der Fehlerzustand innerhalb des unkorrigierbaren Wortes gesichert
Durch die Rückstellung des Phase-3-Flip-Flops 214-26 auf den Binärwert »0« wird das Zyklusstop-Flip-Flop 214-27 zur Rückstellung auf den Binärwert »0« veranlaßt. Dies bedeutet das Ende des Softfehler-Wicdereinschreibzyklus. Wie zuvor erläutert, wird das Phase-3-Flip-Flop 214-26 auf den Binärwert »0« aufgrund des Signals RRESETOiO von den Zeittaktschaltkreisen 204 zurückgestellt.
Wenn das Zyklusstop-Flip-Flop 214-27 zurückgestellt wird, so wird über das ODER-Gatter 214-34 das Aufwärts-Zählsignal ALPHUCOiO von dem Binärwert »1« auf den Binärwert »0« umgeschaltet. Dadurch wird der Zählstand der Leseadreß- und Schreibadreßzähler 207-60 bis 207-63 und des Decodicr-Adreß-Zählers 207-64 um I erhöht. Das heißt, das Signal ALPHUCOiO verursacht die Umschaltung des Erhöhungssignals RADDUCOOO von dem Binärwert »1« auf den Binärwert »0«. Dies führt zu einer Fortschreibung der Zählerinhalte am Ende des Softfehler-Wiedereinschreibzyklus.
Gemäß der Lehre der vorliegenden Erfindung setzen die Zähler 214-10, 214-12 und 214-14 synchron ihren Betrieb mit Auffrischzyklen fort. Nach dem Auftritt von weiteren 2047 Auffrischzyklcn setzt erneut das NAND-Gatter 214-16 das Wiedereinschreibanweisungssignal ,4 LflCOM 000 auf den Binärwert »0«. wodurch der Beginn eines weiteren Softfehler-Wiedereinschreibzyklus signalisiert wird. Durch Synchronisierung der Zähler auf einen ungeraden Zählstand, der um Eins geringer als der maximale Zählstand von 2048 ist, wird eine Folge von Adreßwerten ausgewählt, die in dem Auffrisch-, Schreib- und Decodier-Adreßzählcr 207-60 bis 207-64 gespeichert sind, durch welcher jeder Speicherplatz innerhalb der Stapeleinheiten 210-20 und 210-40 ausgewählt wird.
Der vorstehende Sachverhalt wird erkennbar, wenn man eine Anordnung betrachtet, in der ein 4-Bit-Binärzähler anstelle der Zähler 214-lO, 214-12 und 214-14 verwendet wird. Bei dieser Anordung wird das Wiedereinschreib-Anweisungssignal bei jedem Zählstand von 15 anstelle des Zählstandes von 16, der dem maximalen Zählstand entspricht, auf den Binärwert »0« gesetzt.
Beispielsweise sei angenommen, daß die Wortgröße des Speichers 32 Bit aufweist und alle Zähler auf den Binärwert »0« zurückgestellt sind. Um eine Adressiermöglichkeit für 32 Binärwerte vorzugeben, wird ein Auffrisch-Adreßzähler mit 5 Binärstellen verwendet. Er erzeugt die folgende Folge von Adreßwerten:
<5 0,1,2 12,13,14 28,29,30,31,
0,1,2,.. 10,11,12,13,14,.. 25,26,27,28,29,... etc.
Die die Adressen der Speicherplätze definierende Zählstandsfolgc; des 4-Bii-Binärzählers, bei der Softfehlcr-Wiedereinschreibzyklcn ausgelöst werden, ist folgende:
:4 0,15.30,13,28,11,26,9,24,7,22,5,20,3.18,
|| 1,16.31,14,29,12,27,8,23,6,21,4,19,2,17,0.
,ν 55 Aus dem vorstehenden ist erkennbar, daß während eines ersten Durchlaufes von Auffrisch-Zähleradressen ein
t; Softfehler-Wiedereinschreibzyklus an dem Speicherplatz mit dem Adreßwert 15 stattfindet. In einem zweiten
|: i Durchlauf (d. h. nach den nächsten 15 Zählständen) findet ein Softfehler-Wiedereinschreibzyklus an dem Spci-
r cherplatz mit dem Adreßwert 30 statt. Dies setzt sich in der dargestellten Weise fort. Läßt man die Zähler frei
*·■'■ laufen und stellt man jeden Auftritt eines Zählstandes von 15, so wird ein Softfehler-Wicdercinschreibzyklus
bo bezüglich jedes Speicherplatzes in einer nicht aufeinanderfolgenden Reihenfolge ausgeführt.
Gemäß der vorliegenden Erfindung wurde die Größe der Wiedereinschreibzähler 214-10,214-12 und 214-14 so ausgewählt, daß eine minimale Überlappung mit normalen Spcicheroperalioncn stattfindet und trotzdem der erforderlicher Fehlerschutz erzielt wird.
Aus der vorstehenden Beschreibung ist erkennbar, wie die erfindungsgemäßc Einrichtung das Speichersystem : b5 gegen Alphateilchen und andere Systemstörungen schützt. Dies geschieht mit einem minimalem Aufwand an
Ϊ: zusätzlichen Schaltkreisen.
', Es liegt auf der Hand, daß viele Modifikationen bezüglich der erfindungsgemäßen Einrichtung vorgenommen
werden können, ohne daß die erfindungsgemäße Lehre verlassen wird. Beispielsweise kann die Anzahl der
λ, 18
les Wiedereinschreibzählers erhöht oder vermindert werden, um die Überlappung mit normalen Speirationen auf ein Minimum zu reduzieren. Gewünschtenfails kann der Zähler so angeschlossen werden, rogrammierte Zählstände über den Bus 10 aufnimmt. Das heißt, der Zähler kann mit einem vorbestimm-Istand geladen werden, der aufgrund einer jeden Auffrischanweisung um Eins erniedrigt wird, bis ein id erreicht ist, bei dem ein Wiedereinschreibzyklus ausgelöst wird, woraufhin der Zähler auf den 5 mimten Zählstand zurückgestellt wird. Weitere Änderungen können bezüglich des Wiedereinschreibbschnittes vorgenommen werden, wobei beispielsweise die Ausführung eines Auffrischzyklus während len Wiedereinschreibzyklus unterdrückt wird. Aus Gründen der Vereinfachung ist jedoch der Auffrischmthalten. Ferner liegt es dem Fachmann auf der Hand, daß die erfindungsgemäße Einricntung mit liedlich organisierten Speichertypen und MOS-Chips sowie mit unterschiedlichen Typen von Auffrisch- io eiset ι und Fehlerfeststell- und Korrekturschaltkreisen verwendet werden kann.
Hierzu 12 Blatt Zeichnungen
19

Claims (4)

Patentansprüche:
1. Dynamisches Halbleiter-Speichersystem, aufweisend:
eine Anzahl von Datenzellen, von denen jede Bits speichert und die in einem Feld von adressierbaren Zeilen und Spalten angeordnet sind; eine Einrichtung zur periodischen Erzeugung eines Auffrisch-Anweisungssignals;
einen ersten AdreBzähler, dessen Zählstand durch jedes Auffrisch-Anweisungssignal um 1 fortgeschaltet wird und der eine Zählkapazität entsprechend der größten Zeilen- bzw. Spaltenadresse aufweist; eine auf das Auffrisch-Anweisungssignal ansprechende Auffrischeinrichtung zum Auffrischen der Datenzellen in der Zeile bzw. Spalte, deren Adresse durch den ersten Adreßzähler vorgegeben wird; und Fehlerdetektor- und Korrekturschaltkreise zum Feststellen und Korrigieren von Einzelbitfehlern in empfan genen Datenworten, gekennzeichnetdurch
a) einen zweiten AdreBzähler (207-62-207-64), der von dem ersten Adreßzähler (207-60,207-61) angesteuert wird und dessen Zählstand um 1 erhöht wird, wenn der erste Adreßzähler einen vorbestimmten Zählstand erreicht hat, wobei der zweite AdreBzähler eine Zählkapazität entsprechend der größten
Spalten- bzw. Zeilenadresse aufweist;
b) einen dritten Zähler (214-1), dessen Zählstand durch jedes Auffrisch-Anweisungssignal um 1 erhöht wird, um ein Wiedereinschreib-Steuersignal beim Erreichen eines vorbestimmten Zählstandes zu erzeugen; und
c) eine auf das Wiedereinschreib-Steuersignal ansprechende Wiedereinschreib-Steuereinrichtung (214-2), die erstens die Daten von der Datenzelle liest, deren Adresse durch den ersten und zweiten AdreBzähler vorgegeben ist, zweitens diese Daten den Fehlerdetektor- und Korrekturschaltkrcisen (206-12,2G6-14) zuführt und drittens die von diesen Schaltkreisen gelieferten korrigierten Daten der gleichen Zelle wieder zuführt.
2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Zähler (214-1) durch das
Wiedereinschreib-Steuersignal zurückgestellt wird.
3. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß der vorbestimmte Zählstand des dritten Zählers (214-1) durch die Zahl A: vorgegeben ist, wobei die Gesamtanzahl der Datenzellen, welche durch die gemeinsame Adresse des ersten und zweiten Zählers adressierbar sind, der Zahl j entspricht und wobei das
Verhältnis von y/Ar eine irrationale Zahl darstellt.
4. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Zähler Binärzähler sind und daß der Zählstand des dritten Zählers durch 2n-1 vorgegeben ist, wobei η eine ganze Zahl ist.
Die vorliegende Erfindung bezieht sich auf ein Halbleiter-Speichersystem nach dem Gattungsbegriff des Anspruches 1.
In der jüngsten Zeit wurde bei Halbleiterchips mit wahlfreiem Zugriff, die eine hohe Packungsdichte aufweisen, eine Anfälligkeit für das Auftreten von Softfehlern registriert, die durch ionisierende Alphateilchen hervorgerufen werden. Zur Beseitigung dieses Problems haben einige Hersteller den Chipaufbau verbessert, um eine größtmögliche Immunität gegen Softfehler zu erzielen. Während durch diese Maßnahmen die Wahrscheinlichkeit von Softfehlern vermindert wird, können diese aber immer noch auftreten, was zu unkorrigierbaren Fehlerzuständen führt.
Andere Hersteller haben bestimmte Alternativen bezüglich des Systementwurfs vorgeschlagen. Diese umfassen die Fehlerkorrektur, das Wiedereinschreiben des korrigierten Wortes, um eine Fehleransammlung zu vermeiden, ein periodisches Ausspülen des Speichers und eine gewisse Systemredundanz. Die Probleme bezügi, lieh von Softfehlern und die Entwurfsalternativen sind in der Veröffentlichung »Memory System Design Semi-
>:■ 65 nar« von Intel Corporation, Seiten 149—155, Copyright 1979, beschrieben.
,/ Während viele Entwurfsalternativen vorgeschlagen worden sind, gibt es bislang keine Speichersysteme, die
i:; einen Schutz gegen Softfehler bieten.
'■< Es ist daher die Aufgabe der vorliegenden Erfindung, ein Halbleiter-Speichersystem der eingangs genannten
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493081A (en) * 1981-06-26 1985-01-08 Computer Automation, Inc. Dynamic memory with error correction on refresh
US4535455A (en) * 1983-03-11 1985-08-13 At&T Bell Laboratories Correction and monitoring of transient errors in a memory system
US4542454A (en) * 1983-03-30 1985-09-17 Advanced Micro Devices, Inc. Apparatus for controlling access to a memory
FR2552916B1 (fr) * 1983-09-29 1988-06-10 Thomas Alain File d'attente asynchrone a empilement de registres
US4604750A (en) * 1983-11-07 1986-08-05 Digital Equipment Corporation Pipeline error correction
JPS61123957A (ja) * 1984-11-21 1986-06-11 Nec Corp 記憶装置
JPS649756U (de) * 1987-07-09 1989-01-19
JPH0194600A (ja) * 1987-10-07 1989-04-13 Fujitsu Ltd メモリ管理方式
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US5473770A (en) * 1993-03-02 1995-12-05 Tandem Computers Incorporated Fault-tolerant computer system with hidden local memory refresh
US5495491A (en) * 1993-03-05 1996-02-27 Motorola, Inc. System using a memory controller controlling an error correction means to detect and correct memory errors when and over a time interval indicated by registers in the memory controller
KR100488822B1 (ko) * 1996-10-21 2005-08-05 텍사스 인스트루먼츠 인코포레이티드 에러정정메모리
US6085271A (en) * 1998-04-13 2000-07-04 Sandcraft, Inc. System bus arbitrator for facilitating multiple transactions in a computer system
US6701480B1 (en) * 2000-03-08 2004-03-02 Rockwell Automation Technologies, Inc. System and method for providing error check and correction in memory systems
US9459960B2 (en) 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
US7831882B2 (en) * 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US7562285B2 (en) * 2006-01-11 2009-07-14 Rambus Inc. Unidirectional error code transfer for a bidirectional data link
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
US8352805B2 (en) 2006-05-18 2013-01-08 Rambus Inc. Memory error detection
JP4791912B2 (ja) * 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
US8429470B2 (en) * 2010-03-10 2013-04-23 Micron Technology, Inc. Memory devices, testing systems and methods
US8347154B2 (en) * 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
KR101178562B1 (ko) * 2010-11-02 2012-09-03 에스케이하이닉스 주식회사 커맨드 제어회로 및 이를 포함하는 반도체 메모리 장치 및 커맨드 제어방법
KR101873526B1 (ko) 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
US11361839B2 (en) 2018-03-26 2022-06-14 Rambus Inc. Command/address channel error detection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4072853A (en) * 1976-09-29 1978-02-07 Honeywell Information Systems Inc. Apparatus and method for storing parity encoded data from a plurality of input/output sources
JPS5381036A (en) * 1976-12-27 1978-07-18 Hitachi Ltd Error correction-detection system
US4183096A (en) * 1978-05-25 1980-01-08 Bell Telephone Laboratories, Incorporated Self checking dynamic memory system
US4185323A (en) * 1978-07-20 1980-01-22 Honeywell Information Systems Inc. Dynamic memory system which includes apparatus for performing refresh operations in parallel with normal memory operations
US4216541A (en) * 1978-10-05 1980-08-05 Intel Magnetics Inc. Error repairing method and apparatus for bubble memories
US4255808A (en) * 1979-04-19 1981-03-10 Sperry Corporation Hard or soft cell failure differentiator

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Publication number Publication date
CA1168364A (en) 1984-05-29
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IT1171392B (it) 1987-06-10
AU546314B2 (en) 1985-08-29
FR2487561B1 (fr) 1990-02-16

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