DE3689128T2

DE3689128T2 - Halbleiterspeichergerät mit einer Korrekturfunktion.

Info

Publication number: DE3689128T2
Application number: DE86103788T
Authority: DE
Inventors: Takashi C O Patent Divi Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-20
Filing date: 1986-03-20
Publication date: 1994-04-07
Anticipated expiration: 2006-03-21
Also published as: US4748627A; EP0195445B1; EP0195445A3; EP0195445A2; JPS61214298A; DE3689128D1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, bei der eine Datenspeicherschaltung mit einer Speicherzelle und eine Fehlerkorrekturschaltung zur Korrektur von Datenfehlern, die durch Soft-Fehler verursacht werden, auf einem einzigen Halbleiterchip ausgebildet sind, und insbesonders eine Halbleiterspeichervorrichtung mit einer in einem Rechner verwendeten Fehlerkorrekturfunktion, die zuverlässig das Abspeichern von Datenfehlern verhindern kann. Halbleiterspeichervorrichtungen mit einer Funktion zum Erkennen der Abspeicherung fehlerhafter Daten und zur Korrektur der erkannten Fehler führen dieses nach verschiedenen Verfahren durch. Grundsätzlich enthält jede Vorrichtung zusätzlich zu einer gegebenen Anzahl von Speicherzellen eine oder mehrere Redundanzbit-Speicherzellen. In einem Datenschreibemodus werden mittels einer vorgebenen Regel berechnete Fehlerkorrekturdaten nicht nur bloß im voraus in eine Speicherzellengruppe zum Abspeichern normaler Daten geschrieben, sondern auch in die Redundanzbit- Speicherzelle. Desweiteren werden in einem Datenlesemodus Speicherdaten in der Speicherzellengruppe, die einer Eingabeadresse entsprechen, und ebenfalls in der dazu entsprechend angeordneten Redundanzbit-Speicherzelle ausgelesen und geprüft. Wenn kein Fehler bei den Speicherdaten in der Speicherzellengruppe auftritt, werden die Daten ohne Modifikation ausgegeben, und, wenn ein Fehler auftritt, werden die Daten korrigiert und dann ausgeben.
Die GB-A-2 075 730 beschreibt ein Speichersystem, das eine Fehlererkennung während der Auffrischung verwendet. Die Fehlerkorrektur wird jedoch zu einem darauf folgenden Zeitpunkt ausgeführt und benötigt eine weitere Fehlererkennungs- und eine Fehlerkorrekturprozedur.
Eine herkömmliche Halbleiterspeichervorrichtung dieser Art weist die nachstehend aufgeführten Nachteile auf.
Erstens verschlechtert ein derartiges Verfahren zur Überprüfung von Speicherzellen auf Datenfehler im Datenlesemodus nur die Zuverlässigkeit. Bei diesem Verfahren treten bei einer Speicherzelle, die für eine längere Zeitdauer keiner Datenauslesoperation unterworfen wurde, nachdem die Daten neu eingeschrieben wurden, gehäufte Datenfehler auf. Demzufolge treten Datenfehler leicht in mehr Speicherzellen auf, als es der Anzahl von Bits entspricht, die durch eine Fehlerkorrekturschaltung korrigiert werden können.
Ein zweiter Nachteil der herkömmlichen Speichervorrichtung ist eine verlängerte Schreiben/Lesen-Periode der Daten. Im Datenschreibemodus werden Daten in normale Datenspeicherzellen geschrieben, und zum gleichen Zeitpunkt müssen von einer Korrekturschaltung berechnete Fehlerkorrekturdaten in die Redundanzbit-Speicherzelle im identischen Wortblock geschrieben werden. Desweiteren werden im Datenlesemodus die von der Speicherzellengruppe, bzw. von der Redundanzbit- Speicherzelle ausgelesenen Daten durch einen Dekoder geprüft. Wenn ein Datenfehler gefunden wird, muß er durch die Korrekturschaltung korrigiert werden. Auf diese eise verhindert die zusätzliche Zeit in den Daten-Schreiben/Lesen- Modi die Realisierung von Hochgeschwindigkeitsrechnern.
Die US-A-4 412 314 beschreibt einen Halbleiterspeicher mit einem internen Auffrischzyklus ohne Fehlererkennung/Korrektur oder einem externen Auffrischzyklus mit Fehlererkennung/Korrektur. Die Vorrichtung ist mit einer Fehlererkennungs/Korrektur-Schaltung versehen, die bei jedem Datenauslesen aus dem Speicher arbeitet. Wenn der Auffrischzyklus extern erzeugt wird, wird die Fehlererkennungs/Korrektur-Schaltung deshalb sowohl für den Auffrischzyklus als auch für das normale Datenlesen verwendet. Wenn der Auffrischzyklus intern erzeugt wird, laufen die Daten an der Fehlererkennungs/Korrektur-Schaltung vorbei. In diesem Falle wird der Datenfehler nur korrigiert, wenn ein externes Signal gegeben wird.
Die vorliegende Erfindung wurde in Anbetracht der zuvor beschriebenen Situation gemacht und ihre Aufgabe ist es, eine Halbleiterspeichervorrichtung mit einer Fehlerkorrekturfunktion zu schaffen, die die Akkumulation von Datenspeicherfehlern aufgrund von Soft-Fehlern verhindern kann, und die eine kurze Datenlese-Zugriffszeit wie eine normale Speichervorrichtung ohne Fehlerkorrekturfunktion aufweist.
Der vorliegenden Erfindung entsprechend ist eine Halbleiterspeichervorrichtung geschaffen, die aufweist: ein Speicherzellenfeld; eine Daten-Lese/Schreibe-Vorrichtung, um Speicherdaten aus dem Speicherzellenfeld in einem Datenauslese- , Datenschreibe- und Auffrischmodus auszulesen, und um die Daten danach zurückzuschreiben; eine Datenausgabevorrichtung, um im Datenlesesmodus durch die Daten- Lese/Schreibe-Vorrichtung ausgelesene Daten an eine externe Schaltung aus zugeben; und eine Fehlererkennungs/Korrekturvorrichtung, damit in den Datenauslese-, Datenschreib- und Auffrischmodi die von der Daten-Lesen/Schreiben-Vorrichtung ausgelesenen Daten der Fehlererkennung/Korrektur unterworfen werden und die fehlerkorrigierten Daten an die Daten- Lese/Schreibe-Vorrichtung als Daten zum Zurückschreiben zurückgeliefert werden; dadurch gekennzeichnet, daß die Datenausgabevorrichtung Daten ausgibt, die keiner Fehlererkennung/Korrektur durch die Fehlererkennungs/Korrektur-Vorrichtung unterworfen sind.
Ein tieferes Verständnis dieser Erfindung kann anhand der nachstehenden detaillierten Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen erreicht werden, von denen:
Fig. 1 ein Blockschaltbild einer Halbleiterspeichervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 2 ein detailliertes Schaltbild eines Speicherzellenfeldes in der in Fig. 1 dargestellten Vorrichtung ist;
Fig. 3 ein Zeitdiagramm der Vorrichtung der vorliegenden Erfindung in einem Auffrischmodus ist;
Fig. 4 ein detailliertes Schaltbild einer Zählerschaltung der Vorrichtung der vorliegenden Erfindung ist;
Fig. 5 ein detailliertes Schaltbild eines die Zählerschaltung von Fig. 4 bildenden Binärzählers ist;
Fig. 6 ein Zeitdiagramm der Zählerschaltung von Fig. 4 ist;
Fig. 7 ein Schaltbild ist, das einen Zustand darstellt, bei dem ein Wortblock in der Zählerschaltung von Fig. 4 selektiert ist;
Fig. 8 ein Zeitdiagramm der Vorrichtung in Fig. 1 in einem Datenlesemodus ist;
Fig. 9 ein detailliertes Schaltbild eines Referenztaktgenerators der Vorrichtung in Fig. 1 ist;
Fig. 10 ein Zeitdiagramm ist, das eine Betriebsart des Taktgenerators der Vorrichtung von Fig. 1 zeigt;
Fig. 11 ein Zeitdiagramm ist, das eine andere Betriebsart des Taktgenerators zeigt;
Fig. 12 ein Zeitdiagramm der Vorrichtung in Fig. 1 in einem Datenschreibemodus ist;
Fig. 13 eine graphische Darstellung ist, die Merkmale der Vorrichtung der vorliegenden Erfindung zeigt;
Fig. 14 eine graphische Darstellung ist, die Merkmale zeigt, die sich von denen der Fig. 13 unterscheiden;
Fig. 15 eine graphische Darstellung ist, die die Vorrichtung der vorliegenden Erfindung mit einer herkömmlichen Vorrichtung vergleicht.
Fig. 1 ist ein Blockschaltbild, das eine Gesamtanordnung für den Fall darstellt, daß die vorliegende Erfindung auf ein dynamisches RAM angewendet wird. In Fig. 1 kennzeichnen die Bezugszeichen 11A und 11B Speicherzellenfelder, von denen jedes aus mehreren Speicherzellen besteht, die in einer Matrix in Zeilen- und Spaltenrichtungen angeordnet sind. Die Bezugszeichen 12A und 12B bezeichnen Zeilendekoder zum Auswählen einer Speicherzellenspalte aus den Speicherzellenfeldern 11A und 11B entsprechend n-Bit Zeilenadressen RA1 bis RAn, die von einer externen Schaltung eingegeben werden. Das Bezugszeichen 13 kennzeichnet einen Spaltendekoder/Leseverstärker, der eine oder mehrere Speicherzellen von einer durch den Zeilendekoder 12A oder 12B selektierten Spalte als Antwort auf n-Bit Spaltenadressen OCA1 bis OCAn, die von einer externen Schaltung eingegeben werden, oder interne (n-m)-Bit Spaltenadressen ICA1 bis ICA(n-m) auswählt, und der die Daten-Lesen/Schreiben- Operation bezüglich der ausgewählten Speicherzellen durchführt. Das Bezugszeichen 14 bezeichnet einen Ausgangspuffer, der 1 durch den Verstärker 13 im Datenlesen-Modus von Speicherzellenfeldern 11A und 11B ausgelesenes Datenbit als Dout nach außen gibt. Das Bezugszeichen 15 bezeichnet einen Referenztaktgenerator zum Erzeugen eines auf dem Zeilenadressen-Strobesignal RAS und dem Spaltenadressen- Strobesignal CAS basierenden Signals Φ. Das Bezugszeichen 16 bezeichnet eine Zählerschaltung, die die vom Generator 15 erzeugten Referenztaktsignale Φ zählt, um (n-m)-Bit interne Spaltendressen ICA1 bis ICA(n-m) zu erzeugen. Das Bezugszeichen 17 bezeichnet einen Eingangspuffer, an den einzuschreibende Eingangsdaten Din angelegt werden. Das Bezugszeichen 18 bezeichnet eine Kodierschaltung, an die Daten vom Eingangspuffer 17 und die oberen Bits OCA(n-m+1) bis OCAn von den n-Bit Spaltenadressen OCA1 bis OCAn im Datenschreibemodus angelegt werden. Das Bezugszeichen 19 bezeichnet eine Dekodier/Korrektur-Schaltung, die eine Dekodierungsbearbeitung auf der Basis der vom Verstärker 13 ausgelesenen Daten ausführt, und die die Auslesedaten korrigiert, wenn ein Fehler darin erkannt wird. Die Schaltungen 18 und 19 sind mit dem Verstärker 13 über (2m+l) Paare von Daten-Eingangs/Ausgangs-Leitungen i/o und i/o verbunden. Man beachte, daß die Schaltung 18 beispielsweise ein Dateneingangs-Prüfbit berechnet, um festzulegen, ob die ungerade oder gerade Anzahl von Daten auf H-Pegel liegt. Die Schaltung 19 führt ebenfalls eine Datenkodierung und Korrektur wie die Schaltung 18 aus.
Der Verstärker 13 und die Schaltungen 18 empfangen das Schreiben-Freigabesignal WE. Die Schaltung 18 ist aktiviert, wenn das Signal WE auf L-Pegel liegt.
Fig. 2 ist ein detailliertes Schaltbild des Speicherzellenfeldes 11A und 11B in Verbindung mit den Zeilendekodern 12A und 12B und dem Spaltendekoder/Leseverstärker 13. Bei einer Anwendung der vorliegenden Erfindung auf ein dynamisches RAM werden die Adressen im Multiplexverfahren angelegt und die Zeilen- und Spaltenadressen werden über einen identischen Eingangsanschluß angelegt. Aus diesem Grunde muß die Anzahl der Zeilen- und Spaltenadressen unbedingt gleich sein. Wenn z. B. die Zeilen- und Spaltenadressen eine n-Bit-Konfiguration aufweisen, dann werden 2n·2n Speicherzellen zur Speicherung normaler Daten in den Zeilen- und Spaltenrichtungen angeordnet. Demzufolge sind die Speicherzellen 21, die durch Quadrate in Fig. 2 dargestellt sind, in einer 2n·2n Matrix in den Zeilen- und Spaltenrichtungen angeordnet. 22n Speicherzellen 21 sind insgesamt in den Speicherzellenfeldern 11A und 11B angeordnet. Die Speicherzellen 21 jeder Spalte sind üblicherweise mit einer von den 2n Wortleitungen WL verbunden. Desweiteren sind 1 Speicherzellen 22 zum Abspeichern des Prüfbits, die in Fig. 2 durch Kreise dargestellt sind, für alle 2m Speicherzellen 21, die mit der gegeben Wortleitung WL verbunden sind, vorgesehen. 2m Speicherzellen 21 und l Speicherzellen 22 bilden jeden Wortblock 23. Somit ist die Gesamtanzahl der Speicherzellen in den Speicherzellenfeldern 11A und 11B gleich 22n + 22n-m xl.
In dieser Speichervorrichtung werden dann, wenn das Zeilenadressen-Strobesignal RAS auf L-Pegel geht, um die Zeilenadressen RA1 bis RAn im Auffrischmodus einzugeben, (n-m)-Bit interne Spaltenadressen automatisch von der Zählerschaltung 16 erzeugt. Zum gleichen Zeitpunkt werden mehrere Wortblöcke 23 an einer gegebenen Wortleitung 23, die von den Zeilendekodern 12A und 12B gemäß externen Eingangsdressen RA1 bis RAn selektiert wurde, ausgewählt, und die in ausgewählten Blöcken 23 gespeicherten Daten werden durch den Leseverstärker 13 ausgelesen und dadurch abgetastet. Als nächstes werden die Daten in einem Wortblock 23 aus den selektierten Wortblöcken 23 ausgewählt, die vom Verstärker 13 gemäß den Adressen ICA1 bis ICA(n-m) ausgelesen wurden. Insbesondere werden die Speicherdaten in 2m Speicherzellen 21 in einem Wortblock 23 und die in den Speicherzellen 22 im identischen Block 23 ausgelesen. Die (2m+l)-Bit Daten werden über (2m+l) Paare von Eingangs/Ausgangs-Datenleitungen i/o und an die Schaltung 19 angelegt. Danach führt die Schaltung 19 die Fehlerkorrekturbearbeitung durch. Die fehlerkorrigierten Daten werden erneut über die Leitungen i/o und in den Verstärker 13 eingegeben und in entsprechende Zellen im ursprünglichen Block 23 eingeschrieben.
Der Verstärker 13 ist zusätzlich zu den Leitungen i/o und mit einem Paar Eingangs/Ausgangs-Leitungen I/O und verbunden, die in einem normalen Datenlesemodus verwendet werden. Im Datenlesemodus wird nach der Eingabe der Zeilenadressen RA1 bis RAn das Strobesignal CAS auf einen L- Pegel gesetzt, und die Spaltenadressen OCA1 bis OCAn werden synchron damit in einen Chip eingegeben. Sine Vielzahl Wortblöcke 23 auf einer gegebenen Wortleitung in den Speicherzellenfeldern 11 A und 11B (die durch die Zeilendekoder 12A und 12B gemäß den Adressen RA1 bis RAn selektiert wurde) werden gleichzeitig ausgewählt und die Speicherdaten darin ausgelesen und durch den Verstärker 13 erfaßt. Die Daten in einer Speicherzelle 21 in einem Wortblock 23 werden aus denjenigen in selektierten Wortblöcken 23 ausgewählt, die durch den Verstärker 13 gemäß den Eingangsadressen OCA1 bis OCAn ausgelesen wurden. Insbesonders werden die Daten in einer Speicherzelle 21 in einem Wortblock 23 ausgewählt, und die ausgewählten Daten werden über die Leitungen I/O und an den Ausgangspuffer 14 angelegt und davon als Daten Dout ausgegeben.
Die Betriebsweise der Speichervorrichtung in der zuvor beschriebenen Anordnung wird jetzt im Detail beschrieben.
Die Speichervorrichtung dieser Ausführungsform besteht aus drei grundlegenden Betriebszuständen, d. h., aus einem Auffrisch-, Datenlese- und Datenschreibemodus.
Im Auffrischmodus werden die Daten in den Feldern 11A und 11B aufgefrischt, während zum gleichen Zeitpunkt die Fehlererkennung/Korrektur an den Speicherdaten durchgeführt wird. Die Datenauffrischoperation wird, wie in Fig. 3 dargestellt, in der Weise ausgeführt, daß das Strobesignal RAS auf L-Pegel gesetzt wird und die Adressen A1 bis An synchron damit in n Adresseneingangsanschlüsse eingegeben werden. Insbesonders werden die zyklisch in die Eingangsanschlüsse und Zeilenadressen RA1 bis RAn eingespeisten Adressen mit der Hinterflanke des Signals RAS in den Chip geholt. Die Zeilendekoder 12A und 12B wählen eine von 2n Wortleitungen WL den Eingangsadressen entsprechend aus und heben ein Potential der ausgewählten Wortleitung WL an. Auf diese Weise liefern die Felder 11A und 11B Daten an den Verstärker 13 in mehreren Wortblöcken 23 auf einer Wortleitung WL mit H-Pegel. Der Verstärker 13 liest die Eingangsdaten und schreibt dann die gelesenen Daten in die ursprünglichen Speicherzellen zurück. Mit dieser Betriebsweise können die Daten aufgefrischt werden.
Wenn alle Wortleitungen WL innerhalb einer vorgegebenen Zeit T ausgewählt wurden, wird die erste Wortleitung WL wieder ausgewählt. Man beachte, daß die Zeitdauer T kürzer als eine Zeitdauer sein muß, innerhalb der eine in jeder Speicherzelle akkumulierte Signalladung um einen kleinen Pegelbetrag absinkt, der nicht von dem Leseverstärker erfaßt werden kann. Deshalb wird in dem dynamischen RAM die Auffrischoperation während eines Intervalls zwischen oder während den Datenlese- oder Schreiboperationen durchgeführt. In dieser Ausführungsform wird zusätzlich zur Auffrischoperation einer von den mehreren Wortblöcken 23 auf der im Auffrischmodus selektierten Wortleitung 23 ausgewählt, und die darin enthaltenen Zellendaten werden über die Leitungen i/o und an die Schaltung 19 angelegt. Die Schaltung 19 bildet das korrekte Datenwort und schreibt es in die ursprüngliche Speicherzelle. Auf diese Weise können die Daten in einem Wortblock gleichzeitig mit der Datenauffrischung korrigiert werden.
In diesem Falle werden die Zeilenadressen zyklisch von einer externen Schaltung (z. B. einer Zählerschaltung) erzeugt. Aus diesem Grund werden alle Wortleitungen WL einmal pro Zyklus ausgewählt. Und alle 2n + 2n-m xl Speicherzellen in mehreren Wortblöcken 23 auf einer Wortleitung WL müssen nacheinander für jede der 2m+l Speicherzellen, die einem zu korrigierenden Wort entsprechen, selektiert werden. In diesem Falle benötigt die Spaltenadresse (n-m) Bits. Da diese Spaltenadresse von keiner Schaltung eingegeben wird, muß sie auf dem Chip selbst erzeugt werden.
Solche Spaltenadressen ICA1 bis ICA(n-m) werden von dem Referenztaktgenerator 15 und der Zählerschaltung 16 erzeugt. Der Generator 15 liefert ein Referenztaktsignal mit jeder Vorderflanke des Strobesignals RAS. Die Schaltung zählt das Signal Φ hoch, um (n-m)-Bit Spaltenadressen ICA1 bis ICA(n-m) zu erzeugen.
Fig. 4 stellt eine detaillierte Anordnung der Zählerschaltung 16 dar. Die Schaltung 16 besteht aus einer mehrstufigen Reihenschaltung von (2n-m) Binärzählern 30 und empfängt das Signal durch den Zähler 30 in der ersten Stufe. Mit dieser Anordnung werden obere (n-m)-Bit Zählerausgangssignale Cm+1 bis Cn als Spaltenadressen ICA1 bis ICA(n-m) erzeugt. Man beachte, daß der Binärzähler 30, wie er in Fig. 5 dargestellt ist, Fachleuten bekannt ist. Gemäß Fig. 5 bezeichnen die Bezugszeichen Cj-1 und Ausgangssignale des Zählers 30 an der unmittelbar vorhergehenden Stufe; und Cj und Ausgangssignale des Zählers 30 an dieser Stufe.
Fig. 6 ist ein Zeitdiagramm, wenn in der Zählerschaltung in Fig. 4 n=4 und m=1 ist und 5 Binärzähler eingesetzt werden. In diesem Falle werden die in Fig. 6 dargestellten internen Spaltenadressen ICA1 und ICA2 (2 Bits) in den Verstärker 13 eingegeben. Da die internen Spaltenadressen ICA1 und ICA2 2 Bits aufweisen, können daraus 4 Pegelkombinationen erhalten werden. Insbesonders ICA1 = ICA2 = L, ICA1 = H und 1CA2 = L, ICA1 = L und ICA2 = H und ICA1 = ICA2
- H. Unterdessen stehen, wenn n = 4 und m = 1 ist, a Wortleitungen WL1 bis WL8 in den Speicherzellenfeldern 11A und 11B zur Verfügung und 4 Wortblöcke 23, von denen jeder zwei normale Datenspeicherzellen enthält, stehen längs jeder Wortleitung WL zur Verfügung. Die Gesamtanzahl an Wortblöcken ist 32. In diesem Falle werden die Zeilenadressen RA1 bis RA3 (3 Bits) zyklisch von außerhalb des Chips mit der Hinterflanke des Strobesignals RAS eingegeben. Die Pegelkombinationen der internen 2-Bit-Adressen ICA1 und ICA2 werden mit jeder 9.-ten Hinterflanke des Signals RAS geändert. Folglich sind, wie in Fig. 6 dargestellt, die Adressen ICA1 und ICA 2 bis zur 9.-ten Hinterflanke des Signals RAS auf L-Pegel. Bis zu diesem Punkt werden die Wortleitungen WL1 bis WL8, wie in Fig. 7 dargestellt, sequentiell in Übereinstimmung mit den 3-Bit Zeilenadressen RA1 bis RA3 selektiert und 8 Wortblöcke 23-1 bis 23-8, denen einen identische interne Spaltenadresse zugeordnet ist, werden dementsprechend sequentiell selektiert. Die Adresse ICA1 wird dann bis zur 17.-ten Hinterflanke des Signals RAS auf H-Pegel und die Adresse ICA2 auf L-Pegel gehalten. Bis zu diesem Punkt werden die durch Adressen definierten Wortblöcke 23-9 bis 23-16 sequentiell selektiert. Somit sind bei der 32.-ten Hinterflanke des Signal RAS alle 32 Wortblöcke in den Feldern 11A und 11 B selektiert worden.
Die Datenleseoperation des dynamischen RAM wird nach einem in Fig. 9 gezeigten Zeitdiagramm ausgeführt.
Inbesonders beginnt diese Operation so, daß mit der Hinterflanke des Strobesignals RAS eine Zeilenadresse in den Chip geholt wird, und eine Spaltenadresse mit der Hinterflanke des Strobesignals CAS in den Chip geholt wird. Im Datenlesemodus geht das Schreiben-Freigabesignal WE zu einem vorgegebenen Zeitpunkt auf H-Pegel und nach einer vorbestimmten Zeitdauer werden die Speicherdaten in einer gegebenen Speicherzelle, die durch eine Kombination der Zeilen- und Spaltenadressen definiert ist, von dem Ausgangspuffer 14 als Ausgangsdaten Dout erzeugt. Wie zuvor beschrieben, werden mehrere Wortblöcke 23 an einer Wortleitung WL in den Speicherzellenfeldern 11A und 11B (die durch die Zeilendekoder 12A und 12B gemäß den Zeilenadressen RA1 bis RAn selektiert ist) gleichzeitig ausgewählt, und die darin befindlichen Speicherdaten werden ausgelesen und durch den Verstärker 13 abgetastet. Die Daten in einer Speicherzelle 21 in einem Wortblock 23 der selektierten Wortblöcke werden gemäß den Spaltenadressen OCA1 bis OCAn selektiert. Die Daten in der selektierten Zelle 21 werden über die Leitungen I/O und an den Ausgangspuffer 14 angelegt und von dort aus als Ausgangsdaten Dout erzeugt.
Ein in den Auslesedaten enthaltener Fehler wird überprüft. In der Vorrichtung dieser Ausführungsform werden die Speicherdaten in den Speicherzellen in den Feldern 11A und 11B periodisch mit Hilfe des Auffrischmodus korrigiert. Deshalb nimmt man an, daß nahezu keine Fehler in den Auslesedaten zu finden sein sollten. Mit anderen Worten, man erwartet daß Datenfehler beim Auslesen nur dann gefunden werden, wenn ein α-Strahlungseinfall in einem Teilbereich der Felder 11A und 11B nahe einer bestimmten Zelle einen Soft-Fehler in den Zeitraum, seit dem die letzte Fehlerkorrekturoperation ausgeführt wurde, verursacht. Die Wahrscheinlichkeit für einen derartigen Soft-Fehler wird für sehr gering erachtet. In der Vorrichtung dieser Ausführungsform werden im Datenlesemodus die Datenworte in einem Wortblock 23 einschließlich der Speicherzellen, die den Zeilenadressen RA1 bis RAn und den Spaltenadressen OCA1 bis OCAn entsprechen, einer Fehlererkennung/Korrektur unterzogen. Es werden jedoch die Ausgangsdaten Dout von dem Verstärker 13 über Leitungen I/O und erzeugt, bevor das Ergebnis der Fehlererkennung/Korrektur präsentiert wird. Man beachte, daß im Datenlesemodus das Taktsignal Φ nicht von dem Generator 15 erzeugt werden muß. Sollte ein Taktsignal Φ in diesem Modus erzeugt werden, wird die Zählerschaltung in unerwünschter Weise auf einen neuen Stand gebracht und dieses unterbricht die reguläre Fehlererkennung/Korrektur von dem Datenwort ab, das auf die letzten im vorausgegangen Auffrischmodus bearbeiten Daten folgt.
Mit der zuvor beschriebenen Funktion benötigt die Vorrichtung dieser Ausführungsform im Datenlesemodus eine Zugriffszeit , die nicht länger ist als in einem normalen dynamischen RAM, das keine Fehlererkennungs/Korrektur- Schaltung aufweist.
Fig. 9 zeigt eine detaillierte Anordnung des Taktgenerators 15, der ein Taktsignal Φ synchron zum Zeilenadressen-Strobesignal RAS im Auffrischmodus und kein Taktsignal Φ im normalen Datenlesemodus erzeugt. Der Generator 15 weist die nachstehende Anordnung auf. Der P-Kanal-MOSFET (MOS-Feldeffekttransistor) 41 und die zwei N-Kanal-MOSFETs 42 und 43 sind in Reihe zwischen einer Spannungsquelle Vcc mit hohen Potential und einem Spannungsquelle Vss mit niedrigem Potential geschaltet. Das Gate des MOSFETs 41 empfängt das Potential Vss, um im EIN-Zustand gehalten zu werden. Das Gate des MOSFETs 42 empfängt über den Inverter 44 das Strobesignal RAS. Das Gate des MOSFETs 43 empfängt über eine gerade Anzahl von Invertern 45 (z. B. über eine Reihenschaltung von vier Invertern) das Strobesignal RAS. Diese MOSFETs 41 bis 43 und die Inverter 44 und 45 bilden einen Impulsgenerator 46, der ein Impulssignal RP mit L-Pegel mit der Hinterflanke des Strobesignals RAS erzeugt.
In ähnlicher Weise bilden die MOSFETs 47 bis 49 und die Inverter 50 und 51 einen Impulsgenerator 52, der ein Impulssignal CP mit L-Pegel mit der Hinterflanke des Strobesignals CAS erzeugt.
Die von den Generatoren 46 bzw. 52 erzeugten Impulssignale RP und CP werden in das aus den zwei NAND-Gattern 53 und 54 bestehende Flipflop 55 eingespeist.
Der P-Kanal-MOSFET 56 und drei N-Kanal-MOSFETS 57 bis 59 sind in Reihe zwischen den Spannungsquellen Vcc und Vss geschaltet. Das Gate des MOSFETs 56 empfängt das Potential Vss, um im EIN-Zustand gehalten zu werden. Das Gate des MOSFETs 57 empfängt das Ausgangssignal Q von Flipflop 55. Der N-Kanal-MOSFET 60 ist zwischen dem Gate von MOSFET 57 und der Spannungsquelle Vss angeschlossen. Das Gate des MOSFETs 60 empfängt über eine gerade Anzahl von Invertern 61 (z. B. über eine Reihenschaltung von vier Invertern) das Strobesignal RAS. Das Gate des MOSFET 58 empfängt das Strobesignal RAS direkt. Das Gate des MOSFETs 59 empfängt das Strobesignal RAS über eine ungerade Anzahl von Invertern 62 (z. B. über eine Reihenschaltung von drei Invertern). Das Taktsignal Φ wird von einem Knotenpunkt zwischen den MOSFETs 56 und 57 erzeugt.
Fig. 10 und 11 sind Zeitdiagramme, die die Betriebsweise des Taktgenerators 15 mit der in Fig. 9 dargestellten Anordnung zeigen.
In dem Zeitdiagramm von Fig. 10 wird nur das Strobesignal RAS zyklisch verändert, während das Strobesignal CAS unverändert beibehalten wird. Mit anderen Worten, dieses entspricht dem Auffrischmodus. Wenn das Signal RAS auf H-Pegel liegt, dann liegt das Gateeingangssignal des MOSFETs 60 ebenfalls auf H-Pegel. Folglich ist der MOSFET 60 freigegeben das Ausgangssignal Q von Flipflop 55 auf L-Pegel zu legen. Wenn das Signal Q auf L-Pegel liegt, ist der MOSFET 57 abgeschaltet und es wird kein Entladungspfad zwischen einem Ausgabepunkt von Signal Φ und der Spannungsquelle Vss ausgebildet. Demzufolge wird im Anfangszustand, bei dem das Signal RAS auf H-Pegel liegt, das Signal Φ durch den MOSFET 56 auf einen H-Pegel aufgeladen. Wenn das Signal RAS aus diesem Zustand auf einen L-Pegel geht, dann wird das L-Pegel- Impulssignal RP vom Generator 46 synchron mit der Hinterflanke des Signals RAS erzeugt. Bevor das Signal RAS auf L-Pegel geht, liegt das Ausgangssignal von Gatter 54 auf H-Pegel, da das Signal CP an einem Eingangsanschluß des NAND- Gatters 54 auf H-Pegel liegt und das Signal Q am anderen Eingangsanschluß davon auf L-Pegel liegt. Aus diesem Grunde geht das Ausgangssignal von NAND-Gatter 53 (d. h., das Signal Q) auf H-Pegel und schaltet dabei den MOSFET 57 ein, wenn das L-Pegel-Impulssignal RP erzeugt wird. Wenn andererseits das Signal RAS auf L-Pegel geht, wird der MOSFET 58 abgeschaltet und das Taktsignal Φ auf H-Pegel gehalten. Ferner wird der MOSFET 59 mit der Hinterflanke des Signals RAS freigegeben.
Wenn dann das Signal RAS auf H-Pegel geht, wird der MOSFET 58 eingeschaltet und bildet somit den Entladungspfad zwischen dem Ausgabepunkt von Signal Φ und der Spannungsquelle Vss. Der Ausgabepunkt von Signal Φ wird dann entladen und das Signal Φ geht auf L-Pegel. Nach einer vorgegebenen Zeitdauer geht das Gatesignal von MOSFET 59 auf L-Pegel und schaltet dabei den MOSFET 59 ab. Zu diesem Zeitpunkt geht das Signal Φ auf H-Pegel. Das Gatesignal des MOSFETs 60 geht auf H-Pegel, um den MOSFET 60 einzuschalten. Danach geht das Signal Q wieder auf L-Pegel.
Auf diese Weise erzeugt der Generator 15 ein L-Pegel- Taktsignal Φ jedesmal dann, wenn das Signal RAS zuerst auf L-Pegel und dann auf H-Pegel geht.
In dem Zeitdiagramm von Fig. 11 werden beide Signale RAS und CAS geändert. Das entspricht dem Datenlesemodus. In diesem Falle erzeugt der Generator 46 dann, wenn das Signal RAS wie in Fig. 10 auf L-Pegel geht, ein dazu synchrones Impulssignal RP. Das Impulssignal RP läßt das Ausgangssignal Q von Flipflop 55 auf H-Pegel gehen. Bei der nächsten Hinterflanke des Strobesignals CAS erzeugt der Impulsgenerastor 46 das Impulssignal CP. Damit geht das Ausgangssignal Q von Flipflop 55 wieder auf L-Pegel und schaltet dadurch dem MOSFET 57 ab. Aus diesem Grunde kann sogar dann, wenn danach das Signal RAS auf H-Pegel geht, der Ausgabepunkt des Signals Φ nicht länger entladen werden. Das heißt, das Signal Φ wird auf H-Pegel gehalten. Folglich wird im Datenlesemodus dann, wenn sich das Signal RAS ändert, das Taktsignal Φ nicht erzeugt, und ein Zählerstand der Zählerschaltung 16 wird nicht neu gesetzt.
Wenn Datenworte aus den Feldern 11A und 11B ausgelesen werden und ein Fehler in den Daten einschließlich in einem Bit unter Zugriff zu erkennen und zu korrigieren sind, dann muß eine externe Spaltenadresse eine höhere Priorität als eine interne Spaltenadresse haben. Um diese zu erreichen, wird das Signal CAS beispielsweise als ein Umschaltsignal benutzt, um so die Spaltenadressen von intern auf extern umzuschalten.
Der Datenschreibemodus wird jetzt unter Bezugnahme auf ein in Fig. 12 dargestelltes Zeitdiagramm beschrieben. Die Datenschreibeoperation beginnt in dem dynamischen RAM dann, wenn eine Zeilenadresse mit der Hinterflanke des Signals RAS in den Chip geholt wird und eine Spaltenadresse mit der Hinterflanke des Signals CAS geholt wird. In diesem Falle werden die Eingangsdaten Din dann, wenn das Freigabesignal WE auf L-Pegel geht, in eine Speicherzelle geschrieben, die über die Zeilen-und Spaltenadressen durch den Eingangspuffer 17, die Dekoderschaltung 18 und den Leseverstärker 13 definiert sind. Wie in Fig. 1 und 2 dargestellt, werden im Datenschreibemodus mehrere Wortblöcke 23 auf einer Wortleitung WL in den Feldern 11A und 11B, die von den Dekodern 12A und 12B gemäß den Adressen RA1 bis RAn ausgewählt wurde, selektiert und die Speicherdaten darin werden ausgelesen und durch den Verstärker 13 abgetastet. Darauf folgend werden die Daten in einem Wortblock 23 einschließlich der Speicherzellen, die den Adressen OCA1 bis OCAn der Speicherdaten in selektierten Blöcken 23 entsprechen, durch den Verstärker 13 ausgelesen. Die Ausgangsdaten von Verstärker 13 werden über die Leitungen i/o und , nachdem sie der Fehlererkennung und der Fehlerkorrektur unterworfen waren, an die Schaltung 19 geliefert. Die Schaltung 18 selektiert Einzelzellendaten, die den oberen Bitadressen OCA(n-m+1) bis OCAn von den Adressen OCA1 bis OCAn der Eingangsdaten entsprechen und schreibt die selektierten Daten basierend auf anderen Eingangsdaten wieder zurück. Auf das Zurückschreiben der Daten hin, werden die Daten für ein Prüfbit in dem Datenwort berechnet und die berechneten Daten werden in das Prüfbit geschrieben.
Im Datenschreibemodus muß nach einem Auslesen des Datenworts einschließlich der durch die externen Zeilen- und Spalten spezifizierten Speicherzellen dieses zurückgeschrieben werden. Aus diesem Grund ist eine Datenschreibezeit im Vergleich zu einem herkömmlichen dynamischen RAM ohne Fehlererkennung/Korrektur-Funktion verlängert. Die Datenschreibeoperation hat jedoch bei einem dynamischen RAM keine Zugriffszeit im Gegensatz zur Datenleseoperation. Insbesonders ist die Datenschreibezeit nur durch eine Zykluszeit definiert, die vom Setzen des Signals RAS auf L-Pegel bis zum Beginn der nächsten Datenlese- oder Schreibeoperation dauert. Man beachte, daß diese Zykluszeit eine relativ große Spanne besitzt. Deshalb kann angenommen werden, daß insgesamt gesehen die Zyklus zeit im Vergleich zu einem herkömmlichen dynamischen RAM nicht verlängert ist. Im Datenschreibemodus wird die in Fig. 9 dargestellte Schaltung oder eine dazu äquivalente betrieben. Insbesonders werden die internen Spaltenadressen ICA1 bis ICA(n-m) durch die interne Zählerschaltung nicht geändert, da das Signal Φ nicht erzeugt wird.
In einer herkömmlichen Speichervorrichtung, bei der die im Datenlesemodus erfaßten Datenworte korrigiert werden, können solange korrekte Daten ausgegeben werden, solange nicht die Anzahl der Fehler die Anzahl der Bits übersteigt, die durch eine zugeordnete Fehlererkennungs/Korrektur- Funktion korrigiert werden können. In einer derartigen Speichervorrichtung wird jedoch die Datenlesezeit unvermeidlich verlängert. Im Gegensatz dazu wird bei der Vorrichtung dieser Ausführungsform die Datenlesezeit nicht verlängert, da die im Datenlesemodus erfaßten Daten ausgegeben werden, ohne der Fehlerkorrektur unterworfen worden zu sein. Bei diesem Verfahren können korrekte Daten solange ausgegeben werden, solange nicht ein Soft-Fehler aufgrund einer Bestrahlung durch einen α-Strahl zwischen dem Zeitpunkt, zu dem die Daten im Auffrischrmodus korrigiert und dem Zeitpunkt, an dem sie das nächste Mal ausgelesen werden, auftritt. Es wird angenommen, daß die Anzahl von Soft-Fehlern in identischen Datenworten keine Fehlerkorrekturbegrenzung überschreiten wird.
Eine Datenfehlerwahrscheinlichkeit in der Vorrichtung dieser Ausführungsform wird jetzt quantitativ analysiert. Da die Vorrichtung dieser Ausführungsform die Daten im Auffrischmodus korrigiert, wird die nachstehende Operation angenommen. Die Auffrischoperation wird zu jedem Zeitpunkt tc (Korrekturzeit) bezogen auf eine einzelne Speicherzelle durchgeführt. Wenn ein Datenfehler während dieser Operation gefunden wird, wird dieser korrigiert. Die Datenschreibeoperation wird zu jedem Zeitpunkt tw (Schreibezeit) durchgeführt und die Datenleseoperation wird zwischen zwei Datenschreiboperationen durchgeführt.
Die Wahrscheinlichkeit Pe eines durch Soft-Fehler verursachten Datenfehlers wird ausgedrückt durch:
Pe = Ps(1-Rc) (1)
wobei Pe eine Wahrscheinlichkeit ist, daß Soft-Fehler in einer Speicherzelle auftreten, Rc eine Wahrscheinlichkeit ist, daß Daten korrigiert werden, wenn ein Soft-Fehler auftritt und Ps durch eine kritische Ladung zur Unterscheidung zwischen H- und L-Pegel von Daten in der Speicherzelle bestimmt ist, die durch eine Verunreinigungskonzentrationsprofil in einem Halbleitersubstrat unmittelbar unter der Speicherzelle, durch einen α-Strahlenfluß und dergleichen bestimmt ist. Der Wert von Rc wird von dem Leistungsvermögen einer im Chip enthaltenen Fehlererkennungs/Korrektur-Funktion bestimmt.
In der Vorrichtung dieser Ausführungsform entsteht ein Soft-Fehler nach Bestrahlung durch einen α-Strahl zwischen dem Zeitpunkt, an den eine unter Zugriff stehende Speicherzelle korrigiert wurde und dem Zeitpunkt an dem der nächste Lesezugriff erfolgt. Demzufolge kann Rc = 1 nicht erreicht werden, obwohl angenommen wird, daß die Fehleranzahl in identischen Datenworten nicht das Leistungsvermögen der Fehlerkorrektur übersteigt.
Wenn Daten in eine Zelle geschrieben werden und die Zelle für eine Zeit t unverändert gelassen wird, dann ist Ps durch die nachstehende Gleichung (2) (man beachte, daß Fig. 13 diese Charakteristiken zeigt) gegeben:
Pe = 1 - e -βt (2)
wobei β eine Wahrscheinlichkeit von Soft-Fehlern ist, die innerhalb einer Zeiteinheit in einer Zelle auftreten.
Dabei haben Rc, tc und tw die nachstehenden Beziehungen:
Rc = 1/2 + (1/8)(tw/tc) (tw ( 2tc) (3)
Rc = 1/2 + (1/2) {(tw - tw)/tc} (tw / 2tc) 4)
Diese Beziehungen sind in der graphischen Darstellung in Fig. 14 dargestellt. β ist durch bekannte Parameter ausgedrückt. Inbesonders wird in einer Speichervorrichtung, die keine Korrekturschaltung (d. h., Rc=0) und N Speicherzellen aufweist, ein Wert von β nach Ablauf einer Zeit T so bestimmt, daß Daten in F Zellen falsch sind. Aus den Gleichungen (1) und (2) und aus Rc=0 ergibt sich Gleichung (5) zu:
F/N = 1 - e-βt (5)
Nach Auflösung der Gleichung (5) nach β erhält man:
β = ln 1- {(F/N)}-1/T (6)
Wenn die Wahrscheinlichkeit Pe eines Datenfehlers in der Datenlesezeit (t = tw/2) mit Hilfe der Gleichungen (1), (2) und (3) berechnet wird, ergibt sich unter Annahme F/N«1 die Gleichung (7):
Pe = (1 - e-βtw/2)·(1-Rc) = {1 - (1/4)·(tw/tc)}(tw/tc)· /4 (tw< 2tc) = /4 (tw≥2tc) (7)
Man beachte, daß in Gleichung (7) eine Wahrscheinlichkeit eines Datenauslesefehlers ist, der auftritt, wenn Daten in eine Speichervorrichtung ohne Fehlerkorrekturschaltung geschrieben und nach Ablauf einer Zeit tc ausgelesen werden. Pe wird durch Gleichung (8) ausgedrückt:
= (F/N)·(tc/T) (8)
Fig. 15 zeigt die Beziehung tw/tc und Pe normiert auf . In Fig. 15 erhält man eine in gestrichelter Form dargestellte, auf normierte Funktion, der Art, daß die Wahrscheinlichkeit Pe von nach der Zeit tw/tc auftretenden Datenauslesefehlern nicht mehr vorhanden ist, wenn die Daten von einer herkömmlichen Vorrichtung ohne Fehlerkorrekturschaltung geschrieben wurden. Eine Steigung dieser Funktion ist gleich l. In diesem Falle steigt die Fehlerwahrscheinlichkeit mit dem Ansteigen von tw/tc. Im Gegensatz dazu steigt in der Vorrichtung dieser Ausführungsform sogar bei einem Ansteigen von tw/tc die Fehlerwahrscheinlichkeit innerhalb des Bereichs tw/tc≥F2 nicht an. Demzufolge ist die Fehlerwahrscheinlichkeit unabhängig von tw/tc niedriger als in einer herkömmlichen Vorrichtung. Inbesonders dann, wenn tw/tc groß ist kann die Vorrichtung dieser Ausführungsform eine signifikante Wirkung zeigen.
Man beachte, daß die vorliegende Erfindung nicht auf die vorstehende Ausführungsform beschränkt ist. Beispielsweise ist die vorliegende Erfindung in der vorstehenden Ausführungsform auf ein dynamisches RAM angewendet. Im allgemeinen benötigt ein dynamisches RAM zur Wiederherstellung verlorener Speicherdaten aufgrund des Verlust an Ladung, die in Zellen, die aus kleinen Kondensatoren bestehen, akkumuliert ist, eine Auffrischoperation. Im Auffrischmodus werden die Zeilenadressen periodisch und zyklisch angelegt, um ein Potential von Wortleitungen anzuheben. Dabei werden die Speicherdaten in den Zellen an einer identischen Zellenadresse durch einen Leseverstärker gelesen, um kurzeitig zwischengespeichert zu werden und werden dann in die ursprüngliche Zelle zum Auffrischen der Daten zurückgeschrieben. Demzufolge kann die Fehlerkorrekturoperation leicht zusammen mit der Auffrischoperation durchgeführt werden. In einem statischen RAM, das keine Auffrischoperation benötigt kann jedoch, wenn die Zeilenadressen periodisch und zyklisch angelegt werden, eine Operation zur Korrektur von Fehlern in Datenworten mit einer gegebenen Bitanzahl unabhängig zusätzlich zu den Datenlese- und Schreiboperationen ohne Einsatz einer Auffrischoperation ausgeführt werden.
Der vorliegenden Erfindung entsprechend, wie sie vorstehend beschrieben wurde, kann eine Halbleitervorrichtung geschaffen werden, die Speicherdatenfehler aufgrund akkumulierter Soft-Fehler verhindern kann und die eine Datenlesezeit aufweist, die nicht länger ist als die einer normalen Speichervorrichtung ohne Fehlerkorrekturfunktion.

Claims

1. Halbleiterspeichervorrichtung aufweisend:

ein Speicherzellenfeld (11A, 11B);

eine Daten-Lese/Schreib-Vorrichtung (13) zum Auslesen von Speicherdaten aus dem Speicherzellenfeld (11A, 11B) in einem Datenlese-, Datenschreibe- und Datenauffrischmodus und zum Zurückschreiben der Daten danach;

eine Datenausgabevorrichtung (14) zum Ausgeben der im Datenlesemodus durch die Daten-Lese/Schreib-Vorrichtung (13) ausgelesenen Daten an eine externe Schaltung; und

eine Fehlererkennungs/Korrektur-Vorrichtung (19), um zu veranlassen, daß die von der Daten-Lese/Schreib-Vorrichtung (13) ausgelesenen Daten einer Fehlererkennung/Korrektur unterworfen werden, und, um die fehlerkorrigierten Daten an die Daten-Lese/Schreib-Vorrichtung (13) als Daten zum Zurückschreiben in dem Datenlese-, Datenschreibe- und Datenauffrischmodus zurückzuliefern;

dadurch gekennzeichnet, daß die Datenausgabevorrichtung (14) Daten nicht der Fehlererkennung/Korrektur durch die Fehlererkennungs/Korrektur-Vorrichtung (19) unterworfene ausgibt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch:

das aus mehreren in einer Matrix in X- und Y-Richtung angeordneten Speicherzellen bestehende Speicherzellenfeld (11A, 11B);

eine interne Adressenerzeugungsvorrichtung (15, 16) zum Erzeugen einer auf der X-Richtungs-Adresse basierenden Y- Richtungs-Adresse für die Auswahl des Speicherzellenfeldes (11A, 11B) in einem Auffrischmodus; und

die Daten-Lese/Schreib-Vorrichtung (13), die die Speicherdaten aus einer gegebenen Speicherzelle in dem Speicherzellenfeld (11A, 11B) ausliest, wobei die Zelle durch ein Paar der X- und Y-Richtungsadressen bestimmt ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet daß:

die Fehlererkennungs/Korrektur-Vorrichtung die fehlerkorrigierten Daten an die Kodiervorrichtung (18) liefert, um sie auf der Basis externer Eingangsdaten zu kodieren und um auf Basis der von der Fehlererkennungs/Korrektur-Vorrichtung (19) erhaltenen Daten ein Prüfbit zu erzeugen, bevor die Daten im Datenschreibemodus zurückgeschrieben werden;

wobei die Fehlererkennungs/Korrektur-Vorrichtung (19) die fehlerkorrigierten Daten an die Daten-Lese/Schreib-Vorrichtung (13) zum Zurückschreiben ohne Kodierung in dem Datenlese- und Auffrischmodus liefert.

4. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die interne Adressenerzeugungsvorrichtung (15, 16) aufweist:

einen Impulsgenerator (15), der ein Impulssignal erzeugt, wenn sich ein Pegel von nur einem Zeilenadressen-Strobesignal während einer Eingabeperiode einer externen Adresse ändert, und der kein Impulssignal erzeugt, wenn sich die Pegel sowohl von dem Zeilen- als auch dem Spaltenadressen-Strobesignal ändern; und

eine Zählerschaltung (16) zum Hochzählen der von dem Impulsgenerator (15) erzeugten Impulssignale, um auf diese Weise die Adressen der Y-Richtung zu erzeugen.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Zählerschaltung (16) aus einer Reihenschaltung mehrerer Binärzähler (30) besteht und dadurch, daß ein Ausgangssignal von der Binärzählern der oberen Bits als die Adresse der Y-Richtung erzeugt wird.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Speicherzellenfeld (11A, 11B) mehrere Wortblöcke (23) aufweist, wovon jeder mindestens aus einer Speicherzelle (21) zum Speichern normaler Daten und mindestens einer Speicherzelle (22) zum Speichern eines Prüfbits besteht; und dadurch, daß die Fehlererkennungs/Korrektur-Vorrichtung (19) die Datenfehler-Erkennungs/Korrektur-Operation in Wortblockeinheiten ausführt.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Speicherzellen (21) in 2nx Zeilen, die sich in der X- Richtung erstrecken und in 2ny Spalten, die sich in der Y- Richtung erstrecken, angeordnet sind, wobei jeder Wortblock (23) 2m Speicherzellen (21) aufweist, wobei 0≤m≤ny gilt, und wobei die Zählerschaltung (16) (nx + ny -n) Binärzähler (30) aufweist und die Ausgangssignale der oberen (ny-m) Zähler (30) als die Y-Adressen verwendet werden.