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Die
vorliegende Erfindung betrifft einen integrierten Speicher sowie
ein Verfahren zum Betrieb eines derartigen integrierten Speichers
und ein Verfahren zum Betrieb eines Speichersystems mit mehreren
derartigen integrierten Speichern.
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Ein
integrierter Speicher insbesondere in Form eines DRAM-Speichers weist im
allgemeinen ein Speicherzellenfeld mit Wortleitungen und Bitleitungen
auf, in deren Kreuzungspunkten Speicherzellen angeordnet sind. Über die
Wortleitungen werden auszulesende Speicherzellen ausgewählt und
Daten der ausgewählten
Speicherzellen über
angeschlossene Bitleitungen in die Speicherzellen eingeschrieben
bzw. aus den Speicherzellen ausgelesen.
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Bei
der Initialisierung eines SDRAM-Speichers wird üblicherweise ein sogenannter
Mode-Register-Set-Befehl angelegt, mit dem ein entsprechendes Mode-Register
beschrieben wird. Dieses wird benutzt, um einen bestimmten Betriebsmodus
des SDRAM zu definieren. Über
das Mode-Register wird beispielsweise eine Kurst-Länge, ein
Kurst-Typ, eine sogenannte CAS-Latency und ein Betriebsmodus des
Speichers festgelegt.
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Mit
der CAS-Latency wird im allgemeinen die Anzahl der Taktzyklen eines
Taktsignals definiert, die zwischen dem Beginn des Lesezugriffs
und dem Beginn einer Datenausgabe nach ausserhalb des Speichers
vorgesehen ist. Damit zeigt die CAS-Latency die Anzahl der Takte an, nach
welcher die Daten nach einem Lesezugriff auf einem externen Bus
zur Verfügung
stehen. Diese sogenannte Read CAS-Latency ist damit ein auf ein
Taktsignal bezogener Wert für
eine Latenzzeit zwischen dem Beginn des Lesezugriffs und dem Beginn
einer Datenausgabe nach außerhalb
des Speichers. Es wird bei einem Lesezugriff zu einem definierten
Zeitpunkt ein Datenpaket auf dem Bus erhalten. Die CAS-Latency wird
dabei im allgemeinen abhängig
von der Betriebsfrequenz des Speichers programmiert und eingestellt,
um bei einem Lesezugriff auf eine der Speicherzellen einen optimalen
Datendurchsatz bei jeder Betriebsfrequenz zu erhalten.
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In
einem Standard SDRAM-Speicher ist die CAS-Latency im allgemeinen
zwischen Werten von zwei und drei Taktperioden programmierbar. Dieser Wert
wird im Mode-Register gespeichert. Wird der Speicher in einer vergleichsweise
niedrigen Betriebsfrequenz betrieben, kann die CAS-Latency beide Werte
annehmen. Für
den Fall, dass die Betriebsfrequenz des Takts und damit des Speichers
angehoben wird, kann der Fall eintreten, dass der Speicher mit einer
CAS-Latency von zwei Taktperioden nicht mehr zuverlässig arbeitet,
da unter Umständen
der Beginn der Datenausgabe nach außerhalb des Speichers erfolgt,
bevor die Daten am Ausgangstreiber anliegen. In diesem Fall ist
es erforderlich, den Speicher mit einer CAS-Latency von drei Taktperioden
zu programmieren. Diese Programmierung wird beispielsweise in einem
Systemstart durchgeführt.
Dabei kann es zu Fehlern bei der Programmierung kommen, so dass
die Gefahr besteht, dass der Speicher in einem späteren Betrieb
nicht fehlerfrei arbeitet.
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Die
US-Patentschrift 6 243
797 B1 zeigt einen integrierten Speicher mit einer Anordnung
zur Übertragung
von Daten von einem Speicherzellenfeld zu Datenausgängen eines
Halbleiterspeichers. Während
eines Lesezyklus werden Daten aus dem Speicherzellenfeld gelesen,
temporär
in einem Datenausgangsregister gespeichert und dann auf die Datenausgänge geschalten. Über einen
Datenausgangs-Multiplexer, der einen Eingang zum Empfang eines Steuersignals
von einer Steuerungslogik aufweist, kann eine auf ein Taktsignal
CLK bezogene Latenz zwischen dem Beginn des Lesezugriffs und der Bereitstellung
der Daten an den Datenausgängen eingestellt
werden. Der Da tenausgangs-Multiplexer ist programmierbar, die Daten
an die Datenausgänge mit
einer Latenz gegenüber
dem Taktsignal CLK um ein, zwei oder drei Taktzyklen auszugeben.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher
anzugeben, der eine vergleichsweise genaue und fehlerfreie Einstellung eines
Wertes für
eine CAS-Latency für
einen Auslesevorgang des Speichers ermöglicht.
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Außerdem ist
es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb
eines derartigen Speichers und ein Verfahren zum Betrieb eines Speichersystems
mit mehreren derartigen Speichern anzugeben.
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Die
Aufgabe betreffend den integrierten Speicher wird gelöst durch
einen integrierten Speicher gemäß Patentanspruch
1.
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Die
Aufgabe betreffend das Verfahren zum Betrieb eines integrierten
Speichers wird gelöst durch
ein Verfahren gemäß Patentanspruch
7.
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Die
Aufgabe betreffend das Verfahren zum Betrieb eines Speichersystems
wird gelöst
durch ein Verfahren gemäß Patentanspruch
9.
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Der
erfindungsgemäße integrierte
Speicher weist eine Auswahlschaltung mit einem Steuereingang zum
Empfang eines Steuersignals auf, das zur Einstellung einer auswählbaren,
auf ein Taktsignal bezogenen Latenz (CAS-Latency) zwischen dem Beginn
eines Lesezugriffs und der Bereitstellung der Daten nach außerhalb
des Speichers dient. Abhängig
von der ausgewählten
Latenz werden auszugebende Daten zu unterschiedlichen Zeitpunkten
bezogen auf den Beginn des Lesezugriffs durch die Auswahlschaltung
an einen Ausgangstreiber weitergeleitet. Eine Detektionsschaltung
dient zum Vergleich der auszugebenden Daten mit Solldaten und weist
einen Ausgang auf zur Ausgabe eines Ausgangssignals, mittels dem
die Latenz abhängig
von dem Vergleichsergebnis einstellbar ist. Der Steuereingang der
Auswahlschaltung ist mit dem Ausgang der Detektionsschaltung gekoppelt.
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Durch
den erfindungsgemäßen integrierten Speicher
kann ein optimaler Wert für
die CAS-Latency chipintern in selbstjustierender Weise eingestellt werden.
Dadurch ist eine vergleichsweise genaue und fehlerfreie Einstellung
der CAS-Latency
ermöglicht.
Es ist daher nicht mehr erforderlich, eine entsprechende Information
beispielsweise auf einem Speichermodul (DIMM-Modul) über eine
von extern vorgenommene Programmierung zu speichern. Dadurch werden
Programmierfehler, die zum Ausfall des Speicherchips führen können, wirksam
vermieden. Mit der selbstjustierenden Einstellung der CAS- Latency wird außerdem eine
bewusst oder auch unbewusst falsche Programmierung CAS-Latency zum
Zwecke einer höheren
Performance des Speicherchips weitgehend vermieden. Dadurch wird wiederum
die Zuverlässigkeit
eines Speichersystems erhöht.
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In
einer Weiterbildung des erfindungsgemäßen integrierten Speichers
ist eine Registerschaltung zur Speicherung eines Wertes der CAS-Latency
vorgesehen, die zwischen den Steuereingang der Auswahlschaltung
und den Ausgang der Detektionsschaltung geschaltet ist. Beispielsweise
wird die CAS-Latency in einem Testbetrieb oder in einer Initialisierung-Betriebsart bestimmt
und für
einen Normalbetrieb des Speichers in der Registerschaltung langfristig
gespeichert. In einer vorteilhaften Ausführungsform ist die Registerschaltung über einen
angelegten Lesebefehl auslesbar, das heißt sie weist einen Ausgang
auf, über
den der Wert der CAS-Latency nach außerhalb des Speichers ausgelesen
werden kann.
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Die
Latenz zwischen dem Beginn des Lesezugriffs und dem Beginn der Datenausgabe
wird gemäß dem erfindungsgemäßen Verfahren
folgendermaßen
eingestellt. In einem Schreibmodus werden zu speichernde Daten in
den Speicher eingeschrieben. Im Anschluss daran werden in einem
Lesemodus die gespeicherten Daten ausgelesen, wobei die ausgelesenen
Daten mit Solldaten in der Detektionsschaltung verglichen werden.
Zu diesem Zeitpunkt ist eine bestimmte Latenz voreingestellt. Für den Fall, dass
der entsprechende Datenpfad schnell genug ist, so dass nach Ablauf
der CAS-Latency die auszulesenden Daten am Ausgangstreiber anliegen,
stimmen die auszulesenden Daten mit den Solldaten überein.
Ist die CAS-Latency jedoch zu klein gewählt, liegen an der Detektionsschaltung
noch die vom vorherigen Lesezugriff ausgelesenen Daten an, die mit den
Solldaten nicht übereinstimmen.
Bei Nichtübereinstimmung
der ausgelesenen Daten mit den Solldaten wird die CAS-Latency durch
die Detektionsschaltung erhöht.
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In
einem Speichersystem gemäß der Erfindung
werden mehrere erfindungsgemäße integrierte Speicher
in dem Speichersystem betrieben. Das Speichersystem wird in einer
Initialisierungs-Betriebsart
mit einer bestimmten Betriebsfrequenz betrieben. In jedem der Speicher
des Speichersystems wird die optimale CAS-Latency, wie oben beschrieben,
bestimmt. Sollten bei einem oder mehreren der Speicher die ausgelesenen
Daten nicht mit den Solldaten übereinstimmen,
wird die CAS-Latency des entsprechenden Speichers durch die jeweilige
Detektionsschaltung erhöht.
Die entsprechenden Werte der CAS-Latencies jedes Speichers werden
anschließend
beispielsweise von dem entsprechenden Register nach außerhalb
ausgelesen.
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Für den Fall,
dass die Latenzen der Speicher übereinstimmen,
legt ein an das Speichersystem angeschlossener Controller den entsprechenden
Wert zur Steuerung eines Normalbetriebes des Speichersystems zu
Grunde. Für
den Fall, dass die Latenzen der Speicher voneinander abweichen,
kommen mehrere Alternativen in Betracht. In einem ersten Fall steuert
der Controller das Speichersystem derart, dass Lesezugriffe auf
die unterschiedlichen Speicher mit entsprechend unterschiedlichen
CAS-Latencies erfolgen.
Der Controller muss dabei sicherstellen, dass einzelne Lesezugriffe
auf die unterschiedlichen Speicher nicht miteinander kollidieren.
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Alternativ
zu einer derartigen Betriebsweise wird ein zweiter Initialisierungsbetrieb
des Speichersystems durchgeführt.
In dieser Initialisierungs-Betriebsart werden diejenigen Speicher,
die im Vergleich zu den anderen eine kleinere CAS-Latency aufweisen,
mit erhöhter
Taktfrequenz betrieben. Ein derart betriebener Speicher wird veranlasst,
dass die zugehörige
Detektionsschaltung die CAS-Latency erhöht. In einem Normalbetrieb
wird das Speichersystem jedoch mit einer Betriebsfrequenz gemäß der ersten
Initialisierung-Betriebsart betrieben. Damit werden nunmehr alle
Speicher des Speichersystems mit übereinstimmenden CAS-Latencies
betrieben.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen
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1 eine
Ausführungsform
eines erfindungsgemäßen integrierten
Speichers mit einer Auswahlschaltung zur Einstellung einer CAS-Latency und
mit einer Detektionsschaltung,
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2 ein
Zeitablaufdiagramm mit Signalen gemäß 1.
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1 zeigt
eine Ausführungsform
eines erfindungsgemäßen integrierten
Speichers mit einem Ausgangstreiber CD zur Ausgabe von im Speicher gespeicherten
Daten. Der Ausgangstreiber CD ist mit einem Datenanschluss DQ verbunden.
Der Eingang des Ausgangstreibers CD ist mit einem Ausgang einer
Auswahlschaltung A verbunden. Ein Eingang CL2 der Auswahlschaltung
A ist mit einem ersten Datenpfad P1 verbunden. Ein Eingang CL3 der
Auswahlschaltung A ist mit einem zweiten Datenpfad P2 verbunden.
Der erste Datenpfad P1 weist eine taktgesteuerte Kippschaltung F1
in Form eines D-Flip-Flops auf. Der zweite Datenpfad P2 weist demgegenüber zwei
taktgesteuerte Kippschaltungen F2 und F3 ebenfalls in Form von D-Flip-Flops
auf, die in Serie geschaltet sind. Die Flip-Flops werden durch das
Taktsignal CLK gesteuert. Die Flip-Flops F1 bis F3 empfangen auszulesende
Daten DA, die an einem Haupt-Datenpfad des Speichers, beispielsweise einem
internen Datenbus, anliegen. Die Flip-Flops F1 bis F3 werden hier
durch Taktflanken gesteuert.
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In
der Auswahlschaltung A, die beispielsweise als Multiplexerschaltung
ausgeführt
ist, werden die Eingänge
CL2 und CL3 abhängig
von einer eingestellten CAS-Latency alternativ zueinander freigeschaltet.
Mit dem ersten Datenpfad P1 werden die Daten DA mit einer CAS-Latency
CL = 2 ausgegeben. Über
den zweiten Datenpfad P2 werden die Daten DA mit einer CAS-Latency von CL =
3 ausgegeben. Abhängig
davon, mit welcher CAS-Latency
der Speicher betrieben werden soll, ist entweder der Eingang CL2
oder der Eingang CL3 der Auswahlschaltung A freigeschaltet. Die
CAS-Latency gibt dabei die Anzahl der Taktzyklen des Taktes CLK
an, die bezogen auf den Beginn eines Lesezugriffs mittels dem Lesebefehl
RD abgewartet werden, um die Daten DA auszulesen. Eine CAS-Latency
CL = 2 bedeutet, daß zwei
Taktzyklen des Taktes CLK ab Beginn des Lesezugriffs bis zur Datenausgabe
abgewartet werden; eine CAS-Latency CL = 3 bedeutet, da drei Taktzyklen
des Taktes CLK bis zur Datenausgabe abgewartet werden.
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Dies
ist zur Verdeutlichung in 2 anhand eines
Signalablaufdiagrammes näher
dargestellt. Das Taktsignal CLK weist die Taktperioden T1 bis T5 auf.
Zum Zeitpunkt t1 wird der Lesebefehl RD aktiv geschaltet. Für den Fall,
da der Datenpfad P1 freigeschaltet ist, werden die auszulesenden
Daten DA zum Zeitpunkt t2 zu Beginn der Taktperiode T4 an Ausgangstreiber
CD weitergeleitet. Ist hingegen der Datenpfad P2 freigeschaltet,
würden
die Daten DA, wie gestrichelt angedeutet, zum Zeitpunkt t3 zu Beginn
der Taktperiode T5 an den Ausgangstreiber OD weitergeleitet werden.
In beiden Fällen
weisen die Daten DA an den Eingängen
der Flip-Flops F1 bzw. F2 bereits eine Zeitverzögerung von etwa einer Taktperiode
ab Beginn des Lesezugriffs auf.
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Die
auszugebenden Daten DA werden also, gesteuert durch die Auswahlschaltung
A, abhängig von
der eingestellten CAS-Latency
zu unterschiedlichen Zeitpunkten t2 und t3 bezogen auf den Beginn des
Lesezugriffs an den Ausgangstreiber weitergeleitet. Eine Detektionsschaltung
D dient zum Vergleich der auszulesenden Daten DA mit Solldaten EDA.
Die Daten DA liegen an einem D-Flip-Flop F4 an, das durch ein Taktsignal
CCLK gesteuert wird. Das Flip-Flop F4 schaltet die Daten DA an eine
Vergleichseinheit CMP, an der außerdem die Solldaten EDA anliegen.
Die Vergleichseinheit CMP ist hier in Form ei nes XNOR-Gatters ausgeführt. Weiterhin
ist eine Registerschaltung MR zur Speicherung eines Wertes der CAS-Latency
vorgesehen, die zwischen einen Steuereingang der Auswahlschaltung
A und den Ausgang der Detektionsschaltung D geschaltet ist. Mittels
dem Steuersignal SEL der Registerschaltung MR ist die CAS-Latency
einstellbar. Weist das Signal SEL beispielsweise den Zustand SEL
= ”1” auf, so
wird der Eingang CL2 der Auswahlschaltung A freigeschaltet. Für den Fall,
da SEL = ”0” wird der Eingang
CL3 und damit der Datenpfad P2 freigeschaltet.
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Wie
bereits beschrieben, werden in der Vergleichseinheit CMP die Daten
DA mit den Solldaten EDA verglichen. Für den Fall, dass der interne
Datenpfad des Speichers schnell genug für eine CAS-Latency CL = 2 ist,
entsprechen die ausgelesenen Daten DA am Ausgang des Flip-Flops
F4 den Solldaten EDA. In diesem Fall wird ein Ausgangssignal SET
= ”1” ausgegeben.
Dieses Signal sagt aus, dass die CAS-Latency CL = 2 eingestellt
bleiben soll und wird im Register MR entsprechend gespeichert. Für den Fall,
dass der interne Datenpfad des Speichers nicht schnell genug ist,
liegen am Ausgang des Flip-Flops F4 noch die vom vorherigen Lesezyklus
ausgelesenen Daten an, die mit den Solldaten EDA nicht übereinstimmen.
Dementsprechend wird ein Signal SET = ”0” in das Register MR, eingeschrieben.
Dadurch wird eine CAS-Latency CL = 3 eingestellt. Mit Steuerung
durch das Taktsignal FCL wird das Steuersignal SEL an die Auswahlschaltung
A angelegt. Die Registerschaltung MR ist auch über einen Anschluss EX mittels
eines Lesebefehls RDL nach außerhalb
des Speichers auslesbar. Die gezeigten Flip-Flops können auch
mit einem gemeinsamen Taktsignal oder jedes einzeln mit einem gesonderten
Taktsignal betrieben werden.
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Die
beschriebene Einstellung der CAS-Latency des Speichers wird beispielsweise
in einem Initialisierungsbetrieb durchgeführt. Dazu werden in einem Schreibmodus
zu speichernde Daten in den Speicher eingeschrieben, die außerdem als
Solldaten gespeichert werden. Im Anschluss wird in einem Lesemodus
die eingeschriebene Information wieder ausgelesen, wobei die ausgelesenen
Daten mit den entsprechenden Solldaten in der Detektionsschaltung
D verglichen werden. Je nach Zustand des Signals SET wird die eingestellte
CAS-Latency beibehalten oder erhöht.