DE4402796C2 - Verbesserte Redundanzanalysiereinrichtung für eine automatische Speichertestvorrichtung - Google Patents

Description

Die Erfindung betrifft eine Redundanzanalysiereinrichtung, die in Verbindung mit einer automatischen Speichertest­ vorrichtung verwendet wird.

Mit der bei Halbleiterspeichern mit wahlfreiem Zugriff (random access memory, RAM) steigenden Speicherdichte nimmt auch die Wahrscheinlichkeit von in diesen auftretenden Defekten zu. Zur Aufrechterhaltung annehmbarer Produktions­ ausbeuten besteht eine Vorgehensweise in der Addition von redundanten Zellen (auch Ersatzzellen "spares" genannt), die zum Ersatz fehlerhafter Zellen verwendet werden können. Dies ist bei Speicherzellen aufgrund ihrer Gleichförmigkeit am besten durchführbar. Bei derartigen Gestaltungsformen ist der Speicher auf dem Halbleiterplättchen oder dem Chip in einem oder mehreren rechteckigen Blöcken (Regionen genannt) angeordnet. Da Fehler am ehesten einzelne Informationsein­ heiten oder Bits, Reihen, oder Spalten beeinträchtigen, wird der Speicher mit Ersatzreihen und -spalten von Speicher­ zellen zusammen mit den zugeordneten Decodern für jede Region auf dem Chip ausgestaltet.

Automatische Schaltungsprüf- oder -testvorrichtungen, die RAMs testen, liefern digitale Testmuster (Mehrfachbitworte für sowohl Adressen als auch Daten) mit hoher Geschwindig­ keit an die Adressen- und Datenstifte oder -pins eines zu testenden Speichers ("memory under test", MUT). Der MUT wird sodann ausgelesen, und die Ausgangssignale werden mit den Eingangssignalen verglichen. Eine Ausfallinformation wird in einem Erfassungs-RAM (auch bezeichnet als Fehlerortungs- oder -kartierungs-RAM) gespeichert, der Adressen aufweist, die den Adressen des MUT entsprechen.

Die in dem Erfassungs-RAM gespeicherte Ausfallinformation wird typischerweise an einen Ausfall-RAM in einer Redundanzanalysiereinrichtung übermittelt, der die gesamte, in dem Erfassungs-RAM enthaltene Information abspeichert, und die Redundanzanalysiereinrichtung untersucht sodann, wie redun­ dante (Ersatz-)Speicherelemente in dem MUT anstelle von feh­ lerhaften Elementen in dem MUT verbunden oder eingesetzt wer­ den müssen. Eine Reparaturanordnung trennt sodann die fehler­ haften Elemente ab, während die redundanten Elemente zu deren Ersatz programmiert oder eingesetzt werden.

In diesem Zusammenhang ist es aus der US 4 628 509 bekannt, die Ausfallinformationen für einen zu prüfenden Speicher einer Ausfalleingabevorrichtung zuzuführen, die MUT-Ausfall­ adressendaten erzeugt, welche die Positionen der Ausfälle in dem MUT identifizieren. Mit der Ausfalleingabevorrichtung ist ein Ausfall-RAM für die Speicherung der MUT-Ausfalladressen­ daten verbunden. Für die Analyse der MUT-Ausfalladressendaten hat ein Mikroprozessor Zugriff auf den Ausfall-RAM. Nur die­ jenigen Daten, welche sich auf entdeckte Fehler der im Test­ speicher gespeicherten Daten beziehen, werden in einer komprimierten Datenmatrix relativ kleiner Kapazität gespei­ chert, welche durch eine Anzahl redundanter Zeilen bestimmt wird, die zum Heilen dieser Fehler bestimmt sind. Die zur Auswahl der redundanten Zeilen führende Analyse erfolgt auf Grundlage der in der komprimierten Matrix gespeicherten Da­ ten.

Der Erfindung liegt die Aufgabe zugrunde, den Zeitaufwand für die Datenübertragung in einen Redundanzanalysator, welcher bestimmt, ob fehlerhafte Speicherplätze durch redundante Zel­ len ersetzt werden können, zu verringern.

Diese Aufgabe wird durch die im Anspruch 1 bzw. Anspruch 16 angegebenen Merkmale gelöst. Weiterbildungen der Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.

Ein Aspekt der Erfindung ist, allgemein gesagt, die Dar­ stellung einer Speichertest- oder Prüfanordnung zur Analyse von Ausfallmeldungen oder -informationen für einen zu unter­ suchenden Speicher ("memory under test", MUT). Unter dem Begriff "Ausfall" sind im allgemeinen Sinne beliebige Fehler zu verstehen. Die Ausfallinformation wird gleichzeitig für eine Vielzahl von Regionen des MUT parallel empfangen und an entsprechende Regionenmodule geliefert, die die Ausfall­ information für eine entsprechende Region des MUT empfangen und weiterverarbeiten. Jedes Regionenmodul enthält einen Regioneneingangsschaltkreis zum Empfang der Ausfallinfor­ mation, ein Regionenausfall-RAM zur Speicherung der Regionenausfallinformation und einen Mikroprozessor, der auf den Regionenausfall-RAM Zugriff hat. Auf diese Weise kann die Ausfallinformation für verschiedene Regionen des zu testenden Speichers gleichzeitig eingegeben und danach gleichzeitig in den entsprechenden Regionenmodulen analysiert werden.

In bevorzugten Ausführungsformen wird die Ausfallinformation in einem Erfassungsspeicher mit wahlfreiem Zugriff (Erfassungs-RAM) gespeichert, und eine Erfassungs-RAM- Übertragungsinterfaceschaltung verbindet Ausfallinfor­ mationsleitungen von dem Erfassungs-RAM mit den Regionen­ modulen. Die Erfassungs-RAM-Übertragungsinterfaceschaltung enthält Multiplexer, die eine Auswahl von einer aus einer Vielzahl von Eingangsleitungen gestatten, die mit einem bestimmten Regionenmodul verbunden werden sollen. Die Erfassungs-RAM-Übertragungsinterfaceschaltung gibt ein Übertragungstaktsignal an alle Regionenmodule aus. Die Regioneneingangsschaltung ist eine logische Mehrfach­ anordnung (array). Jeder Regionenmodul enthält ein ent­ sprechendes Programmierungs-RAM. Eine Datenbusinterface­ schaltung verbindet einen Verarbeitungs- oder Host-Computer mit allen Regionenmodulen, wobei der Host-Computer auf die Programmierungs-RAMs und die Ausfall-RAMs über die Regionen­ eingangsschaltungen Zugriff hat.

Ein anderer Aspekt der Erfindung ist, allgemein gesagt, die Darstellung einer Speichertest- oder Prüfanordnung, die eine Ausfalleingabevorrichtung enthält, die Ausfallmeldungen oder -informationen für ein MUT empfängt und MUT-Ausfalladress­ daten erzeugt, die die Stellen oder Positionen der Ausfälle in dem MUT identifizieren, ferner ein Ausfall-RAM, das die MUT-Ausfalladressdaten für die Ausfälle speichert, und einen Mikroprozessor zur Analyse der MUT-Ausfalladressdaten. Der für ein Ausfall-RAM benötigte Speicherplatz wird durch Speicherung nur von Adresseninformationen solcher Speicher­ elemente, die fehlerhaft sind, stark reduziert.

In bevorzugten Ausführungsformen erzeugt eine Fehlerzähl­ schaltung Ausfall-RAM-Adressen für die Speicherung von MUT- Ausfalladressdaten in dem Ausfall-RAM. Eine Datenzähl­ schaltung erzeugt Ausfalladressdaten die in dem Ausfall-RAM erzeugt werden durch Zählen der mit den Ausfallmeldungen synchronen Übertragungstaktimpulse. Ein Fehlerdetektor detektiert Fehler in den Ausfallmeldungen und veranlaßt oder aktiviert die Fehlerzählschaltung, die Übertragungstakt­ impulse zu zählen, die den Fehlern in den Ausfallmeldungen entsprechen. Eine Zyklenzählschaltung zählt die Übertra­ gungstaktimpulse und führt der Datenzählschaltung ein Aktivierungs- oder Einschaltsignal zu, wenn die gezählten Übertragungstaktimpulse einen Startzählwert überschreiten und beendet das Aktivierungs- oder Einschaltsignal, wenn die gezählten Übertragungsimpulse einen End- oder Stopzählwert überschreiten. Die Zyklenzählschaltung empfängt ein Ein­ gangssignal zum Ignorieren von Serienfehlern (ignore serial error, ISE), und gibt das Aktivierungs- oder Einschaltsignal dann nicht aus, wenn sie durch das ISE-Eingangssignal des­ aktiviert wird. Die Fehlerzählschaltung ist ebenso nur nach dem Startzählwert und vor dem Stopzählwert aktiviert. Eine RAM-Schreiblogikschaltung übermittelt ein Chip-Aktivierungs­ signal an den Ausfall-RAM und veranlaßt damit den Ausfall- RAM, einen neuen, von der Datenzählschaltung ausgegebenen MUT-Ausfalladressdatenwert bei einer neuen, von der Fehler­ zählschaltung ausgegebenen Ausfall-RAM-Adresse zu speichern, nachdem beide Zählschaltungen durch einen Übertragungstakt­ impuls inkrementiert wurden. Verzögerungsschaltungen werden dafür verwendet, um verzögerte, durch die Zählschaltungen gezählte Übertragungstaktimpulse und doppelt verzögerte, von der RAM-Schreiblogikschaltung verwendete Übertragungstakt­ impulse zu liefern.

Die Erfindung wird im folgenden anhand eines bevorzugten Ausführungsbeispiels näher beschrieben, wobei weitere Vorteile und Merkmale der Erfindung deutlich werden.

Es zeigen:

Fig. 1 ein Blockdiagramm zur Darstellung einer erfindungs­ gemäßen Redundanzanalysiereinrichtung in Verbindung mit einem Host-Computer und einer Speichertest­ vorrichtung.

Fig. 2 ein Blockdiagramm zur Darstellung einiger Komponenten der in der Fig. 1 dargestellten Redundanzanalysier­ einrichtung.

Fig. 3 ein Zeitdiagramm bezugnehmend auf das Erzeugen und Schreiben der in einem Ausfall-RAM der in der Fig. 1 dargestellten Redundanzanalysiereinrichtung gespei­ cherten MUT-Ausfalladressdaten.

Bezugnehmend auf Fig. 1, ist eine Redundanzanalysierein­ richtung 10 dargestellt, die mit einem Host-Computer 12 (erhältlich von Sun Microsystems unter der Handelsbezeich­ nung SUN4) und einer Speichertest- oder Prüfvorrichtung 14 verbunden ist, die wiederum mit dem zu testenden Speicher ("memory under test", MUT) 16 über eine Befestigungsein­ richtung 18 verbunden ist.

Die Speichertestvorrichtung 14 enthält einen Mustergenerator 20 mit hoher Arbeitsgeschwindigkeit, eine Mehrfachbit-Ver­ gleicherschaltung 22 und einen Erfassungs-RAM 24. Der Mustergenerator 20 erzeugt Mehrfachbit-Datenausgangssignale an den Leitungen 26 und adressiert den zu testenden Speicher 16 über Leitungen 28. Der Mustergenerator 20 gibt ebenso Daten über Leitungen 26 an die Mehrfachbit-Vergleicher­ schaltung 22 aus und adressiert den Erfassungs-RAM 24 über Leitungen 28, wenn im Gebrauch in dem MUT 16 gespeicherte Daten aus dem MUT 16 ausgelesen und in der Vergleicher­ schaltung 22 verglichen werden, wodurch Ausfallinformation oder Ausfallmeldungen auf der Grundlage Bit für Bit erzeugt werden, die über Leitungen 30 bereitgestellt und in dem Erfassungs-RAM 24 gespeichert werden.

Die Redundanzanalysiereinrichtung 10 enthält eine Datenbus- Interfaceschaltung 32, eine Adressendecodier-Logikschaltung 34, eine Erfassungs-RAM-Übertragungsinterfaceschaltung 36, eine ISE-FIFO-(ignore serial error - First in - First out)- Schaltung 38 und bis zu achtzehn Regionenmodule 40. Zwei Regionenmodule 40 sind in der Fig. 1 gezeigt. Der MUT 16 hat eine Vielzahl von Regionen 17 (achtzehn sind in der Fig. 1 gezeigt), und jeder Regionenmodul 40 ist einer ent­ sprechenden Region 17 (oder Regionen 17, wie oben beschrieben) auf dem MUT 16 zugeordnet.

Die Datenbus-Interfaceschaltung 32 wird mit dem Host- Computer 12 über Datenleitungen 42 und Kontrolleitungen 44 verbunden. Sie dient als Puffer oder Zwischenspeicher für die Daten- und Kontrollsignale. Ausgangsdatenleitungen 46 und Kontrolleitungen 48 verbinden die Datenbus-Interface­ schaltung 32 mit sowohl der Adressendecodier-Logikschaltung als auch allen Regionenmodulen 40.

Die Adressendecodier-Logikschaltung 34 enthält logische Schaltungen zum Decodieren der über die Leitungen 46 und 48 eintreffenden Eingangssignale und zum Erzeugen von Ausgangs­ signalen zur Kontrolle von Multiplexern und anderen Kom­ ponenten in der Erfassungs-RAM-Übertragungsinterface­ schaltung 36.

Die Erfassungs-RAM-Übertragungsinterfaceschaltung 36 ist derart verbunden, daß sie sowohl Ausfallmeldungen von dem Erfassungs-RAM 24 über von dem Erfassungs-RAM 24 ausgehende parallele Ausfallinformations- oder -meldungsleitungen 50 als auch ein Taktsignal von dem Erfassungs-RAM 24 über eine Taktleitung 52 empfängt, wobei die Ausfallmeldungen im Takt auf die Leitungen 50 gegeben werden. Jede Leitung 50 wird mit einem Eingangs/Ausgangs-Datenknoten des Erfassungs-RAM 24 verbunden und entspricht einem Eingangs/Ausgangs-Stift oder -Pin des MUT 16. Die Erfassungs-RAM-Interfaceschaltung 36 enthält eine Vielzahl von Reihen von Multiplexern, die mit den Eingangssignalen von den Ausfallinformations­ leitungen 50 verbunden werden, um diese miteinander kombinieren zu können (durch eine ODER-Funktion), so daß die Ausfallmeldungen von mehr als einer Region 17 auf dem MUT 16 in einem einzelnen Regionenmodul 40 gespeichert werden können. Die Erfassungs-RAM-Interfaceschaltung 36 weist achtzehn auf entsprechende Regionenmodule 40 verteilte Regionenausfalleitungen 82 und eine auf alle Regionenmodule 40 verteilte Taktübertragungsleitung 74 auf. In Fig. 1 ist eine der achtzehn Leitungen 82 in Verbindung mit dem links­ seitigen Regionenmodul 40 dargestellt, während die anderen siebzehn Leitungen 82 als sich zu den anderen Regionenmodulen fortsetzend dargestellt sind; eine dieser siebzehn Leitungen 82 ist mit dem rechtsseitigen Regionenmodul 40 verbunden dargestellt, während sechzehn Leitungen 82 zur Verbindung mit den anderen Regionenmodulen 40 fort­ laufend dargestellt sind, die in der Fig. 1 nicht gezeigt sind.

Das ISE-FIFO 38 empfängt ein ISE-Eingangssignal über die Leitung 54 von der Speichertestvorrichtung 14. Das ISE- Signal wird derart verwendet, daß die Redundanzanalysier­ einrichtung 10 sämtliche Daten auf den Ausfallmeldungs­ leitungen 50 ignorieren kann, wenn das Signal angelegt ist. Das ISE-Signal auf der Leitung 54 wird mit einer lokalen Taktrate im Takt eingegeben, und der Datenfluß (pipelining) wird mit einem FIFO-Puffer ermöglicht, so daß das ISE-Aus­ gangssignal auf der Leitung 80 sich in dem richtigen Zyklus mit der Ausfallmeldung auf den Leitungen 82 befindet und mit dem Taktsignal von dem Erfassungs-RAM 24 auf der Leitung 52 synchronisiert ist.

Die Datenbus-Interfaceschaltung 32, die Erfassungs-RAM-Über­ tragungsinterfaceschaltung 36 und die ISE-FIFO-Schaltung 38 wandeln die von ihnen empfangenen ECL-Eingangssignale in TTL-Ausgangssignale um, die von Komponenten in den Regionen­ modulen 40 verwendet werden.

Jeder Regionenmodul 40 wird zum einen mit seiner entspre­ chenden, einzelnen Regionenausfallmeldungsleitung 82 und zum anderen mit der gemeinsamen Taktübertragungsleitung 74, der ISE-Leitung 80, den Host-Daten- und -Kontrolleitungen 46, 48 und mit der Haupt- oder Mastertaktleitung 89 verbunden, von denen alle ebenso mit den anderen Regionenmodulen 40 ver­ bunden werden. Jeder Regionenmodul 40 enthält eine Regionen­ eingangsschaltung 56, einen Mikroprozessor 58, ein Ausfall- RAM 60 des Typs 256K × 24 und ein Programmierungs-RAM 62 des Typs 128K × 16. Die Regioneneingangsschaltung 56 wird durch eine 132-pin-CMOS-Mehrfachanordnung (array) in einem quadratischen Gehäuse implementiert und ist für die Bereitstellung des Zugriffs auf die Ausfall- und Programmierungs- RAMs 60, 62 durch den Host-Computer 12, den Mikroprozessor 58 und den Erfassungs-RAM 24 verantwortlich.

Der Mikroprozessor 58 ist ein Mikrocontroller des Typs 68 ECO-030. Die in dem Ausfall-RAM 60 und dem Programmierungs- RAM 62 verwendeten RAMs sind statische CMOS-RAMs.

Fig. 2 zeigt die in der Regioneneingangsschaltung 56 während dem Zugriff durch den Erfassungs-RAM 24 eingesetzten Kompo­ nenten. Diese umfassen die RAM-Schreiblogikschaltung 64, die Fehlerzählschaltung 66, die Zyklenzählschaltung 68, die Regionendatenzählschaltung 70 und die Rücksetz- oder Rück­ holanforderungs- und Zeitgebungslogikschaltung 72. Erste und zweite Verzögerungsschaltungen 76, 78 werden außerhalb der CMOS-Mehrfachanordnung der Regioneneingangsschaltung 56 implementiert. Die Taktübertragungsleitung 74 wird direkt mit der RAM-Schreiblogikschaltung 64 und mit der ersten Verzögerungsschaltung 76 verbunden. Der Ausgang der ersten Verzögerungsschaltung 76 wird mit den Takteingängen für die Zählschaltungen 66, 68, 70 und mit der zweiten Verzögerungs­ schaltung 78 verbunden. Der Ausgang der zweiten Verzöge­ rungsschaltung 78 wird der RAM-Schreiblogikschaltung 64 zugeführt.

Die Zyklenzählschaltung 68 empfängt das ISE-Eingangssignal über die Leitung 80 und die Ausfallmeldungen für eine ent­ sprechende Region an der Leitung 82 und gibt Aktivierungs- oder Einschaltsignale über eine erste Aktivierungs- oder Einschaltleitung 84 an die Regionendatenzählschaltung 70 und über die zweite Aktivierungsleitung 86 an die Fehler­ zählschaltung 66 aus. Die Schaltung 68 enthält einen Zähler, der verzögerte Übertragungstaktimpulse von der Verzögerungs­ schaltung 76 zählt, wenn er durch ein niedriges ISE-Signal aktiviert oder eingeschaltet wird. Sie enthält ebenso eine Logikschaltung, die feststellt, wenn die gezählten Takt­ impulse einen Startzählwert überschreiten und einen Stop- oder Endzählwert noch nicht überschritten haben; sofern diese Bedingung nicht erfüllt ist, wird das erste Akti­ vierungssignal kontinuierlich auf der Leitung 84 aus­ gegeben, und die Ausfallmeldung auf der Leitung 82 wird über die Logikschaltung als das zweite Aktivierungssignal auf der Leitung 86 ausgegeben.

Die Fehlerzählschaltung 66 enthält einen Zähler, der ver­ zögerte Taktübertragungsimpulse von der Verzögerungschaltung 76 zählt, wenn sie von dem zweiten Aktivierungssignal auf der Leitung 86 aktiviert wird. Da die Fehlerzählschaltung 66 nur dann durch das zweite Aktivierungssignal aktiviert wird, wenn ein Fehler in der Ausfallmeldung detektiert wird, wird durch sie effektiv die Zählung von Fehlern bewirkt. Ihr Zählausgangssignal wird über die Leitung 88 bereitgestellt, um als Ausfall-RAM-Adressen dem Ausfall-RAM 60 zugeführt zu werden.

Die Regionendatenzählschaltung 70 enthält einen Zähler, der verzögerte Taktübertragungsimpulse von der Verzögerungs­ schaltung 76 zählt, wenn die Schaltung 70 durch das erste Aktivierungssignal auf der Leitung 84 aktiviert wird. Ihr Zählausgangssignal ist ein MUT-Ausfalladressendatenwert, der die Position des Speicherelements in der zugeordneten Region 17 der synchron mit dem soeben gezählten Übertragungstakt­ impuls entsprechend der Ausfallmeldung auf der Leitung 82 identifiziert. Die MUT-Ausfalladressdaten werden über die Leitung 90 dem Dateneingang des Ausfall-RAM 60 zugeführt.

Die RAM-Schreiblogikschaltung 64 gibt ein Kontrollsignal, CS, auf der Leitung 92 an den Chip-Aktivierungseingang (CA) zu dem Ausfall-RAM 60 aus. Das unverzögerte Taktimpuls­ eingangssignal an der RAM-Schreiblogikschaltung bewirkt ein hohes CS-Signal; der doppelt verzögerte Übertragungstakt­ impuls von der Verzögerungsschaltung 78 bewirkt ein niedriges CS-Signal, falls die Fehlerzählschaltung 66 für die Zählung eines Übertragungstaktimpulses aktiviert wurde, und bringt die Ausfall-RAM-Adresse auf den neuesten Stand. Ein hohes CS-Signal desaktiviert den Ausfall-RAM 60 und hindert diesen an der Datenüberschreibung oder -aufnahme; wenn das CS-Signal einen niedrigen Wert annimmt, werden Daten in den Ausfall-RAM 60 geschrieben.

Die Rücksetzanforderungs- und Zeitgebungslogikschaltung 72 liefert Ausgangssignale zur Kontrolle der Eingänge für die Ausgangsaktivierung (AA) und für die Lese-/Schreib-Eingangs­ signale (LS) des Ausfall-RAM 60. Während dem Zugriff durch den Erfassungs-RAM 24 werden statische Signale bereit­ gestellt, die den Ausgang des Ausfall-RAM 60 desaktivieren und den Ausfall-RAM 60 in dem Schreibmodus halten.

In dem Mustergenerator 20 erzeugte digitale Testmuster werden über Datenleitungen 26 und Adressleitungen 28 mit hoher Geschwindigkeit den Adressen- und Datenpins des MUT 16 zugeführt. Der MUT 16 wird dann durch Bereitstellung von Adressen über die Leitungen 28 gelesen und die Ausgangs­ signale (Mehrfachbitworte) werden Bit für Bit mit den Daten verglichen, die in den MUT 16 eingegeben und über die Leitungen 26 an die Mehrfachbit-Vergleicherschaltung 22 wiederholt wurden. Die Ausfallinformation wird in dem Erfassungs-RAM 24 bei Adressen gespeichert, die den Adressen des MUT 16 entsprechen und durch den Mustergenerator über die Leitungen 28 dem Erfassungs-RAM 24 zugeführt wurden. Die Ausfallinformation für ein Speicherelement ist ein hohes Bit, falls das von dem Speicherelement ausgelesene Bit sich von dem in das Speicherelement eingeschriebenen Bit unter­ scheidet.

Der Erfassungs-RAM 24 wird zum simultanen Lesen der Bits von achtzehn Speicherelementen in verschiedenen Regionen 17 und zum Bereitstellen der Daten über entsprechende Leitungen 50 gleichzeitig mit Taktimpulsen über die Leitung 52 veranlaßt. Abhängig von dem Weg durch die Multiplexer in der Erfassungs-RAM-Übertragungsinterfaceschaltung 36, wird die auf einer entsprechenden Leitung 50 vorhandene, von einer bestimmten Region 17 stammende Ausfallinformation auf einer bestimmten Leitung 82 zu einem bestimmten Regionenmodul 40 übertragen. Im einfachsten Fall würden alle Ausfallmeldungen für eine bestimmte Region 17 auf derselben Leitung 50 erscheinen und es gäbe achtzehn oder weniger Regionen 17; in diesem Fall könnte die Ausfallinformation für alle Regionen 17 gleichzeitig gelesen werden und die gesamte Information in einem Regionenmodul 40 würde von einer einzelnen Region 17 auf einem MUT 16 stammen. Falls die Ausfallinformation für eine Region 17 auf mehr als einer Leitung 50 erscheint, würden die Leitungen 50 jeweils zu einem Zeitpunkt an dem Erfassungs-RAM 24 aktiviert werden und ihre Ausgangssignale würden durch ODER-Gatter in der Erfassungs-RAM-Übertragungsinterfaceschaltung 36 kombiniert werden; Daten von verschiedenen Leitungen 50 würden somit in verschiedenen Zyklen gelesen werden und in einem Ausfall-RAM 60 zusammengeführt werden. In diesem Fall kann die Ausfall­ information für verschiedene Regionen 17 noch simultan über die anderen Leitungen 50 gelesen werden. Falls mehr als eine Region in einem Regionenmodul 40 gespeichert werden soll (z. B. falls es mehr als achtzehn Regionen gibt), würde der Speicherplatz in dem Ausfall-RAM 60 aufgeteilt werden, und die Ausfallinformation von einer Region würde zuerst ein­ gegeben werden und die Ausfallinformation von einer anderen Region würde danach eingegeben werden.

Die Erfassungs-RAM-Übertragungsinterfaceschaltung 36 gibt die Ausfallinformation auf den Leitungen 82 (hohes Signal bei Fehler, niedriges Signal kein Fehler) synchron mit den Übertragungstaktimpulsen auf der Leitung 74 aus. Da die Speicherelemente in der Region 17 in einer bekannten Abfolge adressiert wurden und die entsprechenden Speicherelemente in dem Erfassungs-RAM 24 in bekannter Abfolge adressiert wurden, kann die Position des Speicherelements in der Region 17 für die zu einem bestimmten Zeitpunkt auf der Leitung 82 erscheinende Ausfallinformation durch die Zählung der Übertragungstaktimpulse auf der Leitung 74 bestimmt werden. Somit zeigt das Zählausgangssignal der Regionendatenzähl­ schaltung 70 die Adresse in der Region 17 für die auf der Leitung 82 erscheinende Ausfallinformation an.

Der ISE wird durch die Speicherprüfeinrichtung 14 auf der zu der Redundanzanalysiereinrichtung 10 führenden Leitung 54 dazu veranlaßt, die auf den Leitungen 50 von ihr auftre­ tenden und auf die Leitungen 82 durchgelassenen Daten zu ignorieren. Das ISE-Signal wird an der ISE-FIFO-Schaltung 38 mit den Ausfallmeldungen synchronisiert und über die Leitung 80 der Zyklenzählschaltung 68 zugeführt, die wiederum die Zähler in den Schaltungen 66, 68 und 70 desaktiviert.

Weiterhin werden die Übertragungstaktimpulse auf der Leitung 74 durch den Zähler der Zyklenzählschaltung 68 gezählt (nach der Verzögerung in der Verzögerungsschaltung 76) und mit den Start- und Stop-Zählwerten verglichen, so daß die Regionen­ datenzählschaltung 70 und die Fehlerzählschaltung 66 nur gültige Übertragungstaktimpulse zwischen dem Start- und dem Stop-Zählwert zählt.

Bezugnehmend auf die Fig. 2 und 3 werden die Übertragungs­ taktimpulse auf der Leitung 74 zweifach zur Bereitstellung dreier Taktimpulse (CLK1, CLK2, und CLK3) verzögert, um das Überschreiben des Ausfall-RAM 60 mit der Inkrementierung der Zähler in den Schaltungen 66 und 70 und den daraus resul­ tierenden, an den Adressen- und Dateneingängen des Aus­ fall-RAM 60 erscheinenden Änderungen der Ausfall-RAM- Adressen und der MUT-Ausfall-Adressdaten zu synchronisieren. Der CLK1 ist der nicht verzögerte Übertragungstaktimpuls auf der Leitung 74; er veranlaßt die RAM-Schreiblogikschaltung 64 dazu, ein hohes CS-Signal herbeizuführen und den Ausfall- RAM 60 am Überschreiben zu hindern. Der CLK2 ist der einmal verzögerte, von der Verzögerungsschaltung 76 ausgegebene und durch die Zähler in allen drei Schaltungen 66, 68, 70 gezählte Übertragungstaktimpuls; somit werden die von der Fehlerzählschaltung 66 ausgegebene Ausfall-RAM-Adresse und der von der Regionendatenzählschaltung 70 ausgegebene MUT- Ausfalladressendatenwert auf eine ansteigende Flanke des CLK2 inkrementiert. (Die Ausfall-RAM-Adresse wird nicht inkrementiert, falls die Schaltung 66 nicht durch die Detektion von Fehlerdaten durch die Schaltung 68 des­ aktiviert wird; der MUT-Adressendatenwert wird inkre­ mentiert, gleichgültig ob ein Fehler detektiert wird oder nicht). Der CLK3 ist der von der Verzögerungsschaltung 78 ausgegebene zweifach verzögerte Übertragungstaktimpuls; er veranlaßt die RAM-Schreiblogikschaltung 64, ein niedriges CS-Signal herbeizuführen und den Ausfall-RAM 60 damit zu aktivieren, den an seinem Dateneingang erscheinenden MUT- Ausfalladressendatenwert auf die an seinem Adresseneingang erscheinende Ausfall-RAM-Adresse zu schreiben, vorausgesetzt, daß die Fehlerzählschaltung 66 soeben dazu aktiviert wurde, einen Übertragungstaktimpuls zu zählen und die Ausfall-RAM- Adresse zu inkrementieren.

Nachdem die gesamte Ausfallinformation in den Ausfall-RAMs gespeichert wurde, analysieren die einzelnen Mikro­ prozessoren 58 in den Regionenmodulen die fehlerhaften Speicherelemente in den Regionen 17 und bestimmen, wie die redundanten (Ersatz-)Speicherelemente in der Region 17 anstelle der fehlerhaften Elemente zu verbinden oder ein­ zusetzend sind. Da bis zu achtzehn Regionen gleichzeitig analysiert werden, wird die Zeit für die Analyse reduziert. Auch können die Mikroprozessoren 58 die Ausfallinformation für ein MUT analysieren, während der nächste MUT von der Speichertestvorrichtung 14 getestet wird und Ausfall­ information in dem Erfassungs-RAM 24 gespeichert wird. Eine Reparaturanordnung trennt sodann die fehlerhaften Elemente ab und redundante Elemente werden programmiert oder ein­ gesetzt, um letztere zu ersetzen.

Alle Speicher mit wahlfreiem Zugriff in den Regionenmodulen 40 stehen unter dem Zugriff des Host-Computers 12; Redun­ danzprogramme können in den Programmierungs-RAM 62 heruntergeladen werden, und sowohl der Ausfall-RAM 60 und der Pro­ grammierungs-RAM 62 können für Statuserfassungs- und Diagnosezwecke gelesen und beschrieben werden.

Andere Ausführungsformen der vorliegenden Erfindung sind von dem Schutzbereich ebenfalls mitumfaßt. Die Ausfallinfor­ mation könnte z. B. auch ohne Zwischenspeicherung in dem Erfassungs-RAM 24 von der Mehrfach-Vergleicherschaltung 22 zu der Erfassungs-RAM-Übertragungsinterfaceschaltung 36 ausgegeben werden.

Claims (29)

1. Speicherprüfvorrichtung zur Analyse von Ausfallinfor­ mation für einen zu prüfenden Speicher (MUT) (16) mit einer Vorrichtung für den gleichzeitigen und parallelen Empfang von Ausfallmeldungen für eine Vielzahl von Regionen (17) des zu prüfenden Speichers über eine Vielzahl von Eingangsleitungen (50, 82), wobei jede Leitung eine Regionenausfallmeldung für eine einzelne Region zu einem Zeitpunkt bereitstellt, und
eine Vielzahl von Regionenmodulen (40), zum Empfang der Ausfallmeldungen für entsprechende Regionen von den Eingangsleitungen, wobei jeder Modul
eine Regioneneingangsschaltung (56) zum Empfang der Regionenausfallmeldung,
einen mit der Regioneneingangsschaltung verbundenen Regionen-Ausfall-RAM (60) zur Speicherung der Regionenaus­ fallinformation, und
einen Regionenmikroprozessor (58), der Zugriff hat auf den Regionen-Ausfall-RAM,
enthält,
wobei die Ausfallinformation für verschiedene Regionen des zu prüfenden Speichers in die Regionen-Ausfall-RAMs gleich­ zeitig eingegeben werden kann und gleichzeitig in den ent­ sprechenden Regionenmodulen durch die Regionenmikropro­ zessoren analysiert werden kann.

2. Speicherprüfvorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Empfangsvorrichtung eine Erfassungs-RAM- Übertragungsinterfaceschaltung (36) enthält, die eine Vielzahl von mit den Eingangsleitungen verbundenen Eingängen und eine Vielzahl von Übertragungsinterface-Ausgängen aufweist, von denen jeder zu einem Zeitpunkt Regionenaus­ fallinformation für eine einzelne Region bereitstellt.

3. Speicherprüfvorrichturig nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Erfassungs-RAM-Übertragungsinterface­ schaltung eine Vorrichtung zum selektiven Verbinden der Eingangsleitungen mit entsprechenden Transferinterface- Ausgängen enthält.

4. Speicherprüfvorrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Vorrichtung zum selektiven Verbinden ODER- Gatter zum Kombinieren von mehr als einer der Eingangs­ leitungen zu einem Transferinterface-Ausgang enthält.

5. Speicherprüfvorrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Vorrichtung zum selektiven Verbinden Multiplexer enthält.

6. Speicherprüfvorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Erfassungs-RAM-Übertragungsinterface­ schaltung ein Übertragungstaktsignal an alle Regionenmodule aus gibt.

7. Speicherprüfvorrichtung nach Anspruch 2, gekennzeichnet durch einen Erfassungs-RAM (24) mit entsprechenden mit den Eingangsleitungen (50) verbundenen Datenausgangsknoten.

8. Speicherprüfvorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Eingangsleitungen (50) zum Empfang von Ausfallinformation von einer Vergleicherschaltung (22) angeordnet sind.

9. Speicherprüfvorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Regioneneingangsschaltung (56) eine logische Mehrfachanordnung (array) ist.

10. Speicherprüfvorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß jeder Regionenmodul einen Programmierungs-RAM (62) enthält.

11. Speicherprüfvorrichtung nach Anspruch 10, gekennzeichnet durch eine Datenbus-Interfaceschaltung (32), die einen Host- Computer (12) mit allen Regionenmodulen verbindet, wobei der Host-Computer Zugriff auf den Programmierungs-RAM und den Ausfall-RAM über die Regioneneingangsschaltung hat.

12. Speicherprüfvorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Regioneneingangsschaltung eine Ausfall­ eingabevorrichtung (64, 68, 70) zum Erzeugen von MUT-Aus­ falladressendaten aufweist, die die Positionen der Ausfälle in dem zu prüfenden Speicher identifizieren und wobei der Regionenausfall-RAM zum Speichern der MUT-Ausfalladressen­ daten angeordnet ist.

13. Speicherprüfvorrichtung nach Anspruch 12, wobei die Ausfalleingabevorrichtung eine Fehlerzählschaltung (66) enthält, die Ausfall-RAM-Adressen für die Speicherung der MUT-Ausfalladressendaten in dem Ausfall-RAM durch Zählung der Fehler in den Ausfallmeldungen erzeugt.

14. Speicherprüfvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Ausfalleingabevorrichtung eine Datenzählschaltung (70) enthält, die die in dem Ausfall-RAM gespeicherten MUT-Ausfalladressendaten durch Zählung der mit den Ausfallmeldungen synchronen Übertragungstaktimpulse erzeugt.

15. Speicherprüfvorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Ausfalleingabevorrichtung einen Fehlerdetektor enthält, der Fehler in der Ausfallinformation detektiert und die Fehlerzählschaltung dazu veranlaßt, Übertragungstaktimpulse zu zählen, die Fehlern in der Ausfallinformation entsprechen.

16. Speicherprüfvorrichtung für die Analyse von Ausfall­ information für einen zu prüfenden Speicher (MUT), wobei die Vorrichtung
eine Ausfalleingabevorrichtung (64, 68, 70) zum Empfang von Ausfallinformation für einen zu prüfenden Speicher und zum Erzeugen von MUT-Ausfalladressendaten, die die Positionen der Ausfälle in dem MUT identifizieren,
einen mit der Ausfalleingabevorrichtung verbundenen Ausfall- RAM (60) für die Speicherung der MUT-Ausfalladressendaten, und
einen Mikroprozessor (58), der für die Analyse der MUT-Aus­ falladressendaten Zugriff auf den Ausfall-RAM hat,
und die Ausfalleingabevorrichtung eine Fehlerzählschaltung (66) enthält, die Ausfall-RAM-Adressen zum Speichern der MUT- Ausfalladressendaten in dem Ausfall-RAM durch Zählen der Feh­ ler in den Ausfallmeldungen erzeugt.

17. Speicherprüfvorrichtung nach Anspruch 16, dadurch gekenn­ zeichnet, daß die Ausfalleingabevorrichtung eine Datenzähl­ schaltung (70) enthält, die in dem Ausfall-RAM gespeicherte MUT-Ausfalladressendaten durch Zählen der mit den Ausfallmel­ dungen synchronen Übertragungstaktimpulse erzeugt.

18. Speicherprüfvorrichtung nach Anspruch 17, dadurch gekenn­ zeichnet, daß die Ausfalleingabevorrichtung einen Fehler­ detektor enthält, der Fehler in den Ausfallmeldungen detek­ tiert und die Fehlerzählschaltung zur Zählung der den Fehlern in den Ausfallmeldungen entsprechenden Übertragungstaktimpul­ sen veranlaßt.

19. Speicherprüfvorrichtung nach Anspruch 18, dadurch gekenn­ zeichnet, daß die Ausfalleingabevorrichtung eine Zyklenzähl­ schaltung (68) enthält, die die Übertragungstaktimpulse zählt und der Datenzählschaltung ein erstes Aktivierungssignal zuführt, wenn die gezählten Übertragungstaktimpulse einen Startzählwert überschreiten.

20. Speicherprüfvorrichtung nach Anspruch 19, dadurch gekenn­ zeichnet, daß das erste Aktivierungssignal beendet wird, wenn die gezählten Übertragungstaktimpulse einen Stopzählwert überschreiten.

21. Speicherprüfvorrichtung nach Anspruch 20, dadurch gekenn­ zeichnet, daß die Zyklenzählschaltung einen ISE-Eingang zum Ignorieren serieller Fehler enthält, und wobei die Zyklen­ zählschaltung das erste Aktivierungssignal nicht ausgibt, wenn sie durch den ISE-Eingang deaktiviert wird.

22. Speicherprüfvorrichtung nach Anspruch 19 dadurch gekenn­ zeichnet, daß die Zyklenzählschaltung einen Fehlerdetektor enthält und der Fehlerzählschaltung ein zweites Aktivierungs­ signal zuführt, wenn die gezählten Übertragungstaktimpulse einen Startzählwert überschreiten und ein Fehler in der Aus­ fallinformation detektiert wurde, wobei die Fehlerzählschal­ tung die Übertragungstaktimpulse zählt, wenn sie durch das zweite Aktivierungssignal dazu veranlaßt wird.

23. Speicherprüfvorrichtung nach Anspruch 22, dadurch gekenn­ zeichnet, daß das zweite Aktivierungssignal beendet wird, wenn die gezählten Übertragungstaktimpulse einen Stopzählwert überschreiten.

24. Speicherprüfvorrichtung nach Anspruch 18, dadurch gekenn­ zeichnet, daß die Ausfalleingabevorrichtung eine RAM- Schreiblogikschaltung (64) enthält, die an den Ausfall-RAM ein Chip-Aktivierungssignal ausgibt, wobei das Chip-Aktivie­ rungssignal den Ausfall-RAM dazu veranlaßt, einen neuen MUT- Ausfalladressenwert zu speichern, der von der Datenzählschal­ tung bei einer neuen Ausfall-RAM-Adresse ausgegeben wurde, die von der Fehlerzählschaltung ausgegeben wurde, nachdem beide Zählschaltungen durch einen Übertragungstaktimpuls inkrementiert wurden.

25. Speicherprüfvorrichtung nach Anspruch 24, gekennzeichnet durch eine Verzögerungsschaltung (78), die einen verzögerten Übertragungstaktimpuls an die RAM-Schreiblogikschaltung lie­ fert, wobei der verzögerte Übertragungstaktimpuls das Chip- Aktivierungssignal dazu veranlaßt, den Ausfall-RAM zum Schreiben zu veranlassen.

26. Speicherprüfvorrichtung nach Anspruch 25, dadurch gekenn­ zeichnet, daß die RAM-Schreiblogikschaltung das Chip- Aktivierungssignal dazu veranlaßt, den Ausfall-RAM vor der Zählung eines Übertragungstaktimpulses durch den Datenzähler und den Fehlerzähler zu deaktivieren.

27. Speicherprüfvorrichtung nach Anspruch 26, gekennzeichnet durch eine weitere Verzögerungsschaltung (76), die von der Datenzählschaltung und der Fehlerzählschaltung gezählte Über­ tragungstaktimpulse verzögert, wobei die erste Verzögerungs­ schaltung (78) die von der weiteren Verzögerungsschaltung ausgegebenen verzögerten Übertragungstaktimpulse verzögert.

28. Speicherprüfvorrichtung nach Anspruch 27, dadurch gekenn­ zeichnet, daß die nicht verzögerten Übertragungstaktimpulse die RAM-Schreiblogikschaltung dazu veranlassen, den Ausfall- RAM zu deaktivieren.

29. Speicherprüfvorrichtung nach Anspruch 16, gekennzeichnet durch einen Erfassungs-RAM mit entsprechenden Datenausgangsknoten, die derart angeordnet sind, daß sie die Ausfallinfor­ mation für einen zu prüfenden Speicher zu der Ausfalleingabe­ vorrichtung übermitteln können.